第 4章 存储器第 4章 存储器
4.1 存储器的概念、分类和要素
4.2 随机读写存储器（ RAM）
4.3 只读存储器（ ROM）
4.4 CPU与存储器的连接
4.5 IBM-PC/XT中的存储器，扩展存储器及其管理第 4章 存储器本章学习目标
l掌握半导体存储器的分类,组成及组成部件的作用及工作原理,读 /写操作的基本过程 。
l掌握 SRAM,DRAM芯片的组成特点,工作过程,
典型芯片的引脚信号,了解 DRAM刷新的基本概念 。
l掌握半导体存储器的主要技术指标,芯片的扩充,
CPU与半导体存储器间的连接 。
l了解 Cache的基本概念,特点,在系统中的位置 。
第 4章 存储器
4.1 存储器的概念、分类和要素
4.1.1 简介
4.1.2 半导体存储器的分类
4.1.3 选择存储器件的考虑因素返回本章首页第 4章 存储器
4.1.1 简介存储器就是用来存储程序和数据的，程序和数据都是信息的表现形式。按照存取速度和用途可把存储器分为两大类：内存储器（简称内存，
又称主存储器）和外存储器。存储器的容量越大，
记忆的信息也就越多，计算机的功能也就越强。
第 4章 存储器
0000H
0001H
0002H
XXXXH
读写控制总线数据总线地址译码器 地址 内容地址总线图 4-1 存储器的逻辑结构示意图返回本节第 4章 存储器
4.1.2 半导体存储器的分类
1,RAM的种类,在 RAM中，按工艺可分为双极型和 MOS型两大类。用 MOS器件构成的 RAM，
可分为静态 RAM和动态 RAM两种。
2,ROM的种类,1）掩膜 ROM； 2）可编程的只读存储器 PROM； 3）可擦除的 EPROM； 4）电擦除的 PROM； 5）快速擦写存储器 Flash Memory
又称快闪存储器第 4章 存储器半导体存储器只读存储器
ROM
随机读写存储器
RAM
掩膜 ROM
可编程 ROM （ PROM ）
可擦除 ROM （ EPPROM ）
电擦除 ROM （ E
2
PROM ）
静态 RAM （ SRAM ）
动态 RAM （ DRAM ）
图
4-
2
半导体存储器的分类返回本节第 4章 存储器
4.1.3 选择存储器件的考虑因素
（ 1） 易失性 （ 2） 只读性
（ 3） 位容量 （ 4） 功耗
（ 5） 速度 （ 6） 价格
（ 7） 可靠性返回本节第 4章 存储器
4.2 随机读写存储器（ RAM）
4.2.1 静态 RAM
4.2.2 动态 RAM
4.2.3 几种新型的 RAM 技术及芯片类型返回本章首页第 4章 存储器
4.2.1 静态 RAM
1,基本存储电路单元 （ 六管静态存储电路 ）
VCC （ +5V）
A BT1 T2
T3 T4
图 4-3 基本存储电路单元第 4章 存储器图 4-4 六管基本存储电路单元
X 地址译码线
D0 DO
(I/O) 接 Y 地址译码器 (I/O)
T 6
T5
V CC （ +5V ）
A B
T1 T2
T3 T4
T7 T8
第 4章 存储器
2,静态 RAM的结构
1 2 31 32
1
2
31
32
读 / 写 选片输入
A5 A6 A7 A8 A9
1 2 31 32
1
2
31
32
32 × 32 ﹦ 1024
存储单元
Ｘ
译码器地址反相器
A0
A1
A2
A3
A4
驱动器
I/O 电路
Y 译码器地址反相器控制电路输出驱动图
4-
5
典型的RA
M
的示意图第 4章 存储器
3,SRAM芯片实例常用典型的 SRAM芯片有 6116,6264,62256等。
A 7
A
6
A
5
A
4
A 3
A
2
A 1
A 0
D
0
D 1
D
2
GND
—
—
—
—
—
—
—
—
—
—
—
—
—
—
—
—
—
—
—
—
—
—
—
—
V
CC
A
8
A 9
WE
OE
A 10
CS
D 7
D 6
D 5
D 4
D 3
1 24
2 23
3 22
4 21
5 20
6 19
7 18
8 17
9 16
10 15
11 14
12 13
图
4-
6
61
16
引脚第 4章 存储器图
4-
7
62
64
引脚
NC
A
12
A
7
A
6
A
5
A
4
A
3
A
2
A
1
A
0
D
0
D
1
D
2
GND
—
—
—
—
—
—
—
—
—
—
—
—
—
—
—
—
—
—
—
—
—
—
—
—
—
—
—
—
V
CC
WE
CS
2
A
8
A
9
A
11
OE
A
10
CS
D
7
D
6
D
5
D
4
D
3
1 28
2 27
3 26
4 25
5 24
6 23
7 22
8 21
9 20
10 19
11 18
12 17
13 16
14 15
返回本节第 4章 存储器
4.2.2 动态 RAM
1,动态 RAM的存储单元 （ 单管动态存储电路 ）
图
4-
8
单管动态存储电路
D
数据线
E S
C
字选线
T1
第 4章 存储器
2,动态 RAM实例图
4-
9
21
64
引脚
NC
D IN
WE
RAS
A 0
A2
A1
GND
—
—
—
—
—
—
—
—
V CC
CAS
D OUT
A6
A3
A4
A5
A7
—
—
—
—
—
—
—
—
1 16
2 15
3 14
4 13
5 12
6 11
7 10
8 9
第 4章 存储器图 4-10 2164内部结构示意图
D
O U T
输出缓冲器
A0
A1
A2
A3
A4
A5
A6
A7
128 × 128 存储矩阵
128 读出放大器
1/2(1/ 128 列译码器 )
128 读出放大器
128 × 128 存储矩阵
1/ 128 行译码器
1/ 128 行译码器
128 × 128 存储矩阵
128 读出放大器
1/2(1/ 128 列译码器 )
128 读出放大器
128 × 128 存储矩阵
8
位地址锁存器
1/4
I/O
门行时钟缓冲器 列时钟缓冲器 写允许时钟缓冲器 数据输入缓冲器
RAS
CAS
WE
D IN
返回本节第 4章 存储器
4.2.3 几种新型的 RAM 技术及芯片类型
1,ECC RAM
2,EDO RAM和突发模式 RAM
3,同步 RAM（ Synchronous RAM,简称 SDRAM）
4,高速缓冲存储器 RAM5,RAMBUS内存
6,DDR SDRAM
7,Virtual Channel Memory（ VCM）
8,SLDRAM（ Synchnonous Link DRAM）
返回本节第 4章 存储器
4.3 只读存储器（ ROM）
4.3.1 掩膜 ROM
4.3.2 可擦除可编程的 ROM（ EPROM）
4.3.3 电可擦可编程 ROM(EEROM)
返回本章首页第 4章 存储器
4.3.1 掩膜 ROM
1,MOS ROM电路图
4-
11
单译码结构电路
V D D
字线 0
字线 1
字线 2
字线 3
位线 1 位线 2 位线 3 位线 4
D
3
D
2
D
1
D
0
A0
A1
字线地址译码器
字线 4
第 4章 存储器图
4-
12
复合译码结构电路
1 2 32
I/O
A5 A6 A7 A8 A9
1
2
32
A0
A1
A2
A3
A4
X
地址译码器
Y 地址译码器
第 4章 存储器表 4-1 掩膜 ROM的内容位单元 D
3 D2 D1 D0
0 1 0 0 1
1 1 0 1 0
2 0 1 0 1
3 1 1 1 1
第 4章 存储器
2．双极型 ROM电路双极型 ROM速度比 MOS ROM的速度要快,
它的取数时间约为几十纳秒 。 因此,双极型
ROM适用于对速度要求较高的应用场合 。
双极型 ROM包括两部分,ROM的基本部分；
读取控制部分 。
返回本节第 4章 存储器
4.3.2 可擦除可编程的 ROM（ EPROM）
1．基本存储电路图
4-
13E
PR
OM
的结构示意图
S
D
位线字线浮空
第 4章 存储器
2,EPROM实例图
4-
14
27
16
引脚
A7
A6
A5
A4
A3
A2
A1
A0
O 0
O 1
O 2
GND
—
—
—
—
—
—
—
—
—
—
—
—
—
—
—
—
—
—
—
—
—
—
—
—
V
CC
A8
A9
V
PP
OE
A10
CE
O 7
O 6
O 5
O 4
O 3
1 24
2 23
3 22
4 21
5 20
6 19
7 18
8 17
9 16
10 15
11 14
12 13
返回本节第 4章 存储器
4.3.3 电可擦可编程 ROM(EEROM)
1,Intel 2817的基本特点图
4-
15
28
17A
引脚
R/B
NC
A7
A6
A5
A4
A3
A2
A1
A0
D0
D1
D2
GND
︰
—
—
—
—
—
—
—
—
—
—
—
—
—
—
—
—
—
—
—
—
—
—
—
—
—
—
—
—
VCC
WE
NC
A8
A9
NC
OE
A10
CE
D7
D6
D5
D4
D3
1 28
2 27
3 26
4 25
5 24
6 23
7 22
8 21
9 20
10 19
11 18
12 17
13 16
14 15
第 4章 存储器
2,Intel 2817的工作方式表 4-2 Intel 2817的工作方式返回本节第 4章 存储器
4.4 CPU与存储器的连接
4.4.1 CPU与存储器的连接时应注意的问题
4.4.2 存储器片选信号的产生方式和译码电路
4.4.3 CPU（ 8088系列）与存储器的连接返回本章首页第 4章 存储器
4.4.1 CPU与存储器的连接时应注意的问题
1,CPU总线的带负载能力
2,存储器的组织,地址分配与片选问题
3,CPU的时序与存储器的存取速度之间的配合返回本节第 4章 存储器
4.4.2 存储器片选信号的产生方式和译码电路
1．片选信号的产生方式
（ 1） 线选方式 （ 线选法 ）
（ 2） 局部译码选择方式 （ 部分译码法 ）
（ 3） 全局译码选择方式 （ 全译码法 ）
第 4章 存储器
2．存储地址译码电路
74LS138经常用来作为存储器的译码电路。
图
4-
16
74LS
13
8
引脚
A
B
C
G2A
G2B
G1
Y7
GND
—
—
—
—
—
—
—
—
—
—
—
—
—
—
—
—
VCC
Y0
Y1
Y2
Y3
Y4
Y5
Y6
1 16
2 15
3 14
4 13
5 12
6 11
7 10
8 9
第 4章 存储器
G1 C B A Y7～ Y0 有效输出
0 0 1 0 0 0 1 1 1 1 1 1 1 0 Y0
0 0 1 0 0 1 1 1 1 1 1 1 0 1 Y1
0 0 1 0 1 0 1 1 1 1 1 0 1 1 Y2
0 0 1 0 1 1 1 1 1 1 0 1 1 1 Y3
0 0 1 1 0 0 1 1 1 0 1 1 1 1 Y4
0 0 1 1 0 1 1 1 0 1 1 1 1 1 Y5
0 0 1 1 1 0 1 0 1 1 1 1 1 1 Y6
0 0 1 1 1 1 0 1 1 1 1 1 1 1 Y7
其他值 × × × 1 1 1 1 1 1 1 1 无效表 4-3 74LS138的真值返回本节第 4章 存储器
4.4.3 CPU（ 8088系列）与存储器的连接
1,1KB RAM与 CPU的连接
（ 1） 计算出所需的芯片数 。
（ 2） 构成数据总线所需的位数和系统所需的容量 。
（ 3） 控制线,数据线,地址线对应相连 。
第 4章 存储器图 4-17 用 1024× 1位的芯片组成 1K
RAM的方框图
A0
︰
︰
A9
D0
︰
︰
︰
D7
8
I/O
7
I/O
6
I/O
5
I/O
4
I/O
3
I/O
2
I/O
1
1024 × 1
I/O
地址线数据线第 4章 存储器图 4-18 用 256× 4位的芯片组成 1K RAM的方框图
A8
A9
A0
︰
︰
A7
D0
︰
︰
︰
D7
地址线数据线
A 0 C E 4
I / O
A 0 C E 3
256 × 4
A 7 I / O
A 0 C E 6
I / O
A 0 C E 5
256 × 4
A 7 I / O
A 0 C E 8
I / O
A 0 C E 7
256 × 4
A 7 I / O
A 0 C E 2
I / O
A 0 C E 1
256 × 4
A 7 I / O
译码器第 4章 存储器
2,4KB RAM的连接
（ 1） 计算出所需的芯片数
（ 2） 构成数据总线所需的位数和系统所需的容量
（ 3） 控制线,数据线,地址线的连接：有线选方式,局部译码选择方式和全局译码选择方式之分 。
第 4章 存储器表 4-4 线选方式地址分布
A15 A14 A13 A12 A11
A10
地址分布
0 0 1 1 1 0 第一组：
3800H~3BFFH
0 0 1 1 0 1 第二组：
3400H~07FFH
0 0 1 0 1 1 第三组：
2C00H~2FFFH
0 0 0 1 1 1 第四组：
1C00H~1FFFH
第 4章 存储器图 4-19 用 2114芯片组成 4K RAM线选控制译码结构图
A9 ～ A0
D7 ～ D 0
A9 ～ A0
CS
OE 2114
WE
D7 ～ D0
A9 ～ A0
D7 ～ D0
A9 ～ A0
CS
OE 2114
WE
D7 ～ D0
A9 ～ A0
D7 ～ D0
A9 ～ A0
CS
OE 2114
WE
D7 ～ D0
A9 ～ A0
D7 ～ D0
A9 ～ A0
CS
OE 2114
WE
D7 ～ D0
A13
A12
A11
A10
A9 ～ A0
D7 ～ D0
WE
RD
第 4章 存储器图 4-20 用 2114芯片组成 4K RAM局部译码结构图
A9 ～ A0
D7 ～ D0
A9 ～ A0
CS
2114
WE
D7 ～ D0
译码器
A9 ～ A0
D7 ～ D0
A9 ～ A0
CS
2114
WE
D7 ～ D0
A9 ～ A0
D7 ～ D0
A9 ～ A0
CS
2114
WE
D7 ～ D0
A9 ～ A0
D7 ～ D0
A9 ～ A0
CS
2114
WE
D7 ～ D0
～
～
～
CS
WE
～
A15
︰
A12
A11
A10
A9 ～ A0
IO/M
CPU
WE
D7 ～ D0
第 4章 存储器图 4-21 用 2114芯片组成 4K RAM全局译码结构图
A9 ～ A0
D7 ～ D0
A9 ～ A0
CS
2114
WE
D7 ～ D0
6,64
译码器
A9 ～ A0
D7 ～ D0
A9 ～ A0
CS
2114
WE
D7 ～ D0
A9 ～ A0
D7 ～ D0
A9 ～ A0
CS
2114
WE
D7 ～ D0
A9 ～ A0
D7 ～ D0
A9 ～ A0
CS
2114
WE
D7 ～ D0
～
～
～
～
～
～
A9 ～ A0
CS
2114
WE
D7 ～ D0
A15 ～ A10
A9 ～ A0
IO/M
CPU
WE
D7 ～ D0
返回本节第 4章 存储器
4.5 IBM-PC/XT中的存储器，扩展存储器及其管理
4.5.1 存储空间的分配
4.5.2 ROM子系统
4.5.3 RAM子系统 4.5.4 寻址范围
4.5.4 寻址范围
4.5.5 存储器的管理
4.5.6 高速缓存器 Cache
返回本章首页第 4章 存储器
4.5.1 存储空间的分配图
4-
22I
BM
PC
/X
T
存储空间的分配
RAM
640KB
保留
128KB
ROM
256KB
00000H
9FFFFH
A0000H
BFFFFH
C0000H
EFFFFH
F6000H
FFFFFH
系统板上 RAM
256KB
I/O 通道中的扩展 RAM
384KB
保留的 RAM
128KB
扩展 ROM
198BK
16KB
基本 ROM40KB
返回本节第 4章 存储器
4.5.2 ROM子系统其功能为,DOS 引导程序；
硬件中断管理程序；
系统配置分析程序；
系统冷启动,热启动和自测试；
字符图形发生器；
第 4章 存储器图
4-
23
系统板上的RO
M
电路
MEMR
A19
A18
A17
A16
A15
A14 - A0
D7 - D0
CS0
CS1
CS2
CS3
CS4
CS5
CS6
CS7
CS 8K × 8
OE ROM
U19
2764
CS 32 K × 8
OE ROM
A14 ～ A0
U18
D7 ～ D0
27256
G2A Y0
G1 Y1
G2B Y2
U23 Y3
74LS138 Y4
C Y5
B Y6
A Y7
第 4章 存储器表 4-5 ROM子系统中译码器管理的存储器地址返回本节第 4章 存储器
4.5.3 RAM子系统 4.5.4 寻址范围由 RAM芯片组,片选译码器,数据收发器,
地址多路器,DRAM刷新逻辑以及奇偶校验逻辑组成 。 片选译码电路用来产生和以及控制地址多路器的选通 。
第 4章 存储器
RAS
CAS
A7 ～ A0
或
A15 ～ A8
校验位标志总线数据
D7 — D0 D7 — D0
校验位写入校验位读出
DRAM
2164 × 9
DRAM
2164 × 9
DRAM
2164 × 9
DRAM
2164 × 9
奇偶校验逻辑数据收发器
R/W 控制信号刷新控制信号地址总线
A19 ～ A16
A15 ～ A0
DRAM
刷新逻辑片选译码电路地址多路器电路校验位标志总线数据校验位写入校验位读出
×
×
×
×
奇偶校验逻辑数据收发器校验位标志总线数据
D7 ～ D0 D7 ～ D0
校验位写入校验位读出
×
×
×
×
奇偶校验逻辑数据收发器图 4-24 IBM-PC/XT的读写存储器子系统的组成框图返回本节第 4章 存储器
4.5.4 寻址范围
表 4-6 不同 CPU的寻址范围返回本节第 4章 存储器
4.5.5 存储器的管理
1．实地址方式实地址方式是 80286~80486最基本的工作方式,寻址范围只能在 1MB范围内,故不能管理和使用扩展存储器 。 它在复位时,启动地址为
FFFF0H,在此安装一个跳转指令,进入上电自检和自举程序 。
第 4章 存储器
2．虚地址保护方式
（ 1） 存储器管理机制,80386先使用段机制,把包含两个部分的虚拟地址空间转化为一个中间地址空间的地址,然后再用分页机制把线性地址转化为物理地址
（ 2） 分段分页机制：是所管理的存储器块具有固定的大小它把线性地址空间中的任一页映射到物理空间的一页 。
第 4章 存储器
（ 3） 保护：第一是保护操作系统的存储段和其专用处理寄存器不被应用程序所破坏；第二是为每一个任务分配不同的虚地址空间,从而使不同任务之间完全隔离,实现任务的保护 。
（ 4） 虚拟存储器的概念：由存储器管理机制以及一个大容量的快速硬盘存储器或光盘支持 。
第 4章 存储器
3．虚拟 8086方式支持存储管理、保护及多任务环境中执行 8086
程序，创建一个在虚拟 8086方式下执行 8086程序的任务，可以使 CPU同时执行三个任务：以 32位虚地址保护方式执行第一个任务的 80386程序；以 16位虚地址保护方式执行第二个任务的 80286程序；以虚拟
8086方式执行第三个任务的 8086程序。
返回本节第 4章 存储器
4.5.6 高速缓存器 Cache
当 CPU进行第一次访问时,也把数据存到高速缓存区 。 之后,当 CPU再次访问这一区域时,
CPU就可以直接访问高速缓存区,而不需要再去访问低速主存储器 。 由于高速缓存器容量远小于低速大容量主存储器,所以它不可能包含后者的所有信息 。 高速缓存器设计的目标就是使 CPU访问尽可能在高速缓存器中进行 。
返回本节第 4章 存储器
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本章到此结束，
谢谢您的光临！
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4.1 存储器的概念、分类和要素
4.2 随机读写存储器（ RAM）
4.3 只读存储器（ ROM）
4.4 CPU与存储器的连接
4.5 IBM-PC/XT中的存储器，扩展存储器及其管理第 4章 存储器本章学习目标
l掌握半导体存储器的分类,组成及组成部件的作用及工作原理,读 /写操作的基本过程 。
l掌握 SRAM,DRAM芯片的组成特点,工作过程,
典型芯片的引脚信号,了解 DRAM刷新的基本概念 。
l掌握半导体存储器的主要技术指标,芯片的扩充,
CPU与半导体存储器间的连接 。
l了解 Cache的基本概念,特点,在系统中的位置 。
第 4章 存储器
4.1 存储器的概念、分类和要素
4.1.1 简介
4.1.2 半导体存储器的分类
4.1.3 选择存储器件的考虑因素返回本章首页第 4章 存储器
4.1.1 简介存储器就是用来存储程序和数据的，程序和数据都是信息的表现形式。按照存取速度和用途可把存储器分为两大类：内存储器（简称内存，
又称主存储器）和外存储器。存储器的容量越大，
记忆的信息也就越多，计算机的功能也就越强。
第 4章 存储器
0000H
0001H
0002H
XXXXH
读写控制总线数据总线地址译码器 地址 内容地址总线图 4-1 存储器的逻辑结构示意图返回本节第 4章 存储器
4.1.2 半导体存储器的分类
1,RAM的种类,在 RAM中，按工艺可分为双极型和 MOS型两大类。用 MOS器件构成的 RAM，
可分为静态 RAM和动态 RAM两种。
2,ROM的种类,1）掩膜 ROM； 2）可编程的只读存储器 PROM； 3）可擦除的 EPROM； 4）电擦除的 PROM； 5）快速擦写存储器 Flash Memory
又称快闪存储器第 4章 存储器半导体存储器只读存储器
ROM
随机读写存储器
RAM
掩膜 ROM
可编程 ROM （ PROM ）
可擦除 ROM （ EPPROM ）
电擦除 ROM （ E
2
PROM ）
静态 RAM （ SRAM ）
动态 RAM （ DRAM ）
图
4-
2
半导体存储器的分类返回本节第 4章 存储器
4.1.3 选择存储器件的考虑因素
（ 1） 易失性 （ 2） 只读性
（ 3） 位容量 （ 4） 功耗
（ 5） 速度 （ 6） 价格
（ 7） 可靠性返回本节第 4章 存储器
4.2 随机读写存储器（ RAM）
4.2.1 静态 RAM
4.2.2 动态 RAM
4.2.3 几种新型的 RAM 技术及芯片类型返回本章首页第 4章 存储器
4.2.1 静态 RAM
1,基本存储电路单元 （ 六管静态存储电路 ）
VCC （ +5V）
A BT1 T2
T3 T4
图 4-3 基本存储电路单元第 4章 存储器图 4-4 六管基本存储电路单元
X 地址译码线
D0 DO
(I/O) 接 Y 地址译码器 (I/O)
T 6
T5
V CC （ +5V ）
A B
T1 T2
T3 T4
T7 T8
第 4章 存储器
2,静态 RAM的结构
1 2 31 32
1
2
31
32
读 / 写 选片输入
A5 A6 A7 A8 A9
1 2 31 32
1
2
31
32
32 × 32 ﹦ 1024
存储单元
Ｘ
译码器地址反相器
A0
A1
A2
A3
A4
驱动器
I/O 电路
Y 译码器地址反相器控制电路输出驱动图
4-
5
典型的RA
M
的示意图第 4章 存储器
3,SRAM芯片实例常用典型的 SRAM芯片有 6116,6264,62256等。
A 7
A
6
A
5
A
4
A 3
A
2
A 1
A 0
D
0
D 1
D
2
GND
—
—
—
—
—
—
—
—
—
—
—
—
—
—
—
—
—
—
—
—
—
—
—
—
V
CC
A
8
A 9
WE
OE
A 10
CS
D 7
D 6
D 5
D 4
D 3
1 24
2 23
3 22
4 21
5 20
6 19
7 18
8 17
9 16
10 15
11 14
12 13
图
4-
6
61
16
引脚第 4章 存储器图
4-
7
62
64
引脚
NC
A
12
A
7
A
6
A
5
A
4
A
3
A
2
A
1
A
0
D
0
D
1
D
2
GND
—
—
—
—
—
—
—
—
—
—
—
—
—
—
—
—
—
—
—
—
—
—
—
—
—
—
—
—
V
CC
WE
CS
2
A
8
A
9
A
11
OE
A
10
CS
D
7
D
6
D
5
D
4
D
3
1 28
2 27
3 26
4 25
5 24
6 23
7 22
8 21
9 20
10 19
11 18
12 17
13 16
14 15
返回本节第 4章 存储器
4.2.2 动态 RAM
1,动态 RAM的存储单元 （ 单管动态存储电路 ）
图
4-
8
单管动态存储电路
D
数据线
E S
C
字选线
T1
第 4章 存储器
2,动态 RAM实例图
4-
9
21
64
引脚
NC
D IN
WE
RAS
A 0
A2
A1
GND
—
—
—
—
—
—
—
—
V CC
CAS
D OUT
A6
A3
A4
A5
A7
—
—
—
—
—
—
—
—
1 16
2 15
3 14
4 13
5 12
6 11
7 10
8 9
第 4章 存储器图 4-10 2164内部结构示意图
D
O U T
输出缓冲器
A0
A1
A2
A3
A4
A5
A6
A7
128 × 128 存储矩阵
128 读出放大器
1/2(1/ 128 列译码器 )
128 读出放大器
128 × 128 存储矩阵
1/ 128 行译码器
1/ 128 行译码器
128 × 128 存储矩阵
128 读出放大器
1/2(1/ 128 列译码器 )
128 读出放大器
128 × 128 存储矩阵
8
位地址锁存器
1/4
I/O
门行时钟缓冲器 列时钟缓冲器 写允许时钟缓冲器 数据输入缓冲器
RAS
CAS
WE
D IN
返回本节第 4章 存储器
4.2.3 几种新型的 RAM 技术及芯片类型
1,ECC RAM
2,EDO RAM和突发模式 RAM
3,同步 RAM（ Synchronous RAM,简称 SDRAM）
4,高速缓冲存储器 RAM5,RAMBUS内存
6,DDR SDRAM
7,Virtual Channel Memory（ VCM）
8,SLDRAM（ Synchnonous Link DRAM）
返回本节第 4章 存储器
4.3 只读存储器（ ROM）
4.3.1 掩膜 ROM
4.3.2 可擦除可编程的 ROM（ EPROM）
4.3.3 电可擦可编程 ROM(EEROM)
返回本章首页第 4章 存储器
4.3.1 掩膜 ROM
1,MOS ROM电路图
4-
11
单译码结构电路
V D D
字线 0
字线 1
字线 2
字线 3
位线 1 位线 2 位线 3 位线 4
D
3
D
2
D
1
D
0
A0
A1
字线地址译码器
字线 4
第 4章 存储器图
4-
12
复合译码结构电路
1 2 32
I/O
A5 A6 A7 A8 A9
1
2
32
A0
A1
A2
A3
A4
X
地址译码器
Y 地址译码器
第 4章 存储器表 4-1 掩膜 ROM的内容位单元 D
3 D2 D1 D0
0 1 0 0 1
1 1 0 1 0
2 0 1 0 1
3 1 1 1 1
第 4章 存储器
2．双极型 ROM电路双极型 ROM速度比 MOS ROM的速度要快,
它的取数时间约为几十纳秒 。 因此,双极型
ROM适用于对速度要求较高的应用场合 。
双极型 ROM包括两部分,ROM的基本部分；
读取控制部分 。
返回本节第 4章 存储器
4.3.2 可擦除可编程的 ROM（ EPROM）
1．基本存储电路图
4-
13E
PR
OM
的结构示意图
S
D
位线字线浮空
第 4章 存储器
2,EPROM实例图
4-
14
27
16
引脚
A7
A6
A5
A4
A3
A2
A1
A0
O 0
O 1
O 2
GND
—
—
—
—
—
—
—
—
—
—
—
—
—
—
—
—
—
—
—
—
—
—
—
—
V
CC
A8
A9
V
PP
OE
A10
CE
O 7
O 6
O 5
O 4
O 3
1 24
2 23
3 22
4 21
5 20
6 19
7 18
8 17
9 16
10 15
11 14
12 13
返回本节第 4章 存储器
4.3.3 电可擦可编程 ROM(EEROM)
1,Intel 2817的基本特点图
4-
15
28
17A
引脚
R/B
NC
A7
A6
A5
A4
A3
A2
A1
A0
D0
D1
D2
GND
︰
—
—
—
—
—
—
—
—
—
—
—
—
—
—
—
—
—
—
—
—
—
—
—
—
—
—
—
—
VCC
WE
NC
A8
A9
NC
OE
A10
CE
D7
D6
D5
D4
D3
1 28
2 27
3 26
4 25
5 24
6 23
7 22
8 21
9 20
10 19
11 18
12 17
13 16
14 15
第 4章 存储器
2,Intel 2817的工作方式表 4-2 Intel 2817的工作方式返回本节第 4章 存储器
4.4 CPU与存储器的连接
4.4.1 CPU与存储器的连接时应注意的问题
4.4.2 存储器片选信号的产生方式和译码电路
4.4.3 CPU（ 8088系列）与存储器的连接返回本章首页第 4章 存储器
4.4.1 CPU与存储器的连接时应注意的问题
1,CPU总线的带负载能力
2,存储器的组织,地址分配与片选问题
3,CPU的时序与存储器的存取速度之间的配合返回本节第 4章 存储器
4.4.2 存储器片选信号的产生方式和译码电路
1．片选信号的产生方式
（ 1） 线选方式 （ 线选法 ）
（ 2） 局部译码选择方式 （ 部分译码法 ）
（ 3） 全局译码选择方式 （ 全译码法 ）
第 4章 存储器
2．存储地址译码电路
74LS138经常用来作为存储器的译码电路。
图
4-
16
74LS
13
8
引脚
A
B
C
G2A
G2B
G1
Y7
GND
—
—
—
—
—
—
—
—
—
—
—
—
—
—
—
—
VCC
Y0
Y1
Y2
Y3
Y4
Y5
Y6
1 16
2 15
3 14
4 13
5 12
6 11
7 10
8 9
第 4章 存储器
G1 C B A Y7～ Y0 有效输出
0 0 1 0 0 0 1 1 1 1 1 1 1 0 Y0
0 0 1 0 0 1 1 1 1 1 1 1 0 1 Y1
0 0 1 0 1 0 1 1 1 1 1 0 1 1 Y2
0 0 1 0 1 1 1 1 1 1 0 1 1 1 Y3
0 0 1 1 0 0 1 1 1 0 1 1 1 1 Y4
0 0 1 1 0 1 1 1 0 1 1 1 1 1 Y5
0 0 1 1 1 0 1 0 1 1 1 1 1 1 Y6
0 0 1 1 1 1 0 1 1 1 1 1 1 1 Y7
其他值 × × × 1 1 1 1 1 1 1 1 无效表 4-3 74LS138的真值返回本节第 4章 存储器
4.4.3 CPU（ 8088系列）与存储器的连接
1,1KB RAM与 CPU的连接
（ 1） 计算出所需的芯片数 。
（ 2） 构成数据总线所需的位数和系统所需的容量 。
（ 3） 控制线,数据线,地址线对应相连 。
第 4章 存储器图 4-17 用 1024× 1位的芯片组成 1K
RAM的方框图
A0
︰
︰
A9
D0
︰
︰
︰
D7
8
I/O
7
I/O
6
I/O
5
I/O
4
I/O
3
I/O
2
I/O
1
1024 × 1
I/O
地址线数据线第 4章 存储器图 4-18 用 256× 4位的芯片组成 1K RAM的方框图
A8
A9
A0
︰
︰
A7
D0
︰
︰
︰
D7
地址线数据线
A 0 C E 4
I / O
A 0 C E 3
256 × 4
A 7 I / O
A 0 C E 6
I / O
A 0 C E 5
256 × 4
A 7 I / O
A 0 C E 8
I / O
A 0 C E 7
256 × 4
A 7 I / O
A 0 C E 2
I / O
A 0 C E 1
256 × 4
A 7 I / O
译码器第 4章 存储器
2,4KB RAM的连接
（ 1） 计算出所需的芯片数
（ 2） 构成数据总线所需的位数和系统所需的容量
（ 3） 控制线,数据线,地址线的连接：有线选方式,局部译码选择方式和全局译码选择方式之分 。
第 4章 存储器表 4-4 线选方式地址分布
A15 A14 A13 A12 A11
A10
地址分布
0 0 1 1 1 0 第一组：
3800H~3BFFH
0 0 1 1 0 1 第二组：
3400H~07FFH
0 0 1 0 1 1 第三组：
2C00H~2FFFH
0 0 0 1 1 1 第四组：
1C00H~1FFFH
第 4章 存储器图 4-19 用 2114芯片组成 4K RAM线选控制译码结构图
A9 ～ A0
D7 ～ D 0
A9 ～ A0
CS
OE 2114
WE
D7 ～ D0
A9 ～ A0
D7 ～ D0
A9 ～ A0
CS
OE 2114
WE
D7 ～ D0
A9 ～ A0
D7 ～ D0
A9 ～ A0
CS
OE 2114
WE
D7 ～ D0
A9 ～ A0
D7 ～ D0
A9 ～ A0
CS
OE 2114
WE
D7 ～ D0
A13
A12
A11
A10
A9 ～ A0
D7 ～ D0
WE
RD
第 4章 存储器图 4-20 用 2114芯片组成 4K RAM局部译码结构图
A9 ～ A0
D7 ～ D0
A9 ～ A0
CS
2114
WE
D7 ～ D0
译码器
A9 ～ A0
D7 ～ D0
A9 ～ A0
CS
2114
WE
D7 ～ D0
A9 ～ A0
D7 ～ D0
A9 ～ A0
CS
2114
WE
D7 ～ D0
A9 ～ A0
D7 ～ D0
A9 ～ A0
CS
2114
WE
D7 ～ D0
～
～
～
CS
WE
～
A15
︰
A12
A11
A10
A9 ～ A0
IO/M
CPU
WE
D7 ～ D0
第 4章 存储器图 4-21 用 2114芯片组成 4K RAM全局译码结构图
A9 ～ A0
D7 ～ D0
A9 ～ A0
CS
2114
WE
D7 ～ D0
6,64
译码器
A9 ～ A0
D7 ～ D0
A9 ～ A0
CS
2114
WE
D7 ～ D0
A9 ～ A0
D7 ～ D0
A9 ～ A0
CS
2114
WE
D7 ～ D0
A9 ～ A0
D7 ～ D0
A9 ～ A0
CS
2114
WE
D7 ～ D0
～
～
～
～
～
～
A9 ～ A0
CS
2114
WE
D7 ～ D0
A15 ～ A10
A9 ～ A0
IO/M
CPU
WE
D7 ～ D0
返回本节第 4章 存储器
4.5 IBM-PC/XT中的存储器，扩展存储器及其管理
4.5.1 存储空间的分配
4.5.2 ROM子系统
4.5.3 RAM子系统 4.5.4 寻址范围
4.5.4 寻址范围
4.5.5 存储器的管理
4.5.6 高速缓存器 Cache
返回本章首页第 4章 存储器
4.5.1 存储空间的分配图
4-
22I
BM
PC
/X
T
存储空间的分配
RAM
640KB
保留
128KB
ROM
256KB
00000H
9FFFFH
A0000H
BFFFFH
C0000H
EFFFFH
F6000H
FFFFFH
系统板上 RAM
256KB
I/O 通道中的扩展 RAM
384KB
保留的 RAM
128KB
扩展 ROM
198BK
16KB
基本 ROM40KB
返回本节第 4章 存储器
4.5.2 ROM子系统其功能为,DOS 引导程序；
硬件中断管理程序；
系统配置分析程序；
系统冷启动,热启动和自测试；
字符图形发生器；
第 4章 存储器图
4-
23
系统板上的RO
M
电路
MEMR
A19
A18
A17
A16
A15
A14 - A0
D7 - D0
CS0
CS1
CS2
CS3
CS4
CS5
CS6
CS7
CS 8K × 8
OE ROM
U19
2764
CS 32 K × 8
OE ROM
A14 ～ A0
U18
D7 ～ D0
27256
G2A Y0
G1 Y1
G2B Y2
U23 Y3
74LS138 Y4
C Y5
B Y6
A Y7
第 4章 存储器表 4-5 ROM子系统中译码器管理的存储器地址返回本节第 4章 存储器
4.5.3 RAM子系统 4.5.4 寻址范围由 RAM芯片组,片选译码器,数据收发器,
地址多路器,DRAM刷新逻辑以及奇偶校验逻辑组成 。 片选译码电路用来产生和以及控制地址多路器的选通 。
第 4章 存储器
RAS
CAS
A7 ～ A0
或
A15 ～ A8
校验位标志总线数据
D7 — D0 D7 — D0
校验位写入校验位读出
DRAM
2164 × 9
DRAM
2164 × 9
DRAM
2164 × 9
DRAM
2164 × 9
奇偶校验逻辑数据收发器
R/W 控制信号刷新控制信号地址总线
A19 ～ A16
A15 ～ A0
DRAM
刷新逻辑片选译码电路地址多路器电路校验位标志总线数据校验位写入校验位读出
×
×
×
×
奇偶校验逻辑数据收发器校验位标志总线数据
D7 ～ D0 D7 ～ D0
校验位写入校验位读出
×
×
×
×
奇偶校验逻辑数据收发器图 4-24 IBM-PC/XT的读写存储器子系统的组成框图返回本节第 4章 存储器
4.5.4 寻址范围
表 4-6 不同 CPU的寻址范围返回本节第 4章 存储器
4.5.5 存储器的管理
1．实地址方式实地址方式是 80286~80486最基本的工作方式,寻址范围只能在 1MB范围内,故不能管理和使用扩展存储器 。 它在复位时,启动地址为
FFFF0H,在此安装一个跳转指令,进入上电自检和自举程序 。
第 4章 存储器
2．虚地址保护方式
（ 1） 存储器管理机制,80386先使用段机制,把包含两个部分的虚拟地址空间转化为一个中间地址空间的地址,然后再用分页机制把线性地址转化为物理地址
（ 2） 分段分页机制：是所管理的存储器块具有固定的大小它把线性地址空间中的任一页映射到物理空间的一页 。
第 4章 存储器
（ 3） 保护：第一是保护操作系统的存储段和其专用处理寄存器不被应用程序所破坏；第二是为每一个任务分配不同的虚地址空间,从而使不同任务之间完全隔离,实现任务的保护 。
（ 4） 虚拟存储器的概念：由存储器管理机制以及一个大容量的快速硬盘存储器或光盘支持 。
第 4章 存储器
3．虚拟 8086方式支持存储管理、保护及多任务环境中执行 8086
程序，创建一个在虚拟 8086方式下执行 8086程序的任务，可以使 CPU同时执行三个任务：以 32位虚地址保护方式执行第一个任务的 80386程序；以 16位虚地址保护方式执行第二个任务的 80286程序；以虚拟
8086方式执行第三个任务的 8086程序。
返回本节第 4章 存储器
4.5.6 高速缓存器 Cache
当 CPU进行第一次访问时,也把数据存到高速缓存区 。 之后,当 CPU再次访问这一区域时,
CPU就可以直接访问高速缓存区,而不需要再去访问低速主存储器 。 由于高速缓存器容量远小于低速大容量主存储器,所以它不可能包含后者的所有信息 。 高速缓存器设计的目标就是使 CPU访问尽可能在高速缓存器中进行 。
返回本节第 4章 存储器
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