数字逻辑基础第三章 触发器本章要求：
掌握触发器的基本类型及其状态描述
了解触发器的结构与工作原理
掌握触发器的基本应用电路
3.1 触发器的基本类型及其状态描述触发器：具有记忆功能的逻辑单元触发器（ Flip-Flop）：由时钟信号触发引起输出状态改变，并且该状态在下一次被触发之前始终不会改变的器件。
锁存器（ Latch）：输出状态不是由时钟信号触发，或者虽然由时钟信号触发但在时钟信号的某个电平下输出会随着输入改变而改变的器件。
四类触发器,RS,JK,D和 T触发器
R-S 触发器
S R Qn+1
1 0 1
0 1 0
0 0 Qn
1 1?
&
&
G1
G2
S
R
Q
Q
G3
G4
S
R
Q
Q
≥1
≥1
R
S
R
S
真值表与状态方程
nn QRSQ 1
Qn Qn+1SR=00 SR=01 SR=11 SR=10
0 0 0 d 1
1 1 0 d 1
RS触发器的状态表
Qn Qn+1 S R
0 0 0 d
0 1 1 0
1 0 0 1
1 1 d 0
RS触发器的激励表
&
&
S
R
Q
Q 1R
1S
Cp
C1
&
&
带同步时钟的 RS触发器及其逻辑符号（同步锁存器）
Cp
S
R
Q
带同步时钟的 RS触发器的波形
JK触发器
J K Qn+1
1 0 1
0 1 0
0 0 Qn
1 1 Qn
nnn QKQJQ 1
真值表与状态方程
Qn Qn+1JK=00 JK=01 JK=11 JK=10
0 0 0 1 1
1 1 0 0 1
状态表
Qn Qn+1 J K
0 0 0 X
0 1 1 X
1 0 X 1
1 1 X 0
激励表
D触发器
Qn Qn+1 D
0 0 0
0 1 1
1 0 0
1 1 1
Qn
Qn+1
D=0 D=1
0 0 1
1 0 1
D Qn+1
0 0
1 1DQ n1
激励表状态表
T触发器 T Q
n+1
0 Qn
1 Qn
Qn Qn+1T=0 T=1
0 0 1
1 1 0
Qn Qn+1 T
0 0 0
0 1 1
1 0 1
1 1 0
nnn QTQTQ 1
状态表 激励表触发器的转换四种触发器可以相互转换一般情况下，触发器的转换需要增加组合电路两种转换方法：
1、比较法比较两个触发器的状态方程，找出转换关系
2、卡诺图法将转换前的触发器的激励用转换后的输入以及输出表示，并利用卡诺图化简。
比较法的例子：将 JK 触发器转换成 D 触发器
JK 触发器的状态方程：
nnn QKQJQ 1
DQ n1
D 触发器的状态方程转换过程：
11
11
1
)(
nn
nn
n
QDDQ
QQD
DQ
DKDJ,
卡诺图法的例子：将 RS 触发器转换为 JK 触发器解：求转换网络，就是求
),,(),,,( nn QKJfRQKJfS
JK 触发器的次态卡诺图表示了在 JK 的各种输入情况下的次态,RS 触发器的激励表表示了初、次态转换情况下 RS 输入的值。所以，将 RS 触发器的激励表代入 JK
触发器的次态卡诺图，可以得到从 RS触发器转换到 JK
触发器的转换关系。
JK
Qn
00 01 11 10
d d 0 0
00 1 1
0
1
JK
Qn
00 01 11 10
0 0 1 1
dd 0 0
0
1
nKQR? nQJS?
JK
Qn 00 01 11 10
0 0 1 1
11 0 0
0
1
Qn Qn+1 R S
0 0 d 0
0 1 0 1
1 0 1 0
1 1 0 d
nnn QKQJQ 1
JK 触发器的次态卡诺图 RS 触发器的激励表都是从初态 0到次态 0
3.2 触发器的结构及其工作原理四种类型的触发器可以相互转换。
JK触发器和 D触发器的功能最为完善。尤其是 JK触发器，可以比较方便地构成其它各个类型的触发器。
在商品集成电路触发器中，较多的是 JK触发器和 D触发器。
RS触发器作为所有触发器的基本构成部分，
较多地出现在数字集成电路的内部结构中。
D锁存器
CP
&
&
&
&
D
1
Q
Q
CP
D Q
QC1
1D
CP
D
Q
D锁存器的时序图动作特点：
在控制端 CP等于逻辑 1期间，输出 Q的状态随着输入 D的改变而改变；在控制端 CP等于逻辑 0期间，输出 Q的状态被锁存。被锁存的状态是控制信号 CP从逻辑 1到逻辑 0转变时刻的输入 D的状态。
由于在 CP =1时，输出和输入的关系似乎是“透明”的，
所以这个锁存器也被称为透明锁存器。
不实用的 JK锁存器的结构
CP
&
&
&
&
J
K
Q
Q
当 JK = 11时，在 CP=1 期间,JK 锁存器将不断空翻。
能够保证触发器正常翻转的时钟脉冲的宽度应该不小于
3tpd。但是，为了避免再次翻转,CP脉冲的宽度又不能大于 3tpd。这个条件实际上是无法实现的，所以实际电路中只有 RS锁存器和 D锁存器，并不存在 JK锁存器。
主从触发器
CP
&
&
&
&
S
1
Q
Q
CP
S Q
Q
C1
1S
&
&
&
&
R
R 1R
Q'
Q'
主从型 RS触发器的结构和图形符号
CP
S
R
Q'
Q'
Q
Q
CP
&
&
&
&
J
1
Q
Q
CP
J Q
Q
C1
1J
&
&
&
&K
K 1K
Q'
Q'
主从型 JK触发器的结构和图形符号
C
P
J
Q'
K
Q'
Q
Q
干扰脉冲
{错误的输出
Q
Q
{无干扰的输出主从触发器的动作特点：
在 CP=1 期间采样，输出保持不变；
在 CP=0 期间输出，停止采样。
由于采样过程发生在整个 CP=1 期间，所以要求在此期间输入保持稳定。否则将产生错误输出。
边沿触发器一、维持 -阻塞触发器
CP
&
&
S Q
Q
&
&
R
&
&
维持线阻塞线维持线
G1
G2
G3
G4
G5
G6
维持 -阻塞结构的 RS触发器,
若在 CP脉冲上升沿前后一个很短的时间,SR = 01或 10，则触发器的输出状态按照这个激励输入而改变，并在整个 CP脉冲周期内得到保持，不会因为激励输入的改变而改变。
若在 CP脉冲上升沿前后一个很短的时间,SR = 00或 11，则触发器的输出状态或者可能在 CP = 1期间改变，或者不确定。
CP
&
&
D
Q
Q
&
&
&
&
维持线阻塞线维持线
G1
G2
G3
G4
G5
G6
1D
C1
Q
Q
CP
D
维持 -阻塞结构的 D触发器,
通过将 RS触发器转换为 D触发器,可以保证 S和 R永远互补，从而避免了 RS触发器的输出不确定现象。
由于 RS总是互补，所以可以省略一根阻塞线。
输出状态取决于 CP信号上升沿前后瞬间的激励输入 D的状态。
CP
&
&
D
Q
Q
&
&
&
&
1D
C1
Q
Q
CP
D
SD
RD
SD
RD
S
R
带直接置位和直接复位的维持 -阻塞型 D触发器,
通过直接置位端 SD 和直接复位端 RD （也称异步置位和异步复位），可以将触发器进行预置（即在整个系统开始运行之前设置触发器的初始状态）或强行复位。
CP
&
&
K
Q
Q
&
&
&
SD
RD
≥1&
J
1J
C1
Q
Q
CP
J
SD
K
S
1K
RD R
维持 -阻塞型 JK触发器
nn QKQJD
维持 -阻塞型的 JK触发器不能直接用维持 -阻塞型 RS触发器转换，原因是维持 -阻塞 RS触发器的功能不完善。
但是可以通过将 D触发器转换为 JK触发器的办法来构成维持 -阻塞型 JK触发器。
二、基于门电路的延时特性构成的边沿触发器
CP
K
Q
Q
&
RD
≥1&
J
1J
C1
Q
Q
CP
J
K 1K
RD R
≥1&
&
G1
G3
G2
G4
当一个信号经过两个延时不一样的途径到达同一个门电路的输入端时，该门电路的输出在输入信号的特定边沿上产生一个冒险 —— 毛刺信号。
可以利用这种基于门电路的延时特性的脉冲输出作为 CP的边沿检测信号，并利用这个特性构成边沿触发器。
三、主从结构的边沿触发器如果在主从结构的触发器中，主触发器始终“跟随”
激励输入的变化，但是不记录（即不会发生触发器触发），则有以下工作过程：
一、在主触发器开通期间虽然主触发器的输出可能在变化，但由于从触发器此时封锁，不会影响触发器的最后输出。
二、在主触发器由开通向封锁转换的瞬间，主触发器可以将转换前瞬间的输出（反映了转换前瞬间的激励输入）传递给从触发器，使得从触发器的输出同转换前瞬间的输入相关。
三、在主触发器封锁期间，输入对从触发器的输出没有影响，使得从触发器的输出保持转换后的状态。
CP
D Q
Q
1
1
CP
G1
G2
G3
G4
&
&
1
1
G5
G6
G7
G8
&
&
CP
CP
基于 CMOS传输门的主从结构边沿 D触发器
C
J
Q
C
&
&
&
&
C
C
1
Q
1
1 1
CP C
C
R D
S D
≥1
≥1
≥1
≥1
≥1
≥1
&
K
1J
C1
Q
Q
CP
J
SD
RD
S
R
K 1K
CMOS边沿触发 JK触发器边沿触发器的动态特性
CP
D
Q
t PD
t S t H
t c l o c k
时钟周期 Tclock：能够使触发器正常工作的时钟脉冲周期。通常以它的倒数即时钟频率 fclock来描述一个触发器的动态特性。
建立时间 tS：激励输入在时钟脉冲有效边沿之前具有稳定的逻辑电平所必需的时间。
保持时间 tH：激励输入在时钟脉冲有效边沿之后需要继续保持稳定的逻辑电平的时间。
传输延迟时间 tPD：从时钟脉冲有效边沿之后到触发器输出达到稳定所需要的时间。
CP
&
&
D
Q
Q
&
&
&
&
维持线阻塞线维持线
G1
G2
G3
G4
G5
G6
建立时间至少要 2个门电路延时时间。
保持时间至少为 1个门电路的延时时间。
传输延时至少需要 2个门电路的延时时间。
CP脉冲的周期至少需要 4个门电路的延时。
维持 -阻塞型门电路延时型
CP
K
Q
Q
&
≥1&
J
≥1&
&
G1
G3
G2
G4
建立时间至少为 2个门电路延时。
保持时间可以为 0。
传输延时至少需要 1个与或非门电路的延时时间。
CP脉冲的周期应该是建立时间和传输延时之和，即至少为 3个门电路的延时时间。
主从型
CP
D Q
Q
1
1
CP
G1
G2
G3
G4
&
&
1
1
G5
G6
G7
G8
&
&
CP
CP
建立时间应该是 G3和 G1的延时时间之和。
激励输入的保持时间可以为 0。
激励输入需要经过 G7,G5才能到达输出，所以传输延时至少需要这两个门的延时时间。
触发器进入“记忆”状态需要 CP保持到正反馈建立起来，
所以时钟脉冲的最短周期应该大于 2个非门的延时加上 2
个传输门的延时。
触发器结构 系列 时钟频率 建立时间 保持时间 传输延时维持 -阻塞
74 25MHz 20ns 5ns 17ns
LS 25MHz 20ns 5ns 19ns
S 75MHz 3ns 2ns 6ns
F 100MHz 2ns 1ns 7ns
门电路延时
74 30MHz 20ns 0 20ns
LS 30MHz 20ns 0 15ns
S 80MHz 3ns 0 4.5ns
F 110MHz 4ns 0 5ns
主从边沿
4000 4MHz 20ns 20ns 175ns
HC 25MHz 25ns 0 44ns
HCT 22MHz 15ns 0 35ns
边沿触发器的典型动态特性参数各种触发器的开关特性
若要基本 RS触发器可靠地翻转,R＝ 1或 S＝ 1的时间应大于 2倍的门的传输延时 tpd
同步 RS触发器会出现空翻现象，主从、边沿触发器克服了空翻问题
时钟脉冲宽度不能太窄，必须保证触发器能够可靠地翻转
直接置 0,1脉冲的脉宽不可太窄，以确保可靠地置 0或置 1
一些触发器的翻转时刻对应于时钟脉冲的上升沿，而另一些对应于下降沿，由触发器内部的电路结构决定抗干扰能力的比较
1、主从型触发器在时钟脉冲为 1期间，不允许输入信号改变（主从型 D触发器除外 ），
其抗干扰能力差
2、维持阻塞型触发器要求在建立时间开始到保持时间结束期间，输入信号不发生变化，
而它的建立和保持时间是较短的，故其抗干扰能力较主从型的要好
3、某些边沿触发器仅在时钟脉冲触发沿之前的建立时间内，不允许输入信号改变，其抗干扰性最好
3.3 触发器的简单应用计数器计数是数字电路的一个基本功能。一个计数器通常由一组触发器构成，该组触发器按照预先给定的顺序改变其状态。
同步计数器（ Synchronous Counter）：
所有触发器的状态改变是在同一个时钟脉冲的同一个有效边沿上发生。
异步计数器（ Asynchronous Counter）：
计数器中的每个触发器的时钟部分或全部不同。
1D
C1CP
Q0 Q1 Q2 Q3
1D
C1
1D
C1
1D
C1
二进制异步加法计数器 （行波计数器）
计数器实际上由 n个 T ' 触发器构成。第一个 T ' 触发器的 C
端连接系统时钟，其后每一级触发器都将前级触发器的输出（或输出的非）作为本级的时钟输入。
CP
Q0
Q1
Q2
Q3
1D
C1CP
Q0 Q1 Q2 Q3
1D
C1
1D
C1
1D
C1
二进制异步减法计数器 （行波计数器）
CP
Q0
Q1
Q2
Q3
关于行波计数器，比较容易混淆的是加法计数与减法计数对应的时钟来源以及触发沿 的组合关系。通过波形图可以很方便地确定这些问题，现将它们的组合情况列表如下：
Q
Q
上升沿触发 下降沿触发加法计数 后级时钟来自前级的 后级时钟来自前级的 Q
减法计数 后级时钟来自前级的 Q 后级时钟来自前级的注意在应用上表的时候，所有触发器都以 Q 作为计数器的输出。若以触发器的 作为计数器的输出，则加法计数和减法计数的关系恰恰颠倒。
Q
行波计数器的时钟和计数状态的关系行波计数器计数过程中的不稳定暂态问题,
由于二进制异步计数器的的时钟信号是前后级串联的，所以到达每个触发器的时钟信号不是同时的。这也是为何将它称为异步计数器的原因。也有将它称为行波计数器（ Ripple Counter）的。
因为每个触发器的时钟不同步，结果造成在 CP有效边沿以后的一段时刻内计数值可能发生混乱。
例如，计数从 7到 8的转换过程，实际的转换为：
0111→0110→0100→0000→1000 。
环型计数器
CP
Q0
Q1
Q2
Q3
1D
C1
CP
Q0 Q1 Q2 Q3
S
1D
C1
R
1D
C1
R
1D
C1
R
1D
C1
R
RS T
Q4
Q4
复位 1 2 3 4 0 1
RS T
扭环型计数器
CP
Q0
Q1
Q2
Q3
1D
C1
CP
Q0 Q1 Q2 Q3
R
1D
C1
R
1D
C1
R
1D
C1
R
1D
C1
RRS T
Q4
Q4
RS T
1 2 3 4 5 6 7 8 9 00
寄存器（ Register）
寄存器由一组触发器构成，主要功能是存储数据。因为一个触发器可以存储一位二进制数，所以要存储 n位二进制数，需要 n个触发器。
根据输入或输出的模式，可分为并行方式和串行方式。
并行方式,n位二进制数一次存入或读出。只需要一个时钟脉冲即可完成数据操作，但是需要 n根输入和输出数据线。
串行方式,n位二进制数以每次一位、分成 n次存入或读出。只需要 1根输入和输出数据线，但要使用 n个时钟脉冲完成输入或输出操作。
将两种模式加以交叉，可以得到四种不同模式的寄存器：并行输入 /并行输出；串行输入 /串行输出；并行输入 /串行输出以及串行输入 /
串行输出。
1D
C1
1D
C1
DI 0
DI n - 1
DO 0
DO n-1
CP
C1
1DDI 0
DI n - 1
CP
DI 1
DO 0
DO n-1
DO 1
并行输入 /并行输出寄存器结构和图形符号公共控制框
C
P
Q n- 1
Q n- 2
D OU T (Q 0 )
1D
C1
C
P
1D
C1
1D
C1
1 2 nn -10
D IN
Q 0Q n- 2Q n- 1
D OU
T
n +1
d a ta 0
d a ta 0
d a ta 0
d a ta 0
d a ta 1
d a ta 1
d a ta 1
d a ta 1
d a ta 2
d a ta 2
D I N (D n -1 ) d a ta ( n- 1)
d a ta ( n- 1)
d a ta ( n- 2)
d a ta ( n- 2)
d a ta ( n- 2)
d a ta ( n- 1)d a ta ( n- 3)
移位寄存器结构和输出波形左移与右移：
一般将一个数据的最高位记为 MSB（ Most
Significant Bit），最低位记为 LSB（ Least
Significant Bit）。
若首先移入或移出移位寄存器的是 MSB，则称该操作为左移。反之，若首先移入或移出移位寄存器的是 LSB，则称该操作为右移。
具体执行哪种操作取决于最高位位置的指定。
累加器（ Accumulator） 寄存器加法器
CL
K
B
A
A
寄存器
AL U
CL
K
B
A
A
控制
( a ) 基本结构 ( b ) 采用 AL U 的结构本章概要触发器的基本特性是：
1、具有两个稳定的输出状态，
2、可以在输入信号的作用下改变状态。
所以，触发器具有记忆作用。
按照逻辑功能的不同，触发器可以分为 RS、
JK,D和 T四种类型。不同逻辑功能的触发器之间可以相互转换。
按照电路结构的不同，触发器可以分为同步触发器和异步触发器两大类，其中同步触发器又可以分为锁存器、主从触发器和边沿触发器三种类型。
必须分清这两种分类的区别：逻辑功能表示触发器的输出状态与输入的逻辑关系，电路结构决定了触发器的动作特点。所以，相同的电路结构类型可以构成不同逻辑功能的触发器，相同逻辑功能的触发器也可能有不同的电路结构类型。
由于触发器是时序逻辑电路中的一个及其重要的部件，熟练掌握触发器的逻辑功能和动作特性是十分必要的。
直接运用触发器可以构成异步计数器和各种寄存器。这些单元电路广泛应用在各种电子设备和计算机中。
掌握触发器的基本类型及其状态描述
了解触发器的结构与工作原理
掌握触发器的基本应用电路
3.1 触发器的基本类型及其状态描述触发器：具有记忆功能的逻辑单元触发器（ Flip-Flop）：由时钟信号触发引起输出状态改变，并且该状态在下一次被触发之前始终不会改变的器件。
锁存器（ Latch）：输出状态不是由时钟信号触发，或者虽然由时钟信号触发但在时钟信号的某个电平下输出会随着输入改变而改变的器件。
四类触发器,RS,JK,D和 T触发器
R-S 触发器
S R Qn+1
1 0 1
0 1 0
0 0 Qn
1 1?
&
&
G1
G2
S
R
Q
Q
G3
G4
S
R
Q
Q
≥1
≥1
R
S
R
S
真值表与状态方程
nn QRSQ 1
Qn Qn+1SR=00 SR=01 SR=11 SR=10
0 0 0 d 1
1 1 0 d 1
RS触发器的状态表
Qn Qn+1 S R
0 0 0 d
0 1 1 0
1 0 0 1
1 1 d 0
RS触发器的激励表
&
&
S
R
Q
Q 1R
1S
Cp
C1
&
&
带同步时钟的 RS触发器及其逻辑符号（同步锁存器）
Cp
S
R
Q
带同步时钟的 RS触发器的波形
JK触发器
J K Qn+1
1 0 1
0 1 0
0 0 Qn
1 1 Qn
nnn QKQJQ 1
真值表与状态方程
Qn Qn+1JK=00 JK=01 JK=11 JK=10
0 0 0 1 1
1 1 0 0 1
状态表
Qn Qn+1 J K
0 0 0 X
0 1 1 X
1 0 X 1
1 1 X 0
激励表
D触发器
Qn Qn+1 D
0 0 0
0 1 1
1 0 0
1 1 1
Qn
Qn+1
D=0 D=1
0 0 1
1 0 1
D Qn+1
0 0
1 1DQ n1
激励表状态表
T触发器 T Q
n+1
0 Qn
1 Qn
Qn Qn+1T=0 T=1
0 0 1
1 1 0
Qn Qn+1 T
0 0 0
0 1 1
1 0 1
1 1 0
nnn QTQTQ 1
状态表 激励表触发器的转换四种触发器可以相互转换一般情况下，触发器的转换需要增加组合电路两种转换方法：
1、比较法比较两个触发器的状态方程，找出转换关系
2、卡诺图法将转换前的触发器的激励用转换后的输入以及输出表示，并利用卡诺图化简。
比较法的例子：将 JK 触发器转换成 D 触发器
JK 触发器的状态方程：
nnn QKQJQ 1
DQ n1
D 触发器的状态方程转换过程：
11
11
1
)(
nn
nn
n
QDDQ
QQD
DQ
DKDJ,
卡诺图法的例子：将 RS 触发器转换为 JK 触发器解：求转换网络，就是求
),,(),,,( nn QKJfRQKJfS
JK 触发器的次态卡诺图表示了在 JK 的各种输入情况下的次态,RS 触发器的激励表表示了初、次态转换情况下 RS 输入的值。所以，将 RS 触发器的激励表代入 JK
触发器的次态卡诺图，可以得到从 RS触发器转换到 JK
触发器的转换关系。
JK
Qn
00 01 11 10
d d 0 0
00 1 1
0
1
JK
Qn
00 01 11 10
0 0 1 1
dd 0 0
0
1
nKQR? nQJS?
JK
Qn 00 01 11 10
0 0 1 1
11 0 0
0
1
Qn Qn+1 R S
0 0 d 0
0 1 0 1
1 0 1 0
1 1 0 d
nnn QKQJQ 1
JK 触发器的次态卡诺图 RS 触发器的激励表都是从初态 0到次态 0
3.2 触发器的结构及其工作原理四种类型的触发器可以相互转换。
JK触发器和 D触发器的功能最为完善。尤其是 JK触发器，可以比较方便地构成其它各个类型的触发器。
在商品集成电路触发器中，较多的是 JK触发器和 D触发器。
RS触发器作为所有触发器的基本构成部分，
较多地出现在数字集成电路的内部结构中。
D锁存器
CP
&
&
&
&
D
1
Q
Q
CP
D Q
QC1
1D
CP
D
Q
D锁存器的时序图动作特点：
在控制端 CP等于逻辑 1期间，输出 Q的状态随着输入 D的改变而改变；在控制端 CP等于逻辑 0期间，输出 Q的状态被锁存。被锁存的状态是控制信号 CP从逻辑 1到逻辑 0转变时刻的输入 D的状态。
由于在 CP =1时，输出和输入的关系似乎是“透明”的，
所以这个锁存器也被称为透明锁存器。
不实用的 JK锁存器的结构
CP
&
&
&
&
J
K
Q
Q
当 JK = 11时，在 CP=1 期间,JK 锁存器将不断空翻。
能够保证触发器正常翻转的时钟脉冲的宽度应该不小于
3tpd。但是，为了避免再次翻转,CP脉冲的宽度又不能大于 3tpd。这个条件实际上是无法实现的，所以实际电路中只有 RS锁存器和 D锁存器，并不存在 JK锁存器。
主从触发器
CP
&
&
&
&
S
1
Q
Q
CP
S Q
Q
C1
1S
&
&
&
&
R
R 1R
Q'
Q'
主从型 RS触发器的结构和图形符号
CP
S
R
Q'
Q'
Q
Q
CP
&
&
&
&
J
1
Q
Q
CP
J Q
Q
C1
1J
&
&
&
&K
K 1K
Q'
Q'
主从型 JK触发器的结构和图形符号
C
P
J
Q'
K
Q'
Q
Q
干扰脉冲
{错误的输出
Q
Q
{无干扰的输出主从触发器的动作特点：
在 CP=1 期间采样，输出保持不变；
在 CP=0 期间输出，停止采样。
由于采样过程发生在整个 CP=1 期间，所以要求在此期间输入保持稳定。否则将产生错误输出。
边沿触发器一、维持 -阻塞触发器
CP
&
&
S Q
Q
&
&
R
&
&
维持线阻塞线维持线
G1
G2
G3
G4
G5
G6
维持 -阻塞结构的 RS触发器,
若在 CP脉冲上升沿前后一个很短的时间,SR = 01或 10，则触发器的输出状态按照这个激励输入而改变，并在整个 CP脉冲周期内得到保持，不会因为激励输入的改变而改变。
若在 CP脉冲上升沿前后一个很短的时间,SR = 00或 11，则触发器的输出状态或者可能在 CP = 1期间改变，或者不确定。
CP
&
&
D
Q
Q
&
&
&
&
维持线阻塞线维持线
G1
G2
G3
G4
G5
G6
1D
C1
Q
Q
CP
D
维持 -阻塞结构的 D触发器,
通过将 RS触发器转换为 D触发器,可以保证 S和 R永远互补，从而避免了 RS触发器的输出不确定现象。
由于 RS总是互补，所以可以省略一根阻塞线。
输出状态取决于 CP信号上升沿前后瞬间的激励输入 D的状态。
CP
&
&
D
Q
Q
&
&
&
&
1D
C1
Q
Q
CP
D
SD
RD
SD
RD
S
R
带直接置位和直接复位的维持 -阻塞型 D触发器,
通过直接置位端 SD 和直接复位端 RD （也称异步置位和异步复位），可以将触发器进行预置（即在整个系统开始运行之前设置触发器的初始状态）或强行复位。
CP
&
&
K
Q
Q
&
&
&
SD
RD
≥1&
J
1J
C1
Q
Q
CP
J
SD
K
S
1K
RD R
维持 -阻塞型 JK触发器
nn QKQJD
维持 -阻塞型的 JK触发器不能直接用维持 -阻塞型 RS触发器转换，原因是维持 -阻塞 RS触发器的功能不完善。
但是可以通过将 D触发器转换为 JK触发器的办法来构成维持 -阻塞型 JK触发器。
二、基于门电路的延时特性构成的边沿触发器
CP
K
Q
Q
&
RD
≥1&
J
1J
C1
Q
Q
CP
J
K 1K
RD R
≥1&
&
G1
G3
G2
G4
当一个信号经过两个延时不一样的途径到达同一个门电路的输入端时，该门电路的输出在输入信号的特定边沿上产生一个冒险 —— 毛刺信号。
可以利用这种基于门电路的延时特性的脉冲输出作为 CP的边沿检测信号，并利用这个特性构成边沿触发器。
三、主从结构的边沿触发器如果在主从结构的触发器中，主触发器始终“跟随”
激励输入的变化，但是不记录（即不会发生触发器触发），则有以下工作过程：
一、在主触发器开通期间虽然主触发器的输出可能在变化，但由于从触发器此时封锁，不会影响触发器的最后输出。
二、在主触发器由开通向封锁转换的瞬间，主触发器可以将转换前瞬间的输出（反映了转换前瞬间的激励输入）传递给从触发器，使得从触发器的输出同转换前瞬间的输入相关。
三、在主触发器封锁期间，输入对从触发器的输出没有影响，使得从触发器的输出保持转换后的状态。
CP
D Q
Q
1
1
CP
G1
G2
G3
G4
&
&
1
1
G5
G6
G7
G8
&
&
CP
CP
基于 CMOS传输门的主从结构边沿 D触发器
C
J
Q
C
&
&
&
&
C
C
1
Q
1
1 1
CP C
C
R D
S D
≥1
≥1
≥1
≥1
≥1
≥1
&
K
1J
C1
Q
Q
CP
J
SD
RD
S
R
K 1K
CMOS边沿触发 JK触发器边沿触发器的动态特性
CP
D
Q
t PD
t S t H
t c l o c k
时钟周期 Tclock：能够使触发器正常工作的时钟脉冲周期。通常以它的倒数即时钟频率 fclock来描述一个触发器的动态特性。
建立时间 tS：激励输入在时钟脉冲有效边沿之前具有稳定的逻辑电平所必需的时间。
保持时间 tH：激励输入在时钟脉冲有效边沿之后需要继续保持稳定的逻辑电平的时间。
传输延迟时间 tPD：从时钟脉冲有效边沿之后到触发器输出达到稳定所需要的时间。
CP
&
&
D
Q
Q
&
&
&
&
维持线阻塞线维持线
G1
G2
G3
G4
G5
G6
建立时间至少要 2个门电路延时时间。
保持时间至少为 1个门电路的延时时间。
传输延时至少需要 2个门电路的延时时间。
CP脉冲的周期至少需要 4个门电路的延时。
维持 -阻塞型门电路延时型
CP
K
Q
Q
&
≥1&
J
≥1&
&
G1
G3
G2
G4
建立时间至少为 2个门电路延时。
保持时间可以为 0。
传输延时至少需要 1个与或非门电路的延时时间。
CP脉冲的周期应该是建立时间和传输延时之和，即至少为 3个门电路的延时时间。
主从型
CP
D Q
Q
1
1
CP
G1
G2
G3
G4
&
&
1
1
G5
G6
G7
G8
&
&
CP
CP
建立时间应该是 G3和 G1的延时时间之和。
激励输入的保持时间可以为 0。
激励输入需要经过 G7,G5才能到达输出，所以传输延时至少需要这两个门的延时时间。
触发器进入“记忆”状态需要 CP保持到正反馈建立起来，
所以时钟脉冲的最短周期应该大于 2个非门的延时加上 2
个传输门的延时。
触发器结构 系列 时钟频率 建立时间 保持时间 传输延时维持 -阻塞
74 25MHz 20ns 5ns 17ns
LS 25MHz 20ns 5ns 19ns
S 75MHz 3ns 2ns 6ns
F 100MHz 2ns 1ns 7ns
门电路延时
74 30MHz 20ns 0 20ns
LS 30MHz 20ns 0 15ns
S 80MHz 3ns 0 4.5ns
F 110MHz 4ns 0 5ns
主从边沿
4000 4MHz 20ns 20ns 175ns
HC 25MHz 25ns 0 44ns
HCT 22MHz 15ns 0 35ns
边沿触发器的典型动态特性参数各种触发器的开关特性
若要基本 RS触发器可靠地翻转,R＝ 1或 S＝ 1的时间应大于 2倍的门的传输延时 tpd
同步 RS触发器会出现空翻现象，主从、边沿触发器克服了空翻问题
时钟脉冲宽度不能太窄，必须保证触发器能够可靠地翻转
直接置 0,1脉冲的脉宽不可太窄，以确保可靠地置 0或置 1
一些触发器的翻转时刻对应于时钟脉冲的上升沿，而另一些对应于下降沿，由触发器内部的电路结构决定抗干扰能力的比较
1、主从型触发器在时钟脉冲为 1期间，不允许输入信号改变（主从型 D触发器除外 ），
其抗干扰能力差
2、维持阻塞型触发器要求在建立时间开始到保持时间结束期间，输入信号不发生变化，
而它的建立和保持时间是较短的，故其抗干扰能力较主从型的要好
3、某些边沿触发器仅在时钟脉冲触发沿之前的建立时间内，不允许输入信号改变，其抗干扰性最好
3.3 触发器的简单应用计数器计数是数字电路的一个基本功能。一个计数器通常由一组触发器构成，该组触发器按照预先给定的顺序改变其状态。
同步计数器（ Synchronous Counter）：
所有触发器的状态改变是在同一个时钟脉冲的同一个有效边沿上发生。
异步计数器（ Asynchronous Counter）：
计数器中的每个触发器的时钟部分或全部不同。
1D
C1CP
Q0 Q1 Q2 Q3
1D
C1
1D
C1
1D
C1
二进制异步加法计数器 （行波计数器）
计数器实际上由 n个 T ' 触发器构成。第一个 T ' 触发器的 C
端连接系统时钟，其后每一级触发器都将前级触发器的输出（或输出的非）作为本级的时钟输入。
CP
Q0
Q1
Q2
Q3
1D
C1CP
Q0 Q1 Q2 Q3
1D
C1
1D
C1
1D
C1
二进制异步减法计数器 （行波计数器）
CP
Q0
Q1
Q2
Q3
关于行波计数器，比较容易混淆的是加法计数与减法计数对应的时钟来源以及触发沿 的组合关系。通过波形图可以很方便地确定这些问题，现将它们的组合情况列表如下：
Q
Q
上升沿触发 下降沿触发加法计数 后级时钟来自前级的 后级时钟来自前级的 Q
减法计数 后级时钟来自前级的 Q 后级时钟来自前级的注意在应用上表的时候，所有触发器都以 Q 作为计数器的输出。若以触发器的 作为计数器的输出，则加法计数和减法计数的关系恰恰颠倒。
Q
行波计数器的时钟和计数状态的关系行波计数器计数过程中的不稳定暂态问题,
由于二进制异步计数器的的时钟信号是前后级串联的，所以到达每个触发器的时钟信号不是同时的。这也是为何将它称为异步计数器的原因。也有将它称为行波计数器（ Ripple Counter）的。
因为每个触发器的时钟不同步，结果造成在 CP有效边沿以后的一段时刻内计数值可能发生混乱。
例如，计数从 7到 8的转换过程，实际的转换为：
0111→0110→0100→0000→1000 。
环型计数器
CP
Q0
Q1
Q2
Q3
1D
C1
CP
Q0 Q1 Q2 Q3
S
1D
C1
R
1D
C1
R
1D
C1
R
1D
C1
R
RS T
Q4
Q4
复位 1 2 3 4 0 1
RS T
扭环型计数器
CP
Q0
Q1
Q2
Q3
1D
C1
CP
Q0 Q1 Q2 Q3
R
1D
C1
R
1D
C1
R
1D
C1
R
1D
C1
RRS T
Q4
Q4
RS T
1 2 3 4 5 6 7 8 9 00
寄存器（ Register）
寄存器由一组触发器构成，主要功能是存储数据。因为一个触发器可以存储一位二进制数，所以要存储 n位二进制数，需要 n个触发器。
根据输入或输出的模式，可分为并行方式和串行方式。
并行方式,n位二进制数一次存入或读出。只需要一个时钟脉冲即可完成数据操作，但是需要 n根输入和输出数据线。
串行方式,n位二进制数以每次一位、分成 n次存入或读出。只需要 1根输入和输出数据线，但要使用 n个时钟脉冲完成输入或输出操作。
将两种模式加以交叉，可以得到四种不同模式的寄存器：并行输入 /并行输出；串行输入 /串行输出；并行输入 /串行输出以及串行输入 /
串行输出。
1D
C1
1D
C1
DI 0
DI n - 1
DO 0
DO n-1
CP
C1
1DDI 0
DI n - 1
CP
DI 1
DO 0
DO n-1
DO 1
并行输入 /并行输出寄存器结构和图形符号公共控制框
C
P
Q n- 1
Q n- 2
D OU T (Q 0 )
1D
C1
C
P
1D
C1
1D
C1
1 2 nn -10
D IN
Q 0Q n- 2Q n- 1
D OU
T
n +1
d a ta 0
d a ta 0
d a ta 0
d a ta 0
d a ta 1
d a ta 1
d a ta 1
d a ta 1
d a ta 2
d a ta 2
D I N (D n -1 ) d a ta ( n- 1)
d a ta ( n- 1)
d a ta ( n- 2)
d a ta ( n- 2)
d a ta ( n- 2)
d a ta ( n- 1)d a ta ( n- 3)
移位寄存器结构和输出波形左移与右移：
一般将一个数据的最高位记为 MSB（ Most
Significant Bit），最低位记为 LSB（ Least
Significant Bit）。
若首先移入或移出移位寄存器的是 MSB，则称该操作为左移。反之，若首先移入或移出移位寄存器的是 LSB，则称该操作为右移。
具体执行哪种操作取决于最高位位置的指定。
累加器（ Accumulator） 寄存器加法器
CL
K
B
A
A
寄存器
AL U
CL
K
B
A
A
控制
( a ) 基本结构 ( b ) 采用 AL U 的结构本章概要触发器的基本特性是：
1、具有两个稳定的输出状态，
2、可以在输入信号的作用下改变状态。
所以，触发器具有记忆作用。
按照逻辑功能的不同，触发器可以分为 RS、
JK,D和 T四种类型。不同逻辑功能的触发器之间可以相互转换。
按照电路结构的不同，触发器可以分为同步触发器和异步触发器两大类，其中同步触发器又可以分为锁存器、主从触发器和边沿触发器三种类型。
必须分清这两种分类的区别：逻辑功能表示触发器的输出状态与输入的逻辑关系，电路结构决定了触发器的动作特点。所以，相同的电路结构类型可以构成不同逻辑功能的触发器，相同逻辑功能的触发器也可能有不同的电路结构类型。
由于触发器是时序逻辑电路中的一个及其重要的部件，熟练掌握触发器的逻辑功能和动作特性是十分必要的。
直接运用触发器可以构成异步计数器和各种寄存器。这些单元电路广泛应用在各种电子设备和计算机中。
