燕山大学电气工程学院自动化教研室第 5章 处理器总线时序和系统总线第五章 处理器总线时序和系统总线燕山大学电气工程学院自动化教研室第 5章 处理器总线时序和系统总线
5.1 处理器总线引脚的记忆方法
对引脚按数据、地址、控制三大功能归类；
按引脚英文名称记忆引脚功能；
在不同组态的应用中记忆；
燕山大学电气工程学院自动化教研室第 5章 处理器总线时序和系统总线
8086引脚燕山大学电气工程学院自动化教研室第 5章 处理器总线时序和系统总线
（ 1） 地址 /数据总线 AD15~AD0（双向、三态）
（ 2） 地址 /状态线 A19/S6~A16/S3（输出、三态）
（ 3） 控制总线最大组态主要由 总线控制器 8288形成 。
（ 4） 电源线 VCC和地线 GND
8086的引脚当 33脚 （ MN/MX）接＋ 5V时,CPU处于最小工作方式。
当 33脚 （ MN/MX）接地时,CPU处于最大工作方式。
燕山大学电气工程学院自动化教研室第 5章 处理器总线时序和系统总线
最小组态用于单个微处理器组成的系统，由 8086产生系统所需的全部控制信号。
最大组态用于多处理器系统中,8086不直接提供控制信号 。
5.1.1 8086微处理器的引脚功能
1,8086的两种组态燕山大学电气工程学院自动化教研室第 5章 处理器总线时序和系统总线
8086最小方式典型系统结构
8284A
RES
RDY
8086
地址锁存器
8282
（3 片）
收发器
8286
(2 片）
（可选）
外部设备EPROMRAM
等待状态产生器
V CC
CLK
READY
RESET
MN/MX
M/IO
INTR
INTA
RD WR
HOLD
HLDA
ALE
A 19 A 16
AD 15 AD 0
DEN
D T ／R
V CC （＋5 V ）
STB
OE
OE
T
BHE
BHE
AB
DB
A 0
CSO H CSO L WE OD CE OE CS RD WR
A 0
图（3,6 ）8 0 8 6 最小方式典型系统结构燕山大学电气工程学院自动化教研室第 5章 处理器总线时序和系统总线当 33脚 （ MN/MX）接＋ 5V时,CPU处于最小工作方式。
M/-IO—— M/-IO引脚用于区别 CPU访问的是存储器还是 I/O 端口。
DT/-R—— 数据发送 /接收信号（ data
transmit/receive）表明微处理器数据总线是发送数据（ DT/R＝ 1）还是接收数据（ DT/R＝ o）。
SS0—— 该信号与 M/-IO和 DT/-R一起用来指示当前总线的操作周期。
-WR（ write Line） —— 写控制，用来选通将
8086的数据输出到存储器或 I/O设备 。
最小模式下 8086的特殊引脚燕山大学电气工程学院自动化教研室第 5章 处理器总线时序和系统总线最小模式下 8086的特殊引脚
-DEN—— 数据总线允许（ data bus enable）用来激活外部数据总线缓冲器 。
HOLD—— 保持请求信号用来申请一次直接存储器存取（ DMA）。
-INTA（ interrupt acknowledge） —— 中断响应信号是对 INTR输入引脚的响应。
ALE （ Address latch enable） —— 地址锁存允许信号表明 8086的地址 /数据总线包含的是地址信息，该地址可以是存储器地址也可以是 I/O端口号 。
燕山大学电气工程学院自动化教研室第 5章 处理器总线时序和系统总线
8086最大方式的典型系统结构
8284A
RES 时 钟产 生器
RDY
8086
CPU
828 3（ 3）
锁存器
8286
（2 ）
收发器
MCS-80
外部设备
2716
EPROM(2)
(2) (2)
2142RAN(4)
(2) (2)
等待状态产生器
V CC
CLK
READY
RESET
MN/MX
A 19 A 16
AD 15 AD 0
STB
OE
OE
T
BHE
BHE
AB
DB
A 0
CSO H CSO L WE OD
1K 8 1K 8
CE OE
2K 8 2K 8
CS RD WR
S 0
S 1
S 2
LOCK N.C (不 连）
8288
总线控制器
CLK CEN AEN
IOB
＋5 V
S 0
S 1
S 2
MRDC
MWTC
AMWC N.C
N.C
IORC
IOWC
AIOWC
INTA
DEN
DT/R
ALE
图（3,7 ） 8 0 8 6 最大方式的典型系统结构燕山大学电气工程学院自动化教研室第 5章 处理器总线时序和系统总线
5.3 处理器时序
5.3.1 8086处理器时序燕山大学电气工程学院自动化教研室第 5章 处理器总线时序和系统总线一、时钟周期：由计算机的主频决定（主频的倒数），
用 T 表示,又称 T状态。
二、总线周期,8086/8088通过总线从存储器或 I/O接口读写一个字节（或字）所用的时间称为一个总线周期。
三、指令周期,CPU执行一条指令所用的时间，它可以包含若干个总线周期。
四、一个总线周期至少包括 4 个时钟周期。
T1 T2 T3 T4
T3 Tw T4
Tw等待周期
CLK
总线周期
1、时序的基本概念燕山大学电气工程学院自动化教研室第 5章 处理器总线时序和系统总线
– 存储器的读、写操作
– I/O口的读、写操作
– 中断响应操作基本总线周期燕山大学电气工程学院自动化教研室第 5章 处理器总线时序和系统总线
8086CPU的典型时序燕山大学电气工程学院自动化教研室第 5章 处理器总线时序和系统总线
WT
状态
READY
燕山大学电气工程学院自动化教研室第 5章 处理器总线时序和系统总线
5.4 系统总线
CPU就像人的大脑，主板上的芯片组则可视为人的小脑，协调着各器件的工作，总线结构就像人的神经，
传递着数据和控制信息。
燕山大学电气工程学院自动化教研室第 5章 处理器总线时序和系统总线
所谓总线，是一组连接各个部件的公共通信线,
总线英文为 BUS。 BUS原本为公共汽车的意思，既然公共汽车，自然谁都可以上去，总线沿用 BUS，意思也是说任何一部件的信息都可“搭乘” BUS传送。 然而，任一瞬时总线上只能出现一个部件发往另一部件的信息，这意昧着 总线只能分时使用,而这是需要加以控制的,总线使用权的控制 是构造系统时应考虑的重要问题。 但是用户感觉不到这一点，这是设计者的事情。
总线是一组 物理导线,并非一根。根据总线上传送信息的不同，分为 地址总线（ AB）、数据总线（ DB）和控制总线
（ CB） 。顾名思义,AB传送地址信息,DB传送数据或指令，
CB用来传送控制信号。现在，微型机阶总线已经标准化。
目前 586微机中 广泛采用的是 ISA和 PCI两种总线标准。
燕山大学电气工程学院自动化教研室第 5章 处理器总线时序和系统总线5.4.1 概述
1.片内总线片内总线是指在微处理机芯片内部的总线,是用来连结各功能部件的信息通路,例如 CPU芯片中的内部总线,它是 ALU寄存器和控制器之间的信息通路,
片内总线根据其功能又被分为地址总线、数据总线和控制总线。
这种总线是由微处理机芯片生产厂家设计的,
1、总线的分类燕山大学电气工程学院自动化教研室第 5章 处理器总线时序和系统总线片总线是指在印刷电路板上连接各插件的公共通路。
例如 CPU及其支持芯片 (南桥北桥芯片 )与其局部资源（内存）之间的通道即属于主板局部总线,
2.片总线燕山大学电气工程学院自动化教研室第 5章 处理器总线时序和系统总线内总线又称为系统总线,这是指模块式微处理机机箱内的底板总线，用来连接构成微处理机的各插件板卡,
它可以用来扩展某块 CPU板的局部资源,如
PCI,ISA等。
3.内总线燕山大学电气工程学院自动化教研室第 5章 处理器总线时序和系统总线主板的总线结构燕山大学电气工程学院自动化教研室第 5章 处理器总线时序和系统总线外总线又称为 通信总线,它用于微处理机系统与系统之间、微处理机系统与外部设备,如打印机、磁盘设备或微处理机系统和仪器仪表之间的通信通道。
这种总线数据的传送方式可以是并行 (如打印机 )或串行。数据传送速率比内总线低。不同的应用场合有不同的总线标准。如,串行通信的
EIA-RS 232C总线,用于硬磁盘接口的
IDE,SCIS,用于并行打印机的 centronics等总线。这种总线非微处理机专,一般是利用工业领域已有的标准,
4.外总线燕山大学电气工程学院自动化教研室第 5章 处理器总线时序和系统总线物理特性指的是总线物理连接的方式。 包括总线的根数、总线的插头、插座是什么形状的、引脚是如何排列的等。例如 IBM
PC/XT机的总线共 62根线，分两排编号。当插件板插到槽中后，左面是 B面，引脚排列顺序是 B1— B31，右面是 A面，引脚排列顺序是 A1— A31,A面是元件面。
① 物理特性燕山大学电气工程学院自动化教研室第 5章 处理器总线时序和系统总线功能特性描写的是这一组总线中每一根线的功能是什么。 从功能上看，总线分成三组：
地址总线，数据总线和控制总线。
地址总线的宽度指明了总线能够直接访问存储器的地址范围；
数据总线的宽度指明了访问一次存储器或外部设备最多能够交换数据的位数；
控制总线一般包括 CPU与外界联系的各种控制命令，如输入输出读写信号、存储器读写信号、外部设备与主机同步匹配信号、中断信号和 DMA控制信号等等。
② 功能特性燕山大学电气工程学院自动化教研室第 5章 处理器总线时序和系统总线电器特性定义每一根线上信号的传递方向、
有效电平范围。
一般规定送入 CPU的信号叫输入信号 IN，从
CPU送出的信号叫输出信号 OUT。
例如 XT总线的地址线 A0— A19为输出线，数据线 D0— D7为双向信号线，既作为数据输入线又作为数据输出线。
地址线和数据线都是高电平有效。控制线
IOR#，是输入设备读信号线，低电平有效。
③ 电气特性燕山大学电气工程学院自动化教研室第 5章 处理器总线时序和系统总线时间特性定义了每根线在什么时间有效。
也就是说用户什么时间可以用总线上的信号、
或者用户什么时候把信号提供给总线,CPU才能正确无误地使用。
④ 时间特性燕山大学电气工程学院自动化教研室第 5章 处理器总线时序和系统总线
1.总线请求和仲裁阶段由需要使用总线的主控设备向总线仲裁机构提出使用总线的请求，
经总线仲裁机构仲裁确定，把下一个传送周期的总线使用权分配给哪一个请求源。
2.寻址（ addressing）阶段
3.数据传送（ data transfering）阶段主控设备和从属设备进行数据交换，数据由源模块发出，经数据总线传送到目的模块。
4.结束（ ending）阶段主控设备、从属设备的有关信息均从系统总线上撤除，让出总线，
以便其他模块能继续使用。
2、总线的操作过程燕山大学电气工程学院自动化教研室第 5章 处理器总线时序和系统总线同步传送主设备与从设备进行一次传送所需要的时间是固定的。每次传送一旦开始，主、从设备都必须按严格的时间规定完成相应的动作。
3、总线的数据传送方式异步传送用请求（ request）和响应（ acknowledge）
信号线来协调传输过程，而不依赖于公共时钟信号。
半同步传送是综合同步和异步传送的优点而设计出来的混合式传送,
半同步传送燕山大学电气工程学院自动化教研室第 5章 处理器总线时序和系统总线主板的总线结构燕山大学电气工程学院自动化教研室第 5章 处理器总线时序和系统总线同步传送主设备与从设备进行一次传送所需要的时间是固定的。每次传送一旦开始，主、从设备都必须按严格的时间规定完成相应的动作。
3、总线的数据传送方式异步传送用请求（ request）和响应（ acknowledge）
信号线来协调传输过程，而不依赖于公共时钟信号。
半同步传送是综合同步和异步传送的优点而设计出来的混合式传送,
半同步传送燕山大学电气工程学院自动化教研室第 5章 处理器总线时序和系统总线
8
0
8
7
8
0
8
8
8284时钟发生器地址锁存器数据收发器地址锁存器
ROM RAM
8259A中断控制器
8237DMA控制器
8253计数计时器
8255A并行接口
I/O
接口扬声器 键盘播码开关图 IBM PC/XT的主板配置
5.4.2 PC总线（ 8位 ISA总线）
8288总线控制燕山大学电气工程学院自动化教研室第 5章 处理器总线时序和系统总线
5.4.3 ISA总线
(Industry Standard Architecture) ISA
总线是一种 16位 (数据 )的总线结构，与 PC总线兼容，适用范围广，因为很多接口卡都是根据 ISA标准生产的。
1984年 80286配置了 16位的 ISA卡。
80386处理器配置了 ISA总线的 32位版本，
称为 EISA.
燕山大学电气工程学院自动化教研室第 5章 处理器总线时序和系统总线
5.4.4 PCI总线
(Peripheral Component Inerconnection) PCI
总线 是外围元件互联。 PCI总线支持 33MHZ
的时钟频率,其数据宽度为 32位,可扩展至 64
位。其数据传送速率可高达 132MB/S-
264MB/S。
燕山大学电气工程学院自动化教研室第 5章 处理器总线时序和系统总线
PCI总线连接图
5.1 处理器总线引脚的记忆方法
对引脚按数据、地址、控制三大功能归类；
按引脚英文名称记忆引脚功能；
在不同组态的应用中记忆；
燕山大学电气工程学院自动化教研室第 5章 处理器总线时序和系统总线
8086引脚燕山大学电气工程学院自动化教研室第 5章 处理器总线时序和系统总线
（ 1） 地址 /数据总线 AD15~AD0（双向、三态）
（ 2） 地址 /状态线 A19/S6~A16/S3（输出、三态）
（ 3） 控制总线最大组态主要由 总线控制器 8288形成 。
（ 4） 电源线 VCC和地线 GND
8086的引脚当 33脚 （ MN/MX）接＋ 5V时,CPU处于最小工作方式。
当 33脚 （ MN/MX）接地时,CPU处于最大工作方式。
燕山大学电气工程学院自动化教研室第 5章 处理器总线时序和系统总线
最小组态用于单个微处理器组成的系统，由 8086产生系统所需的全部控制信号。
最大组态用于多处理器系统中,8086不直接提供控制信号 。
5.1.1 8086微处理器的引脚功能
1,8086的两种组态燕山大学电气工程学院自动化教研室第 5章 处理器总线时序和系统总线
8086最小方式典型系统结构
8284A
RES
RDY
8086
地址锁存器
8282
（3 片）
收发器
8286
(2 片）
（可选）
外部设备EPROMRAM
等待状态产生器
V CC
CLK
READY
RESET
MN/MX
M/IO
INTR
INTA
RD WR
HOLD
HLDA
ALE
A 19 A 16
AD 15 AD 0
DEN
D T ／R
V CC （＋5 V ）
STB
OE
OE
T
BHE
BHE
AB
DB
A 0
CSO H CSO L WE OD CE OE CS RD WR
A 0
图（3,6 ）8 0 8 6 最小方式典型系统结构燕山大学电气工程学院自动化教研室第 5章 处理器总线时序和系统总线当 33脚 （ MN/MX）接＋ 5V时,CPU处于最小工作方式。
M/-IO—— M/-IO引脚用于区别 CPU访问的是存储器还是 I/O 端口。
DT/-R—— 数据发送 /接收信号（ data
transmit/receive）表明微处理器数据总线是发送数据（ DT/R＝ 1）还是接收数据（ DT/R＝ o）。
SS0—— 该信号与 M/-IO和 DT/-R一起用来指示当前总线的操作周期。
-WR（ write Line） —— 写控制，用来选通将
8086的数据输出到存储器或 I/O设备 。
最小模式下 8086的特殊引脚燕山大学电气工程学院自动化教研室第 5章 处理器总线时序和系统总线最小模式下 8086的特殊引脚
-DEN—— 数据总线允许（ data bus enable）用来激活外部数据总线缓冲器 。
HOLD—— 保持请求信号用来申请一次直接存储器存取（ DMA）。
-INTA（ interrupt acknowledge） —— 中断响应信号是对 INTR输入引脚的响应。
ALE （ Address latch enable） —— 地址锁存允许信号表明 8086的地址 /数据总线包含的是地址信息，该地址可以是存储器地址也可以是 I/O端口号 。
燕山大学电气工程学院自动化教研室第 5章 处理器总线时序和系统总线
8086最大方式的典型系统结构
8284A
RES 时 钟产 生器
RDY
8086
CPU
828 3（ 3）
锁存器
8286
（2 ）
收发器
MCS-80
外部设备
2716
EPROM(2)
(2) (2)
2142RAN(4)
(2) (2)
等待状态产生器
V CC
CLK
READY
RESET
MN/MX
A 19 A 16
AD 15 AD 0
STB
OE
OE
T
BHE
BHE
AB
DB
A 0
CSO H CSO L WE OD
1K 8 1K 8
CE OE
2K 8 2K 8
CS RD WR
S 0
S 1
S 2
LOCK N.C (不 连）
8288
总线控制器
CLK CEN AEN
IOB
＋5 V
S 0
S 1
S 2
MRDC
MWTC
AMWC N.C
N.C
IORC
IOWC
AIOWC
INTA
DEN
DT/R
ALE
图（3,7 ） 8 0 8 6 最大方式的典型系统结构燕山大学电气工程学院自动化教研室第 5章 处理器总线时序和系统总线
5.3 处理器时序
5.3.1 8086处理器时序燕山大学电气工程学院自动化教研室第 5章 处理器总线时序和系统总线一、时钟周期：由计算机的主频决定（主频的倒数），
用 T 表示,又称 T状态。
二、总线周期,8086/8088通过总线从存储器或 I/O接口读写一个字节（或字）所用的时间称为一个总线周期。
三、指令周期,CPU执行一条指令所用的时间，它可以包含若干个总线周期。
四、一个总线周期至少包括 4 个时钟周期。
T1 T2 T3 T4
T3 Tw T4
Tw等待周期
CLK
总线周期
1、时序的基本概念燕山大学电气工程学院自动化教研室第 5章 处理器总线时序和系统总线
– 存储器的读、写操作
– I/O口的读、写操作
– 中断响应操作基本总线周期燕山大学电气工程学院自动化教研室第 5章 处理器总线时序和系统总线
8086CPU的典型时序燕山大学电气工程学院自动化教研室第 5章 处理器总线时序和系统总线
WT
状态
READY
燕山大学电气工程学院自动化教研室第 5章 处理器总线时序和系统总线
5.4 系统总线
CPU就像人的大脑，主板上的芯片组则可视为人的小脑，协调着各器件的工作，总线结构就像人的神经，
传递着数据和控制信息。
燕山大学电气工程学院自动化教研室第 5章 处理器总线时序和系统总线
所谓总线，是一组连接各个部件的公共通信线,
总线英文为 BUS。 BUS原本为公共汽车的意思，既然公共汽车，自然谁都可以上去，总线沿用 BUS，意思也是说任何一部件的信息都可“搭乘” BUS传送。 然而，任一瞬时总线上只能出现一个部件发往另一部件的信息，这意昧着 总线只能分时使用,而这是需要加以控制的,总线使用权的控制 是构造系统时应考虑的重要问题。 但是用户感觉不到这一点，这是设计者的事情。
总线是一组 物理导线,并非一根。根据总线上传送信息的不同，分为 地址总线（ AB）、数据总线（ DB）和控制总线
（ CB） 。顾名思义,AB传送地址信息,DB传送数据或指令，
CB用来传送控制信号。现在，微型机阶总线已经标准化。
目前 586微机中 广泛采用的是 ISA和 PCI两种总线标准。
燕山大学电气工程学院自动化教研室第 5章 处理器总线时序和系统总线5.4.1 概述
1.片内总线片内总线是指在微处理机芯片内部的总线,是用来连结各功能部件的信息通路,例如 CPU芯片中的内部总线,它是 ALU寄存器和控制器之间的信息通路,
片内总线根据其功能又被分为地址总线、数据总线和控制总线。
这种总线是由微处理机芯片生产厂家设计的,
1、总线的分类燕山大学电气工程学院自动化教研室第 5章 处理器总线时序和系统总线片总线是指在印刷电路板上连接各插件的公共通路。
例如 CPU及其支持芯片 (南桥北桥芯片 )与其局部资源（内存）之间的通道即属于主板局部总线,
2.片总线燕山大学电气工程学院自动化教研室第 5章 处理器总线时序和系统总线内总线又称为系统总线,这是指模块式微处理机机箱内的底板总线，用来连接构成微处理机的各插件板卡,
它可以用来扩展某块 CPU板的局部资源,如
PCI,ISA等。
3.内总线燕山大学电气工程学院自动化教研室第 5章 处理器总线时序和系统总线主板的总线结构燕山大学电气工程学院自动化教研室第 5章 处理器总线时序和系统总线外总线又称为 通信总线,它用于微处理机系统与系统之间、微处理机系统与外部设备,如打印机、磁盘设备或微处理机系统和仪器仪表之间的通信通道。
这种总线数据的传送方式可以是并行 (如打印机 )或串行。数据传送速率比内总线低。不同的应用场合有不同的总线标准。如,串行通信的
EIA-RS 232C总线,用于硬磁盘接口的
IDE,SCIS,用于并行打印机的 centronics等总线。这种总线非微处理机专,一般是利用工业领域已有的标准,
4.外总线燕山大学电气工程学院自动化教研室第 5章 处理器总线时序和系统总线物理特性指的是总线物理连接的方式。 包括总线的根数、总线的插头、插座是什么形状的、引脚是如何排列的等。例如 IBM
PC/XT机的总线共 62根线，分两排编号。当插件板插到槽中后，左面是 B面，引脚排列顺序是 B1— B31，右面是 A面，引脚排列顺序是 A1— A31,A面是元件面。
① 物理特性燕山大学电气工程学院自动化教研室第 5章 处理器总线时序和系统总线功能特性描写的是这一组总线中每一根线的功能是什么。 从功能上看，总线分成三组：
地址总线，数据总线和控制总线。
地址总线的宽度指明了总线能够直接访问存储器的地址范围；
数据总线的宽度指明了访问一次存储器或外部设备最多能够交换数据的位数；
控制总线一般包括 CPU与外界联系的各种控制命令，如输入输出读写信号、存储器读写信号、外部设备与主机同步匹配信号、中断信号和 DMA控制信号等等。
② 功能特性燕山大学电气工程学院自动化教研室第 5章 处理器总线时序和系统总线电器特性定义每一根线上信号的传递方向、
有效电平范围。
一般规定送入 CPU的信号叫输入信号 IN，从
CPU送出的信号叫输出信号 OUT。
例如 XT总线的地址线 A0— A19为输出线，数据线 D0— D7为双向信号线，既作为数据输入线又作为数据输出线。
地址线和数据线都是高电平有效。控制线
IOR#，是输入设备读信号线，低电平有效。
③ 电气特性燕山大学电气工程学院自动化教研室第 5章 处理器总线时序和系统总线时间特性定义了每根线在什么时间有效。
也就是说用户什么时间可以用总线上的信号、
或者用户什么时候把信号提供给总线,CPU才能正确无误地使用。
④ 时间特性燕山大学电气工程学院自动化教研室第 5章 处理器总线时序和系统总线
1.总线请求和仲裁阶段由需要使用总线的主控设备向总线仲裁机构提出使用总线的请求，
经总线仲裁机构仲裁确定，把下一个传送周期的总线使用权分配给哪一个请求源。
2.寻址（ addressing）阶段
3.数据传送（ data transfering）阶段主控设备和从属设备进行数据交换，数据由源模块发出，经数据总线传送到目的模块。
4.结束（ ending）阶段主控设备、从属设备的有关信息均从系统总线上撤除，让出总线，
以便其他模块能继续使用。
2、总线的操作过程燕山大学电气工程学院自动化教研室第 5章 处理器总线时序和系统总线同步传送主设备与从设备进行一次传送所需要的时间是固定的。每次传送一旦开始，主、从设备都必须按严格的时间规定完成相应的动作。
3、总线的数据传送方式异步传送用请求（ request）和响应（ acknowledge）
信号线来协调传输过程，而不依赖于公共时钟信号。
半同步传送是综合同步和异步传送的优点而设计出来的混合式传送,
半同步传送燕山大学电气工程学院自动化教研室第 5章 处理器总线时序和系统总线主板的总线结构燕山大学电气工程学院自动化教研室第 5章 处理器总线时序和系统总线同步传送主设备与从设备进行一次传送所需要的时间是固定的。每次传送一旦开始，主、从设备都必须按严格的时间规定完成相应的动作。
3、总线的数据传送方式异步传送用请求（ request）和响应（ acknowledge）
信号线来协调传输过程，而不依赖于公共时钟信号。
半同步传送是综合同步和异步传送的优点而设计出来的混合式传送,
半同步传送燕山大学电气工程学院自动化教研室第 5章 处理器总线时序和系统总线
8
0
8
7
8
0
8
8
8284时钟发生器地址锁存器数据收发器地址锁存器
ROM RAM
8259A中断控制器
8237DMA控制器
8253计数计时器
8255A并行接口
I/O
接口扬声器 键盘播码开关图 IBM PC/XT的主板配置
5.4.2 PC总线（ 8位 ISA总线）
8288总线控制燕山大学电气工程学院自动化教研室第 5章 处理器总线时序和系统总线
5.4.3 ISA总线
(Industry Standard Architecture) ISA
总线是一种 16位 (数据 )的总线结构，与 PC总线兼容，适用范围广，因为很多接口卡都是根据 ISA标准生产的。
1984年 80286配置了 16位的 ISA卡。
80386处理器配置了 ISA总线的 32位版本，
称为 EISA.
燕山大学电气工程学院自动化教研室第 5章 处理器总线时序和系统总线
5.4.4 PCI总线
(Peripheral Component Inerconnection) PCI
总线 是外围元件互联。 PCI总线支持 33MHZ
的时钟频率,其数据宽度为 32位,可扩展至 64
位。其数据传送速率可高达 132MB/S-
264MB/S。
燕山大学电气工程学院自动化教研室第 5章 处理器总线时序和系统总线
PCI总线连接图
