1
第 5章存储系统
2
主要内容：
微型机的存储系统、分类及其特点半导体存储芯片的外部特性及其与系统的连接存储器扩展技术高速缓存
3
§ 5.1 概 述主要内容：
微型机的存储系统
半导体存储器的基本概念
存储器的分类及其特点
两类半导体存储器的主要区别
4
微型机的存储系统
将两个或两个以上速度、容量和价格各不相同的存储器用硬件、软件或软硬件相结合的方法连接起来 构成存储系统。
系统的存储速度接近最快的存储器，容量接近最大的存储器。
5
两种存储系统
Cache存储系统主存储器高速缓冲存储器虚拟存储系统主存储器磁盘存储器
6
存储器的层次结构
由上至下容量越来越大，速度越来越慢通用寄存器堆及指令、数据缓冲栈高速缓存主存储器联机外存储器脱机外存储器
7
半导体存储器
存储器是计算机中用来记录信息的设备。
由能够表示二进制数,0”和,1”的、具有记忆功能的一些物理器件组成。
能存放一位二进制数的物理器件称为一个存储元。
若干存储元构成一个存储单元。
8
内存储器的分类
内存储器随机存取存储器（ RAM）
只读存储器（ ROM）
9
随机存取存储器（ RAM）
RAM
静态存储器（ SRAM）
动态存储器（ DRAM）
10
只读存储器（ ROM）
只读存储器掩模 ROM
一次性可写 ROM
EPROM
EEPROM
11
主要技术指标
存储容量
存取时间和存取周期
平均故障间隔时间（ MTBF）（ 可靠性 ）
功耗
CPU读写存储器的时间必须大于存储芯片的额定存取时间
12
§ 5.2 随机存取存储器要求掌握：
SRAM与 DRAM的主要特点
几种常用存储器芯片及其与系统的连接
存储器扩展技术
13
一、静态存储器 SRAM
特点：
存储元由双稳电路构成，存储信息稳定
p199
14
典型 SRAM芯片
CMOS RAM芯片 6264（ 8KB）：
主要引脚功能
工作时序
与系统的连接使用
15
SRAM 6264芯片
6264外部引线图
16
6264芯片的主要引线
地址线,A0------A12；
数据线,D0------D7；
输出允许信号,OE；
写允许信号,WE；
选片信号,CS1,CS2。
17
6264的工作过程
读操作
写操作写操作的工作时序
18
6264芯片与系统的连接
D0~D7
A0
A12
WE
OE
CS1
CS2
A0
A12
MEMW
MEMR
译码电路高位地址信号
D0~D7
19
译码电路
将输入的一组二进制编码变换为一个特定的输出信号，即：
将输入的一组高位地址信号通过变换，
产生一个有效的输出信号，用于选中某一个存储器芯片，从而确定了该存储器芯片在内存中的地址范围。
20
全地址译码
用全部的高位地址信号作为译码信号，
使得存储器芯片的每一个单元都占据一个唯一的内存地址。
21
全地址译码例
所接芯片的地址范围：
F0000H~F1FFFH
A19
A18
A17
A16
A15
A14
A13
&
1
6264
CS1
22
部分地址译码
用部分高位地址信号（而不是全部）作为译码信号，使得被选中得存储器芯片占有几组不同的地址范围。
下例使用高 5位地址作为译码信号，从而使被选中芯片的每个单元都占有两个地址，即这两个地址都指向同一个单元。
23
部分地址译码例
两组地址：
F0000H~F1FFFH B0000H~B1FFFH
A19
A17
A16
A15
A14
A13
&
1
6264
CS1
24
应用举例
将 SRAM 6264芯片与系统连接，使其地址范围为,38000H~39FFFH。
使用 74LS138译码器构成译码电路。
25
应用举例
D0~D7
A0
A12
WE
OE
CS1
CS2
A0
A12
MEMW
MEMR
D0~D7
A19
G1
G2A
G2B
C
B
A
&
&
A18
A14A
13
A17A
16A
15
VCC
Y0
26
二、动态随机存储器 DRAM
特点：
存储元主要由电容构成，由于电容存在的漏电现象而使其存储的信息不稳定，
故 DRAM芯片需要定时刷新。
27
典型 DRAM芯片 2164A
2164A,64K× 1bit
采用行地址和列地址来确定一个单元；
行列地址分时传送，
共用一组地址信号线；
地址信号线的数量仅为同等容量 SRAM芯片的一半。
28
主要引线
RAS,行地址选通信号。用于锁存行地址；
CAS,列地址选通信号。
地址总线上先送上行地址，后送上列地址，它们分别在 RAS和 CAS有效期间被锁存在锁存器中。
DIN,数据输入
DOUT,数据输出
WE=O 数据写入
WE=1 数据读出WE,写允许信号
29
工作原理
数据读出
数据写入
刷新参见其工作时序图（教材 p208---p209）
30
刷新
将存放于每位中的信息读出再照原样写入原单元的过程 ---------刷新
31
2164A在系统中的连接
见教材 p210图 5-18
32
三、存储器扩展技术位扩展字扩展字位扩展用多片存储芯片构成一个需要的内存空间，
它们在整个内存中占据不同的地址范围，任一时刻仅有一片（或一组）被选中 ------存储器的扩展。
33
位扩展
存储器的存储容量等于：
单元数 × 每单元的位数
当构成内存的存储器芯片的字长小于内存单元的字长时，就要进行位扩展，使每个单元的字长满足要求。
字节数 字长
34
位扩展例
用 8片 2164A芯片构成 64KB存储器。
LS158
A0~A7 A8~A15
2164A 2164A 2164A
DB
AB
D0 D1 D7
A0~A7
35
位扩展方法：
将每片的地址线、控制线并联，数据线分别引出。
位扩展特点：
存储器的单元数不变，位数增加。
36
字扩展
地址空间的扩展。芯片每个单元中的字长满足，
但单元数不满足。
扩展原则：
每个芯片的地址线、数据线、控制线并联，仅片选端分别引出，以实现每个芯片占据不同的地址范围。
37
字扩展例
用两片 64K× 8位的 SRAM芯片构成容量为 128KB的存储器
38
字位扩展
根据内存容量及芯片容量确定所需存储芯片数；
进行位扩展以满足字长要求；
进行字扩展以满足容量要求。
若已有存储芯片的容量为 L× K,要构成容量为 M × N的存储器，需要的芯片数为：
（ M / L） ×（ N / K）
39
字位扩展例
用 32Kb芯片构成 256KB的内存。
40
§ 5.3 只读存储器（ ROM）
掩模 ROM
一次性可写 ROM
可读写 ROM
分 类
EPROM（ 紫外线擦除）
EEPROM（ 电擦除）
41
一,EPROM
特点：
可多次编程写入；
掉电后内容不丢失；
内容的擦除需用紫外线擦除器。
42
EPROM 2764
8K× 8bit芯片，其引脚与 SRAM 6264完全兼容：
地址信号,A0 ~ A12
数据信号,D0 ~ D7
输出信号,OE
片选信号,CE
编程脉冲输入,PGM
43
2764的工作方式数据读出编程写入擦除标准编程方式快速编程方式编程写入的特点：
每出现一个编程负脉冲就写入一个字节数据
44
二,EEPROM
特点：
可在线编程写入；
掉电后内容不丢失；
电可擦除。
45
典型 EEPROM芯片 98C64A
8K× 8bit芯片；
13根地址线（ A0 ~ A12） ；
8位数据线（ D0 ~ D7）；
输出允许信号（ OE）；
写允许信号（ WE）；
选片信号（ CE）；
状态输出端（ READY/BUSY）。
46
工作方式
数据读出
编程写入
擦除字节写入：每一次 BUSY正脉冲写入一个字节自动页写入：每一次 BUSY正脉写入一页（ 1~ 32字节）
字节擦除：一次擦除一个字节片擦除：一次擦除整片
47
EEPROM的应用
可通过编写程序实现对芯片的读写，但每写入一个字节都需判断 READY/BUSY
端的状态，仅当该端为高电平时才可写入下一个字节。
48
四、闪速 EEPROM
特点：
通过向内部控制寄存器写入命令的方法来控制芯片的工作方式。
49
工作方式数据读出编程写入：
擦除读单元内容读内部状态寄存器内容读芯片的厂家及器件标记数据写入，写软件保护字节擦除，块擦除，片擦除擦除挂起
50
§ 5.4 高速缓存 （ Cache)
了解：
Cache的基本概念；
基本工作原理；
命中率；
Cache的分级体系结构
51
Cache的基本概念
由于 CPU与主存之间在执行速度上存在较大的差异，为提高 CPU的效率，并考虑到价格因素，基于程序的局部性原理，
在 CPU与主存之间增加的高速缓冲存储器 Cache技术
52
Cache的工作原理
CPU
Cache
主 存
DB
53
Cache的命中率
Cache与内存的空间比一般为,1?128
CPU读取指令或数据时首先在 Cache中找，若找到则“命中”，否则为“不命中”。
命中率影响系统的平均存取速度系统的平均存取速度 =
Cache存取速度 × 命中率 +RAM存取速度 × 不命中率
54
Cache的读写操作读操作写操作贯穿读出式旁路读出式写穿式回写式
55
贯穿读出式
CPU Cache 主 存
CPU对主存的所有数据请求都首先送到 Cache，
在 Cache中查找。 若 命中，则切断 CPU对主存的请求，并将数据送出；如果不命中，则将数据请求传给主存 。
56
旁路读出式
CPU向 Cache和主存同时发出 数据 请求。 如果命中，则 Cache将数据回送给 CPU,并同时中断
CPU对主存的请求；若不命中，则 Cache不做任何动作，由 CPU直接访问主存。
CPU
Cache
主 存
57
写穿式
从 CPU发出的写信号送 Cache的同时也写入主存。
CPU
Cache
主 存
58
回写式
数据一般只写到 Cache,当 Cache中的数据被再次更新时，将原更新的数据写入主存相应单元，并接受新的数据。
CPU Cache 主 存更新写入
59
Cache的分级体系结构
一级 Cache,容量一般为 8KB---6KB
二级 Cache,容量一般为 128KB---2MB
指令 Cache和数据 Cache
60
§ 5.5 存储器管理
IBM
PC/XT的存储空间分配
00000H
9FFFFH
BFFFFH
FFFFFH
RAM区
640KB
保留区 128KB
ROM区 256KB
61
扩展存储器及其管理略
*
62
§ 5.6 外存储器略
*
63
作业：
5.3
5.4
5.5
5.7
5.10
第 5章存储系统
2
主要内容：
微型机的存储系统、分类及其特点半导体存储芯片的外部特性及其与系统的连接存储器扩展技术高速缓存
3
§ 5.1 概 述主要内容：
微型机的存储系统
半导体存储器的基本概念
存储器的分类及其特点
两类半导体存储器的主要区别
4
微型机的存储系统
将两个或两个以上速度、容量和价格各不相同的存储器用硬件、软件或软硬件相结合的方法连接起来 构成存储系统。
系统的存储速度接近最快的存储器，容量接近最大的存储器。
5
两种存储系统
Cache存储系统主存储器高速缓冲存储器虚拟存储系统主存储器磁盘存储器
6
存储器的层次结构
由上至下容量越来越大，速度越来越慢通用寄存器堆及指令、数据缓冲栈高速缓存主存储器联机外存储器脱机外存储器
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半导体存储器
存储器是计算机中用来记录信息的设备。
由能够表示二进制数,0”和,1”的、具有记忆功能的一些物理器件组成。
能存放一位二进制数的物理器件称为一个存储元。
若干存储元构成一个存储单元。
8
内存储器的分类
内存储器随机存取存储器（ RAM）
只读存储器（ ROM）
9
随机存取存储器（ RAM）
RAM
静态存储器（ SRAM）
动态存储器（ DRAM）
10
只读存储器（ ROM）
只读存储器掩模 ROM
一次性可写 ROM
EPROM
EEPROM
11
主要技术指标
存储容量
存取时间和存取周期
平均故障间隔时间（ MTBF）（ 可靠性 ）
功耗
CPU读写存储器的时间必须大于存储芯片的额定存取时间
12
§ 5.2 随机存取存储器要求掌握：
SRAM与 DRAM的主要特点
几种常用存储器芯片及其与系统的连接
存储器扩展技术
13
一、静态存储器 SRAM
特点：
存储元由双稳电路构成，存储信息稳定
p199
14
典型 SRAM芯片
CMOS RAM芯片 6264（ 8KB）：
主要引脚功能
工作时序
与系统的连接使用
15
SRAM 6264芯片
6264外部引线图
16
6264芯片的主要引线
地址线,A0------A12；
数据线,D0------D7；
输出允许信号,OE；
写允许信号,WE；
选片信号,CS1,CS2。
17
6264的工作过程
读操作
写操作写操作的工作时序
18
6264芯片与系统的连接
D0~D7
A0
A12
WE
OE
CS1
CS2
A0
A12
MEMW
MEMR
译码电路高位地址信号
D0~D7
19
译码电路
将输入的一组二进制编码变换为一个特定的输出信号，即：
将输入的一组高位地址信号通过变换，
产生一个有效的输出信号，用于选中某一个存储器芯片，从而确定了该存储器芯片在内存中的地址范围。
20
全地址译码
用全部的高位地址信号作为译码信号，
使得存储器芯片的每一个单元都占据一个唯一的内存地址。
21
全地址译码例
所接芯片的地址范围：
F0000H~F1FFFH
A19
A18
A17
A16
A15
A14
A13
&
1
6264
CS1
22
部分地址译码
用部分高位地址信号（而不是全部）作为译码信号，使得被选中得存储器芯片占有几组不同的地址范围。
下例使用高 5位地址作为译码信号，从而使被选中芯片的每个单元都占有两个地址，即这两个地址都指向同一个单元。
23
部分地址译码例
两组地址：
F0000H~F1FFFH B0000H~B1FFFH
A19
A17
A16
A15
A14
A13
&
1
6264
CS1
24
应用举例
将 SRAM 6264芯片与系统连接，使其地址范围为,38000H~39FFFH。
使用 74LS138译码器构成译码电路。
25
应用举例
D0~D7
A0
A12
WE
OE
CS1
CS2
A0
A12
MEMW
MEMR
D0~D7
A19
G1
G2A
G2B
C
B
A
&
&
A18
A14A
13
A17A
16A
15
VCC
Y0
26
二、动态随机存储器 DRAM
特点：
存储元主要由电容构成，由于电容存在的漏电现象而使其存储的信息不稳定，
故 DRAM芯片需要定时刷新。
27
典型 DRAM芯片 2164A
2164A,64K× 1bit
采用行地址和列地址来确定一个单元；
行列地址分时传送，
共用一组地址信号线；
地址信号线的数量仅为同等容量 SRAM芯片的一半。
28
主要引线
RAS,行地址选通信号。用于锁存行地址；
CAS,列地址选通信号。
地址总线上先送上行地址，后送上列地址，它们分别在 RAS和 CAS有效期间被锁存在锁存器中。
DIN,数据输入
DOUT,数据输出
WE=O 数据写入
WE=1 数据读出WE,写允许信号
29
工作原理
数据读出
数据写入
刷新参见其工作时序图（教材 p208---p209）
30
刷新
将存放于每位中的信息读出再照原样写入原单元的过程 ---------刷新
31
2164A在系统中的连接
见教材 p210图 5-18
32
三、存储器扩展技术位扩展字扩展字位扩展用多片存储芯片构成一个需要的内存空间，
它们在整个内存中占据不同的地址范围，任一时刻仅有一片（或一组）被选中 ------存储器的扩展。
33
位扩展
存储器的存储容量等于：
单元数 × 每单元的位数
当构成内存的存储器芯片的字长小于内存单元的字长时，就要进行位扩展，使每个单元的字长满足要求。
字节数 字长
34
位扩展例
用 8片 2164A芯片构成 64KB存储器。
LS158
A0~A7 A8~A15
2164A 2164A 2164A
DB
AB
D0 D1 D7
A0~A7
35
位扩展方法：
将每片的地址线、控制线并联，数据线分别引出。
位扩展特点：
存储器的单元数不变，位数增加。
36
字扩展
地址空间的扩展。芯片每个单元中的字长满足，
但单元数不满足。
扩展原则：
每个芯片的地址线、数据线、控制线并联，仅片选端分别引出，以实现每个芯片占据不同的地址范围。
37
字扩展例
用两片 64K× 8位的 SRAM芯片构成容量为 128KB的存储器
38
字位扩展
根据内存容量及芯片容量确定所需存储芯片数；
进行位扩展以满足字长要求；
进行字扩展以满足容量要求。
若已有存储芯片的容量为 L× K,要构成容量为 M × N的存储器，需要的芯片数为：
（ M / L） ×（ N / K）
39
字位扩展例
用 32Kb芯片构成 256KB的内存。
40
§ 5.3 只读存储器（ ROM）
掩模 ROM
一次性可写 ROM
可读写 ROM
分 类
EPROM（ 紫外线擦除）
EEPROM（ 电擦除）
41
一,EPROM
特点：
可多次编程写入；
掉电后内容不丢失；
内容的擦除需用紫外线擦除器。
42
EPROM 2764
8K× 8bit芯片，其引脚与 SRAM 6264完全兼容：
地址信号,A0 ~ A12
数据信号,D0 ~ D7
输出信号,OE
片选信号,CE
编程脉冲输入,PGM
43
2764的工作方式数据读出编程写入擦除标准编程方式快速编程方式编程写入的特点：
每出现一个编程负脉冲就写入一个字节数据
44
二,EEPROM
特点：
可在线编程写入；
掉电后内容不丢失；
电可擦除。
45
典型 EEPROM芯片 98C64A
8K× 8bit芯片；
13根地址线（ A0 ~ A12） ；
8位数据线（ D0 ~ D7）；
输出允许信号（ OE）；
写允许信号（ WE）；
选片信号（ CE）；
状态输出端（ READY/BUSY）。
46
工作方式
数据读出
编程写入
擦除字节写入：每一次 BUSY正脉冲写入一个字节自动页写入：每一次 BUSY正脉写入一页（ 1~ 32字节）
字节擦除：一次擦除一个字节片擦除：一次擦除整片
47
EEPROM的应用
可通过编写程序实现对芯片的读写，但每写入一个字节都需判断 READY/BUSY
端的状态，仅当该端为高电平时才可写入下一个字节。
48
四、闪速 EEPROM
特点：
通过向内部控制寄存器写入命令的方法来控制芯片的工作方式。
49
工作方式数据读出编程写入：
擦除读单元内容读内部状态寄存器内容读芯片的厂家及器件标记数据写入，写软件保护字节擦除，块擦除，片擦除擦除挂起
50
§ 5.4 高速缓存 （ Cache)
了解：
Cache的基本概念；
基本工作原理；
命中率；
Cache的分级体系结构
51
Cache的基本概念
由于 CPU与主存之间在执行速度上存在较大的差异，为提高 CPU的效率，并考虑到价格因素，基于程序的局部性原理，
在 CPU与主存之间增加的高速缓冲存储器 Cache技术
52
Cache的工作原理
CPU
Cache
主 存
DB
53
Cache的命中率
Cache与内存的空间比一般为,1?128
CPU读取指令或数据时首先在 Cache中找，若找到则“命中”，否则为“不命中”。
命中率影响系统的平均存取速度系统的平均存取速度 =
Cache存取速度 × 命中率 +RAM存取速度 × 不命中率
54
Cache的读写操作读操作写操作贯穿读出式旁路读出式写穿式回写式
55
贯穿读出式
CPU Cache 主 存
CPU对主存的所有数据请求都首先送到 Cache，
在 Cache中查找。 若 命中，则切断 CPU对主存的请求，并将数据送出；如果不命中，则将数据请求传给主存 。
56
旁路读出式
CPU向 Cache和主存同时发出 数据 请求。 如果命中，则 Cache将数据回送给 CPU,并同时中断
CPU对主存的请求；若不命中，则 Cache不做任何动作，由 CPU直接访问主存。
CPU
Cache
主 存
57
写穿式
从 CPU发出的写信号送 Cache的同时也写入主存。
CPU
Cache
主 存
58
回写式
数据一般只写到 Cache,当 Cache中的数据被再次更新时，将原更新的数据写入主存相应单元，并接受新的数据。
CPU Cache 主 存更新写入
59
Cache的分级体系结构
一级 Cache,容量一般为 8KB---6KB
二级 Cache,容量一般为 128KB---2MB
指令 Cache和数据 Cache
60
§ 5.5 存储器管理
IBM
PC/XT的存储空间分配
00000H
9FFFFH
BFFFFH
FFFFFH
RAM区
640KB
保留区 128KB
ROM区 256KB
61
扩展存储器及其管理略
*
62
§ 5.6 外存储器略
*
63
作业：
5.3
5.4
5.5
5.7
5.10
