第二节 半导体存储器工艺双极型
MOS型
TTL型
ECL型速度很快,功耗大、
容量小电路结构 PMOSNMOS
CMOS
功耗小,容量大工作方式 静态 MOS动态 MOS
存储信息原理静态存储器 SRAM
动态存储器 DRAM
（双极型、静态 MOS型）：
依靠双稳态电路内部交叉反馈的机制存储信息。
（动态 MOS型）：
依靠电容存储电荷的原理存储信息。
功耗较大,速度快,作 Cache。
功耗较小,容量大,速度较快,作主存。
（静态 MOS除外）
4.2.1 静态 MOS存储单元与存储芯片
1.六管单元
（ 1）组成
T1,T3,MOS反相器
Vcc
触发器
T3
T1
T4
T2T2,T4,MOS反相器
T5 T6
T5,T6：控制门管 Z
Z：字线,选择存储单元位线,完成读 /写操作
W W
W,W：
（ 2）定义
“0”,T1导通,T2截止；
“1”,T1截止,T2导通。
（ 3）工作
T5,T6Z,加高电平，
高、低电平，写 1/0。
（ 4）保持只要电源正常，保证向导通管提供电流，便能维持一管导通，另一管截止的状态不变,∴ 称 静态 。
Vcc
T3
T1
T4
T2
T5 T6
Z
W W
导通，选中该单元。
写入,在 W,W上分别加读出,根据 W,W上有无电流，读 1/0。
Z,加低电平,T5,T6截止，该单元未选中，保持原状态。
2.存储芯片例,SRAM芯片 2114（ 1K× 4位）
外特性：
静态单元是非破坏性读出，读出后不需重写。
地址端：
2114（ 1K× 4）
1 9
1018
A6 A5 A4 A3 A0 A1 A2 CS GND
Vcc A7 A8 A9 D0 D1 D2 D3 WE
A9～ A0（入）
数据端,D3～ D0（入 /出）
控制端,片选 CS
= 0 选中芯片
= 1 未选中芯片写使能 WE = 0 写= 1 读电源、地
4.2.2 动态 MOS存储单元与存储芯片
1.四管单元
（ 1）组成
T1,T2：记忆管
C1,C2：柵极电容
T3,T4：控制门管
Z：字线位线W,W：
（ 2）定义
“0”,T1导通,T2截止
“1”,T1截止,T2导通
T1 T2
T3 T4
Z
W W
C1 C2
（ C1有电荷,C2无电荷）；
（ C1无电荷,C2有电荷）。
（ 3）工作
Z,加高电平,T3,T4导通，选中该单元。
2.单管单元
（ 1）组成
（ 4）保持
T1 T2
T3 T4
Z
W W
C1 C2
写入,在 W,W上分别加高、低电平，写 1/0。
读出,W,W先预充电至再根据 W,W上有无电流，
高电平，断开充电回路，
读 1/0。
Z,加低电平,T3,T4截止，该单元未选中，保持原状态。
需定期向电容补充电荷（动态刷新）,∴ 称 动态 。
四管单元是非破坏性读出，读出过程即实现刷新。
C：记忆单元 C
W Z
TT：控制门管Z：字线 W：位线
3.存储芯片
（ 2）定义
（ 4）保持写入,Z加高电平,T导通,在 W上加高 /低电平，写 1/0。
读出,W先预充电，
根据 W线电位的变化，读 1/0。
断开充电回路。
Z,加低电平,T截止，该单元未选中，保持原状态。
单管单元是破坏性读出，读出后需重写。
“0”,C无电荷，电平 V0（低）
C
W Z
T
外特性：
“1”,C有电荷，电平 V1（高）
（ 3）工作
Z加高电平,T导通，
例,DRAM芯片 2164（ 64K× 1位）
地址端：
2164（ 64K× 1）
1 8
916
GND CAS Do A6 A3 A4 A5 A7
A7～ A0（入）
数据端,Di（入）
控制端：
片选写使能 WE = 0 写= 1 读电源、地空闲 /刷新 Di WE RAS A0 A2 A1 Vcc
分时复用，提供 16位地址。
Do（出）
行地址选通 RAS
列地址选通 CAS
,=0时 A7～ A0为行地址高 8位地址
,=0时 A7～ A0为列地址低 8位地址1脚未用，或在新型号中用于片内自动刷新。
4.2.3 半导体存储器逻辑设计需解决,芯片的选用、
例 1.用 2114（ 1K× 4） SRAM芯片组成容量为 4K× 8
的存储器。地址总线 A15～ A0（低）,双向数据总线 D7～ D0（低）,读 /写信号线 R/W。
给出芯片地址分配与片选逻辑,并画出 M框图。
1.计算芯片数动态 M的刷新、
（ 1）先扩展位数，再扩展单元数。
主存的组织 涉及：
主存的校验。
地址分配与片选逻辑、
信号线的连接。
2片 1K× 4 1K× 8
4组 1K× 8 4K× 8 8片
M的逻辑设计、
存储器寻址逻辑
2.地址分配与片选逻辑
（ 2）先扩展单元数，再扩展位数。
4片 1K× 4 4K× 4
2组 4K× 4 4K× 8 8片芯片内的寻址系统 (二级译码 )
芯片外的 地址分配 与 片选逻辑为芯片分配哪几位地址，
以便寻找片内的存储单元由哪几位地址形成芯片选择逻辑，
以便寻找芯片存储空间分配：
4KB存储器在 16位地址空间（ 64KB）中占据任意连续区间。
64KB
1K× 4 1K× 4
1K× 4 1K× 4
1K× 41K× 4
1K× 41K× 4
需 12位地址寻址：
4KB
A15… A12A11A10A9…… A0
A11～ A0
0 0 0 …… 0
任意值
0 0 1 …… 1
0 1 1 …… 1
1 0 1 …… 1
0 1 0 …… 0
1 0 0 …… 0
1 1 0 …… 0
1 1 1 …… 1
片选 芯片地址低位地址分配给芯片，高位地址形成片选逻辑。
芯片 芯片地址 片选信号 片选逻辑
1K
1K
1K
1K
A9～ A0
A9～ A0
A9～ A0
A9～ A0
CS0
CS1
CS2
CS3
A11A10
A11A10
A11A10
A11A10
3.连接方式
（ 1）扩展位数
4
1K× 4
1K× 4
4
10
1K× 4
1K× 4
4
10
1K× 4
1K× 4
4
10
4
1K× 4
1K× 4
4
10
4 4
A9~A0
D7~D4
D3~D0
44
R/W
A11 A10
CS3
A11 A10
CS0
A11 A10
CS1
A11 A10
CS2
（ 2）扩展单元数 （ 3）连接控制线
（ 4）形成片选逻辑电路某半导体存储器，按字节编址。其中，
0000H～ ～07FFH为 ROM区，选用 EPROM芯片
（ 2KB/片）； 0800H～ 13FFH为 RAM区，选用
RAM芯片（ 2KB/片和 1KB/片）。地址总线 A15～
A0（低）。给出地址分配和片选逻辑。
例 2.
1.计算容量和芯片数
ROM区,2KB RAM区,3KB
存储空间分配：
2.地址分配与片选逻辑先安排大容量芯片（放地址低端），再安排小容量芯片。
便于拟定片选逻辑。
共 3片
A15A14A13A12A11A10A9… A0
0 0 0 0 0 0 …… 0
0 0 0 0 0 1 …… 1
0 0 0 0 1 1 …… 1
0 0 0 1 0 0 1 … 1
0 0 0 0 1 0 …… 0
0 0 0 1 0 0 0 … 0
低位地址分配给芯片，高位地址形成片选逻辑。
芯片 芯片地址 片选信号 片选逻辑
2K
2K
1K
A10～ A0
A10～ A0
A9～ A0
CS0
CS1
CS2
A12A11
A12A11
A12A11
5KB
需 13
位地址寻址：
ROM
A12～ A0
64KB
1K
2K
2K
RAM
A10
A15A14A13为全 0
4.2.4 动态存储器的刷新
1.刷新定义和原因定义：
刷新。
动态存储器依靠电容电荷存储信息。平时无电源供电，时间一长电容电荷会泄放，需定期向电容补充电荷，以保持信息不变。
定期向电容补充电荷原因：
注意 刷新 与 重写 的区别。
破坏性读出 后重写，以恢复原来的信息。
2.最大刷新间隔在此期间，必须对所有动态单元刷新一遍。
非破坏性读出 的动态 M，需补充电荷以保持原来的信息。
2ms。
3.刷新方法按行读。
刷新一行所用的时间 刷新周期 （存取周期）
刷新一块芯片所需的 刷新周期数 由芯片矩阵的 行数 决定。
对主存的访问由 CPU提供行、列地址，
随机访问。
2ms内集中安排所有刷新周期。
CPU访存：
4.刷新周期的安排方式死区用在实时要求不高的场合。
动态芯片刷新,由刷新地址计数器提供行地址，定时刷新。
（ 1）集中刷新
R/W 刷新R/W 刷新
2ms
50ns
（ 2）分散刷新各刷新周期分散安排在存取周期中。
R/W刷新R/W 刷新
100ns
用在低速系统中。
2ms
（ 3）异步刷新例,
各刷新周期分散安排在 2ms内。
用在大多数计算机中。
每隔一段时间刷新一行。
128行 ≈15.6 微秒 每隔 15.6微秒提一次刷新请求，刷新一行； 2毫秒内刷新完所有行。
R/W 刷新R/W 刷新R/W R/W R/W
15.6 微秒 15.6 微秒 15.6 微秒刷新请求 刷新请求
（ DMA请求） （ DMA请求）
MOS型
TTL型
ECL型速度很快,功耗大、
容量小电路结构 PMOSNMOS
CMOS
功耗小,容量大工作方式 静态 MOS动态 MOS
存储信息原理静态存储器 SRAM
动态存储器 DRAM
（双极型、静态 MOS型）：
依靠双稳态电路内部交叉反馈的机制存储信息。
（动态 MOS型）：
依靠电容存储电荷的原理存储信息。
功耗较大,速度快,作 Cache。
功耗较小,容量大,速度较快,作主存。
（静态 MOS除外）
4.2.1 静态 MOS存储单元与存储芯片
1.六管单元
（ 1）组成
T1,T3,MOS反相器
Vcc
触发器
T3
T1
T4
T2T2,T4,MOS反相器
T5 T6
T5,T6：控制门管 Z
Z：字线,选择存储单元位线,完成读 /写操作
W W
W,W：
（ 2）定义
“0”,T1导通,T2截止；
“1”,T1截止,T2导通。
（ 3）工作
T5,T6Z,加高电平，
高、低电平，写 1/0。
（ 4）保持只要电源正常，保证向导通管提供电流，便能维持一管导通，另一管截止的状态不变,∴ 称 静态 。
Vcc
T3
T1
T4
T2
T5 T6
Z
W W
导通，选中该单元。
写入,在 W,W上分别加读出,根据 W,W上有无电流，读 1/0。
Z,加低电平,T5,T6截止，该单元未选中，保持原状态。
2.存储芯片例,SRAM芯片 2114（ 1K× 4位）
外特性：
静态单元是非破坏性读出，读出后不需重写。
地址端：
2114（ 1K× 4）
1 9
1018
A6 A5 A4 A3 A0 A1 A2 CS GND
Vcc A7 A8 A9 D0 D1 D2 D3 WE
A9～ A0（入）
数据端,D3～ D0（入 /出）
控制端,片选 CS
= 0 选中芯片
= 1 未选中芯片写使能 WE = 0 写= 1 读电源、地
4.2.2 动态 MOS存储单元与存储芯片
1.四管单元
（ 1）组成
T1,T2：记忆管
C1,C2：柵极电容
T3,T4：控制门管
Z：字线位线W,W：
（ 2）定义
“0”,T1导通,T2截止
“1”,T1截止,T2导通
T1 T2
T3 T4
Z
W W
C1 C2
（ C1有电荷,C2无电荷）；
（ C1无电荷,C2有电荷）。
（ 3）工作
Z,加高电平,T3,T4导通，选中该单元。
2.单管单元
（ 1）组成
（ 4）保持
T1 T2
T3 T4
Z
W W
C1 C2
写入,在 W,W上分别加高、低电平，写 1/0。
读出,W,W先预充电至再根据 W,W上有无电流，
高电平，断开充电回路，
读 1/0。
Z,加低电平,T3,T4截止，该单元未选中，保持原状态。
需定期向电容补充电荷（动态刷新）,∴ 称 动态 。
四管单元是非破坏性读出，读出过程即实现刷新。
C：记忆单元 C
W Z
TT：控制门管Z：字线 W：位线
3.存储芯片
（ 2）定义
（ 4）保持写入,Z加高电平,T导通,在 W上加高 /低电平，写 1/0。
读出,W先预充电，
根据 W线电位的变化，读 1/0。
断开充电回路。
Z,加低电平,T截止，该单元未选中，保持原状态。
单管单元是破坏性读出，读出后需重写。
“0”,C无电荷，电平 V0（低）
C
W Z
T
外特性：
“1”,C有电荷，电平 V1（高）
（ 3）工作
Z加高电平,T导通，
例,DRAM芯片 2164（ 64K× 1位）
地址端：
2164（ 64K× 1）
1 8
916
GND CAS Do A6 A3 A4 A5 A7
A7～ A0（入）
数据端,Di（入）
控制端：
片选写使能 WE = 0 写= 1 读电源、地空闲 /刷新 Di WE RAS A0 A2 A1 Vcc
分时复用，提供 16位地址。
Do（出）
行地址选通 RAS
列地址选通 CAS
,=0时 A7～ A0为行地址高 8位地址
,=0时 A7～ A0为列地址低 8位地址1脚未用，或在新型号中用于片内自动刷新。
4.2.3 半导体存储器逻辑设计需解决,芯片的选用、
例 1.用 2114（ 1K× 4） SRAM芯片组成容量为 4K× 8
的存储器。地址总线 A15～ A0（低）,双向数据总线 D7～ D0（低）,读 /写信号线 R/W。
给出芯片地址分配与片选逻辑,并画出 M框图。
1.计算芯片数动态 M的刷新、
（ 1）先扩展位数，再扩展单元数。
主存的组织 涉及：
主存的校验。
地址分配与片选逻辑、
信号线的连接。
2片 1K× 4 1K× 8
4组 1K× 8 4K× 8 8片
M的逻辑设计、
存储器寻址逻辑
2.地址分配与片选逻辑
（ 2）先扩展单元数，再扩展位数。
4片 1K× 4 4K× 4
2组 4K× 4 4K× 8 8片芯片内的寻址系统 (二级译码 )
芯片外的 地址分配 与 片选逻辑为芯片分配哪几位地址，
以便寻找片内的存储单元由哪几位地址形成芯片选择逻辑，
以便寻找芯片存储空间分配：
4KB存储器在 16位地址空间（ 64KB）中占据任意连续区间。
64KB
1K× 4 1K× 4
1K× 4 1K× 4
1K× 41K× 4
1K× 41K× 4
需 12位地址寻址：
4KB
A15… A12A11A10A9…… A0
A11～ A0
0 0 0 …… 0
任意值
0 0 1 …… 1
0 1 1 …… 1
1 0 1 …… 1
0 1 0 …… 0
1 0 0 …… 0
1 1 0 …… 0
1 1 1 …… 1
片选 芯片地址低位地址分配给芯片，高位地址形成片选逻辑。
芯片 芯片地址 片选信号 片选逻辑
1K
1K
1K
1K
A9～ A0
A9～ A0
A9～ A0
A9～ A0
CS0
CS1
CS2
CS3
A11A10
A11A10
A11A10
A11A10
3.连接方式
（ 1）扩展位数
4
1K× 4
1K× 4
4
10
1K× 4
1K× 4
4
10
1K× 4
1K× 4
4
10
4
1K× 4
1K× 4
4
10
4 4
A9~A0
D7~D4
D3~D0
44
R/W
A11 A10
CS3
A11 A10
CS0
A11 A10
CS1
A11 A10
CS2
（ 2）扩展单元数 （ 3）连接控制线
（ 4）形成片选逻辑电路某半导体存储器，按字节编址。其中，
0000H～ ～07FFH为 ROM区，选用 EPROM芯片
（ 2KB/片）； 0800H～ 13FFH为 RAM区，选用
RAM芯片（ 2KB/片和 1KB/片）。地址总线 A15～
A0（低）。给出地址分配和片选逻辑。
例 2.
1.计算容量和芯片数
ROM区,2KB RAM区,3KB
存储空间分配：
2.地址分配与片选逻辑先安排大容量芯片（放地址低端），再安排小容量芯片。
便于拟定片选逻辑。
共 3片
A15A14A13A12A11A10A9… A0
0 0 0 0 0 0 …… 0
0 0 0 0 0 1 …… 1
0 0 0 0 1 1 …… 1
0 0 0 1 0 0 1 … 1
0 0 0 0 1 0 …… 0
0 0 0 1 0 0 0 … 0
低位地址分配给芯片，高位地址形成片选逻辑。
芯片 芯片地址 片选信号 片选逻辑
2K
2K
1K
A10～ A0
A10～ A0
A9～ A0
CS0
CS1
CS2
A12A11
A12A11
A12A11
5KB
需 13
位地址寻址：
ROM
A12～ A0
64KB
1K
2K
2K
RAM
A10
A15A14A13为全 0
4.2.4 动态存储器的刷新
1.刷新定义和原因定义：
刷新。
动态存储器依靠电容电荷存储信息。平时无电源供电，时间一长电容电荷会泄放，需定期向电容补充电荷，以保持信息不变。
定期向电容补充电荷原因：
注意 刷新 与 重写 的区别。
破坏性读出 后重写，以恢复原来的信息。
2.最大刷新间隔在此期间，必须对所有动态单元刷新一遍。
非破坏性读出 的动态 M，需补充电荷以保持原来的信息。
2ms。
3.刷新方法按行读。
刷新一行所用的时间 刷新周期 （存取周期）
刷新一块芯片所需的 刷新周期数 由芯片矩阵的 行数 决定。
对主存的访问由 CPU提供行、列地址，
随机访问。
2ms内集中安排所有刷新周期。
CPU访存：
4.刷新周期的安排方式死区用在实时要求不高的场合。
动态芯片刷新,由刷新地址计数器提供行地址，定时刷新。
（ 1）集中刷新
R/W 刷新R/W 刷新
2ms
50ns
（ 2）分散刷新各刷新周期分散安排在存取周期中。
R/W刷新R/W 刷新
100ns
用在低速系统中。
2ms
（ 3）异步刷新例,
各刷新周期分散安排在 2ms内。
用在大多数计算机中。
每隔一段时间刷新一行。
128行 ≈15.6 微秒 每隔 15.6微秒提一次刷新请求，刷新一行； 2毫秒内刷新完所有行。
R/W 刷新R/W 刷新R/W R/W R/W
15.6 微秒 15.6 微秒 15.6 微秒刷新请求 刷新请求
（ DMA请求） （ DMA请求）
