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购买教学实验设备的通知型号,TEC— 8/16教学实验计算机系统实售价,2500元（组合逻辑方案）
生产者,清华同方教学仪器设备公司地址,北京清华大学清华同方教学仪器设备公司 邮编,100084
联系人,陈羽电话（传真）,（ 010） 62785575
直播课堂内容
1,布置控制器教学实验
2,布置内存扩展教学实验布置串行接口入出教学实验
3,布置第四、五章作业
4,第四、五章教学内容辅导
1.控制器教学实验
(1) 教学实验计算机介绍有 8位 或 16位 两种字长，
可以选组合逻辑的控制器、
或是微程序的控制器方案。
有监控程序、交叉汇编程序、
和 PC仿真终端 等软件支持。
（ 2）教学实验内容实验时以 8位字长，组合逻辑控制器方案来进行，把第三章作业 第 18题 的 (1),(2),(3),(5)
的设计在教学计算机上实现出来并调试正确，用在你的程序中。
（ 3）教学实验步骤学懂已有指令的格式和执行步骤参照已有设计，完成你的设计：
指令格式、功能、执行步骤所用节拍与各控制信号写出逻辑表达式、写到 GAL20V8中进行调试,并用在你设计的程序中
2.内存储器教学实验
(1) 教学实验计算机介绍整机为 8位字长，
组合逻辑控制器方案，
内存储器为 8位字长，
使用 16位的地址，
按字节访问。
（ 2）教学实验内容教学计算机已有 8KB 的 ROM、
2KB 的 RAM内存空间，在此基础上再扩展出 2KB 的 RAM存储空间，
用 LS6116（ 2048?8）静态存储器芯片进行内存容量扩展。
（ 3）教学实验步骤学懂教学计算机内存储器设计，
把新的一片 LS6116芯片插到板上。
主要工作是接好该芯片的地址线，
数据线，片选和读写控制信号等。
对硬件进行调试,并在程序中使用这片存储区，检查读写的正确性。
使用串行接口的教学实验
(1) 教学实验计算机介绍教学计算机上有 串行接口，
8位并行与主机交换信息，
串行地和 PC仿真终端通信，
用 IN,OUT指令完成入出，
采用状态查询方式工作。
（ 2）教学实验内容在教学计算机已有监控程序，
串行口能正常运行，串行口的端口地址,00(数据 ),01(状态 )，
参照教材上已有的 I/O程序例子，
设计用串口完成 I/O操作的程序
（ 3）教学实验步骤学懂教材中使用串行接口的程序，
学习查询串行口运行状态的方法，
用状态查询方式使用 IN,OUT指令。
写出几个小的完成输入 /输出操作功能的程序，具体内容自己确定。
3.第四章作业第四章习题中的第 1题,第 2题，第 3题，
第 6题,第 12题，第 13题，
第 27题，第 31题。
（ 8个作业题均必做）
第五章作业第五章习题中的第 2题,第 4题，第 9题，
第 14题，第 15题，第 19题第 27题，第 29题。
（ 8个作业题均必做）
4,第四、五章内容辅导第四、五两章的教学内容各占全部教学内容的 20%,
涉及概念性的知识比较多，
原理性的内容一般理解即可；
实用性的知识较多，有些线路或设备组成实例，勿背。
输入设备输出设备入出接口和总线外存设备主存储器高速缓存控 制 器 运 算 器第三单元 第四单元第二单元 第一单元计算机硬件系统第四章内容概要存储器，三级连，局部、一致且包含提速 主体 扩容量，缓存 主存 虚存盘字位扩展、体交叉，完全 直接 组相联段表、页表和快表，盘 带 阵列容错连第四章 多级结构的存储器系统一,层次存储器系统概述二,主存储器部件三,高速缓存 CACHE
四,虚拟存储器部件五,外存储器设备阵列技术与容错一,层次存储器系统概述
1,概念与追求的目标
2,程序运行的局部性特性
3,各层存储器所用介质其特性
4.一致性、包含性层次存储器系统概述用途：存储器系统是计算机中用于存储程序和数据的部件。
对其要求是：
尽可能 快 的读写 速度尽可能 大 的存储 容量尽可能 低 的成本 费用怎样才能同时实现这些要求呢？
用多级结构的存储器系统把要用的程序和数据，
按其使用的急迫和频繁程度，
分块调入存储容量不同、
运行速度不同的存储器中，
并由硬软件来统一管理与调度。
程序运行时的局部性原理在一小段时间内，最近被访问过的程序和数据很可能 再次被访问在空间上，这些被访问的程序和数据往往集中在 一小片存储区在访问顺序上，指令 顺序执行 比转移执行的可能性大 (大约 5:1 )
解决方案选用生产与运行成本不同的、
存储容量不同的、
读写速度不同的多种存储介质，组成一个统一管理的存储器系统。
解决方案使每种介质都处于不同的地位，
起到不同的作用，充分发挥各自在 速度 容量成本 方面的优势，从而达到最优性能价格比，
以满足使用要求。
1993年大型计算机的存储器系统存取速度 存储容量 存储成本
(美分 /KB)
CPU 10ns 512B 1800
缓存 20~40ns 128KB 72
主存 60~100ns 512MB 5.6
虚存 10~20ms 60~228GB 0.23
后援 2~20M 512GB~2TB 0.01
使 CPU大部分时间访问高速缓存，速度最快；仅在从缓存中读不到数据时,才去读主存，速度略慢但容量更大；当从主存中还读不到数据时,才去批量读虚存，速度很慢容量极大,就解决了对 速度,容量,成本 的需求。
层次之间应满足的原则一致性原则：
处在不同层次存储器中的同一个信息应保持相同的值，
是保证正确地使用数据的最基本的要求之一，必须满足包含性原则：
存储在内层（靠近 CPU）的信息一定被包含在其外层的存储介质中，反之则不成立。即内层存储器中的全部信息，都是其相邻外层存储器中一小部分信息的复制品 。
二,主存储器的组成与设计
WRITEREAD
CPU MainMemory
AB k 位（给出地址）
DB n 位（传送数据）
READY
静态和动态存储器芯片特性
SRAM DRAM
存储信息 触发器 电容破坏性读出 非 是需要刷新 不要 需要送行列地址 同时送 分两次送静态和动态存储器芯片特性
SRAM DRAM
运行速度 快 慢集成度 低 高发热量 大 小存储成本 高 低主存储器的读写过程数据寄存器 读过程,
给出地址主存储体 给出片选与读命令保存读出内容写过程,
给出地址给出片选与数据地址寄存器 给出写命令
/WE
/CS0
/CS1
静态存储器字、位扩展地址总线低 11 位实现片内选单元高位地址译码给出片选信号
/CS0
/CS1
高八位数据 低八位数据
/WE
2K * 8 bit
2K * 8 bit2K * 8 bit
2K * 8 bit 译码器静态存储器字、位扩展
TEC-2 机的存储器的容量为
4096个字，为 16 位字长，
用 2048 * 8 的存储器芯片实现。为此,必须用两个芯实现 由 2048 扩展容量到
4096 个存储单元 （字扩展）
静态存储器字、位扩展再用两个芯片实现由 8位扩展长度到 16 位字长 （位扩展）
要用 4 片芯片实现该存储器系统。
静态存储器字、位扩展为访问 2048 个存储单元，
要用 11 位地址，把地址总线的低 11 位地址送到每个存储器芯片的地址引脚；
对地址总线的高位进行译码，
译码信号送到各存储器芯片的 /CS 引脚，
静态存储器字、位扩展用于选择存储器芯片，使不同芯片分时运行。
还要向存储器芯片提供读写控制信号 /WE，以区分读写,/WE
为高电平是读操作，为低是写操作。
主存储器的多体结构为了提高计算机系统的工作效率,需要提高主存储器的读写速度。 为此可以实现多个能够独立地执行读写的主存储器体，以便提高多个 存储体之间并行读写的能力。
主存储器的多体结构多体结构同时适用于静态和动态的存储器。考虑到程序运行的局部性原理，多个存储体应按低位地址交叉编址的方式加以组织 。 类似的也可按一体多字的方式设计主存储器部件。
地址寄存器主存储器存储体
W W W W
数据总线一体多字结构选择地址寄存器数据总线
0字 1字 2字 3字多体结构破坏性读出：执行读操作后，
被读单元的内容一定 被清为零，会破坏所保存的信息为正常工作，必须把刚读出的内容立即写回去，通常称为预充电延迟，它影响存储器的工作频率，在结束预充电前不能开始下一次读。
动态存储器定期刷新,在不进行读写操作时,DRAM 存储器的各单元处于断电状态，由于漏电的存在，保存在电容 CS 上的电荷会慢慢地漏掉，为此必须定时予以补充，称为刷新操作。
刷新不是按字处理，而是每次刷新一行，即为连接在同一行上所有存储单元的电容补充一次能量。
刷新有两种方式：
集中和分散刷新 。
行、列地址要分两次给出，
在连续地使用相同的行地址读写时，也可以在前一次就将行地址锁存，之后仅送列地址，
快速分页组织以节省送地址的时间，支持这种运行方式的存储器被称为快速分页组织的存储器。
快速分页组织只用于动态存储器 。
快速分页组织三,高速缓冲存储器的组成与 运行原理三,高速缓存 CACHE
用途：设置在 CPU 和 主存储器之间，完成高速与 CPU
交换信息，尽量避免 CPU不必要地多次直接访问慢速的主存储器,从而提高计算机系统的运行效率 。
。
高速缓存 CACHE
实现,这是一个存储容量很小，但读写速度更快的，
以关联存储器方式运行、
用静态存储器芯片实现的高速静态存储器系统。
要求,有足够高的命中率，
当 CPU需用主存中的数据时，多数情况下可以直接从 CACHE中得到，尽量少读主存储器。称二者之比为命中率。
MEMORY
CACHE CONTROL
CACHE的基本运行原理数据总线译码选一单元比较选一单元读过程为例地址总线
ADDR DATA
CACHE
CPU
全相联方式
C P U
数据地址有效位主存储器CACHE比较译码标志数据直接映射方式
C P U
数据地址有效位主存储器
CACHE
比较译码译码 页内地址页号标志数据两路组相联方式
C P U
数据地址有效位主存储器CACHE
译码比较比较译码译码标志数据影响 CACHE 命中率的因素
1,CACHE 的容量，大一些好
2,CACHE 与主存储器每次交换信息的单位量 (Cache
Line Size)适中
3.CACHE 不同的组织方式，
多路组相联更好
4.CACHE 的多级组织可提高命中率
5.CACHE 的换字和回写算法
CACHE 接入系统的体系结构侧接法,像入出设备似的连接到总线上，优点是结构简单，成本低，
缺点是不利于降低总线占用率
CPU
MEMORY CACHE
Bus Master 1
Bus Master 2
总线
CACHE 接入系统的体系结构隔断法,把原来的总线打断为两段，
使 CACHE 处在两段之间，优点是有利于提高总线利用率，支持总线并发操作，
缺点是结构复杂，成本较高。
CPU
MEMORY CACHE
Bus Master 1
BusMaster 2
总线改写主存储器的策略若 CPU改写了 CACHE 一单元内容后且尚未改变主存相应单元内容，则出现数据不一致性。两种解决办法：
1.接下来直接改写主存单元内容。
简便易行,但可能带来系统运行效率不高的问题，该后未被使用。
2.拖后改写主存单元内容，一直拖到有另外的设备要读该内容过时的主存单元时。首先停止这一读操作，接下来改写主存内容，之后再起动已停下来的读操作，否则不必改写。
矛盾是如何检查是否应该改写，通过监视地址总线完成，记下无效单元地址用于比较。 控制复杂些，但可以提供更高系统的运行效率。
四,虚拟存储器的运行原理虚拟存储器是指用磁盘一片存储空间来弥补主存空间的不足，使得程序人员能够使用比主存实际容量更大的存储空间来编写和运行程序。
在操作系统和相应硬件的支持下，数据在磁盘和主存之间按程序运行的需要自动成批量地完成交换 。
虚拟存储器中经常使用两种基本管理技术：
段式存储管理，
页式存储管理。
核心问题都在于处理数据的存放与调度。
段表内容及其管理段号 段内地址
+
+
逻辑地址段始地址 段长 装入位段表主存实际地址段表基地址页表内容和页式管理
-
+
（在内存中）控制位 有效位虚 页号 实 页号慢表虚地址实地址 (读写内存用 )
快表 (专设硬件 )
比较 (按内容选 )
按地址读 实页号虚页号 页内地址实页号 页内地址页表基地址五,外存设备磁表面存储设备存储原理与组成
（磁盘、磁带设备 )
光盘设备的存储原理与组成磁盘阵列与容错技术常用磁记录方式波形图
NRZ
NRZ1
PM
FM
MFM
位信息 1 0 1 1 1 0 0 0 1
位周期硬 磁 盘 设 备磁头磁盘组主轴通风机取数臂 定位驱动器速度传感器小车主电机传动皮带滤尘器密封罩硬磁盘驱动器结构示意图磁 带 机 设 备
。。
。。
。。
。。
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。 。。
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。。
磁带抽风口 真空积带箱小孔增压风口供收带盘 放带盘导轮左主动轮右主动轮读写磁头刹块刹带柱压轮双压轮真空积带箱式磁带机
90%
调制器写一次型光盘光学系统示意图
He-Ne
光盘聚焦系统，物镜旋转台径向跟踪反射镜激光器 光束分离器读出信号光束分离器调制信号
10%
写光束低价磁盘的冗余阵列 (RAID)
Redundant Arrays of Inexpensive Disks
用 N 个低价磁盘构成一个统一管理的阵列，
取代特贵单一磁盘是一个好的方案，它可以：
有 1/N 的访问时间有 N个磁盘的容量有更高的性能价格比对阵列盘采用冗余技术提高信息的可靠性
RAID0,data Striping
RAID1,Drive Mirroring
RAID4,Data Guarding
RAID5,Distributed data Guarding
第五章内容概要直控 中断 DMA,总线 接口 与设备主总 局部 慢扩展，周期 方式 等待催识别 缓冲 和状态，控制 中断 等相随一般组成 和 原理，显示 键盘 打印机第 五 章输入 / 输出系统 和 输入 / 输出设备
1,输入 / 输出设备概述
2,常用 输入设备组成与运行原理,
终端 键盘 鼠标
3,常用 输出设备组成与运行原理,
终端 显示器打印机（针式 喷墨式 激光）
4,输入 / 输出系统概述
5,计算机的总线：总线构成总线周期 运行方式 等待状态
6,接口电路：接口电路的功能、
一般组成，串行口实例
7,常用的输入 /输出方式
8,中断 和 DMA的 处理过程输入 /输出子系统总线：
连接计算机各功能部件的逻辑电路和连线，包括管理信息传输规则的电路被称为总线。
几个概念及术语三种总线：
数据总线：传输数据，速度与位数地址总线：传输地址，位数控制总线：指明总线周期的类型和一次入 /出操作完成的时刻等信息几个概念及术语总线周期的类型,
内存读 内存写外设读 外设写中断 和 DMA
几个概念及术语总线周期,正 常 总 线 周 期：
一次地址时间和 一次数据时间
BURST总线周期：
一次地址时间和多次数据时间总线的等待状态：
增加的数据时间被称为总线的等待状态。
影响系统的运行效率。
单总线和多总线结构早期的计算机，如 DEC 公司的 PDP-11
只使用一组总线，包括数据总线，
地址总线，控制总线。
其优点是结构简单，成本低廉，
缺点是运行效率低。
CPU 主存输入设备输出设备总线多 ( 2 或 3 )总线结构当前计算机通常采用多总线结构
CPU 主存扩展总线控制线路
I/O设备 1 I/O设备 2
处理机总线
32MHz 4B~8B
ISA / EISA 8.33MHz
1,2,4 B
二总线结构
.,,,,
多 ( 2 或 3 )总线结构
- CPU 主存
PCI桥
I/O设备 1 I/O设备 2
处理机总线
66MHz 4B~8B
ISA / EISA 8.33MHz
1,2,4 B
三总线结构
.,,,,
PCI BUS 33MHz 4B
扩展总线控制线路
I/O设备 3 I/O设备 4
接快速设备接慢速设备通用可编程接口电路通 用,
能有多种用法与入 /出功能可编程,
能通过指令指定接口的功能和运行控制参数等通用可编程接口电路接口内的组成部分,
设备识别线路数据缓冲寄存器（输入 /输出）
控制寄存器状态寄存器通用可编程接口电路中断电路
(中断触发器,中断屏蔽触发器 等 )
电平转换及串行 /并行转换电路等常用的输入 /输出方式程序直接控制方式 (状态循环查询 )
简单,CPU效率低,CPU、外设串行程序中断传送方式
CPU利用效率略高,CPU、外设并行常用的输入 /输出方式直接内存访问方式 (DMA)
外设直接访问内存,CPU利用率更高
I / O 通道控制方式外围处理机方式有关中断的概念与术语中断源及分类,
内 /外中断 软件中断中断优先级中断请求 中断响应禁止 (开 /关 )中断中断屏蔽 中断嵌套有关中断的概念与术语中段处理过程,
关中断 保存断点和现场判中断源并转入中断服务程序开中断 执行中断服务程序关中断 恢复现场和断点开中断 返回断点
DMA 的概念与处理
DMA 是在高速外设和主存储器之间自动成批传送信息、以尽量减少
CPU 干预的入 /出方式,
DMA 卡上应包括通用接口卡的全部组成部分,
并多出如下内容,
主存地址寄存器，传送字数计数器
DMA 控制逻辑,DMA 请求
DMA响应 DMA工作方式
DMA优先级及排队逻辑 等一次完整的 DMA 传送过程
DMA 预处理
CPU 向 DMA 送命令,
如 DMA 方式，
主存地址，传送的字数等，
之后 CPU 执行原来的程序
DMA 控制在 I/O 设备与主存间交换数据准备一个数据,向 CPU发
DMA请求,取得总线控制权，
进行数据传送，修改卡上主存地址，
修改字数计数器内且检查其值是否为零,
不为零则继续传送，
若已为零，则向 CPU
发中断请求,
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4,第四、五章教学内容辅导
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(1) 教学实验计算机介绍有 8位 或 16位 两种字长，
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指令格式、功能、执行步骤所用节拍与各控制信号写出逻辑表达式、写到 GAL20V8中进行调试,并用在你设计的程序中
2.内存储器教学实验
(1) 教学实验计算机介绍整机为 8位字长，
组合逻辑控制器方案，
内存储器为 8位字长，
使用 16位的地址，
按字节访问。
（ 2）教学实验内容教学计算机已有 8KB 的 ROM、
2KB 的 RAM内存空间，在此基础上再扩展出 2KB 的 RAM存储空间，
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（ 3）教学实验步骤学懂教学计算机内存储器设计，
把新的一片 LS6116芯片插到板上。
主要工作是接好该芯片的地址线，
数据线，片选和读写控制信号等。
对硬件进行调试,并在程序中使用这片存储区，检查读写的正确性。
使用串行接口的教学实验
(1) 教学实验计算机介绍教学计算机上有 串行接口，
8位并行与主机交换信息，
串行地和 PC仿真终端通信，
用 IN,OUT指令完成入出，
采用状态查询方式工作。
（ 2）教学实验内容在教学计算机已有监控程序，
串行口能正常运行，串行口的端口地址,00(数据 ),01(状态 )，
参照教材上已有的 I/O程序例子，
设计用串口完成 I/O操作的程序
（ 3）教学实验步骤学懂教材中使用串行接口的程序，
学习查询串行口运行状态的方法，
用状态查询方式使用 IN,OUT指令。
写出几个小的完成输入 /输出操作功能的程序，具体内容自己确定。
3.第四章作业第四章习题中的第 1题,第 2题，第 3题，
第 6题,第 12题，第 13题，
第 27题，第 31题。
（ 8个作业题均必做）
第五章作业第五章习题中的第 2题,第 4题，第 9题，
第 14题，第 15题，第 19题第 27题，第 29题。
（ 8个作业题均必做）
4,第四、五章内容辅导第四、五两章的教学内容各占全部教学内容的 20%,
涉及概念性的知识比较多，
原理性的内容一般理解即可；
实用性的知识较多，有些线路或设备组成实例，勿背。
输入设备输出设备入出接口和总线外存设备主存储器高速缓存控 制 器 运 算 器第三单元 第四单元第二单元 第一单元计算机硬件系统第四章内容概要存储器，三级连，局部、一致且包含提速 主体 扩容量，缓存 主存 虚存盘字位扩展、体交叉，完全 直接 组相联段表、页表和快表，盘 带 阵列容错连第四章 多级结构的存储器系统一,层次存储器系统概述二,主存储器部件三,高速缓存 CACHE
四,虚拟存储器部件五,外存储器设备阵列技术与容错一,层次存储器系统概述
1,概念与追求的目标
2,程序运行的局部性特性
3,各层存储器所用介质其特性
4.一致性、包含性层次存储器系统概述用途：存储器系统是计算机中用于存储程序和数据的部件。
对其要求是：
尽可能 快 的读写 速度尽可能 大 的存储 容量尽可能 低 的成本 费用怎样才能同时实现这些要求呢？
用多级结构的存储器系统把要用的程序和数据，
按其使用的急迫和频繁程度，
分块调入存储容量不同、
运行速度不同的存储器中，
并由硬软件来统一管理与调度。
程序运行时的局部性原理在一小段时间内，最近被访问过的程序和数据很可能 再次被访问在空间上，这些被访问的程序和数据往往集中在 一小片存储区在访问顺序上，指令 顺序执行 比转移执行的可能性大 (大约 5:1 )
解决方案选用生产与运行成本不同的、
存储容量不同的、
读写速度不同的多种存储介质，组成一个统一管理的存储器系统。
解决方案使每种介质都处于不同的地位，
起到不同的作用，充分发挥各自在 速度 容量成本 方面的优势，从而达到最优性能价格比，
以满足使用要求。
1993年大型计算机的存储器系统存取速度 存储容量 存储成本
(美分 /KB)
CPU 10ns 512B 1800
缓存 20~40ns 128KB 72
主存 60~100ns 512MB 5.6
虚存 10~20ms 60~228GB 0.23
后援 2~20M 512GB~2TB 0.01
使 CPU大部分时间访问高速缓存，速度最快；仅在从缓存中读不到数据时,才去读主存，速度略慢但容量更大；当从主存中还读不到数据时,才去批量读虚存，速度很慢容量极大,就解决了对 速度,容量,成本 的需求。
层次之间应满足的原则一致性原则：
处在不同层次存储器中的同一个信息应保持相同的值，
是保证正确地使用数据的最基本的要求之一，必须满足包含性原则：
存储在内层（靠近 CPU）的信息一定被包含在其外层的存储介质中，反之则不成立。即内层存储器中的全部信息，都是其相邻外层存储器中一小部分信息的复制品 。
二,主存储器的组成与设计
WRITEREAD
CPU MainMemory
AB k 位（给出地址）
DB n 位（传送数据）
READY
静态和动态存储器芯片特性
SRAM DRAM
存储信息 触发器 电容破坏性读出 非 是需要刷新 不要 需要送行列地址 同时送 分两次送静态和动态存储器芯片特性
SRAM DRAM
运行速度 快 慢集成度 低 高发热量 大 小存储成本 高 低主存储器的读写过程数据寄存器 读过程,
给出地址主存储体 给出片选与读命令保存读出内容写过程,
给出地址给出片选与数据地址寄存器 给出写命令
/WE
/CS0
/CS1
静态存储器字、位扩展地址总线低 11 位实现片内选单元高位地址译码给出片选信号
/CS0
/CS1
高八位数据 低八位数据
/WE
2K * 8 bit
2K * 8 bit2K * 8 bit
2K * 8 bit 译码器静态存储器字、位扩展
TEC-2 机的存储器的容量为
4096个字，为 16 位字长，
用 2048 * 8 的存储器芯片实现。为此,必须用两个芯实现 由 2048 扩展容量到
4096 个存储单元 （字扩展）
静态存储器字、位扩展再用两个芯片实现由 8位扩展长度到 16 位字长 （位扩展）
要用 4 片芯片实现该存储器系统。
静态存储器字、位扩展为访问 2048 个存储单元，
要用 11 位地址，把地址总线的低 11 位地址送到每个存储器芯片的地址引脚；
对地址总线的高位进行译码，
译码信号送到各存储器芯片的 /CS 引脚，
静态存储器字、位扩展用于选择存储器芯片，使不同芯片分时运行。
还要向存储器芯片提供读写控制信号 /WE，以区分读写,/WE
为高电平是读操作，为低是写操作。
主存储器的多体结构为了提高计算机系统的工作效率,需要提高主存储器的读写速度。 为此可以实现多个能够独立地执行读写的主存储器体，以便提高多个 存储体之间并行读写的能力。
主存储器的多体结构多体结构同时适用于静态和动态的存储器。考虑到程序运行的局部性原理，多个存储体应按低位地址交叉编址的方式加以组织 。 类似的也可按一体多字的方式设计主存储器部件。
地址寄存器主存储器存储体
W W W W
数据总线一体多字结构选择地址寄存器数据总线
0字 1字 2字 3字多体结构破坏性读出：执行读操作后，
被读单元的内容一定 被清为零，会破坏所保存的信息为正常工作，必须把刚读出的内容立即写回去，通常称为预充电延迟，它影响存储器的工作频率，在结束预充电前不能开始下一次读。
动态存储器定期刷新,在不进行读写操作时,DRAM 存储器的各单元处于断电状态，由于漏电的存在，保存在电容 CS 上的电荷会慢慢地漏掉，为此必须定时予以补充，称为刷新操作。
刷新不是按字处理，而是每次刷新一行，即为连接在同一行上所有存储单元的电容补充一次能量。
刷新有两种方式：
集中和分散刷新 。
行、列地址要分两次给出，
在连续地使用相同的行地址读写时，也可以在前一次就将行地址锁存，之后仅送列地址，
快速分页组织以节省送地址的时间，支持这种运行方式的存储器被称为快速分页组织的存储器。
快速分页组织只用于动态存储器 。
快速分页组织三,高速缓冲存储器的组成与 运行原理三,高速缓存 CACHE
用途：设置在 CPU 和 主存储器之间，完成高速与 CPU
交换信息，尽量避免 CPU不必要地多次直接访问慢速的主存储器,从而提高计算机系统的运行效率 。
。
高速缓存 CACHE
实现,这是一个存储容量很小，但读写速度更快的，
以关联存储器方式运行、
用静态存储器芯片实现的高速静态存储器系统。
要求,有足够高的命中率，
当 CPU需用主存中的数据时，多数情况下可以直接从 CACHE中得到，尽量少读主存储器。称二者之比为命中率。
MEMORY
CACHE CONTROL
CACHE的基本运行原理数据总线译码选一单元比较选一单元读过程为例地址总线
ADDR DATA
CACHE
CPU
全相联方式
C P U
数据地址有效位主存储器CACHE比较译码标志数据直接映射方式
C P U
数据地址有效位主存储器
CACHE
比较译码译码 页内地址页号标志数据两路组相联方式
C P U
数据地址有效位主存储器CACHE
译码比较比较译码译码标志数据影响 CACHE 命中率的因素
1,CACHE 的容量，大一些好
2,CACHE 与主存储器每次交换信息的单位量 (Cache
Line Size)适中
3.CACHE 不同的组织方式，
多路组相联更好
4.CACHE 的多级组织可提高命中率
5.CACHE 的换字和回写算法
CACHE 接入系统的体系结构侧接法,像入出设备似的连接到总线上，优点是结构简单，成本低，
缺点是不利于降低总线占用率
CPU
MEMORY CACHE
Bus Master 1
Bus Master 2
总线
CACHE 接入系统的体系结构隔断法,把原来的总线打断为两段，
使 CACHE 处在两段之间，优点是有利于提高总线利用率，支持总线并发操作，
缺点是结构复杂，成本较高。
CPU
MEMORY CACHE
Bus Master 1
BusMaster 2
总线改写主存储器的策略若 CPU改写了 CACHE 一单元内容后且尚未改变主存相应单元内容，则出现数据不一致性。两种解决办法：
1.接下来直接改写主存单元内容。
简便易行,但可能带来系统运行效率不高的问题，该后未被使用。
2.拖后改写主存单元内容，一直拖到有另外的设备要读该内容过时的主存单元时。首先停止这一读操作，接下来改写主存内容，之后再起动已停下来的读操作，否则不必改写。
矛盾是如何检查是否应该改写，通过监视地址总线完成，记下无效单元地址用于比较。 控制复杂些，但可以提供更高系统的运行效率。
四,虚拟存储器的运行原理虚拟存储器是指用磁盘一片存储空间来弥补主存空间的不足，使得程序人员能够使用比主存实际容量更大的存储空间来编写和运行程序。
在操作系统和相应硬件的支持下，数据在磁盘和主存之间按程序运行的需要自动成批量地完成交换 。
虚拟存储器中经常使用两种基本管理技术：
段式存储管理，
页式存储管理。
核心问题都在于处理数据的存放与调度。
段表内容及其管理段号 段内地址
+
+
逻辑地址段始地址 段长 装入位段表主存实际地址段表基地址页表内容和页式管理
-
+
（在内存中）控制位 有效位虚 页号 实 页号慢表虚地址实地址 (读写内存用 )
快表 (专设硬件 )
比较 (按内容选 )
按地址读 实页号虚页号 页内地址实页号 页内地址页表基地址五,外存设备磁表面存储设备存储原理与组成
（磁盘、磁带设备 )
光盘设备的存储原理与组成磁盘阵列与容错技术常用磁记录方式波形图
NRZ
NRZ1
PM
FM
MFM
位信息 1 0 1 1 1 0 0 0 1
位周期硬 磁 盘 设 备磁头磁盘组主轴通风机取数臂 定位驱动器速度传感器小车主电机传动皮带滤尘器密封罩硬磁盘驱动器结构示意图磁 带 机 设 备
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磁带抽风口 真空积带箱小孔增压风口供收带盘 放带盘导轮左主动轮右主动轮读写磁头刹块刹带柱压轮双压轮真空积带箱式磁带机
90%
调制器写一次型光盘光学系统示意图
He-Ne
光盘聚焦系统，物镜旋转台径向跟踪反射镜激光器 光束分离器读出信号光束分离器调制信号
10%
写光束低价磁盘的冗余阵列 (RAID)
Redundant Arrays of Inexpensive Disks
用 N 个低价磁盘构成一个统一管理的阵列，
取代特贵单一磁盘是一个好的方案，它可以：
有 1/N 的访问时间有 N个磁盘的容量有更高的性能价格比对阵列盘采用冗余技术提高信息的可靠性
RAID0,data Striping
RAID1,Drive Mirroring
RAID4,Data Guarding
RAID5,Distributed data Guarding
第五章内容概要直控 中断 DMA,总线 接口 与设备主总 局部 慢扩展，周期 方式 等待催识别 缓冲 和状态，控制 中断 等相随一般组成 和 原理，显示 键盘 打印机第 五 章输入 / 输出系统 和 输入 / 输出设备
1,输入 / 输出设备概述
2,常用 输入设备组成与运行原理,
终端 键盘 鼠标
3,常用 输出设备组成与运行原理,
终端 显示器打印机（针式 喷墨式 激光）
4,输入 / 输出系统概述
5,计算机的总线：总线构成总线周期 运行方式 等待状态
6,接口电路：接口电路的功能、
一般组成，串行口实例
7,常用的输入 /输出方式
8,中断 和 DMA的 处理过程输入 /输出子系统总线：
连接计算机各功能部件的逻辑电路和连线，包括管理信息传输规则的电路被称为总线。
几个概念及术语三种总线：
数据总线：传输数据，速度与位数地址总线：传输地址，位数控制总线：指明总线周期的类型和一次入 /出操作完成的时刻等信息几个概念及术语总线周期的类型,
内存读 内存写外设读 外设写中断 和 DMA
几个概念及术语总线周期,正 常 总 线 周 期：
一次地址时间和 一次数据时间
BURST总线周期：
一次地址时间和多次数据时间总线的等待状态：
增加的数据时间被称为总线的等待状态。
影响系统的运行效率。
单总线和多总线结构早期的计算机，如 DEC 公司的 PDP-11
只使用一组总线，包括数据总线，
地址总线，控制总线。
其优点是结构简单，成本低廉，
缺点是运行效率低。
CPU 主存输入设备输出设备总线多 ( 2 或 3 )总线结构当前计算机通常采用多总线结构
CPU 主存扩展总线控制线路
I/O设备 1 I/O设备 2
处理机总线
32MHz 4B~8B
ISA / EISA 8.33MHz
1,2,4 B
二总线结构
.,,,,
多 ( 2 或 3 )总线结构
- CPU 主存
PCI桥
I/O设备 1 I/O设备 2
处理机总线
66MHz 4B~8B
ISA / EISA 8.33MHz
1,2,4 B
三总线结构
.,,,,
PCI BUS 33MHz 4B
扩展总线控制线路
I/O设备 3 I/O设备 4
接快速设备接慢速设备通用可编程接口电路通 用,
能有多种用法与入 /出功能可编程,
能通过指令指定接口的功能和运行控制参数等通用可编程接口电路接口内的组成部分,
设备识别线路数据缓冲寄存器（输入 /输出）
控制寄存器状态寄存器通用可编程接口电路中断电路
(中断触发器,中断屏蔽触发器 等 )
电平转换及串行 /并行转换电路等常用的输入 /输出方式程序直接控制方式 (状态循环查询 )
简单,CPU效率低,CPU、外设串行程序中断传送方式
CPU利用效率略高,CPU、外设并行常用的输入 /输出方式直接内存访问方式 (DMA)
外设直接访问内存,CPU利用率更高
I / O 通道控制方式外围处理机方式有关中断的概念与术语中断源及分类,
内 /外中断 软件中断中断优先级中断请求 中断响应禁止 (开 /关 )中断中断屏蔽 中断嵌套有关中断的概念与术语中段处理过程,
关中断 保存断点和现场判中断源并转入中断服务程序开中断 执行中断服务程序关中断 恢复现场和断点开中断 返回断点
DMA 的概念与处理
DMA 是在高速外设和主存储器之间自动成批传送信息、以尽量减少
CPU 干预的入 /出方式,
DMA 卡上应包括通用接口卡的全部组成部分,
并多出如下内容,
主存地址寄存器，传送字数计数器
DMA 控制逻辑,DMA 请求
DMA响应 DMA工作方式
DMA优先级及排队逻辑 等一次完整的 DMA 传送过程
DMA 预处理
CPU 向 DMA 送命令,
如 DMA 方式，
主存地址，传送的字数等，
之后 CPU 执行原来的程序
DMA 控制在 I/O 设备与主存间交换数据准备一个数据,向 CPU发
DMA请求,取得总线控制权，
进行数据传送，修改卡上主存地址，
修改字数计数器内且检查其值是否为零,
不为零则继续传送，
若已为零，则向 CPU
发中断请求,
