第 2章 逻辑部件基础本章主要内容：
本章以数字电路知识和逻辑门电路知识为基础，主要介绍计算机中常用的组合逻辑电路、时序逻辑电路和陈列逻辑电路，重点讨论组合逻辑电路。其中，组合逻辑电路部分详细介绍了加法器、算术逻辑单元、
数值比较器等内容。时序逻辑电路部分简单介绍了触发器、寄存器及计数器等内容。
2.1 计算机中常用的组合逻辑电路
2.2 时序逻辑电路
2.3 时序逻辑电路设计基础
—— 有限状态机理论
2.4 阵列逻辑电路
2.1 计算机中常用的组合逻辑电路
组合逻辑电路（ Combinational
Logic Circuit）的主要特点是电路在任意时刻的输出状态，仅决定于该时刻输入状态的组合，而与电路原先的状态无关。
常见的组合逻辑电路有加法器、算术逻辑单元、译码器、数据选择器等。
Z Z X
Y
&
（ a ）与逻辑 （ b ）或逻辑
X
Y
≥ 1 Z
（ c ）非逻辑
X 1
（ c ）异或逻辑
X
Y
=1 Z
图 2-2 基本逻辑关系
2.1.1 加法器
1,半加器
（ a ）功能表
(a)
C
X n
Y n
=1
&
（ b ）逻辑图
H n
X n Y n H n C
0 0 0 0
1 0 1 0
0 1 1 0
1 1 0 1
图 2-3 半加器的功能表和逻辑图
2,全加器
（ a ）功能表
=1
=1
& ≥ 1
1
C n? 1
X n
Y n
H n
C n
（ b ）逻辑图
X n Y n C n? 1 H n C n
0 0 0 0 0
0 0 1 1 0
0 1 0 1 0
0 1 1 0 1
1 0 0 1 0
1 0 1 0 1
1 1 0 0 1
1 1 1 1 1
图 2-4 全加器的功能表与逻辑图下面以 4位超前进位加法器为例来说明，其逻辑图如图 2-6所示。
图 2-6 4位超前进位加法器的逻辑图
2.1.2 算术逻辑单元
C n C
n C n ＋ 4 C n C n ＋ 4 C n C n ＋ 4 C n C n ＋ 4
Ⅲ Ⅰ 0 Ⅱ
图 2-8 4片 74181构成 16位 ALU
Ⅲ Ⅱ Ⅰ 0
G 0 P 0 C n+ X G 1 P 1 C n+ Y G 2 P 2 C n+ Z G 3 P 3
C n
C n
G P
C n
G P
C n
G P
C n
G P
C n
图 2-9 16位快速 ALU
2.1.3 数值比较器
1．数值比较器的工作原理表 2 - 3 一位数值比较器的真值表输 入 输 出
X Y L G M
0 0 0 1 0
0 1 0 0 1
1 0 1 0 0
1 1 0 1 0
Y
M
G
L
&
&
&
& ≥ 1 X
图 2-11 一位数值比较器的逻辑图
2,集成数值比较器的应用
（ 1）组成 4位并行比较器
（ 2）组成 5位并行比较器
（ 3）组成多位比较器
2.1.4 数据选择器
1．数据选择器的工作原理
图 2-13为双 4选 1数据选择器 T574（ 153）
的逻辑图。
根据逻辑图可以写出 T574（ 1/2）的输出表达式。
301201101001 )DA(A)DA(A)DAA()DAA(STY
2,集成数据选择器的典型应用
（ 1）数据传送
（ 2）逻辑函数的实现
2.1.5 译码器
（ 1）变量译码器。
（ 2）代码变换译码器。
（ 3）显示译码器。
2.2 时序逻辑电路
逻辑电路大致分为两种类型即组合逻辑电路和时序逻辑电路。
2.2.1 触发器
1,电位触发方式触发器
D锁存器的逻辑图如图 2-16所示,
1
&
& D
C
&
&
Q
QN
D Q
C QN
图 2-16 D锁存器的逻辑图表 2-9 D锁存器的真值表输 入 下一状态
D C Qn+1 QNn+1
0 1 0 1
1 1 1 0
× 0 Qn QNn
2,边沿触发方式触发器
&
&
Q
QN
&
&
d
c
&
&
b
a
CP
PN
D
CN
PN
D Q
C P QN
CN
图 2-17 D触发器的逻辑图表 2-10 D触发器的真值表输 入 下一状态
CN PN D CP Qn+1 QNn+1
0 1 × × 0 1
1 0 × × 1 0
0 0 × × 1 1
1 1 0 ↑ 0 1
1 1 1 ↑ 1 0
1 1 × ↓ Qn QNn
2.2.2 寄存器和移位寄存器表 2-11 四 D触发器功能表
DR
CK 1D 2D 3D 4D 1Q 2Q 3Q 4Q
1 ↑ 1D 2D 3D 4D 1D 2D 3D 4D
0 × × × × × 0 0 0 0
表 2-12 四位移位寄存器的功能表
DR
S0 S1 CK 功 能
0 × × × 置,0”
1 0 0 ↑ 保 持
1 1 0 ↑ 右 移
1 0 1 ↑ 左 移
1 1 1 ↑ 并行输入表 2-13 十进制同步计数器的功能表
DR
P T L CK
功 能
1 1 1 1 ↑ 计 数
× × 0 1 ↑ 并行输入
0 1 1 1 × 保 持
× 0 1 1 × 触发器保持，RC=0
× × × 0 × 异步清 0
2.3 时序逻辑电路设计基础 —— 有限状态机理论
设计一个有限状态机的步骤如下。
（ 1）画出状态转移图。
（ 2）写出状态转移表。
（ 3）写出下一个状态的布尔表达式，并化简。
（ 4）写出输出信号的真值表。
（ 5）写出输出信号的布尔表达式并化简。
（ 6）根据下一个状态和输出信号的布尔表达式，画出逻辑图。
2.4 阵列逻辑电路
2.4.1 只读存储器 （ ROM）
地址译码器存储单元体
A0
A1
A2
A3
W0
W1
W2
W 15?
字线
…
地址读出线图 2-22 ROM的结构
2.4.2 可编程逻辑阵列 PLA
× × × × × ×
× × × × × ×
× × × × × ×
× × × × × ×
× × × × × ×
× × × × × ×
× × × × × ×
Q 2
Q 1
Q 0
× × × × × ×
× × × × × ×
× × × × × ×
≥ 1
≥ 1
≥ 1
或阵列
( 可编程 )
A
B
C
与阵列
( 可编程 )
1
1
1
& & & & & &
图 2-25 PLA基本结构
X
1
X
2
X
n
与阵列
…
…
Y
m - 1
Y
m
Y
1
Z
k
Z
i
Y
k
Y
1
时钟
…
…
或阵列触发器网络复位
…
图 2-26 时序 PLA的结构框图
2.4.3 可编程阵列逻辑 PAL
× × × × × ×
× × × × × ×
× × × × × ×
× × × × × ×
× × × × × ×
× × × × × ×
A
B
C
与阵列
( 可编程 )
1
1
1
≥ 1
≥ 1
≥ 1
F 2
F 1
F 0
或阵列
( 固定 )
& & & & & &
图 2-27 PAL的基本结构
2.4.4 通用阵列逻辑 GAL
GAL可分为两大类：一类是与 PAL
基本结构相似的普通型 GAL器件，其与门阵列是可编程的，而或门阵列是固定连接的，例如 GAL16V8；另一类是，它的与门阵列和或门阵列都是可编程的，例如
GAL39V18。
2.4.5 复杂可编程逻辑器件（ CPLD）与现场可编程门阵列（ FPGA）
1,CPLD
2,FPGA
本章以数字电路知识和逻辑门电路知识为基础，主要介绍计算机中常用的组合逻辑电路、时序逻辑电路和陈列逻辑电路，重点讨论组合逻辑电路。其中，组合逻辑电路部分详细介绍了加法器、算术逻辑单元、
数值比较器等内容。时序逻辑电路部分简单介绍了触发器、寄存器及计数器等内容。
2.1 计算机中常用的组合逻辑电路
2.2 时序逻辑电路
2.3 时序逻辑电路设计基础
—— 有限状态机理论
2.4 阵列逻辑电路
2.1 计算机中常用的组合逻辑电路
组合逻辑电路（ Combinational
Logic Circuit）的主要特点是电路在任意时刻的输出状态，仅决定于该时刻输入状态的组合，而与电路原先的状态无关。
常见的组合逻辑电路有加法器、算术逻辑单元、译码器、数据选择器等。
Z Z X
Y
&
（ a ）与逻辑 （ b ）或逻辑
X
Y
≥ 1 Z
（ c ）非逻辑
X 1
（ c ）异或逻辑
X
Y
=1 Z
图 2-2 基本逻辑关系
2.1.1 加法器
1,半加器
（ a ）功能表
(a)
C
X n
Y n
=1
&
（ b ）逻辑图
H n
X n Y n H n C
0 0 0 0
1 0 1 0
0 1 1 0
1 1 0 1
图 2-3 半加器的功能表和逻辑图
2,全加器
（ a ）功能表
=1
=1
& ≥ 1
1
C n? 1
X n
Y n
H n
C n
（ b ）逻辑图
X n Y n C n? 1 H n C n
0 0 0 0 0
0 0 1 1 0
0 1 0 1 0
0 1 1 0 1
1 0 0 1 0
1 0 1 0 1
1 1 0 0 1
1 1 1 1 1
图 2-4 全加器的功能表与逻辑图下面以 4位超前进位加法器为例来说明，其逻辑图如图 2-6所示。
图 2-6 4位超前进位加法器的逻辑图
2.1.2 算术逻辑单元
C n C
n C n ＋ 4 C n C n ＋ 4 C n C n ＋ 4 C n C n ＋ 4
Ⅲ Ⅰ 0 Ⅱ
图 2-8 4片 74181构成 16位 ALU
Ⅲ Ⅱ Ⅰ 0
G 0 P 0 C n+ X G 1 P 1 C n+ Y G 2 P 2 C n+ Z G 3 P 3
C n
C n
G P
C n
G P
C n
G P
C n
G P
C n
图 2-9 16位快速 ALU
2.1.3 数值比较器
1．数值比较器的工作原理表 2 - 3 一位数值比较器的真值表输 入 输 出
X Y L G M
0 0 0 1 0
0 1 0 0 1
1 0 1 0 0
1 1 0 1 0
Y
M
G
L
&
&
&
& ≥ 1 X
图 2-11 一位数值比较器的逻辑图
2,集成数值比较器的应用
（ 1）组成 4位并行比较器
（ 2）组成 5位并行比较器
（ 3）组成多位比较器
2.1.4 数据选择器
1．数据选择器的工作原理
图 2-13为双 4选 1数据选择器 T574（ 153）
的逻辑图。
根据逻辑图可以写出 T574（ 1/2）的输出表达式。
301201101001 )DA(A)DA(A)DAA()DAA(STY
2,集成数据选择器的典型应用
（ 1）数据传送
（ 2）逻辑函数的实现
2.1.5 译码器
（ 1）变量译码器。
（ 2）代码变换译码器。
（ 3）显示译码器。
2.2 时序逻辑电路
逻辑电路大致分为两种类型即组合逻辑电路和时序逻辑电路。
2.2.1 触发器
1,电位触发方式触发器
D锁存器的逻辑图如图 2-16所示,
1
&
& D
C
&
&
Q
QN
D Q
C QN
图 2-16 D锁存器的逻辑图表 2-9 D锁存器的真值表输 入 下一状态
D C Qn+1 QNn+1
0 1 0 1
1 1 1 0
× 0 Qn QNn
2,边沿触发方式触发器
&
&
Q
QN
&
&
d
c
&
&
b
a
CP
PN
D
CN
PN
D Q
C P QN
CN
图 2-17 D触发器的逻辑图表 2-10 D触发器的真值表输 入 下一状态
CN PN D CP Qn+1 QNn+1
0 1 × × 0 1
1 0 × × 1 0
0 0 × × 1 1
1 1 0 ↑ 0 1
1 1 1 ↑ 1 0
1 1 × ↓ Qn QNn
2.2.2 寄存器和移位寄存器表 2-11 四 D触发器功能表
DR
CK 1D 2D 3D 4D 1Q 2Q 3Q 4Q
1 ↑ 1D 2D 3D 4D 1D 2D 3D 4D
0 × × × × × 0 0 0 0
表 2-12 四位移位寄存器的功能表
DR
S0 S1 CK 功 能
0 × × × 置,0”
1 0 0 ↑ 保 持
1 1 0 ↑ 右 移
1 0 1 ↑ 左 移
1 1 1 ↑ 并行输入表 2-13 十进制同步计数器的功能表
DR
P T L CK
功 能
1 1 1 1 ↑ 计 数
× × 0 1 ↑ 并行输入
0 1 1 1 × 保 持
× 0 1 1 × 触发器保持，RC=0
× × × 0 × 异步清 0
2.3 时序逻辑电路设计基础 —— 有限状态机理论
设计一个有限状态机的步骤如下。
（ 1）画出状态转移图。
（ 2）写出状态转移表。
（ 3）写出下一个状态的布尔表达式，并化简。
（ 4）写出输出信号的真值表。
（ 5）写出输出信号的布尔表达式并化简。
（ 6）根据下一个状态和输出信号的布尔表达式，画出逻辑图。
2.4 阵列逻辑电路
2.4.1 只读存储器 （ ROM）
地址译码器存储单元体
A0
A1
A2
A3
W0
W1
W2
W 15?
字线
…
地址读出线图 2-22 ROM的结构
2.4.2 可编程逻辑阵列 PLA
× × × × × ×
× × × × × ×
× × × × × ×
× × × × × ×
× × × × × ×
× × × × × ×
× × × × × ×
Q 2
Q 1
Q 0
× × × × × ×
× × × × × ×
× × × × × ×
≥ 1
≥ 1
≥ 1
或阵列
( 可编程 )
A
B
C
与阵列
( 可编程 )
1
1
1
& & & & & &
图 2-25 PLA基本结构
X
1
X
2
X
n
与阵列
…
…
Y
m - 1
Y
m
Y
1
Z
k
Z
i
Y
k
Y
1
时钟
…
…
或阵列触发器网络复位
…
图 2-26 时序 PLA的结构框图
2.4.3 可编程阵列逻辑 PAL
× × × × × ×
× × × × × ×
× × × × × ×
× × × × × ×
× × × × × ×
× × × × × ×
A
B
C
与阵列
( 可编程 )
1
1
1
≥ 1
≥ 1
≥ 1
F 2
F 1
F 0
或阵列
( 固定 )
& & & & & &
图 2-27 PAL的基本结构
2.4.4 通用阵列逻辑 GAL
GAL可分为两大类：一类是与 PAL
基本结构相似的普通型 GAL器件，其与门阵列是可编程的，而或门阵列是固定连接的，例如 GAL16V8；另一类是，它的与门阵列和或门阵列都是可编程的，例如
GAL39V18。
2.4.5 复杂可编程逻辑器件（ CPLD）与现场可编程门阵列（ FPGA）
1,CPLD
2,FPGA
