通信与信息工程系 综合、设计性实验指导书 课程名称：可编程ASIC原理 实验项目名称：数字钟设计 一、 实验目的与要求： （1）、使用VHDL语言或Verilog语言设计数字钟。 （2）、正确选择实验箱的工作模式。 （3）、正确配置FPGA的引脚。 （4）、实验前预习数字钟原理。 二、 实验主要性能及技术指标： （1） 设计数字钟具有时、分、秒显示。 （2） 时分可调。 （3） 具有闹铃功能。 （4） 闹铃时、分可设定。 （5） 闹铃时间和当前时间共用数码管显示，通过按键切换。 三、 成绩评定依据： 第二项中要求的各项功能实现情况。 四、 实验仪器及条件： （1） 微型计算机一台（预装MuxplusⅡ软件） （2） GW48GK-EDA实验箱一套 五、 学生实验报告要求： （1） 设计题目 （2） 各模块的设计原理 （3） 各模块的源程序清单 （4） 设计项目性能及创新点分析 （5） 设计的总体结构及顶层原理图 （6） 心得体会 综合实验一 数字钟的设计 一、 实验目的与要求： 实验目的：进一步掌握用VHDL语言编写任意进制计数器的方法，通过本 次实验要充分认识到，顶层结构的设计和优化在综合设计中的重要性。 实验要求：利用前面实验所学知识，设计一数字钟并在GW48实验箱上实 现。具体要求如下：（秒时钟可采用实验箱上的1Hz时钟） 1、 能够用数码管显示当前时间的时、分、秒。（时采用24小时制） 2、 能够调整时钟的时、分。 3、 能够设定闹铃时间。闹铃时间到有声音提示。 二、 实验基本原理与功能： 基本原理：数字钟秒到分、分到时均为60进制，利用VHDL编写模60 的计数器，秒模块的CLK可从实验板上取得，秒模块的本身输出用来驱动显 示秒的数码管，进位输出恰好是分模块的CLK。分模块的进位做为时模块的 CLK。 时模块为24进制。 需要调整时间时，可以用数据选择器将正常的各个模块时钟切断取而代 之的是由实验箱上的按键产生的单脉冲，从而实现调整时间的功能。 闹铃时间与当前时间要共用数码管的方式显示，同样我们可以采用多位 数据选择器来实现。 闹铃实现可采用比较计时模块输出与闹钟设定输出完全相等时，输出控 制信号使扬声器发声。 三、 实验主要技术指标： 1、能够用数码管显示当前时间的时、分、秒。（时采用24小时制） 2、能够通过按键调整时钟的时、分。 3、能够设定闹铃时间。闹铃时间到有声音提示。 4、闹铃时间与当前时间要共用数码管的方式显示，并能用按键来切换。 四、 设计步骤： 1、根据题目要求，参考GW48使用说明书， 选取适当的模式来实现。 2、依据题目要求功能，设计顶层总体结构图。 3、使用VHDL语言来实现顶层结构中各个模块的功能，并创建顶层文件可调 用的图形元件，如：24、60进制计数器，数据选择器等模块。 4、创建顶层GDF文档，并将各模块连接。 5、根据题目要求，以及第一步所选模式，并查表，定义引脚。 6、编译并下载到目标芯片中。 7、利用实验箱验证所设计的数字钟功能。 五、 实验报告要求： 1、写出实验目的及要求。 2、写出设计步骤，画现设计顶层结构图。 3、列出各个模块的程序清单。 4、写出设计体会及心得。