? 存储器概述
半导体存储器
存储器与 CPU的连接
存储器的工作原理本章内容
了解存储器的工作原理和外部特性
掌握微机中存储系统的结构
学会利用现有的存储器芯片构成所需内存系统。
学习目的
4.1 存储器概述存储器是计算机系统中具有 记忆功能的部件,它是由大量的 记忆单元 (或称基本的存储电路 )组成的,用来存放用二进制数表示的程序和数据 。
记忆单元是一种能表示二进制,0,和
,1”的状态并具有记忆功能的 物理器件,如电容,双稳态电路等 。 一个记忆单元能够存储二进制的一位 。 由若干记忆单元组成一个存储单元,一个存储单元能存储一个 字,字有 4位,8
位,16位等称之为字长,字长为 8时,称一个字节 。
实际上存储系统是快慢搭配，具有层次结构的
，如图 4.1所示。
速度快容量小速度慢容量大寄存器内部 Cache
外部 Cache
主存储器辅助存储器大容量辅助存储器图 4.1 微机存储系统的层次结构
CPU
存储器操作：
读操作，非破坏性。
写操作，破坏性。
存储器的职能：
信息交换中心。
数据仓库。
一、存储器分类
1,内存储器 (内存或主存 )
功能,存储当前运行所需的程序和数据。
特点,CPU可以直接访问并与其交换信息,容量小,存取速度快 。
2,外存储器 ( 外存 )
功能,存储当前不参加运行的程序和数据。
特点,CPU不能直接访问,配备专门设备才能进行交换信息,容量大,
存取速度慢 。
目前,存储器使用的存储介质有半导体器件
,磁性材料,光盘等 。 一般把半导体存储器芯片作为内存 。 由于半导体存储器具有存取速度快,
集成度高,体积小,功耗低,应用方便等优点,
在此我们只讨论 半导体存储器 。
半导体存储器静态随机 SRAM
动态随机 DRAM
一次性编程
PROM
可擦除
EPROM
紫外光擦除
UREPROM
电擦除
EEPROM
读写存储器
RAM
只读存储器
ROM
双极型
MOS
掩膜 ROM
可编程 ROM
图 4.2 半导体存储器分类二、半导体存储器的组成半导体存储器由地址寄存器，译码电路、存储体、
读 /写控制电路、数据寄存器、控制逻辑等 6个部分组成。
AB
地址寄存器
MAR
地址译码器存储体
M
读写驱动器数据寄存器
MDR
DB
… …
控制逻辑启动 片选 读 /写图 4.3 存储器的基本组成
1,存储体基本存储电路是组成存储器的基础和核心，
它用于存放一位二进制信息,0”或,1”。若干记忆单元（或称基本存储电路）组成一个存储单元，
一个存储单元一般存储一个字节，即存放 8位二进制信息，存储体是存储单元的集合体。
2,译码驱动电路该电路实际上包含译码器和驱动器两部分。
译码器的功能是实现多选 1，即对于某一个输入的地址码,N个输出线上有唯一一个高电平（或低电平）与之对应。
常用的地址译码有两种方式，即 单译码和双译码方式 。
(1) 单译码方式单译码方式是一个,N中取 1”的译码器，如图
4.4所示。译码器输出驱动 N根字线中的一根，每根字线由 M位组成。若某根字线被选中，则对应此线上的 M位信号便同时被读出或写入，经输出缓冲放大器输出或输入一个 M位的字。
Ap-1 Ap-2 A1 A0
N 取 1 译 码 器 基本存储电路
p个输入
M
位位线
D0
D1
DM－ 1
N根字线
N=2p个地址
W0W1
…
…
…
…
选中的字线输出 M位
Wn-1
输出缓冲放大器图 4.4 单译码寻址示意图
(2) 双译码方式双译码方式采用的是两级译码电路。当字选择 线的根数 N很大时,N=2p中的 p必然也大，这时可将 p分成两部分，如,N=2p=2q+r=2q× 2r=X× Y，
这样便将对 N的译码分别由 X译码和 Y译码两部分完成。
A0
A1
A2
A3
A4
X0
X31
..,W0,0
W31,0
W0,31
W31,31
Y0 Y31
基本存储电路
R/W控制
Y(列 )地址译码及 I/O控制 数据输入数据输出
A5 A6 A7 A8 A9
…
X
(行 )
地址译码器图 4.5 双译码结构示意图单译码方式 主要用于容量小的存储器,双译码方式 可大大减少译码输出选择线的数目，
适用于大容量的存储器。
3,地址寄存器用于存放 CPU访问存储单元的地址，经译码驱动后指向相应的存储单元。
4,读 /写电路包括读出放大器、写入电路和读 /写控制电路，
用以完成对被选中单元中各位的读出或写入操作。
5,数据寄存器用于暂时存放从存储单元读出的数据，或从
CPU或 I/O端口送出的要写入存储器的数据。
6,控制逻辑接收来自 CPU的启动、片选、读 /写及清除命令，经控制电路综合和处理后，产生一组时序信号来控制存储器的读 /写操作。
三、半导体存储器芯片的主要技术指标
1,存储容量（存放二进制信息的总位数）
存储容量 =存储单元个数 × 每个存储单元的位数常用单位,MB,GB,TB
其中,1kB=210B 1M=210kB=220B
1GB=210MB=230B 1TB=210GB=240B
2,存取时间存取时间 又称存储器访问时间 。 指启动一次存储器操作到完成该操作所需的时间 tA。
3,存取周期存取周期 是连续启动两次独立的存储器操作所需的最小的时间间隔 TC,一般
TC≥tA 。
4,可靠性可靠性指存储器对电磁场及温度等变化的抗干扰能力 。
5,其他指标体积,重量,功耗 (包括维持功耗和操作功耗 )。
4.2 随机存取存储器 RAM
一、静态随机存储器 SRAM
图 4.6为 6个 MOS管组成的 双稳态电路 。
图 4.6 六管静态 RAM基本存储电路
Y地址译码
Vcc
V7
I / O
V8
I / O
V3 V
4
V5
V2
V6A
V1
B
Di Di
X地址译码图中 V1V2是工作管,V3V4是负载管,V5V6
是控制管,
V7V8也是控制管,它们为同一列线上的存储单元共用 。
特点：
(1) 不需要刷新，简化外围电路。
(2) 内部管子较多，功耗大，集成度低。
典型的静态 RAM芯片不同的静态 RAM的内部结构基本相同,只是在不同容量时其存储体的矩阵排列结构不同 。 典型的静态 RAM芯片如
Intel 6116 （ 2K× 8 位 ）,6264 （ 8K× 8 位 ）,62128
（ 16K× 8位 ） 和 62256（ 32K× 8位 ） 等 。
图 4.8为 SRAM 6264芯片的引脚图，其容量为 8K× 8位，
即共有 8K（ 213）个单元，每单元 8位。因此，共需地址线 13
条，即 A12~A0；数据线 8条即 I/O8~I/O1,WE,OE,CE1、
CE2的共同作用决定了 SRAM 6264的操作方式，如表 4.1所示。
1
2
3
4
5
6
7
8
9
10
11
12
13
14
28
27
26
25
24
23
22
21
20
19
18
17
16
15
6264
NC
A4
A5
A6
A7
A8
A9
A10
A11
A12
I/O1
I/O2
I/O3
GND
VCC
WE
CE2
A3
A2
A1
OE
A0
CE1
I/O8
I/O7
I/O6
I/O5
I/O4
表 4.1 6264的操作方式
I/O1~ I/O8
IN写0100
IN写1100
OUT读0101
高阻输出禁止1101
高阻未选中×0××
高阻未选中××1×
I/O1~ I/O8方式WE CE1 CE2 OE
图 4.8 SRAM 6264引脚图
DRAM的基本存储电路 (存储单元 )有单管和四管等结构,这里仅介绍单管存储单元的结构及存储原理 。
二、动态随机存储器 DRAM
刷新放大器数据 I/O线
T1 CS
行选择信号图 4.9 单管 DRAM基本存储元电路
T2列选择 信号图 4.9为单管动态 RAM的基本存储电路，由 MOS晶体管和一个电容 CS组成。
特点：
(1) 每次读出后,内容被破坏,要采取恢复措施,即需要刷新,外围电路复杂 。
(2) 集成度高,功耗低 。
典型的动态 RAM芯片一种典型的 DRAM如 Intel 2164。 2164是 64K× 1位的
DRAM芯片,片内含有 64K个存储单元,所以,需要 16位地址线寻址 。 为了减少地址线引脚数目,采用行和列两部分地址线各 8条,内部设有行,列地址锁存器 。 利用外接多路开关,先由行选通信号 RAS选通 8位行地址并锁存 。
随后由列选通信号 CAS选通 8位列地址并锁存,16位地址可选中 64K存储单元中的任何一个单元 。
图 4.10(a) Intel 2164 DRAM芯片引脚图
GND
Din
A7
A5
A4
A3
A6
Dout
VCC
A0
A1
A2
NC
2164
1 16
8 9WE
RAS
CAS
A0~A7：地址输入
CAS：列地址选通
RAS：行地址选通
WE：写允许
Din：数据输入
Dout,数据输出
Vcc：电源
GND：地图 4.10(b) Intel 2164 DRAM内部结构框图
Dout
WE
Din
CAS
RAS
A7
…
A1
A0 8
位地址锁存器
128× 128
矩阵
128个读出放大器
1/2列译码
128个读出放大器
128× 128
矩阵
128× 128
矩阵
128个读出放大器
1/2列译码
128个读出放大器
128× 128
矩阵
4
选
1
I/O
门控输出缓冲器行时钟缓冲器列时钟缓冲器写允许时钟缓冲器数据输入缓冲器包含：
(1) 存储体
(2)外围电路
a,地址译码器
b,读 /写控制及 I/O电路
c,片选控制 CS
二,RAM的组成
4.3 只读存储器 (ROM)
ROM主要由地址译码器、存储矩阵、控制逻辑和输出电路四部分组成
（如图 4.11所示），与 RAM不同之处是 ROM在使用时只能读出，不能随机写入。
输出电路
Y 译码存储矩阵
X
译码控制逻辑地址码
· · ·
D7 D0 它包含有 (1) 地址译码器
(2) 存储矩阵
(3) 控制逻辑
(4) 输出电路图 4.11 ROM组成框图一、掩膜 ROM
特点：
(1) 器件制造厂在制造时编制程序,用户不能修改。
(2) 用于产品批量生产。
(3) 可由二极管和三极管电路组成。
1.字译码结构图 4.12为二极管构成的 4× 4位的存储矩阵，地址译码采用单译码方式，它通过对所选定的某字线置成低电平来选择读取的字。位于矩阵交叉点并与位线和被选字线相连的二极管导通，使该位线上输出电位为低电平，结果输出为,0”，否则为
,1”。
R R R R
VCC
1
2
3
4
字线位 4 位 3 位 2 位 1
输出数据位图 4.12 二极管 ROM
二极管 ROM阵列
4 3 2 1
位字
1
2
3
4
0
0
0
0
0
0
1
1
0
1
0
1
1
0
1
0
用 MOS三极 管取代二极管便构成了 MOS ROM阵列字线 1
字线 2
字线 3
字线 4
字地址译码器
VDD
D4 D3 D2 D1
A1
A0
00
01
10
11
位线
1
位线
2
位线
3
位线
4
4 3 2 1
位字
1
2
3
4
0
0
1
0
1
1
0
1
1
1
1
0
0
1
0
0
D4 D3 D2 D1
图 4.13 MOS管 ROM阵列从二极管 ROM和 MOS ROM的介绍可知，这种存储矩阵的内容完全取决于芯片制造过程，而一旦制造好以后，用户是无法变更的。
2.复合译码结构如图 4.14是一个 1024× 1位的 MOS
ROM电路。 10条地址信号线分成两组，分别经过 X和 Y译码，各产生 32条选择线。 X
译码输出选中某一行，但这一行中，哪一个能输出与 I/O电路相连，还取决于 Y译码输出，故每次只选中一个单元。
A5 A6 A7 A8 A9
A0
A1
A2
A3
A4
VCC
……
…
图 4.14 复合译码的 MOS ROM电路
3.双极型 ROM电路双极型 ROM的速度比 MOS ROM快，
它的取数时间约为几十 ns，可用于速度要求较高的微机系统中。图 4.15是一种双极型 ROM的结构图，容量为 256× 4位。
A0
A1
A2
A3
A4
A5 A
6 A
7
图 4.15 一种双极型 ROM的结构图存储单元的工作原理仍为当某一行被选中时，连到存储管子的基极信号为,1”，
各列若有管子与此选择线相连，则管子导通，输出为,0”，在输出电路中经过反相，
实际输出为,1”；若没有管子与此选择线相连，则存储矩阵输出为,1”，经过输出电路反相，输出为,0”。
二、可编程 ROM (PROM)
可编程 ROM（ PROM） 是一种 允许用户编程一次的 ROM,其存储单元通常用二极管或三极管实现 。 图 4.16所示存储单元的双极型三极管的发射极串接了一个可熔金属丝,出厂时,所有存储单元的熔丝都是完好的 。 编程时,通过字线选中某个晶体管 。 若准备写入 1,则向位线送高电平,此时管子截止,熔丝将被保留；若准备写入 0,则向位线送低电平,此时管子导通,控制电流使熔丝烧断,不可能再恢复,故只能进行一次编程 。
图 4.16 熔丝式 PROM的基本存储结构特点：
(1) 出厂时里面没有信息。
(2) 用户根据自己需要对其进行设置 (编程 )。
(3) 只能使用一次，一旦进行了编程不能擦除片内信息。
三、可擦除、可编程 ROM（ EPROM）
在实际工作中,一个新设计的程序往往需要经历调试,修改过程,如果将这个程序写在 ROM和
PROM中,就很不方便了 。 EPROM是一种 可以多次进行擦除和重写的 ROM。
图 4.17 EPROM的基本存储电路和 FAMOS结构
P P
S D
SIO2 SIO2
+++
N基底源极 漏极多晶硅浮置栅字选线浮置栅场效应管位线
(a) EPROM的基本存储结构 (b) 浮置栅雪崩注入型场效应管结构特点：
(1) 可以多次修改擦除。
(2) EPROM通过紫外线光源擦除 (编程后，
窗口应贴上不透光胶纸 )。
(3) E2PROM电可擦除。
典型的 EPROM芯片常 用 的 典 型 EPROM 芯 片 有,2716
（ 2K× 8）,2732（ 4K× 8）,2764（ 8K× 8）,
27128（ 16K× 8）,27256（ 32K× 8）,27512
（ 64K× 8） 等 。
Intel-2764 芯 片 是 一 块 8K× 8bit 的
EPROM芯片,如图所示：
允许输出和片选逻辑CE
A0~A12
Y译码
X译码输出缓冲
Y门
8K?8位存储矩阵
…
OE
数据输出
...
·
·
·
·
·
·
2764结构框图
VCC
PGM
NC
A8
A9
A11
OE
A10
CE
D7
D6
D5
D4
D3
1
2
3
4
5
6
7
8
9
10
11
12
13
14
28
27
26
25
24
23
22
21
20
19
18
17
16
15
2764
VPP
A12
A7
A6
A5
A4
A3
A2
A1
A0
D0
D1
D2
GND
封装及引脚
2764封装图
A0～ A12 地址输入,213=8192=8K
D0～ D7 双向数据线
VPP 编程电压输入端
OE 输出允许信号
CE 片选信号
PGM 编程脉冲输入端，读数据时,PGM=1
操作方式读输出禁止备用 (功率下降 )
编程禁止编程
Intel 编程校验
Intel 标识符
CE OE PGM A9 Vpp Vcc 输出
L
L
H
H
L
L
L
L
L
H
X
X
H
H
L
L
H
H
X
X
L
L
H
H
X
X
X
X
X
X
X
H
Vcc
Vcc
Vcc
Vcc
Vcc
Vcc
Vcc
Vcc
Vcc
Vcc
Vcc
Vpp
Vpp
Vpp
Vpp
Vcc
DOUT
高阻高阻高阻
DIN
DIN
DOUT
编码
2764操作方式
2764中第 26脚为 NC,若改为 A13,则为
27128芯片封装图,27128是一块 16K× 8bit
的 EPROM芯片,其操作与 2764相同 。
注意,
四、电可擦除可编程 ROM（ EEPROM）
E2PROM是一种 在线 （ 即不用拔下来 ） 可编程只读存储器,它能像 RAM那样随机地进行改写,又能像 ROM那样在掉电的情况下所保存的信息不丢失,即 E2PROM兼有 RAM和 ROM的双重功能特点,如图 4.18所示 。
E2PROM的另一个优点是 擦除可以按字节分别进行 （ 不像 EPROM擦除时把整个片子的内容全变为,1”） 。
图 4.18 E2PROM结构示意图
+VG +VD
五,Flash存储器闪速存储器 （ Flash Memory） 是一种新型的半导体存储器,由于它具有可靠的 非易失性,电擦除性 以及 低成本,对于需要实施代码或数据更新的嵌入式应用是一种理想的存储器,而且它在固有性能和成本方面有较明显的优势 。
※ 闪速存储器可实现大规模电擦除。
※ 闪速存储器的擦除功能可迅速清除整个器件中所有内容。
※ 闪速存储器可以被擦除和重新编程几十万次而不会失效。
特点：
(1) 固有的非易失性它不同于静态 RAM，不需要备用电池来确保数据存留，也不需要磁盘作为动态 RAM的后备存储器。
(2) 经济的高密度
Intel的 1M位闪速存储器的成本按每位计要比静态 RAM低一半以上。闪速存储器的成本仅比容量相同的动态 RAM稍高，但却节省了辅助存储器
（磁盘）的额外费用和空间。
特点：
(3) 可直接执行由于省去了从磁盘到 RAM的加载步骤，查询或等待时间仅决定于闪速存储器，用户可充分享受程序和文件的高速存取以及系统的迅速启动
。
(4) 固态性能闪速存储器是一种低功耗、高密度且没有移动部分的半导体技术。便携式计算机不再需要消耗电池以维持磁盘驱动器运行，或由于磁盘组件而额外增加体积和重量。用户不必再担心工作条件变坏时磁盘会发生故障。
4.4 存储器与 CPU的接口技术数据总线控制总线
CPU 地址总线 存储器图 4.19 CPU与存储器连接示意图一、存储器与 CPU的连接
(一 ) 存储器与 CPU连接时应注意问题
1,CPU总线的负载能力。
(1) 直流负载能力 一个 TTL电平
(2) 电容负载能力 100PF
由于存储器芯片是 MOS器件,直流负载很小,它的输入电容为 5－ 10PF。 所以
a,小系统中,CPU与存储器可直连,
b,大系统常加驱动器,在 8086系统中,常用 8226、
8227总线收发器实现驱动 。
2,CPU的时序和存储器芯片存取速度的配合选择存储器芯片要尽可能 满足 CPU取指令和读写存储器的时序要求 。 一般选高速存储器,避免需要在 CPU有关时序中插入 TW,降低 CPU速度,增加 WAIT信号产生电路 。
3,存储器的地址分配和选片问题。
(1) 确定整机存储容量。
(2) 整机存储容量在整个存储空间的位置。
(3) 选用存储器芯片的类型和数量。
(4) 划分 RAM,ROM区，地址分配，画出地址分配图。
一般指存储器的 WE,OE,CS等与 CPU的 RD,WR等相连,不同的存储器和 CPU连接时其使用的控制信号也不完全相同 。
4,控制信号的连接
(二 ) 片选信号的产生单片的存储器芯片的容量是有限的,整机的存储器由若干芯片组成,应考虑到：
1,地址的分配。
2,存储器芯片的选择 (片选 )
CPU对存储器操作时，先进行片选，再从选中芯片中根据地址译码选择存储单元进行数据的存取。
存储器空间的划分和地址编码是靠地址线来实现的 。 对于多片存储器芯片构成的存储器其地址编码的原则是：
一般情况下,CPU能提供的地址线根数大于存储器芯片地址线根数,对于多片 6264与 8086相连的存储器,A0～ A12作为片内选址,A13～ A19
作为选择不同的 6264。
1,低位片内选址
2,高位选择芯片 (片选 )
1,线选法：
CPU中用于,选片,的高位地址线 (即存储器芯片未用完地址线 )若一根连接一组芯片的片选端,该根线经反相后,连接另一组芯片的片选端,这样一条线可选中两组芯片,
这种方法称之为 线选法 。
片选信号产生的方法另一种常用的线选法是用 高位地址的每一根线 去分别控制各组芯片的片选端，
如下图所示：
芯片 A19 ~ A15 A14 A13 A12 ~ A0 一个可用的地址范围甲 ××××× 1 0 全 0~全 1 04000H~05FFFH
乙 ××××× 0 1 全 0~全 1 02000H~03FFFH
A12~A0
2764
（甲）
2764
（乙）
A14
A13 CE CE
图 4.20为线选法的例子，令 A13和 A14分别接芯片甲和乙的片选端。可能的选择只有 10（选中芯片甲） 和 01（选中芯片乙） 。
图 4.20 线选法
A19~A15因未参与对 2个 2764的片选控制，故 其值可以是 0或 1
（用 x表示任取），这里，假定取为全 0，则得到了两片 2764
的地址范围如图中所示，显然 2片 2764的重叠区各有 25=32个 。
全译码法中，对剩余的全部高位地址线进行译码称为 全译码法。
a,译码电路复杂。
b,每组的地址区间是确定的、唯一的。
特点：
2.全译码法：
图 4.21为全译码的 2个例子。前一例采用门电路译码，后例采用 3~8译码器译码。 3~8译码器有 3个控制端,G1,G2A,G2B，只有当 G1=1,G2A=0,G2B=0，同时满足时，译码输出才有效。究竟输出 (Y0~Y7)中是哪个有效，则由选择输入 C,B及 A三端状态 决定。
CBA=000时,Y0有效,CBA=001时,Y1有效，依此类推。单片
2764（ 8K× 8位,EPROM）在高位地址 A19~A13=0000110时被选中 。
图 4.21 全译码法
G2A
G1
G2B Y
6
74LS138
A16
a,译码电路较复杂 。
b,每组的地址区间不唯一,有地址重叠 。
在译码法中,只对剩余的高位地址线的某几根进行译码,称为 部分译码法 。
关于部分译码法例题见后面内容。
特点：
3.部分译码法 (局部译码法 )：
图 4,22所示的电路，采用部分译码对 4个 2732芯片（ 4K× 8位，
EPROM）进行寻址。译码时，未使用高位地址线 A19,A18和 A15。
所以，每个芯片将同时具有 23=8个可用且不同的地址范围（即重叠区）。
芯片 A19 ~ A15 A14~A12 A11 ~ A0 一个可用地址范围
1 ×× 00× 000 全 0~全 1 00000~00FFFH
2 ×× 00× 001 全 0~全 1 01000~01FFFH
3 ×× 00× 010 全 0~全 1 02000~02FFFH
4 ×× 00× 011 全 0~全 1 03000~03FFFH 图 4.22 部分译码
2732
(1)
2732
(4)
2732
(2)
2732
(3)
CECE CE CE
Y0
Y1
Y2
Y3
G1
G2A
G2B
C
B
A
M/IO
A16
A17
A14
A13
A12
A11~A0
1,8086存储器组织存储器中,任何两相邻的字节被定义为一个字,
构成字的两个字节都有各自的字节地址 。
(1) 字的地址,字的高字节放高地址,低字节放低地址,低字节的地址作为字的地址
(2) 字的存放方式,
a,非规则存放,若一个字从奇数地址开始存放
b,规则存放,若一个字从偶数地址开始存放
(3) 字的存放原则,规则存放二、简单的 8086存储器子系统的设计图 4.23 字的规则存放和非规则存放字的规则存放字的非规则存放存储器地址
00200H
00201H
00202H
00203H
00204H
00205H
00206H
···
···
34H
12H
字节变量
78H
56H
字节变量
(1) 偶数存储体与 8086的 D0～ D7相连。
(2) 奇数存储体与 8086中 D8～ D15相连。
(3) A1～ A19用来同时访问两个存储体的字节单元。
(4) A0和 BHE(高 8位数据总线允许 )信号用来选择存储体。
图 4.24 存储体与总线的连接
DBD15~D8
D7~D0
奇存储体
A0
ABBHE
A19~ A1
偶存储体
CS A19~A1
D7~D0
CS A19~A1
D7~D0
8086CPU访问 (读或写 )存储器由 信号 BHE和 A0组合形成，见表 4.2。
表 4.2 BHE和 A0组合的对应操作
BHE A0 数据读 /写格式 使用数据线 需要的总线周期
0 0 从偶地址读 /写一个字 AD15~AD0 一个总线周期
1 0 从偶地址读 /写一个字节 AD7~AD0 一个总线周期
0 1 从奇地址读 /写一个字节 AD15~AD8 一个总线周期
0
1
1
0
从奇地址读 /写一个字先读 /写字的低 8位（在奇体中）
再读 /写字的高 8位（在偶体中）
AD15~AD8
AD7~AD0
两个总线周期
2,连接举例：
要求用 4K× 8的 EPROM芯片 2732,8K× 8的 RAM芯片 6264
,译码器 74LS138构成 8K字 ROM和 8K字 RAM的存储器系统,如图 4.25所示,系统配置为最小模式 。
ROM芯片,8K字用 4片 2732芯片组成,片内用 12根地址线 A1~A12寻址 。
RAM芯片,8K字用 2片 6264芯片组成,片内用 13根地址线 A1~A13寻址 。
芯片选择由 74LS138译码器输出 Y0,Y1完成 。 74LS138译码器的输入端 C,B,A分别连地址线 A16~A14,A0,BHE用来作为偶体 /奇体存储器的体选控制信号 。 由于 ROM芯片容量为 4K× 8位
,用 A13和 Y0输出进行二次译码,来选择两组 ROM芯片,如图
4.25所示 。
存储器的地址范围为,
04000H~07FFFH 全 0 ~ 全 1100×××3#组
02000H~03FFFH 全 0 ~ 全 11000×××2#组
00000H~01FFFH 全 0 ~ 全 10000×××1#组地址范围A12…… A1A0A13A14A15A16A17A18A19芯片注：高位地址线 A19,A18,A17未使用表示取 0,1均可，此处用 0代替，所以每块芯片将同时有 23=8个重叠区。
Y7
A
B
C
G2A
G2B
74LS138
G1 Y0
Y1
···
&
A13~A1
CE
6264
3#
偶体
CE
2732
2#
偶体
CE
2732
1#
偶体
CE
6264
3#
奇体
CE
2732
1#
奇体
CE
2732
2#
奇体
& &
&
A
B
C
G2A
G2B
74LS138
G1
Y0
Y1
···
Y7
WR RD RDRD
A13~A1
A12~A1
A12~A1A12~A1
A12~A1
WR RD RD RD
D7~D0
D15~D8图 4.25 8086 CPU与存储器连接的举例
A14
A15
A16
A0
M/IO
A14
A15
A16
BHE
A13
半导体存储器
存储器与 CPU的连接
存储器的工作原理本章内容
了解存储器的工作原理和外部特性
掌握微机中存储系统的结构
学会利用现有的存储器芯片构成所需内存系统。
学习目的
4.1 存储器概述存储器是计算机系统中具有 记忆功能的部件,它是由大量的 记忆单元 (或称基本的存储电路 )组成的,用来存放用二进制数表示的程序和数据 。
记忆单元是一种能表示二进制,0,和
,1”的状态并具有记忆功能的 物理器件,如电容,双稳态电路等 。 一个记忆单元能够存储二进制的一位 。 由若干记忆单元组成一个存储单元,一个存储单元能存储一个 字,字有 4位,8
位,16位等称之为字长,字长为 8时,称一个字节 。
实际上存储系统是快慢搭配，具有层次结构的
，如图 4.1所示。
速度快容量小速度慢容量大寄存器内部 Cache
外部 Cache
主存储器辅助存储器大容量辅助存储器图 4.1 微机存储系统的层次结构
CPU
存储器操作：
读操作，非破坏性。
写操作，破坏性。
存储器的职能：
信息交换中心。
数据仓库。
一、存储器分类
1,内存储器 (内存或主存 )
功能,存储当前运行所需的程序和数据。
特点,CPU可以直接访问并与其交换信息,容量小,存取速度快 。
2,外存储器 ( 外存 )
功能,存储当前不参加运行的程序和数据。
特点,CPU不能直接访问,配备专门设备才能进行交换信息,容量大,
存取速度慢 。
目前,存储器使用的存储介质有半导体器件
,磁性材料,光盘等 。 一般把半导体存储器芯片作为内存 。 由于半导体存储器具有存取速度快,
集成度高,体积小,功耗低,应用方便等优点,
在此我们只讨论 半导体存储器 。
半导体存储器静态随机 SRAM
动态随机 DRAM
一次性编程
PROM
可擦除
EPROM
紫外光擦除
UREPROM
电擦除
EEPROM
读写存储器
RAM
只读存储器
ROM
双极型
MOS
掩膜 ROM
可编程 ROM
图 4.2 半导体存储器分类二、半导体存储器的组成半导体存储器由地址寄存器，译码电路、存储体、
读 /写控制电路、数据寄存器、控制逻辑等 6个部分组成。
AB
地址寄存器
MAR
地址译码器存储体
M
读写驱动器数据寄存器
MDR
DB
… …
控制逻辑启动 片选 读 /写图 4.3 存储器的基本组成
1,存储体基本存储电路是组成存储器的基础和核心，
它用于存放一位二进制信息,0”或,1”。若干记忆单元（或称基本存储电路）组成一个存储单元，
一个存储单元一般存储一个字节，即存放 8位二进制信息，存储体是存储单元的集合体。
2,译码驱动电路该电路实际上包含译码器和驱动器两部分。
译码器的功能是实现多选 1，即对于某一个输入的地址码,N个输出线上有唯一一个高电平（或低电平）与之对应。
常用的地址译码有两种方式，即 单译码和双译码方式 。
(1) 单译码方式单译码方式是一个,N中取 1”的译码器，如图
4.4所示。译码器输出驱动 N根字线中的一根，每根字线由 M位组成。若某根字线被选中，则对应此线上的 M位信号便同时被读出或写入，经输出缓冲放大器输出或输入一个 M位的字。
Ap-1 Ap-2 A1 A0
N 取 1 译 码 器 基本存储电路
p个输入
M
位位线
D0
D1
DM－ 1
N根字线
N=2p个地址
W0W1
…
…
…
…
选中的字线输出 M位
Wn-1
输出缓冲放大器图 4.4 单译码寻址示意图
(2) 双译码方式双译码方式采用的是两级译码电路。当字选择 线的根数 N很大时,N=2p中的 p必然也大，这时可将 p分成两部分，如,N=2p=2q+r=2q× 2r=X× Y，
这样便将对 N的译码分别由 X译码和 Y译码两部分完成。
A0
A1
A2
A3
A4
X0
X31
..,W0,0
W31,0
W0,31
W31,31
Y0 Y31
基本存储电路
R/W控制
Y(列 )地址译码及 I/O控制 数据输入数据输出
A5 A6 A7 A8 A9
…
X
(行 )
地址译码器图 4.5 双译码结构示意图单译码方式 主要用于容量小的存储器,双译码方式 可大大减少译码输出选择线的数目，
适用于大容量的存储器。
3,地址寄存器用于存放 CPU访问存储单元的地址，经译码驱动后指向相应的存储单元。
4,读 /写电路包括读出放大器、写入电路和读 /写控制电路，
用以完成对被选中单元中各位的读出或写入操作。
5,数据寄存器用于暂时存放从存储单元读出的数据，或从
CPU或 I/O端口送出的要写入存储器的数据。
6,控制逻辑接收来自 CPU的启动、片选、读 /写及清除命令，经控制电路综合和处理后，产生一组时序信号来控制存储器的读 /写操作。
三、半导体存储器芯片的主要技术指标
1,存储容量（存放二进制信息的总位数）
存储容量 =存储单元个数 × 每个存储单元的位数常用单位,MB,GB,TB
其中,1kB=210B 1M=210kB=220B
1GB=210MB=230B 1TB=210GB=240B
2,存取时间存取时间 又称存储器访问时间 。 指启动一次存储器操作到完成该操作所需的时间 tA。
3,存取周期存取周期 是连续启动两次独立的存储器操作所需的最小的时间间隔 TC,一般
TC≥tA 。
4,可靠性可靠性指存储器对电磁场及温度等变化的抗干扰能力 。
5,其他指标体积,重量,功耗 (包括维持功耗和操作功耗 )。
4.2 随机存取存储器 RAM
一、静态随机存储器 SRAM
图 4.6为 6个 MOS管组成的 双稳态电路 。
图 4.6 六管静态 RAM基本存储电路
Y地址译码
Vcc
V7
I / O
V8
I / O
V3 V
4
V5
V2
V6A
V1
B
Di Di
X地址译码图中 V1V2是工作管,V3V4是负载管,V5V6
是控制管,
V7V8也是控制管,它们为同一列线上的存储单元共用 。
特点：
(1) 不需要刷新，简化外围电路。
(2) 内部管子较多，功耗大，集成度低。
典型的静态 RAM芯片不同的静态 RAM的内部结构基本相同,只是在不同容量时其存储体的矩阵排列结构不同 。 典型的静态 RAM芯片如
Intel 6116 （ 2K× 8 位 ）,6264 （ 8K× 8 位 ）,62128
（ 16K× 8位 ） 和 62256（ 32K× 8位 ） 等 。
图 4.8为 SRAM 6264芯片的引脚图，其容量为 8K× 8位，
即共有 8K（ 213）个单元，每单元 8位。因此，共需地址线 13
条，即 A12~A0；数据线 8条即 I/O8~I/O1,WE,OE,CE1、
CE2的共同作用决定了 SRAM 6264的操作方式，如表 4.1所示。
1
2
3
4
5
6
7
8
9
10
11
12
13
14
28
27
26
25
24
23
22
21
20
19
18
17
16
15
6264
NC
A4
A5
A6
A7
A8
A9
A10
A11
A12
I/O1
I/O2
I/O3
GND
VCC
WE
CE2
A3
A2
A1
OE
A0
CE1
I/O8
I/O7
I/O6
I/O5
I/O4
表 4.1 6264的操作方式
I/O1~ I/O8
IN写0100
IN写1100
OUT读0101
高阻输出禁止1101
高阻未选中×0××
高阻未选中××1×
I/O1~ I/O8方式WE CE1 CE2 OE
图 4.8 SRAM 6264引脚图
DRAM的基本存储电路 (存储单元 )有单管和四管等结构,这里仅介绍单管存储单元的结构及存储原理 。
二、动态随机存储器 DRAM
刷新放大器数据 I/O线
T1 CS
行选择信号图 4.9 单管 DRAM基本存储元电路
T2列选择 信号图 4.9为单管动态 RAM的基本存储电路，由 MOS晶体管和一个电容 CS组成。
特点：
(1) 每次读出后,内容被破坏,要采取恢复措施,即需要刷新,外围电路复杂 。
(2) 集成度高,功耗低 。
典型的动态 RAM芯片一种典型的 DRAM如 Intel 2164。 2164是 64K× 1位的
DRAM芯片,片内含有 64K个存储单元,所以,需要 16位地址线寻址 。 为了减少地址线引脚数目,采用行和列两部分地址线各 8条,内部设有行,列地址锁存器 。 利用外接多路开关,先由行选通信号 RAS选通 8位行地址并锁存 。
随后由列选通信号 CAS选通 8位列地址并锁存,16位地址可选中 64K存储单元中的任何一个单元 。
图 4.10(a) Intel 2164 DRAM芯片引脚图
GND
Din
A7
A5
A4
A3
A6
Dout
VCC
A0
A1
A2
NC
2164
1 16
8 9WE
RAS
CAS
A0~A7：地址输入
CAS：列地址选通
RAS：行地址选通
WE：写允许
Din：数据输入
Dout,数据输出
Vcc：电源
GND：地图 4.10(b) Intel 2164 DRAM内部结构框图
Dout
WE
Din
CAS
RAS
A7
…
A1
A0 8
位地址锁存器
128× 128
矩阵
128个读出放大器
1/2列译码
128个读出放大器
128× 128
矩阵
128× 128
矩阵
128个读出放大器
1/2列译码
128个读出放大器
128× 128
矩阵
4
选
1
I/O
门控输出缓冲器行时钟缓冲器列时钟缓冲器写允许时钟缓冲器数据输入缓冲器包含：
(1) 存储体
(2)外围电路
a,地址译码器
b,读 /写控制及 I/O电路
c,片选控制 CS
二,RAM的组成
4.3 只读存储器 (ROM)
ROM主要由地址译码器、存储矩阵、控制逻辑和输出电路四部分组成
（如图 4.11所示），与 RAM不同之处是 ROM在使用时只能读出，不能随机写入。
输出电路
Y 译码存储矩阵
X
译码控制逻辑地址码
· · ·
D7 D0 它包含有 (1) 地址译码器
(2) 存储矩阵
(3) 控制逻辑
(4) 输出电路图 4.11 ROM组成框图一、掩膜 ROM
特点：
(1) 器件制造厂在制造时编制程序,用户不能修改。
(2) 用于产品批量生产。
(3) 可由二极管和三极管电路组成。
1.字译码结构图 4.12为二极管构成的 4× 4位的存储矩阵，地址译码采用单译码方式，它通过对所选定的某字线置成低电平来选择读取的字。位于矩阵交叉点并与位线和被选字线相连的二极管导通，使该位线上输出电位为低电平，结果输出为,0”，否则为
,1”。
R R R R
VCC
1
2
3
4
字线位 4 位 3 位 2 位 1
输出数据位图 4.12 二极管 ROM
二极管 ROM阵列
4 3 2 1
位字
1
2
3
4
0
0
0
0
0
0
1
1
0
1
0
1
1
0
1
0
用 MOS三极 管取代二极管便构成了 MOS ROM阵列字线 1
字线 2
字线 3
字线 4
字地址译码器
VDD
D4 D3 D2 D1
A1
A0
00
01
10
11
位线
1
位线
2
位线
3
位线
4
4 3 2 1
位字
1
2
3
4
0
0
1
0
1
1
0
1
1
1
1
0
0
1
0
0
D4 D3 D2 D1
图 4.13 MOS管 ROM阵列从二极管 ROM和 MOS ROM的介绍可知，这种存储矩阵的内容完全取决于芯片制造过程，而一旦制造好以后，用户是无法变更的。
2.复合译码结构如图 4.14是一个 1024× 1位的 MOS
ROM电路。 10条地址信号线分成两组，分别经过 X和 Y译码，各产生 32条选择线。 X
译码输出选中某一行，但这一行中，哪一个能输出与 I/O电路相连，还取决于 Y译码输出，故每次只选中一个单元。
A5 A6 A7 A8 A9
A0
A1
A2
A3
A4
VCC
……
…
图 4.14 复合译码的 MOS ROM电路
3.双极型 ROM电路双极型 ROM的速度比 MOS ROM快，
它的取数时间约为几十 ns，可用于速度要求较高的微机系统中。图 4.15是一种双极型 ROM的结构图，容量为 256× 4位。
A0
A1
A2
A3
A4
A5 A
6 A
7
图 4.15 一种双极型 ROM的结构图存储单元的工作原理仍为当某一行被选中时，连到存储管子的基极信号为,1”，
各列若有管子与此选择线相连，则管子导通，输出为,0”，在输出电路中经过反相，
实际输出为,1”；若没有管子与此选择线相连，则存储矩阵输出为,1”，经过输出电路反相，输出为,0”。
二、可编程 ROM (PROM)
可编程 ROM（ PROM） 是一种 允许用户编程一次的 ROM,其存储单元通常用二极管或三极管实现 。 图 4.16所示存储单元的双极型三极管的发射极串接了一个可熔金属丝,出厂时,所有存储单元的熔丝都是完好的 。 编程时,通过字线选中某个晶体管 。 若准备写入 1,则向位线送高电平,此时管子截止,熔丝将被保留；若准备写入 0,则向位线送低电平,此时管子导通,控制电流使熔丝烧断,不可能再恢复,故只能进行一次编程 。
图 4.16 熔丝式 PROM的基本存储结构特点：
(1) 出厂时里面没有信息。
(2) 用户根据自己需要对其进行设置 (编程 )。
(3) 只能使用一次，一旦进行了编程不能擦除片内信息。
三、可擦除、可编程 ROM（ EPROM）
在实际工作中,一个新设计的程序往往需要经历调试,修改过程,如果将这个程序写在 ROM和
PROM中,就很不方便了 。 EPROM是一种 可以多次进行擦除和重写的 ROM。
图 4.17 EPROM的基本存储电路和 FAMOS结构
P P
S D
SIO2 SIO2
+++
N基底源极 漏极多晶硅浮置栅字选线浮置栅场效应管位线
(a) EPROM的基本存储结构 (b) 浮置栅雪崩注入型场效应管结构特点：
(1) 可以多次修改擦除。
(2) EPROM通过紫外线光源擦除 (编程后，
窗口应贴上不透光胶纸 )。
(3) E2PROM电可擦除。
典型的 EPROM芯片常 用 的 典 型 EPROM 芯 片 有,2716
（ 2K× 8）,2732（ 4K× 8）,2764（ 8K× 8）,
27128（ 16K× 8）,27256（ 32K× 8）,27512
（ 64K× 8） 等 。
Intel-2764 芯 片 是 一 块 8K× 8bit 的
EPROM芯片,如图所示：
允许输出和片选逻辑CE
A0~A12
Y译码
X译码输出缓冲
Y门
8K?8位存储矩阵
…
OE
数据输出
...
·
·
·
·
·
·
2764结构框图
VCC
PGM
NC
A8
A9
A11
OE
A10
CE
D7
D6
D5
D4
D3
1
2
3
4
5
6
7
8
9
10
11
12
13
14
28
27
26
25
24
23
22
21
20
19
18
17
16
15
2764
VPP
A12
A7
A6
A5
A4
A3
A2
A1
A0
D0
D1
D2
GND
封装及引脚
2764封装图
A0～ A12 地址输入,213=8192=8K
D0～ D7 双向数据线
VPP 编程电压输入端
OE 输出允许信号
CE 片选信号
PGM 编程脉冲输入端，读数据时,PGM=1
操作方式读输出禁止备用 (功率下降 )
编程禁止编程
Intel 编程校验
Intel 标识符
CE OE PGM A9 Vpp Vcc 输出
L
L
H
H
L
L
L
L
L
H
X
X
H
H
L
L
H
H
X
X
L
L
H
H
X
X
X
X
X
X
X
H
Vcc
Vcc
Vcc
Vcc
Vcc
Vcc
Vcc
Vcc
Vcc
Vcc
Vcc
Vpp
Vpp
Vpp
Vpp
Vcc
DOUT
高阻高阻高阻
DIN
DIN
DOUT
编码
2764操作方式
2764中第 26脚为 NC,若改为 A13,则为
27128芯片封装图,27128是一块 16K× 8bit
的 EPROM芯片,其操作与 2764相同 。
注意,
四、电可擦除可编程 ROM（ EEPROM）
E2PROM是一种 在线 （ 即不用拔下来 ） 可编程只读存储器,它能像 RAM那样随机地进行改写,又能像 ROM那样在掉电的情况下所保存的信息不丢失,即 E2PROM兼有 RAM和 ROM的双重功能特点,如图 4.18所示 。
E2PROM的另一个优点是 擦除可以按字节分别进行 （ 不像 EPROM擦除时把整个片子的内容全变为,1”） 。
图 4.18 E2PROM结构示意图
+VG +VD
五,Flash存储器闪速存储器 （ Flash Memory） 是一种新型的半导体存储器,由于它具有可靠的 非易失性,电擦除性 以及 低成本,对于需要实施代码或数据更新的嵌入式应用是一种理想的存储器,而且它在固有性能和成本方面有较明显的优势 。
※ 闪速存储器可实现大规模电擦除。
※ 闪速存储器的擦除功能可迅速清除整个器件中所有内容。
※ 闪速存储器可以被擦除和重新编程几十万次而不会失效。
特点：
(1) 固有的非易失性它不同于静态 RAM，不需要备用电池来确保数据存留，也不需要磁盘作为动态 RAM的后备存储器。
(2) 经济的高密度
Intel的 1M位闪速存储器的成本按每位计要比静态 RAM低一半以上。闪速存储器的成本仅比容量相同的动态 RAM稍高，但却节省了辅助存储器
（磁盘）的额外费用和空间。
特点：
(3) 可直接执行由于省去了从磁盘到 RAM的加载步骤，查询或等待时间仅决定于闪速存储器，用户可充分享受程序和文件的高速存取以及系统的迅速启动
。
(4) 固态性能闪速存储器是一种低功耗、高密度且没有移动部分的半导体技术。便携式计算机不再需要消耗电池以维持磁盘驱动器运行，或由于磁盘组件而额外增加体积和重量。用户不必再担心工作条件变坏时磁盘会发生故障。
4.4 存储器与 CPU的接口技术数据总线控制总线
CPU 地址总线 存储器图 4.19 CPU与存储器连接示意图一、存储器与 CPU的连接
(一 ) 存储器与 CPU连接时应注意问题
1,CPU总线的负载能力。
(1) 直流负载能力 一个 TTL电平
(2) 电容负载能力 100PF
由于存储器芯片是 MOS器件,直流负载很小,它的输入电容为 5－ 10PF。 所以
a,小系统中,CPU与存储器可直连,
b,大系统常加驱动器,在 8086系统中,常用 8226、
8227总线收发器实现驱动 。
2,CPU的时序和存储器芯片存取速度的配合选择存储器芯片要尽可能 满足 CPU取指令和读写存储器的时序要求 。 一般选高速存储器,避免需要在 CPU有关时序中插入 TW,降低 CPU速度,增加 WAIT信号产生电路 。
3,存储器的地址分配和选片问题。
(1) 确定整机存储容量。
(2) 整机存储容量在整个存储空间的位置。
(3) 选用存储器芯片的类型和数量。
(4) 划分 RAM,ROM区，地址分配，画出地址分配图。
一般指存储器的 WE,OE,CS等与 CPU的 RD,WR等相连,不同的存储器和 CPU连接时其使用的控制信号也不完全相同 。
4,控制信号的连接
(二 ) 片选信号的产生单片的存储器芯片的容量是有限的,整机的存储器由若干芯片组成,应考虑到：
1,地址的分配。
2,存储器芯片的选择 (片选 )
CPU对存储器操作时，先进行片选，再从选中芯片中根据地址译码选择存储单元进行数据的存取。
存储器空间的划分和地址编码是靠地址线来实现的 。 对于多片存储器芯片构成的存储器其地址编码的原则是：
一般情况下,CPU能提供的地址线根数大于存储器芯片地址线根数,对于多片 6264与 8086相连的存储器,A0～ A12作为片内选址,A13～ A19
作为选择不同的 6264。
1,低位片内选址
2,高位选择芯片 (片选 )
1,线选法：
CPU中用于,选片,的高位地址线 (即存储器芯片未用完地址线 )若一根连接一组芯片的片选端,该根线经反相后,连接另一组芯片的片选端,这样一条线可选中两组芯片,
这种方法称之为 线选法 。
片选信号产生的方法另一种常用的线选法是用 高位地址的每一根线 去分别控制各组芯片的片选端，
如下图所示：
芯片 A19 ~ A15 A14 A13 A12 ~ A0 一个可用的地址范围甲 ××××× 1 0 全 0~全 1 04000H~05FFFH
乙 ××××× 0 1 全 0~全 1 02000H~03FFFH
A12~A0
2764
（甲）
2764
（乙）
A14
A13 CE CE
图 4.20为线选法的例子，令 A13和 A14分别接芯片甲和乙的片选端。可能的选择只有 10（选中芯片甲） 和 01（选中芯片乙） 。
图 4.20 线选法
A19~A15因未参与对 2个 2764的片选控制，故 其值可以是 0或 1
（用 x表示任取），这里，假定取为全 0，则得到了两片 2764
的地址范围如图中所示，显然 2片 2764的重叠区各有 25=32个 。
全译码法中，对剩余的全部高位地址线进行译码称为 全译码法。
a,译码电路复杂。
b,每组的地址区间是确定的、唯一的。
特点：
2.全译码法：
图 4.21为全译码的 2个例子。前一例采用门电路译码，后例采用 3~8译码器译码。 3~8译码器有 3个控制端,G1,G2A,G2B，只有当 G1=1,G2A=0,G2B=0，同时满足时，译码输出才有效。究竟输出 (Y0~Y7)中是哪个有效，则由选择输入 C,B及 A三端状态 决定。
CBA=000时,Y0有效,CBA=001时,Y1有效，依此类推。单片
2764（ 8K× 8位,EPROM）在高位地址 A19~A13=0000110时被选中 。
图 4.21 全译码法
G2A
G1
G2B Y
6
74LS138
A16
a,译码电路较复杂 。
b,每组的地址区间不唯一,有地址重叠 。
在译码法中,只对剩余的高位地址线的某几根进行译码,称为 部分译码法 。
关于部分译码法例题见后面内容。
特点：
3.部分译码法 (局部译码法 )：
图 4,22所示的电路，采用部分译码对 4个 2732芯片（ 4K× 8位，
EPROM）进行寻址。译码时，未使用高位地址线 A19,A18和 A15。
所以，每个芯片将同时具有 23=8个可用且不同的地址范围（即重叠区）。
芯片 A19 ~ A15 A14~A12 A11 ~ A0 一个可用地址范围
1 ×× 00× 000 全 0~全 1 00000~00FFFH
2 ×× 00× 001 全 0~全 1 01000~01FFFH
3 ×× 00× 010 全 0~全 1 02000~02FFFH
4 ×× 00× 011 全 0~全 1 03000~03FFFH 图 4.22 部分译码
2732
(1)
2732
(4)
2732
(2)
2732
(3)
CECE CE CE
Y0
Y1
Y2
Y3
G1
G2A
G2B
C
B
A
M/IO
A16
A17
A14
A13
A12
A11~A0
1,8086存储器组织存储器中,任何两相邻的字节被定义为一个字,
构成字的两个字节都有各自的字节地址 。
(1) 字的地址,字的高字节放高地址,低字节放低地址,低字节的地址作为字的地址
(2) 字的存放方式,
a,非规则存放,若一个字从奇数地址开始存放
b,规则存放,若一个字从偶数地址开始存放
(3) 字的存放原则,规则存放二、简单的 8086存储器子系统的设计图 4.23 字的规则存放和非规则存放字的规则存放字的非规则存放存储器地址
00200H
00201H
00202H
00203H
00204H
00205H
00206H
···
···
34H
12H
字节变量
78H
56H
字节变量
(1) 偶数存储体与 8086的 D0～ D7相连。
(2) 奇数存储体与 8086中 D8～ D15相连。
(3) A1～ A19用来同时访问两个存储体的字节单元。
(4) A0和 BHE(高 8位数据总线允许 )信号用来选择存储体。
图 4.24 存储体与总线的连接
DBD15~D8
D7~D0
奇存储体
A0
ABBHE
A19~ A1
偶存储体
CS A19~A1
D7~D0
CS A19~A1
D7~D0
8086CPU访问 (读或写 )存储器由 信号 BHE和 A0组合形成，见表 4.2。
表 4.2 BHE和 A0组合的对应操作
BHE A0 数据读 /写格式 使用数据线 需要的总线周期
0 0 从偶地址读 /写一个字 AD15~AD0 一个总线周期
1 0 从偶地址读 /写一个字节 AD7~AD0 一个总线周期
0 1 从奇地址读 /写一个字节 AD15~AD8 一个总线周期
0
1
1
0
从奇地址读 /写一个字先读 /写字的低 8位（在奇体中）
再读 /写字的高 8位（在偶体中）
AD15~AD8
AD7~AD0
两个总线周期
2,连接举例：
要求用 4K× 8的 EPROM芯片 2732,8K× 8的 RAM芯片 6264
,译码器 74LS138构成 8K字 ROM和 8K字 RAM的存储器系统,如图 4.25所示,系统配置为最小模式 。
ROM芯片,8K字用 4片 2732芯片组成,片内用 12根地址线 A1~A12寻址 。
RAM芯片,8K字用 2片 6264芯片组成,片内用 13根地址线 A1~A13寻址 。
芯片选择由 74LS138译码器输出 Y0,Y1完成 。 74LS138译码器的输入端 C,B,A分别连地址线 A16~A14,A0,BHE用来作为偶体 /奇体存储器的体选控制信号 。 由于 ROM芯片容量为 4K× 8位
,用 A13和 Y0输出进行二次译码,来选择两组 ROM芯片,如图
4.25所示 。
存储器的地址范围为,
04000H~07FFFH 全 0 ~ 全 1100×××3#组
02000H~03FFFH 全 0 ~ 全 11000×××2#组
00000H~01FFFH 全 0 ~ 全 10000×××1#组地址范围A12…… A1A0A13A14A15A16A17A18A19芯片注：高位地址线 A19,A18,A17未使用表示取 0,1均可，此处用 0代替，所以每块芯片将同时有 23=8个重叠区。
Y7
A
B
C
G2A
G2B
74LS138
G1 Y0
Y1
···
&
A13~A1
CE
6264
3#
偶体
CE
2732
2#
偶体
CE
2732
1#
偶体
CE
6264
3#
奇体
CE
2732
1#
奇体
CE
2732
2#
奇体
& &
&
A
B
C
G2A
G2B
74LS138
G1
Y0
Y1
···
Y7
WR RD RDRD
A13~A1
A12~A1
A12~A1A12~A1
A12~A1
WR RD RD RD
D7~D0
D15~D8图 4.25 8086 CPU与存储器连接的举例
A14
A15
A16
A0
M/IO
A14
A15
A16
BHE
A13
