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1
1,用纯原理图方式设计 1位全加器
2,用纯文本方式设计 4位二进制加法计数器
3,用纯文本与原理图混合方式
设计译码显示计数器
上机实习指导
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WHAT A BIG
AREA！
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3
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4
Pe
rfo
rm
an
ce
/F
ea
tur
es
1985 1988 1991
FIRST GENERATION
Design Methods
Equations
Schematics
Operating Environment
DOS
ASCII Graphics
SECOND GENERATION
Design Methods
Schematics
Equations
AHDL
Operating Environment
DOS
Direct Graphics
THIRD GENERATION
Design Methods
AHDL
VHDL,Verilog HDL
Operating Environment
Windows
UNIX
Windows Graphics
PLD/EDA工具功能发展情况
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什么是 MAX+PLUS II?
? 一个全面集成的 CPLD 开发系统
– 提供与器件结构无关的开发环境
? 支持 所有的 Altera产品 (所有器件使用一个库 )
– 广泛满足设计需求
? 设计输入
? 综合
? 布局和布线 (装入 )
? 仿真
? 定时分析
? 器件编程
– 提供广泛的联机帮助
– 支持多种平台 ( PC机和工作站 )
– 支持多种 EDA软件和标准
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MAX+PLUS II 能做什么?
? 在一个独立的环境下运行
设计输入 设计编译 验证和编程
EDIF
LPM
及其他
EDIF
Verilog
VHDL
SDF
标准 EDA
设计输入,
标准的 EDA
设计验证方式,
Cadence
Mentor Graphics
Logic Modelling
Synopsys
Viewlogic
其他方式
Cadence
Mentor Graphics
OrCAD
Synopsys
Viewlogic
其他输入方式
MAX+PLUS II 编译器
图形
设计输入
文本设计输入
(AHDL,VHDL,Verilog HDL)
波形设计输入
Design Entry
分层
设计输入
版图
编辑
设计规则检查
逻辑综合
装入器件
多多器件划分
自动错误定位
定时驱动编译
定时仿真
功能仿真
多器件仿真
定时分析
器件编程
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其他功能
? 与其他 EDA工具良好接口
MAX+PLUS II
Altera的门阵
列转换工具包
Verilog HDL 和
VHDL 设计文件
标准 EDA
仿真器
Verilog HDL
VHDL
EDIF
SDF
标准 EDA
HDL文件
标准 EDA
原理图
EDIF
LMF TDF
MAX系列
FLEX系列
Classic系列
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工程设计的构成
? 顶层设计
– 编译器可以直接读取某些顶层设计
? EDIF网表文件
? VHDL网表文件
? Xilinx网表文件
– 使用图形编辑器将 OrCAD编辑的原理图保存为,gdf文件
? 子设计 (下层模块 )
– EDIF格式, VHDL文件, OrCAD原理图和 Xilinx文件
? 创建符号或者嵌入文件
? 在图形编辑器里嵌入符号或者在文本编辑器里嵌入文件
– 其他的知识产权文件
? JEDEC文件, ABEL文件和 PALASM文件
? 转换工具在 Altera公司的 ftp服务器上
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编译器的输入和输出文件
MAX+PLUS II
设计文件
(.gdf,.tdf,.vhd)
MAX+PLUS II 编译器
编译器网表提取模块 （
包含各种网表的阅读器
）
功能、定时或链接
SNF
提取模块
EDIF,VHDL 和
Verilog Netlist
生成模块
数据库生成
模块
划分模块
设计医生
逻辑综合模
块
装入模块
装配模块
第三方 EDA
设计文件
(.edf,.sch,.xnf)
功能仿真
网表文件
(.snf)
定时仿真
网表文件
(.snf)
编程文件
(.pof,.sof,.jed)
第三方 EDA
仿真和定时文件
(.edo,vo,vho,sdo)
映射文件
(.lmf)
指定和配置信息
(.acf)
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设计输入总结
设计文件 支持文件
MAX+PLUS II
图形编辑器
MAX+PLUS II
文本编辑器
MAX+PLUS II
符号编辑器
MAX+PLUS II
波形编辑器,gdf
.tdf,vhd
.sch
.edf
.xnf
MAX+PLUS II
第三方 EDA
工具
.sym
.inc
用户
.wdf
.lmf
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MAX+PLUS II 的操作环境
工具栏提供常用功能
的快速启动
状态提示条简要描述被选中的菜单
命令和工具栏按钮
,MAX+PLUS II” 菜单
使你访问到
MAX+PLUS II的所有
功能
,Help”菜
单为你提供
联机帮助
工程路径
和工程名称
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应用系统投产
设计说明书
编译设计文件
综合、适配与优化
定时验证，时序仿真
器件编程
应用系统硬件测试
修改设计
设计输入
MAX+PLUSII设计流程
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设计输入
? 多种设计输入方法
– MAX+PLUS II
? 原理图设计输入
? 文本设计输入
– 使用 VHDL,AHDL等硬件描述语言
– 第三方 EDA 工具
? EDIF文件
– 利用开发工具 FPGA-Express，或 SYNPLIFY等生成
? OrCAD编辑的原理图,Xilinx公司 XNF格式的文件
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设计输入文件
MAX+PLUS II
的图形编辑器
MAX+PLUS II
的文本编辑器
MAX+PLUS II
的符号编辑器
MAX+PLUS II
的版图编辑器
顶层文
件
.gdf
顶层设计文件可以是下列
格式,.gdf,.tdf,.vhd,
.sch,和,edf
.wdf,vhd,sch,edf,xnf
图形
文件
波形
文件
文本
文件
图形
文件
文本
文件
文本
文件
从其他 EDA
工具输入
OrCAD
Synopsys,
ViewLogic,
Mentor Graphics,
等厂商的 EDIF文件
Xilinx
MAX+PLUS II
自身产生
VHDL/Verilog
波形输入
图形输入
.tdf
文本
文件
AHDL
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建立一个新工程
? 每个设计都是一个工程，都必须有一个工程名
? 工程名必须与设计文件名一致（相符）
工程名
工程路径
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设计流程
MAX+plusII一般设计流程
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电源开关
和电源插口
25芯下
载接口
模拟信号
输入输出口
PS/2
接口
RS232串行
接口
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25芯编程线与
PC机的并行口相接
插上
电源
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将编程下载线与 PC
机的打印机口相接
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适配板 目标
芯片
注意时钟
频率选择
电路结构
模式 NO.1
编程下载
ASIC
外
部
时
钟
信
号
选
择
区
接向目标器件
的时钟信号
CLOCK1
通过短路帽,
CLOCK0上可选的
时钟频率有 14种,
1Hz---50MHz
注意,PCB板面抗高频
干扰的细密栅孔铺层 ！
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实验板上时钟信号 CLOKX 对应目标芯片的引脚号
CLOK0的
时钟信号
进入 10K10
的第 2脚
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选择电路结构
模式 no.3
电路结构模式
选择键
目标芯片芯核电压
2.5V或 1.8V选择帽
硬件升级
预留座
硬件升级
预留座 目标芯片芯核电压
5V或 3.3V选择帽
控制 A/D,D/A
输入输出插座
A/D测试信
号电位器
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低压器件
下载编程口
5V器件
下载编程口
适配板下的智
能控制电路
可以将适配板从
主板插座上拔下
单片机接口控制
插座。注意，平
时必须将两短路
帽都插在左边！
VGA接口
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1位全加器设计向导
基本设计步骤
步骤 1：为本项工程设计建立文件夹
注意,
文件夹名不能用中文，且不可带空格。
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为设计全加器
新建一个文
件夹作工作库
文件夹名取为
My_prjct
注意，不可
用中文！
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打开原理图编辑窗
选原理图
编辑器
步骤 2：输入设计项目和存盘
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用鼠标双击图面
基本逻辑器件库，双击之
二输
入或门
这是基本硬件库
中的各种逻辑元件
宏功能元件库,74161,74138等
参数可设置兆功能元件库，如 PM_FIFO
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用键盘打入输
入引脚名，并回车
同样方法引
进输出引脚
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将半加器原理图存盘
文件取名为
adderh.gdf
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将当前设计文件设定为工程文件
注意，此路径的指示文件
始终指向当前的工程文件！
步骤 3：将设计项目设置成工程文件 (PROJECT)
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开始编译 /综合工程文件 ---半加器
消掉此设置
步骤 4：编译
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对工程文件进行编译、综合和适配等操作
选择编译器
编译窗
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完成编译！
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步骤 5：时序仿真
(1) 建立波形文件。
首先选择此项,
为仿真测试新
建一个文件
选择波形
编辑器文件
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(2) 输入信号节点。
从 SNF文件中输入设计文件的信号节点
从 SNF文件中
输入设计文件
的信号节点
点击,LIST”
SNF文件中
的信号节点
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列出并选择需要观察的信号节点
用此键选择左窗
中需要的信号
进入右窗 最后点击,OK”
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图 4-9 列出并选择需要观察的信号节点
(3) 设置波形参量。
在 Options菜单中消去网格对齐 Snap to Grid的选择 (消去对勾 )
消去这里的勾,
以便方便设置
输入电平
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(4) 设定仿真时间。
设定仿真时间
选择 END TIME
调整仿真时间
区域。
选择 60微秒
比较合适
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(5) 加上输入信号。
为输入信号设定必要的测试电平或数据
(6) 波形文件存盘。
保存仿真波形文件
用此键改变仿真
区域坐标到合适
位置。
点击‘ 1’，使拖黑
的电平为高电平
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(7) 运行仿真器。
运行仿真器
选择仿真器
运行仿真器
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(8) 观察分析半加器仿真波形 。
半加器 h_adder.gdf的仿真波形
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50 (9) 为了精确测量半加器输入与输出波形间的延时量，可打开时序分析器,
打开延时时序分析窗
选择时序分析器
输入输出
时间延迟
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(10) 包装元件入库。
选择菜单, File”→,Open”，在, Open”对话框中选择原理图编辑
文件选项, Graphic Editor Files”，然后选择 h_adder.gdf，重新
打开半加器设计文件，然后选择如图 4-5中, File”菜单的, Create
Default Symbol”项，将当前文件变成了一个包装好的单一元件
(Symbol)，并被放置在工程路径指定的目录中以备后用。
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将半加器变成一单一元件，并入库
注意，选此目录,
可将当前文件变
成原理图软件入库！
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为顶层设计文件 --全加器的设计
另建一原理图编辑窗
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双击此元件
打开原理
图编辑窗
设计全加器原理图
存盘！
将当前文件设置
成工程文件 ！
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编译 /综合前选定适配元件
消去 QUARTUS设置
选择适配器件
再选择适当的器件,
以下假设所选的器件
是 EPF10K10LC84
选择器件系列
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编译！
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57
选择波形编辑器
仿真测试全加器的逻辑功能
建立波形
仿真文件
输入测试信号
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输入测试信号
全加器端口信号
按此键
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设置输入信号电平，启动仿真器
启动仿真器
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60
时序仿真
逻辑测
试正确
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61
怎样利用 GW48系统
测试我的设计项目呢？
在 EDA实验系统上测试设计的结果
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62
首先选择测试电路
请参阅 EDA实验讲义
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选择电路结构模式 5作为全加器的测试电路
键 3定义
为,cin
键 2定义
为,ain
键 1定义
为,bin
数码管 1
显示,sum
数码管 2
显示,cout
不妨作如
下选择,
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64 输入 cin 输入 ain 输入 bin
按此键
选择电路
模式 NO.5
显示 sum 显示 cout
这里插上的是
10K10目标板
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对于 10K10器件，确定具体引脚号
实验板上若
插有 10K10，
需选此列
对于电路模
式 5，键 1对
应于 10K10
的第 5脚，
可输入 bin
键 2则对应
10K10的第 6
脚，可输入
ain，依次
类推。
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根据电路结构模式 NO.5
查上表,EPF10K10器件对应,
被加数 bin, PIO0 -> IO0 对应引脚 -> 5
加数 ain, PIO1 -> IO1 对应引脚 -> 6
低位进位 cin, PIO2 -> IO2 对应引脚 -> 7
加和 sum, PIO8 -> IO8 对应引脚 -> 17
高位溢出位 cout, PIO9 -> IO9 对应引脚 -> 18
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编译后，根据上表进行引脚锁定
对选定器件
10K10后，
按 START，
先编译一次
对然后进行
引脚锁定
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根据电路模式 5锁定器件引脚
逐一输入各
信号引脚号
按此键，确
定引脚号
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70
双击此标号
观察适配报告
引脚锁定后，进行编译、综合和适配
双击此标号
启动编程器
适配报告
用去两个逻
辑宏单元
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启动编程器并设置下载模式
编程窗口被打开
接着设置
编程方式
选 Byteblaster（ MV）
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观察 10K10器件内部配置的逻辑单元分布情况
打开 FloorPlan Editor窗口
选 Full Srreen窗口
选 LAB View
选 Last… 项
全加器使用的两个 LE单元
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向 EPF10K10下载成功！
OK！
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输入 bin=‘0’
输入 ain=‘1’
输入 cin=‘0’
输出 sum=‘1’
cout=‘0’
选择模式 5
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bin=‘1’
ain=‘1’
cin=‘0’
sum=‘0’
cout=‘1’,有进位
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bin=‘1’
ain=‘1’
cin=‘1’
sum=‘1’
cout=‘1’
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补充说明
1,编译窗口的各功能项目块含义
Compiler Netlist Extractor
编译器网表文件提取器
Database Builder
基本编译文件建立器
Logic Synthesizer
逻辑综合器
Partitioner
逻辑分割器
Timing SNF Extractor
时序仿真网表文件提取器
Fitt er
适配器（结构综合器或布局布线器）
Assembler
装配器
2,查看适配报告
双击 fitter下方的 rpt
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3、设计项目的其他信息和资源配置
(1) 了解设计项目的结构层次
频率计 ft_top项目的设计层次
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(2) 了解器件资源分配情况
适配报告中的部分内容
芯
片
资
源
编
辑
窗
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(3) 了解设计项目速度 /延时特性
寄存器时钟特性窗
信号延时矩阵表
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(4) 引脚锁定
Device View窗
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LCs手工分配,
适配器设置
手工分配 LCs
(5) 资源编辑
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4.3 参数可设置 LPM兆功能块
4.3.1 基于 LPM_COUNTER的数控分频器设计
图 4-42 数控分频器电路原理图
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当 d[3..0]=12(即 16进制数,C)时的工作波形。
图 4-43 数控分频器工作波形
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4.3.2 基于 LPM_ROM的 4位乘法器设计
图 4-44 用 LPM_ROM设计的 4位乘法器原理图
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(1) 用文本编辑器编辑 mif文件
L P M _ R O M 中作为乘法表的数据文件 rom _da t a,m i f
W I D T H = 8 ;
D E P T H = 2 5 6 ;
A D D R E S S _ R A D I X = H E X ;
D A T A _ R A D I X = H E X ;
C O N T E N T B E G I N
0 0, 0 0 ; 0 1, 0 0 ; 0 2, 0 0 ; 0 3, 0 0 ; 0 4, 0 0 ; 0 5, 0 0 ; 0 6, 0 0 ; 0 7, 0 0 ; 0 8, 0 0 ; 0 9, 0 0 ;
1 0, 0 0 ; 1 1, 0 1 ; 1 2, 0 2 ; 1 3, 0 3 ; 1 4, 0 4 ; 1 5, 0 5 ; 1 6, 0 6 ; 1 7, 0 7 ; 1 8, 0 8 ; 1 9, 0 9 ;
2 0, 0 0 ; 2 1, 0 2 ; 2 2, 0 4 ; 2 3, 0 6 ; 2 4, 0 8 ; 2 5, 1 0 ; 2 6, 1 2 ; 2 7, 1 4 ; 2 8, 1 6 ; 2 9, 1 8 ;
3 0, 0 0 ; 3 1, 0 3 ; 3 2, 0 6 ; 3 3, 0 9 ; 3 4, 1 2 ; 3 5, 1 5 ; 3 6, 1 8 ; 3 7, 2 1 ; 3 8, 2 4 ; 3 9, 2 7 ;
4 0, 0 0 ; 4 1, 0 4 ; 4 2, 0 8 ; 4 3, 1 2 ; 4 4, 1 6 ; 4 5, 2 0 ; 4 6, 2 4 ; 4 7, 2 8 ; 4 8, 3 2 ; 4 9, 3 6 ;
5 0, 0 0 ; 5 1, 0 5 ; 5 2, 1 0 ; 5 3, 1 5 ; 5 4, 2 0 ; 5 5, 2 5 ; 5 6, 3 0 ; 5 7, 3 5 ; 5 8, 4 0 ; 5 9, 4 5 ;
6 0, 0 0 ; 6 1, 0 6 ; 6 2, 1 2 ; 6 3, 1 8 ; 6 4, 2 4 ; 6 5, 3 0 ; 6 6, 3 6 ; 6 7, 4 2 ; 6 8, 4 8 ; 6 9, 5 4 ;
7 0, 0 0 ; 7 1, 0 7 ; 7 2, 1 4 ; 7 3, 2 1 ; 7 4, 2 8 ; 7 5, 3 5 ; 7 6, 4 2 ; 7 7, 4 9 ; 7 8, 5 6 ; 7 9, 6 3 ;
8 0, 0 0 ; 8 1, 0 8 ; 8 2, 1 6 ; 8 3, 2 4 ; 8 4, 3 2 ; 8 5, 4 0 ; 8 6, 4 8 ; 8 7, 5 6 ; 8 8, 6 4 ; 8 9, 7 2 ;
9 0, 0 0 ; 9 1, 0 9 ; 9 2, 1 9 ; 9 3, 2 7 ; 9 4, 3 6 ; 9 5, 4 5 ; 9 6, 5 4 ; 9 7, 6 3 ; 9 8, 7 2 ; 9 9, 8 1 ;
END ;
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88 图 4-46 LPM_ROM构成的乘法器仿真波形
图 4-45 LPM_ROM参数设
置窗口
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89
(2) 用初始化存储器编辑窗口编辑 mif文件
图 4-47 在 Initialize Memory窗口中编辑乘法表地址 /数据
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90
4.4 波形输入设计方法
图 4-48 待设计电路的预设输入输出波形
图 4-49 打开 wdf波形文件编辑器
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91
图 4-50 输入待设计电路的信号名
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92
图 4-51 输入信号名及其端口属性
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93
图 4-52 输出时序信号设置
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94
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95
开始！
另建自己
的工作目录
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96
使用 MAX+PLUSII中的文本编辑器
? 使用文本编辑器，编辑 VHDL程序
– Max+Plus II 提供文本编辑器，使用方法如下
鼠标点击 FILE
和,New”
选择文本
编辑项
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97
打开文本编辑器，输入 VHDL程序，并存盘 注意，存盘的文
件名必须与程序
的实体名一致
取名并存盘
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98
文件语法检查、将其变成元件入库，并设其为工程文件
注意，此工程路径已经
指向本项设计文件！
即已指定 cnt4.vhd为
工程文件，即顶层文件
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99
用鼠标选择
一个版本
编译前，选择 VHDL 的 IEEE标准版本
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100
语法错误定位
缺分号
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101
改错后准备编译
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102
选定器件，并编译
选器件系列：
FLEX10K
消去勾
选
EPF10K10LC84-4
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103
仿真
选波形
编辑器
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104
编辑波形文件
按此键，确
定观察信号
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105
设定仿真波形参数
设定时
钟周期 设定仿真测试
周期
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106
加入时钟信号
鼠标单击这里
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107
波形文件存盘，启动波形仿真器
启动波形
仿真器
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108
按,START”启动仿真
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109
显示仿真结果，启动时序分析器
延时 9.6ns
启动时序
分析器
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110
测试最高时钟频率 点击这里
最高频率
125MHz
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111
引脚锁定
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112
选定电路结构图 3
计数器的时
钟信号由此
键输入
计数器的
计数值由
此数码管
显示
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113
10K10
由结
构图 3
查表
确定
对应
的芯
片引
脚
时钟输入
第 5脚，对
应 PIO0
PIO16-19
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114
查表,EPF10K10器件对应,
时钟 clk,PIO0 -> IO0 对应引脚 -> 5
计数输出 q3..q0, PIO19..PIO16 -> IO19..IO16
对应引脚 -> 30,29,28,27
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115
锁定引脚
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116
编译和下载
ITS’ OK!
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117
计数器的时
钟信号由此
键输入
计数器的
计数值由
此数码管
显示
选模式 3
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118
按键一次
计数加 1
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119
换一种方式输入时钟信号,
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120
换
接
自
动
时
钟
信
号
CLOK0
第 2脚
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121
更换 CLK引脚上的外接信号
=
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122
计数器的时
钟信号由
CLOCK0
输入,4Hz
计数值显示
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123
3,用纯文本与原理图混合方式设计译码显示计数器
PLEASE STOP！
I MAKE IT!
I CAN DO IT WELL
MYSELF！
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124
1,以 4位加法器为例，介绍另一种引脚锁定方法
九、引脚锁定和优化控制方法介绍
2,以 8位加法计数器为例，介绍优化控制方法
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125
1,以 4位加法器为例,
介绍另一种引脚锁定方法
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126
4位加法器, ADD4.VHD
LIBRARY IEEE;
USE IEEE.STD_LOGIC_1164.ALL;
USE IEEE.STD_LOGIC_UNSIGNED.ALL;
ENTITY ADD4 IS
PORT (
CIN, IN STD_LOGIC;
A, IN STD_LOGIC_VECTOR(3 DOWNTO 0);
B, IN STD_LOGIC_VECTOR(3 DOWNTO 0);
S, OUT STD_LOGIC_VECTOR(3 DOWNTO 0);
COUT, OUT STD_LOGIC
);
END ADD4;
ARCHITECTURE behav OF ADD4 IS
SIGNAL SINT, STD_LOGIC_VECTOR(4 DOWNTO 0);
SIGNAL AA,BB, STD_LOGIC_VECTOR(4 DOWNTO 0);
BEGIN
AA<='0'&A;
BB<='0'&B;
SINT <= AA + BB + CIN;
S <= SINT(3 DOWNTO 0);
COUT <= SINT(4);
END behav;
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127
由此键输入被
加数 B的 4位数
由此键输入
加数 A的 4位数
由此键输入进
位位 CIN
此数码管
显示加和 此数码管显示 溢出进位
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128
查表,EPF10K10器件对应,
加数 A3..A0, PIO3..PIO0 -> IO3..IO0 对应引脚 -> 8,7,6,5
被加数 B3..B0, PIO7..PIO4 -> IO7..IO4 对应引脚 -> 16,11,10,9
加和 S3..S0, PIO47..PIO44 -> IO47..IO44 对应引脚 -> 79,78,73,72
低位进位 CIN, PIO8 -> IO8 对应引脚 -> 17
高位溢出位 COUT, PIO32 -> IO32 对应引脚 -> 54
查表
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129
选定器件 10K10
后，先编译一次 以 4位加法器为例
选 FloorPlan Editor
选 Device View
选 Layout
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130
再选 Current… 项 加法器引脚名
用鼠标点住后，将信
号名拖到相应的引脚上
已经将引脚
锁定在希望的芯
片引脚上了
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131
编译后向器件下载
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132
输入加数 6 输入被加数 4
选模式 4
和,4+6=A
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133
低位进位
输入‘ 1’,
和增加 1,B
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134
低 9+7+进 =
^H11,
有进位
和 =1 进位
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135
2,以 8位加法计数器为例,
介绍优化控制方法
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136
8位加法计数器,CNT8.VHD
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137
按前面设计 4位计数器的步骤,
1、建立本项设计目录
2、输入 8位计数器程序,CTN8.VHD
3、选器件 EPF10K10LC84-4
（注意，先不要锁定引脚）
4、进行编译前准备 …..,
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138
编译前准备 …..,
选 Glibal Pro..,
作此窗口所示的设置
按,OK”后进行编译
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139
编译后选时序分析器 …..,
按 START..,
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140
时钟速度可达 80.64MHz
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141
选 FloorPlan Editor 本项设计共用了 10个逻辑宏单元 LE
适配器按最优化方式设置的引脚位置
鼠标双击后可获得此
芯片引脚配置图
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142
锁定引脚后重新编译测速 …..,
选定电路模式为 NO.3后查表,EPF10K10器件对应,
时钟 CLK,PIO0 -> IO0 对应引脚 -> 5
计数输出 Q7..Q0, PIO23..PIO16 -> IO23..IO16
对应引脚 -> 38,37,36,35,30,29,28,27
查表
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143
锁定引脚
编译后测速 测速为 79.36MHz
锁定引脚后时钟
速度有所下降！
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144
锁定引脚后仍然
使用了 10个 LE！
与没有人为锁定
引脚时所用 LE的
配置分布相比,
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145
增加进位链设置后，看有何结果 …..,
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146
点击此按钮
点这两项进位选择
项选为,Auto”
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147
编译后测 clk速
度得,125MHz
芯片内部此项设计占
用得 LE分布图表明,
1、共耗用了 16个 LE；
2,8个计数单元使用
了高速进位链。
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148
改变综合风格（ FAST）设置后，看有何结果 …..,
将原设置改变成 ….,
综合风格选为 FAST,SPEED选为 10
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149
编译后，芯片中
使用的 LE的分布
情况：共用了 16
个 LE
与放大看，可以
发现在 LAB中使
用了快速进位链
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150
与测得时钟频率达,
125MHz ！
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1
1,用纯原理图方式设计 1位全加器
2,用纯文本方式设计 4位二进制加法计数器
3,用纯文本与原理图混合方式
设计译码显示计数器
上机实习指导
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2
WHAT A BIG
AREA！
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3
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4
Pe
rfo
rm
an
ce
/F
ea
tur
es
1985 1988 1991
FIRST GENERATION
Design Methods
Equations
Schematics
Operating Environment
DOS
ASCII Graphics
SECOND GENERATION
Design Methods
Schematics
Equations
AHDL
Operating Environment
DOS
Direct Graphics
THIRD GENERATION
Design Methods
AHDL
VHDL,Verilog HDL
Operating Environment
Windows
UNIX
Windows Graphics
PLD/EDA工具功能发展情况
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5
什么是 MAX+PLUS II?
? 一个全面集成的 CPLD 开发系统
– 提供与器件结构无关的开发环境
? 支持 所有的 Altera产品 (所有器件使用一个库 )
– 广泛满足设计需求
? 设计输入
? 综合
? 布局和布线 (装入 )
? 仿真
? 定时分析
? 器件编程
– 提供广泛的联机帮助
– 支持多种平台 ( PC机和工作站 )
– 支持多种 EDA软件和标准
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6
MAX+PLUS II 能做什么?
? 在一个独立的环境下运行
设计输入 设计编译 验证和编程
EDIF
LPM
及其他
EDIF
Verilog
VHDL
SDF
标准 EDA
设计输入,
标准的 EDA
设计验证方式,
Cadence
Mentor Graphics
Logic Modelling
Synopsys
Viewlogic
其他方式
Cadence
Mentor Graphics
OrCAD
Synopsys
Viewlogic
其他输入方式
MAX+PLUS II 编译器
图形
设计输入
文本设计输入
(AHDL,VHDL,Verilog HDL)
波形设计输入
Design Entry
分层
设计输入
版图
编辑
设计规则检查
逻辑综合
装入器件
多多器件划分
自动错误定位
定时驱动编译
定时仿真
功能仿真
多器件仿真
定时分析
器件编程
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7
其他功能
? 与其他 EDA工具良好接口
MAX+PLUS II
Altera的门阵
列转换工具包
Verilog HDL 和
VHDL 设计文件
标准 EDA
仿真器
Verilog HDL
VHDL
EDIF
SDF
标准 EDA
HDL文件
标准 EDA
原理图
EDIF
LMF TDF
MAX系列
FLEX系列
Classic系列
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8
工程设计的构成
? 顶层设计
– 编译器可以直接读取某些顶层设计
? EDIF网表文件
? VHDL网表文件
? Xilinx网表文件
– 使用图形编辑器将 OrCAD编辑的原理图保存为,gdf文件
? 子设计 (下层模块 )
– EDIF格式, VHDL文件, OrCAD原理图和 Xilinx文件
? 创建符号或者嵌入文件
? 在图形编辑器里嵌入符号或者在文本编辑器里嵌入文件
– 其他的知识产权文件
? JEDEC文件, ABEL文件和 PALASM文件
? 转换工具在 Altera公司的 ftp服务器上
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9
编译器的输入和输出文件
MAX+PLUS II
设计文件
(.gdf,.tdf,.vhd)
MAX+PLUS II 编译器
编译器网表提取模块 （
包含各种网表的阅读器
）
功能、定时或链接
SNF
提取模块
EDIF,VHDL 和
Verilog Netlist
生成模块
数据库生成
模块
划分模块
设计医生
逻辑综合模
块
装入模块
装配模块
第三方 EDA
设计文件
(.edf,.sch,.xnf)
功能仿真
网表文件
(.snf)
定时仿真
网表文件
(.snf)
编程文件
(.pof,.sof,.jed)
第三方 EDA
仿真和定时文件
(.edo,vo,vho,sdo)
映射文件
(.lmf)
指定和配置信息
(.acf)
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10
设计输入总结
设计文件 支持文件
MAX+PLUS II
图形编辑器
MAX+PLUS II
文本编辑器
MAX+PLUS II
符号编辑器
MAX+PLUS II
波形编辑器,gdf
.tdf,vhd
.sch
.edf
.xnf
MAX+PLUS II
第三方 EDA
工具
.sym
.inc
用户
.wdf
.lmf
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11
MAX+PLUS II 的操作环境
工具栏提供常用功能
的快速启动
状态提示条简要描述被选中的菜单
命令和工具栏按钮
,MAX+PLUS II” 菜单
使你访问到
MAX+PLUS II的所有
功能
,Help”菜
单为你提供
联机帮助
工程路径
和工程名称
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12
应用系统投产
设计说明书
编译设计文件
综合、适配与优化
定时验证，时序仿真
器件编程
应用系统硬件测试
修改设计
设计输入
MAX+PLUSII设计流程
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13
设计输入
? 多种设计输入方法
– MAX+PLUS II
? 原理图设计输入
? 文本设计输入
– 使用 VHDL,AHDL等硬件描述语言
– 第三方 EDA 工具
? EDIF文件
– 利用开发工具 FPGA-Express，或 SYNPLIFY等生成
? OrCAD编辑的原理图,Xilinx公司 XNF格式的文件
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14
设计输入文件
MAX+PLUS II
的图形编辑器
MAX+PLUS II
的文本编辑器
MAX+PLUS II
的符号编辑器
MAX+PLUS II
的版图编辑器
顶层文
件
.gdf
顶层设计文件可以是下列
格式,.gdf,.tdf,.vhd,
.sch,和,edf
.wdf,vhd,sch,edf,xnf
图形
文件
波形
文件
文本
文件
图形
文件
文本
文件
文本
文件
从其他 EDA
工具输入
OrCAD
Synopsys,
ViewLogic,
Mentor Graphics,
等厂商的 EDIF文件
Xilinx
MAX+PLUS II
自身产生
VHDL/Verilog
波形输入
图形输入
.tdf
文本
文件
AHDL
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15
建立一个新工程
? 每个设计都是一个工程，都必须有一个工程名
? 工程名必须与设计文件名一致（相符）
工程名
工程路径
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16
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17
设计流程
MAX+plusII一般设计流程
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18
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19
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20
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21
电源开关
和电源插口
25芯下
载接口
模拟信号
输入输出口
PS/2
接口
RS232串行
接口
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22
25芯编程线与
PC机的并行口相接
插上
电源
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23
将编程下载线与 PC
机的打印机口相接
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24
适配板 目标
芯片
注意时钟
频率选择
电路结构
模式 NO.1
编程下载
ASIC
外
部
时
钟
信
号
选
择
区
接向目标器件
的时钟信号
CLOCK1
通过短路帽,
CLOCK0上可选的
时钟频率有 14种,
1Hz---50MHz
注意,PCB板面抗高频
干扰的细密栅孔铺层 ！
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25
实验板上时钟信号 CLOKX 对应目标芯片的引脚号
CLOK0的
时钟信号
进入 10K10
的第 2脚
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26
选择电路结构
模式 no.3
电路结构模式
选择键
目标芯片芯核电压
2.5V或 1.8V选择帽
硬件升级
预留座
硬件升级
预留座 目标芯片芯核电压
5V或 3.3V选择帽
控制 A/D,D/A
输入输出插座
A/D测试信
号电位器
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27
低压器件
下载编程口
5V器件
下载编程口
适配板下的智
能控制电路
可以将适配板从
主板插座上拔下
单片机接口控制
插座。注意，平
时必须将两短路
帽都插在左边！
VGA接口
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28
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29
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30
1位全加器设计向导
基本设计步骤
步骤 1：为本项工程设计建立文件夹
注意,
文件夹名不能用中文，且不可带空格。
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31
为设计全加器
新建一个文
件夹作工作库
文件夹名取为
My_prjct
注意，不可
用中文！
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32
打开原理图编辑窗
选原理图
编辑器
步骤 2：输入设计项目和存盘
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33
用鼠标双击图面
基本逻辑器件库，双击之
二输
入或门
这是基本硬件库
中的各种逻辑元件
宏功能元件库,74161,74138等
参数可设置兆功能元件库，如 PM_FIFO
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34
用键盘打入输
入引脚名，并回车
同样方法引
进输出引脚
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35
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36
将半加器原理图存盘
文件取名为
adderh.gdf
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将当前设计文件设定为工程文件
注意，此路径的指示文件
始终指向当前的工程文件！
步骤 3：将设计项目设置成工程文件 (PROJECT)
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38
开始编译 /综合工程文件 ---半加器
消掉此设置
步骤 4：编译
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39
对工程文件进行编译、综合和适配等操作
选择编译器
编译窗
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40
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41
完成编译！
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步骤 5：时序仿真
(1) 建立波形文件。
首先选择此项,
为仿真测试新
建一个文件
选择波形
编辑器文件
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(2) 输入信号节点。
从 SNF文件中输入设计文件的信号节点
从 SNF文件中
输入设计文件
的信号节点
点击,LIST”
SNF文件中
的信号节点
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列出并选择需要观察的信号节点
用此键选择左窗
中需要的信号
进入右窗 最后点击,OK”
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45
图 4-9 列出并选择需要观察的信号节点
(3) 设置波形参量。
在 Options菜单中消去网格对齐 Snap to Grid的选择 (消去对勾 )
消去这里的勾,
以便方便设置
输入电平
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(4) 设定仿真时间。
设定仿真时间
选择 END TIME
调整仿真时间
区域。
选择 60微秒
比较合适
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47
(5) 加上输入信号。
为输入信号设定必要的测试电平或数据
(6) 波形文件存盘。
保存仿真波形文件
用此键改变仿真
区域坐标到合适
位置。
点击‘ 1’，使拖黑
的电平为高电平
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(7) 运行仿真器。
运行仿真器
选择仿真器
运行仿真器
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49
(8) 观察分析半加器仿真波形 。
半加器 h_adder.gdf的仿真波形
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50 (9) 为了精确测量半加器输入与输出波形间的延时量，可打开时序分析器,
打开延时时序分析窗
选择时序分析器
输入输出
时间延迟
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51
(10) 包装元件入库。
选择菜单, File”→,Open”，在, Open”对话框中选择原理图编辑
文件选项, Graphic Editor Files”，然后选择 h_adder.gdf，重新
打开半加器设计文件，然后选择如图 4-5中, File”菜单的, Create
Default Symbol”项，将当前文件变成了一个包装好的单一元件
(Symbol)，并被放置在工程路径指定的目录中以备后用。
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52
将半加器变成一单一元件，并入库
注意，选此目录,
可将当前文件变
成原理图软件入库！
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53
为顶层设计文件 --全加器的设计
另建一原理图编辑窗
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54
双击此元件
打开原理
图编辑窗
设计全加器原理图
存盘！
将当前文件设置
成工程文件 ！
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55
编译 /综合前选定适配元件
消去 QUARTUS设置
选择适配器件
再选择适当的器件,
以下假设所选的器件
是 EPF10K10LC84
选择器件系列
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编译！
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57
选择波形编辑器
仿真测试全加器的逻辑功能
建立波形
仿真文件
输入测试信号
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58
输入测试信号
全加器端口信号
按此键
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59
设置输入信号电平，启动仿真器
启动仿真器
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60
时序仿真
逻辑测
试正确
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61
怎样利用 GW48系统
测试我的设计项目呢？
在 EDA实验系统上测试设计的结果
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首先选择测试电路
请参阅 EDA实验讲义
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63
选择电路结构模式 5作为全加器的测试电路
键 3定义
为,cin
键 2定义
为,ain
键 1定义
为,bin
数码管 1
显示,sum
数码管 2
显示,cout
不妨作如
下选择,
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64 输入 cin 输入 ain 输入 bin
按此键
选择电路
模式 NO.5
显示 sum 显示 cout
这里插上的是
10K10目标板
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65
对于 10K10器件，确定具体引脚号
实验板上若
插有 10K10，
需选此列
对于电路模
式 5，键 1对
应于 10K10
的第 5脚，
可输入 bin
键 2则对应
10K10的第 6
脚，可输入
ain，依次
类推。
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66
根据电路结构模式 NO.5
查上表,EPF10K10器件对应,
被加数 bin, PIO0 -> IO0 对应引脚 -> 5
加数 ain, PIO1 -> IO1 对应引脚 -> 6
低位进位 cin, PIO2 -> IO2 对应引脚 -> 7
加和 sum, PIO8 -> IO8 对应引脚 -> 17
高位溢出位 cout, PIO9 -> IO9 对应引脚 -> 18
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67
编译后，根据上表进行引脚锁定
对选定器件
10K10后，
按 START，
先编译一次
对然后进行
引脚锁定
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68
根据电路模式 5锁定器件引脚
逐一输入各
信号引脚号
按此键，确
定引脚号
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69
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70
双击此标号
观察适配报告
引脚锁定后，进行编译、综合和适配
双击此标号
启动编程器
适配报告
用去两个逻
辑宏单元
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71
启动编程器并设置下载模式
编程窗口被打开
接着设置
编程方式
选 Byteblaster（ MV）
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72
观察 10K10器件内部配置的逻辑单元分布情况
打开 FloorPlan Editor窗口
选 Full Srreen窗口
选 LAB View
选 Last… 项
全加器使用的两个 LE单元
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73
向 EPF10K10下载成功！
OK！
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74
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75
输入 bin=‘0’
输入 ain=‘1’
输入 cin=‘0’
输出 sum=‘1’
cout=‘0’
选择模式 5
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76
bin=‘1’
ain=‘1’
cin=‘0’
sum=‘0’
cout=‘1’,有进位
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77
bin=‘1’
ain=‘1’
cin=‘1’
sum=‘1’
cout=‘1’
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78
补充说明
1,编译窗口的各功能项目块含义
Compiler Netlist Extractor
编译器网表文件提取器
Database Builder
基本编译文件建立器
Logic Synthesizer
逻辑综合器
Partitioner
逻辑分割器
Timing SNF Extractor
时序仿真网表文件提取器
Fitt er
适配器（结构综合器或布局布线器）
Assembler
装配器
2,查看适配报告
双击 fitter下方的 rpt
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79
3、设计项目的其他信息和资源配置
(1) 了解设计项目的结构层次
频率计 ft_top项目的设计层次
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80
(2) 了解器件资源分配情况
适配报告中的部分内容
芯
片
资
源
编
辑
窗
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81
(3) 了解设计项目速度 /延时特性
寄存器时钟特性窗
信号延时矩阵表
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82
(4) 引脚锁定
Device View窗
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83
LCs手工分配,
适配器设置
手工分配 LCs
(5) 资源编辑
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84
4.3 参数可设置 LPM兆功能块
4.3.1 基于 LPM_COUNTER的数控分频器设计
图 4-42 数控分频器电路原理图
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85
当 d[3..0]=12(即 16进制数,C)时的工作波形。
图 4-43 数控分频器工作波形
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86
4.3.2 基于 LPM_ROM的 4位乘法器设计
图 4-44 用 LPM_ROM设计的 4位乘法器原理图
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87
(1) 用文本编辑器编辑 mif文件
L P M _ R O M 中作为乘法表的数据文件 rom _da t a,m i f
W I D T H = 8 ;
D E P T H = 2 5 6 ;
A D D R E S S _ R A D I X = H E X ;
D A T A _ R A D I X = H E X ;
C O N T E N T B E G I N
0 0, 0 0 ; 0 1, 0 0 ; 0 2, 0 0 ; 0 3, 0 0 ; 0 4, 0 0 ; 0 5, 0 0 ; 0 6, 0 0 ; 0 7, 0 0 ; 0 8, 0 0 ; 0 9, 0 0 ;
1 0, 0 0 ; 1 1, 0 1 ; 1 2, 0 2 ; 1 3, 0 3 ; 1 4, 0 4 ; 1 5, 0 5 ; 1 6, 0 6 ; 1 7, 0 7 ; 1 8, 0 8 ; 1 9, 0 9 ;
2 0, 0 0 ; 2 1, 0 2 ; 2 2, 0 4 ; 2 3, 0 6 ; 2 4, 0 8 ; 2 5, 1 0 ; 2 6, 1 2 ; 2 7, 1 4 ; 2 8, 1 6 ; 2 9, 1 8 ;
3 0, 0 0 ; 3 1, 0 3 ; 3 2, 0 6 ; 3 3, 0 9 ; 3 4, 1 2 ; 3 5, 1 5 ; 3 6, 1 8 ; 3 7, 2 1 ; 3 8, 2 4 ; 3 9, 2 7 ;
4 0, 0 0 ; 4 1, 0 4 ; 4 2, 0 8 ; 4 3, 1 2 ; 4 4, 1 6 ; 4 5, 2 0 ; 4 6, 2 4 ; 4 7, 2 8 ; 4 8, 3 2 ; 4 9, 3 6 ;
5 0, 0 0 ; 5 1, 0 5 ; 5 2, 1 0 ; 5 3, 1 5 ; 5 4, 2 0 ; 5 5, 2 5 ; 5 6, 3 0 ; 5 7, 3 5 ; 5 8, 4 0 ; 5 9, 4 5 ;
6 0, 0 0 ; 6 1, 0 6 ; 6 2, 1 2 ; 6 3, 1 8 ; 6 4, 2 4 ; 6 5, 3 0 ; 6 6, 3 6 ; 6 7, 4 2 ; 6 8, 4 8 ; 6 9, 5 4 ;
7 0, 0 0 ; 7 1, 0 7 ; 7 2, 1 4 ; 7 3, 2 1 ; 7 4, 2 8 ; 7 5, 3 5 ; 7 6, 4 2 ; 7 7, 4 9 ; 7 8, 5 6 ; 7 9, 6 3 ;
8 0, 0 0 ; 8 1, 0 8 ; 8 2, 1 6 ; 8 3, 2 4 ; 8 4, 3 2 ; 8 5, 4 0 ; 8 6, 4 8 ; 8 7, 5 6 ; 8 8, 6 4 ; 8 9, 7 2 ;
9 0, 0 0 ; 9 1, 0 9 ; 9 2, 1 9 ; 9 3, 2 7 ; 9 4, 3 6 ; 9 5, 4 5 ; 9 6, 5 4 ; 9 7, 6 3 ; 9 8, 7 2 ; 9 9, 8 1 ;
END ;
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88 图 4-46 LPM_ROM构成的乘法器仿真波形
图 4-45 LPM_ROM参数设
置窗口
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89
(2) 用初始化存储器编辑窗口编辑 mif文件
图 4-47 在 Initialize Memory窗口中编辑乘法表地址 /数据
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90
4.4 波形输入设计方法
图 4-48 待设计电路的预设输入输出波形
图 4-49 打开 wdf波形文件编辑器
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91
图 4-50 输入待设计电路的信号名
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92
图 4-51 输入信号名及其端口属性
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93
图 4-52 输出时序信号设置
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94
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95
开始！
另建自己
的工作目录
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96
使用 MAX+PLUSII中的文本编辑器
? 使用文本编辑器，编辑 VHDL程序
– Max+Plus II 提供文本编辑器，使用方法如下
鼠标点击 FILE
和,New”
选择文本
编辑项
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97
打开文本编辑器，输入 VHDL程序，并存盘 注意，存盘的文
件名必须与程序
的实体名一致
取名并存盘
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98
文件语法检查、将其变成元件入库，并设其为工程文件
注意，此工程路径已经
指向本项设计文件！
即已指定 cnt4.vhd为
工程文件，即顶层文件
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99
用鼠标选择
一个版本
编译前，选择 VHDL 的 IEEE标准版本
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100
语法错误定位
缺分号
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101
改错后准备编译
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102
选定器件，并编译
选器件系列：
FLEX10K
消去勾
选
EPF10K10LC84-4
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103
仿真
选波形
编辑器
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104
编辑波形文件
按此键，确
定观察信号
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105
设定仿真波形参数
设定时
钟周期 设定仿真测试
周期
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106
加入时钟信号
鼠标单击这里
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107
波形文件存盘，启动波形仿真器
启动波形
仿真器
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108
按,START”启动仿真
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109
显示仿真结果，启动时序分析器
延时 9.6ns
启动时序
分析器
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110
测试最高时钟频率 点击这里
最高频率
125MHz
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111
引脚锁定
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112
选定电路结构图 3
计数器的时
钟信号由此
键输入
计数器的
计数值由
此数码管
显示
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113
10K10
由结
构图 3
查表
确定
对应
的芯
片引
脚
时钟输入
第 5脚，对
应 PIO0
PIO16-19
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114
查表,EPF10K10器件对应,
时钟 clk,PIO0 -> IO0 对应引脚 -> 5
计数输出 q3..q0, PIO19..PIO16 -> IO19..IO16
对应引脚 -> 30,29,28,27
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115
锁定引脚
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116
编译和下载
ITS’ OK!
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117
计数器的时
钟信号由此
键输入
计数器的
计数值由
此数码管
显示
选模式 3
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118
按键一次
计数加 1
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119
换一种方式输入时钟信号,
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120
换
接
自
动
时
钟
信
号
CLOK0
第 2脚
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121
更换 CLK引脚上的外接信号
=
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122
计数器的时
钟信号由
CLOCK0
输入,4Hz
计数值显示
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123
3,用纯文本与原理图混合方式设计译码显示计数器
PLEASE STOP！
I MAKE IT!
I CAN DO IT WELL
MYSELF！
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124
1,以 4位加法器为例，介绍另一种引脚锁定方法
九、引脚锁定和优化控制方法介绍
2,以 8位加法计数器为例，介绍优化控制方法
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125
1,以 4位加法器为例,
介绍另一种引脚锁定方法
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126
4位加法器, ADD4.VHD
LIBRARY IEEE;
USE IEEE.STD_LOGIC_1164.ALL;
USE IEEE.STD_LOGIC_UNSIGNED.ALL;
ENTITY ADD4 IS
PORT (
CIN, IN STD_LOGIC;
A, IN STD_LOGIC_VECTOR(3 DOWNTO 0);
B, IN STD_LOGIC_VECTOR(3 DOWNTO 0);
S, OUT STD_LOGIC_VECTOR(3 DOWNTO 0);
COUT, OUT STD_LOGIC
);
END ADD4;
ARCHITECTURE behav OF ADD4 IS
SIGNAL SINT, STD_LOGIC_VECTOR(4 DOWNTO 0);
SIGNAL AA,BB, STD_LOGIC_VECTOR(4 DOWNTO 0);
BEGIN
AA<='0'&A;
BB<='0'&B;
SINT <= AA + BB + CIN;
S <= SINT(3 DOWNTO 0);
COUT <= SINT(4);
END behav;
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127
由此键输入被
加数 B的 4位数
由此键输入
加数 A的 4位数
由此键输入进
位位 CIN
此数码管
显示加和 此数码管显示 溢出进位
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128
查表,EPF10K10器件对应,
加数 A3..A0, PIO3..PIO0 -> IO3..IO0 对应引脚 -> 8,7,6,5
被加数 B3..B0, PIO7..PIO4 -> IO7..IO4 对应引脚 -> 16,11,10,9
加和 S3..S0, PIO47..PIO44 -> IO47..IO44 对应引脚 -> 79,78,73,72
低位进位 CIN, PIO8 -> IO8 对应引脚 -> 17
高位溢出位 COUT, PIO32 -> IO32 对应引脚 -> 54
查表
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129
选定器件 10K10
后，先编译一次 以 4位加法器为例
选 FloorPlan Editor
选 Device View
选 Layout
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130
再选 Current… 项 加法器引脚名
用鼠标点住后，将信
号名拖到相应的引脚上
已经将引脚
锁定在希望的芯
片引脚上了
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131
编译后向器件下载
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132
输入加数 6 输入被加数 4
选模式 4
和,4+6=A
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133
低位进位
输入‘ 1’,
和增加 1,B
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134
低 9+7+进 =
^H11,
有进位
和 =1 进位
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135
2,以 8位加法计数器为例,
介绍优化控制方法
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136
8位加法计数器,CNT8.VHD
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137
按前面设计 4位计数器的步骤,
1、建立本项设计目录
2、输入 8位计数器程序,CTN8.VHD
3、选器件 EPF10K10LC84-4
（注意，先不要锁定引脚）
4、进行编译前准备 …..,
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138
编译前准备 …..,
选 Glibal Pro..,
作此窗口所示的设置
按,OK”后进行编译
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139
编译后选时序分析器 …..,
按 START..,
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140
时钟速度可达 80.64MHz
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141
选 FloorPlan Editor 本项设计共用了 10个逻辑宏单元 LE
适配器按最优化方式设置的引脚位置
鼠标双击后可获得此
芯片引脚配置图
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142
锁定引脚后重新编译测速 …..,
选定电路模式为 NO.3后查表,EPF10K10器件对应,
时钟 CLK,PIO0 -> IO0 对应引脚 -> 5
计数输出 Q7..Q0, PIO23..PIO16 -> IO23..IO16
对应引脚 -> 38,37,36,35,30,29,28,27
查表
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143
锁定引脚
编译后测速 测速为 79.36MHz
锁定引脚后时钟
速度有所下降！
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144
锁定引脚后仍然
使用了 10个 LE！
与没有人为锁定
引脚时所用 LE的
配置分布相比,
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145
增加进位链设置后，看有何结果 …..,
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146
点击此按钮
点这两项进位选择
项选为,Auto”
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147
编译后测 clk速
度得,125MHz
芯片内部此项设计占
用得 LE分布图表明,
1、共耗用了 16个 LE；
2,8个计数单元使用
了高速进位链。
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148
改变综合风格（ FAST）设置后，看有何结果 …..,
将原设置改变成 ….,
综合风格选为 FAST,SPEED选为 10
合肥学院 电子信息与电气工程 谭敏
2004.9
149
编译后，芯片中
使用的 LE的分布
情况：共用了 16
个 LE
与放大看，可以
发现在 LAB中使
用了快速进位链
合肥学院 电子信息与电气工程 谭敏
2004.9
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与测得时钟频率达,
125MHz ！
