计算机组成原理实验（四）
第七章 PLD部件实验
7.1 总线传输实验
7.2 运算器部件实验
7.3 存储部件实验
7.1 总线传输实验
1,实验器材
FD-CES实验仪一台,PLD实验板一块。
2,实验要求
把两个数据分别写入 74373和 74374中,
再使用 RAM作中间单元来交换这两个数据。
3,实验框图
见图 1。
图 1 总线传输实验框图
4,实验原理
本实验中,M,BUF位于实验仪内,M为
6116RAM,IAB10~IAB0为它的地址线 (IAB10
应等于 0),RC为有效“读信”号,WC为有效“写入”
信号,BUF为 74245，在按下实验仪的控制台的
STEP键后,LED数码管的小数点亮，这时 RF=0,
允许 74245,DIR控制 74245导通方向,0为 A->B
(读出 RAM),1为 B->A(写入 RAM)。 IDB7~IDB0
为实验仪的内部总线，可接 Ll5~L8来显示 IDB的数
据。
74244为 8位三态门,OE=0时，把 K7~K0的数
据输入到 IDB上。
74377为 8位 D触发器,CK为上跳有效时钟,EN
为允许输入 (恒接为 0)，它的输出接 L8~Ll5。
74373为 8位带三态透明锁存器,GT为接数门控
端,OE为输出控制,OE=0时锁存器输出至 IDB。
74374为 8位 D触发器,CK为电平上跳有效接数
时钟,OE为输出控制,OE=0时 74374输出至 IDB。
5.实验设计
在使用 PLD实验板完成本实验时，需注意以下几
个问题,
(1),读入 ispLSI2096部件实验引脚定义表。
(2),需定义 U244A0~A7,U374Q0~Q7,
U377Q0~Q7,U373Q0~Q7和它们的控制信号
U244OE,U374CK,U374OE,U373OE,
U377CK,U377EN为内部 NODE。
(3),74377,74374等 D触发器，需定义它
们的 NODE为 REG类型 (ISTYPE‘REG')。
(4),对 D触发器，需定义 D端输人和时钟输
入的表达式，例对 74374可如下定义,
[U374Q0...U374Q7]=[IDB0...IDB7];
[U374Q0...U374Q7].CLK=U374CK;
(5),对于透明锁存器，需定义它为组合
电路，例对一位锁存器，设输入为 D，输出
为 Q，门控端为 G，可如下定义,
Q = G & D # ! G & Q ;
即 G=1时,Q=D; G=0时,Q保持不变。
(6),对于 PLD芯片 (例 ispLSI2096)，它仅允许在
引脚 PIN上有三态门，而内部 NODE不能有三态门。
为此，对本实验的 74244,74373,74374的三组
8位三态门可连成一组，接于 PIN,IDB0~IDB7上,
它们的三态门的允许端由 U244OE,U373OE,
U374OE控制，其中有一个为 0即允许 IDB的三态门,
使用一个多路开关来选择 7424,74373,74374之
一，具体由 U244OE,U373OE,U374OE决定哪一
个可输出至 IDB。可如下定义,
[IDB0...IDB7]=(U244OE==0)&[U244A0...U244A7]
#(U373OE==0)&[U373Q0...U373Q7]
#(U374OE==0)&[U374Q0...U374Q7]
[IDB0...IDB7].OE=!(U244OE&U373OE&U374OE);
(7),由于本实验开关有限，可把 M(6116)
的地址线 (IDB10~IDB0)全部接 "0"。
(8),应将副板上的,SW/USER”开关置于
,USER, 端，以使显示灯 L0~L23显示本实
验的信息。
练习,
1、三 -八译码实验
2、四位加法器实验
3、四位比较器实验
4,四 -十六译码实验
6,实验步骤
(1).把 PLD实验板接至 FD-CES实验仪上。
注意 "上右 "插座不要连。
(2).使用 Synario输入逻辑设计，编译生成
熔丝图文件，下载到 ispLSI2096。
(3).按下 FD-CES实验仪控制台的 STEP键,
使数码管的小数点全亮。
(4).实验操作,
a.使 K8~K16处于非有效状态。
b.置 K0~K7为 10010110，使 74244导通
至 IDB，并使 74373接数。
c.置 KO~K7为 11110000，使 74244导通,
并使 74374接数。
d.关闭 74244。
e.使 74373输出至 IDB，并写入 M(6116)中。
f.使 74374输出至 IDB，并使 74373接数。
g.读出 M至 IDB，并使 74374接数 。
h.使 74373输出至 IDB，并使 74377接数,
L0~L7为 11110000使 74374输出至 IDB，并使
74377接数,L0~L7为 10010110。
7.2 运算器部件实验
1.实验器材
FD-CES实验仪一台,PLD实验板一块。
2.实验要求
设计一个简单的运算器模块，它包括寄
存器、运算器 ALU、数据输入 (开关 )和数据
输出 (LED)通道。
3.实验框图 见图 2所示。
图 2 运算器部件实验框图
4,实验原理
本实验中,IDB为数据总线,IDB7~IDB0接至
L7~L0显示总线信息。
74244为 8位三态门,OE=0时，把 K0~K7的数
据输入到 IDB上。
BUF为 74244，它接通至 ALU的输出 F端。
74377为 8位 D触发器,CK为上跳有效时钟,EN
为允许输入 (恒接为 0)。 74377的输出至 ALU的 A端。
74373为 8位透明锁存器,GT为接数门控端,OE
为输出允许端 (恒接为 0),74373的输出至 ALU的 B端。
ALU为 8位逻辑运算部件，它的输出为 F0~F8,
(其中 F8为进位输出 )。它可有如下 8种功能，具体
由开关 K13,K14,K16选择,
F=A+B 允许有进位输入 (K9)和进位输出 (L9)。
F=A+l 允许有进位输入 (K9)和进位输出 (L9)。
F=A∧ B,
F=A∨ B,
F=B,
F=A,
F=全 1,
F=全零。
5,实验设计
在使用 PLD实验板完成本实验时，需注意以下几
个问题,
(1).读入记 ispLSI2096部件实验引脚定义表。
(2).需定义 U244AO~A7,F0~F8, U377Q0~Q7、
U373Q0~Q7和它们的控制信号 U244OE,FOE,
U373CK,U373OE,U377CK,U377EN为内部
NODE,U377为 REG类型,U373为透明锁存器 (同总
线部件实验 )。
(3).IDB0~IDB7为双向引脚，它有两个三态输入,
U244和 ALU输出 F，可同总线部件实验方法加以定
义。
(4).ALU设计时，可使用 ABEL-HDL的加法 (+),但要
注意，如直接把两个 8位数相加，例 F=A+B(A,B均
为 8位集合 )，它采用全并行加法，可能会使逻辑表达
式过于复杂，无法适配至 2096中，可分成两个四位
并行加法，其间为串行进位，可大大简化逻辑表达式。
下面以 4位加法和逻辑与功能为例，说明设计方法。
A0~A3,B0~B3为两个 4位输入,CN为进位输入,
X为功能选择,X=0，加法 ;X=1，逻辑与,F0~F3为
输出,F4为进位输出，可如下设计 ABEL-HDL表达
式,
[F4..F0]=(X==0)&([0,A3..A0]+[0,B3..B0]+[0,0,0,0,CN])
#(X==1)&([CN,A3..A0]+[CN,B3..B0]);
6,实验步骤
(1).使用 Synario输入逻辑设计，编译生成
熔丝图文件。
(2).把 PLD实验板右下方 50芯插座与实验仪
相连。
(3).按下实验仪控制台的 STEP键，使数码
管的小数点全亮。
(4).实验操作,
a.置 K0~K7为 10010110，使 74244导通，并使
74377接数。
b.置 K0~K7为 11111001，使 74244导通至 IDB,
并使 74373接数。
c.分别置 ALU为 8种功能，并使 ALU输出至 IDB,
检查结果是否正确 (包括加法时的进位输人和输出 )。
7.3 存储部件实验
FD-CES实验台寄存器堆功能模块 见 6.3。
第七章 PLD部件实验
7.1 总线传输实验
7.2 运算器部件实验
7.3 存储部件实验
7.1 总线传输实验
1,实验器材
FD-CES实验仪一台,PLD实验板一块。
2,实验要求
把两个数据分别写入 74373和 74374中,
再使用 RAM作中间单元来交换这两个数据。
3,实验框图
见图 1。
图 1 总线传输实验框图
4,实验原理
本实验中,M,BUF位于实验仪内,M为
6116RAM,IAB10~IAB0为它的地址线 (IAB10
应等于 0),RC为有效“读信”号,WC为有效“写入”
信号,BUF为 74245，在按下实验仪的控制台的
STEP键后,LED数码管的小数点亮，这时 RF=0,
允许 74245,DIR控制 74245导通方向,0为 A->B
(读出 RAM),1为 B->A(写入 RAM)。 IDB7~IDB0
为实验仪的内部总线，可接 Ll5~L8来显示 IDB的数
据。
74244为 8位三态门,OE=0时，把 K7~K0的数
据输入到 IDB上。
74377为 8位 D触发器,CK为上跳有效时钟,EN
为允许输入 (恒接为 0)，它的输出接 L8~Ll5。
74373为 8位带三态透明锁存器,GT为接数门控
端,OE为输出控制,OE=0时锁存器输出至 IDB。
74374为 8位 D触发器,CK为电平上跳有效接数
时钟,OE为输出控制,OE=0时 74374输出至 IDB。
5.实验设计
在使用 PLD实验板完成本实验时，需注意以下几
个问题,
(1),读入 ispLSI2096部件实验引脚定义表。
(2),需定义 U244A0~A7,U374Q0~Q7,
U377Q0~Q7,U373Q0~Q7和它们的控制信号
U244OE,U374CK,U374OE,U373OE,
U377CK,U377EN为内部 NODE。
(3),74377,74374等 D触发器，需定义它
们的 NODE为 REG类型 (ISTYPE‘REG')。
(4),对 D触发器，需定义 D端输人和时钟输
入的表达式，例对 74374可如下定义,
[U374Q0...U374Q7]=[IDB0...IDB7];
[U374Q0...U374Q7].CLK=U374CK;
(5),对于透明锁存器，需定义它为组合
电路，例对一位锁存器，设输入为 D，输出
为 Q，门控端为 G，可如下定义,
Q = G & D # ! G & Q ;
即 G=1时,Q=D; G=0时,Q保持不变。
(6),对于 PLD芯片 (例 ispLSI2096)，它仅允许在
引脚 PIN上有三态门，而内部 NODE不能有三态门。
为此，对本实验的 74244,74373,74374的三组
8位三态门可连成一组，接于 PIN,IDB0~IDB7上,
它们的三态门的允许端由 U244OE,U373OE,
U374OE控制，其中有一个为 0即允许 IDB的三态门,
使用一个多路开关来选择 7424,74373,74374之
一，具体由 U244OE,U373OE,U374OE决定哪一
个可输出至 IDB。可如下定义,
[IDB0...IDB7]=(U244OE==0)&[U244A0...U244A7]
#(U373OE==0)&[U373Q0...U373Q7]
#(U374OE==0)&[U374Q0...U374Q7]
[IDB0...IDB7].OE=!(U244OE&U373OE&U374OE);
(7),由于本实验开关有限，可把 M(6116)
的地址线 (IDB10~IDB0)全部接 "0"。
(8),应将副板上的,SW/USER”开关置于
,USER, 端，以使显示灯 L0~L23显示本实
验的信息。
练习,
1、三 -八译码实验
2、四位加法器实验
3、四位比较器实验
4,四 -十六译码实验
6,实验步骤
(1).把 PLD实验板接至 FD-CES实验仪上。
注意 "上右 "插座不要连。
(2).使用 Synario输入逻辑设计，编译生成
熔丝图文件，下载到 ispLSI2096。
(3).按下 FD-CES实验仪控制台的 STEP键,
使数码管的小数点全亮。
(4).实验操作,
a.使 K8~K16处于非有效状态。
b.置 K0~K7为 10010110，使 74244导通
至 IDB，并使 74373接数。
c.置 KO~K7为 11110000，使 74244导通,
并使 74374接数。
d.关闭 74244。
e.使 74373输出至 IDB，并写入 M(6116)中。
f.使 74374输出至 IDB，并使 74373接数。
g.读出 M至 IDB，并使 74374接数 。
h.使 74373输出至 IDB，并使 74377接数,
L0~L7为 11110000使 74374输出至 IDB，并使
74377接数,L0~L7为 10010110。
7.2 运算器部件实验
1.实验器材
FD-CES实验仪一台,PLD实验板一块。
2.实验要求
设计一个简单的运算器模块，它包括寄
存器、运算器 ALU、数据输入 (开关 )和数据
输出 (LED)通道。
3.实验框图 见图 2所示。
图 2 运算器部件实验框图
4,实验原理
本实验中,IDB为数据总线,IDB7~IDB0接至
L7~L0显示总线信息。
74244为 8位三态门,OE=0时，把 K0~K7的数
据输入到 IDB上。
BUF为 74244，它接通至 ALU的输出 F端。
74377为 8位 D触发器,CK为上跳有效时钟,EN
为允许输入 (恒接为 0)。 74377的输出至 ALU的 A端。
74373为 8位透明锁存器,GT为接数门控端,OE
为输出允许端 (恒接为 0),74373的输出至 ALU的 B端。
ALU为 8位逻辑运算部件，它的输出为 F0~F8,
(其中 F8为进位输出 )。它可有如下 8种功能，具体
由开关 K13,K14,K16选择,
F=A+B 允许有进位输入 (K9)和进位输出 (L9)。
F=A+l 允许有进位输入 (K9)和进位输出 (L9)。
F=A∧ B,
F=A∨ B,
F=B,
F=A,
F=全 1,
F=全零。
5,实验设计
在使用 PLD实验板完成本实验时，需注意以下几
个问题,
(1).读入记 ispLSI2096部件实验引脚定义表。
(2).需定义 U244AO~A7,F0~F8, U377Q0~Q7、
U373Q0~Q7和它们的控制信号 U244OE,FOE,
U373CK,U373OE,U377CK,U377EN为内部
NODE,U377为 REG类型,U373为透明锁存器 (同总
线部件实验 )。
(3).IDB0~IDB7为双向引脚，它有两个三态输入,
U244和 ALU输出 F，可同总线部件实验方法加以定
义。
(4).ALU设计时，可使用 ABEL-HDL的加法 (+),但要
注意，如直接把两个 8位数相加，例 F=A+B(A,B均
为 8位集合 )，它采用全并行加法，可能会使逻辑表达
式过于复杂，无法适配至 2096中，可分成两个四位
并行加法，其间为串行进位，可大大简化逻辑表达式。
下面以 4位加法和逻辑与功能为例，说明设计方法。
A0~A3,B0~B3为两个 4位输入,CN为进位输入,
X为功能选择,X=0，加法 ;X=1，逻辑与,F0~F3为
输出,F4为进位输出，可如下设计 ABEL-HDL表达
式,
[F4..F0]=(X==0)&([0,A3..A0]+[0,B3..B0]+[0,0,0,0,CN])
#(X==1)&([CN,A3..A0]+[CN,B3..B0]);
6,实验步骤
(1).使用 Synario输入逻辑设计，编译生成
熔丝图文件。
(2).把 PLD实验板右下方 50芯插座与实验仪
相连。
(3).按下实验仪控制台的 STEP键，使数码
管的小数点全亮。
(4).实验操作,
a.置 K0~K7为 10010110，使 74244导通，并使
74377接数。
b.置 K0~K7为 11111001，使 74244导通至 IDB,
并使 74373接数。
c.分别置 ALU为 8种功能，并使 ALU输出至 IDB,
检查结果是否正确 (包括加法时的进位输人和输出 )。
7.3 存储部件实验
FD-CES实验台寄存器堆功能模块 见 6.3。
