第五章 存储器原理与接口
存储器分类
存储器结构
8086CPU最小模式下总线产生
存储器接口
5.1 存储器分类一,有关存储器几种分类
按构成存储器的器件和存储介质分类半导体存储器磁盘和磁带等磁表面存储器光电存储器
按存取方式分类随机存储器 RAM (Random Access Memory)
只读存储器 ROM（ Read-Only Memory）
串行访问存储器 (Serial Access Storage)
按在计算机中的作用分类主存储器 (内存 )
辅助存储器 (外存 )
高速缓冲存储器二、半导体存储器的分类
1、随机存取存储器 RAM
2、只读存储器 ROM
二、半导体存储器的分类
1、随机存取存储器 RAM
a,静态 RAM （ ECL,TTL,MOS）
b,动态 RAM
2、只读存储器 ROM
a,掩膜式 ROM
b,可编程的 PROM
c,可用紫外线擦除、可编程的 EPROM
d,可用电擦除、可编程的 E2PROM等
D
S
V cc
位线输出位线浮栅管行线绝缘层浮动栅雪崩注入式
MOS管可用紫外线擦除、可编程的 EPROM
编程
使栅极带电
擦除
EPROM芯片上方有一个石英玻璃窗口
当一定光强的紫外线透过窗口照射时，所有存储电路中浮栅上的电荷会形成光电流泄放掉，使浮栅恢复初态。
一般照射 20～ 30分钟后，读出各单元的内容均为 FFH，说明 EPROM中内容已被擦除。
RAM 静态 RAM（ SRAM）动态 RAM（ DRAM）
ROM
掩膜型 ROM
可编程 ROM（ PROM）
可擦除可编程 ROM（ EPROM）
电可擦除可编程 ROM（ E2PROM)
三,多层存储结构概念
1,核心是解决容量,速度,价格间的矛盾,建立起多层存储结构 。
一个金字塔结构的多层存储体系 充分体现出容量和速度关系
2,多层存储结构寄存器
Cache(高速缓存 )
内存磁盘磁道,光盘
Cache— 主存层次,
解决 CPU与主存的速度上的差距 ；
主存 — 辅存层次,
解决存储的大容量要求和低成本之间的矛盾 。
5.2,主存储器结构一,主存储器的主要技术指标
存储容量
存取速度
可靠性
功耗
1、容量 存储容量存储器可以容纳的二进制信息量称为存储容量（寻址空间，由 CPU的地址线决定）
实际存储容量：在计算机系统中具体配置了多少内存。
2、存取速度存取时间 是指从启动一次存储器操作到完成该操作所经历的时间,又称为 读写周期。
SDRAM,12ns 10ns 8ns
RDRAM,1ns 0.625ns
3、可靠性可靠性是用平均故障间隔时间来衡量
（ MTBF,Mean Time Between Failures）
4、功耗功耗通常是指每个存储元消耗功率的大小二、主存储器的基本组成
MOS型器件构成的 RAM，分为静态和动态 RAM两种，静态 RAM通常有 6管构成的触发器作为基本存储电路静态存储单元，动态 RAM通常用单管组成基本存储电路。
1,静态存储单元
（ 2）动态存储单元
（ 3）、结构
地址译码
输入输出控制
存储体地址线控制线数据线存储体译码器输入输出控制单译码结构地址译码器,接收来自 CPU的 n位地址，经译码后产生 2n个地址选择信号，实现对片内存储单元的选址。
控制逻辑电路,接收片选信号 CS及来自 CPU的读
/写控制信号，形成芯片内部控制信号，控制数据的读出和写入。
存储体,是存储芯片的主体，由基本存储元按照一定的排列规律构成。
译码器译码器矩阵译码电路行线列线地址线地址线一,8086CPU的管脚及功能
8086是 16位 CPU。它采用高性能的 N—
沟道，耗尽型负载的硅栅工艺 (HMOS)制造。由于受当时制造工艺的限制，部分管脚采用了分时复用的方式，构成了 40条管脚的双列直插式封装
5.3,8086CPU总线产生二,8086的两种工作方式最小模式,系统中只有 8086一个处理器，所有的控制信号都是由 8086CPU产生。
最大模式,系统中可包含一个以上的处理器，比如包含协处理器 8087。在系统规模比较大的情况下，系统控制信号不是由 8086直接产生，而是通过与 8086配套的总线控制器等形成。
三、最小模式下 8086CPU总线产生
（一）、地址线、数据线产生相关信号线及芯片
1,AD15～ AD0 (Address Data Bus)
地址 /数据复用信号,双向,三态 。 在 T1状态
（ 地址周期 ） AD15～ AD0上为地址信号的低
16位 A15～ A0；在 T2 ～ T4状态 （ 数据周期 ）
AD15～ AD0 上是数据信号 D15～ D0。
机器周期：时钟周期总线周期：对内存或对 I/O接口的一次操作的时间指令周期：指令执行的时间
2,A19/S6～ A16/S3 (Address/Status)：
地址 /状态复用信号,输出 。 在总周期的 T1状态 A19/S6～ A16/S3上是地址的高 4位 。 在 T2～ T4
状态,A19/S6～ A16/S3上输出状态信息 。
BHE
S4 S3 当前正在使用的段寄存器
0 0 ES
0 1 SS
1 0 CS或未使用任何段寄存器
1 1 DS
3、三态缓冲的 8位数据锁存器 74LS373 (8282)
A,CP正脉冲,D?Q
B,CP为零，保持
C,/OE=0,O0输出；否则高阻
4,ALE(Address Latch Enable)
地址锁存使能信号，输出，高电平有效。用来作为地址锁存器的锁存控制信号。
工作过程
1,AD0－ AD15,A16/S1－ A19/S4出现地址信息；
2,ALE 发正脉冲，地址信息进 74LS373；
3,AD0－ AD15转换为数据线,A16/S1
－ A19/S4输出状态
1
1
2
3
3
（二）、数据线驱动相关信号线及芯片
1、双向数据总线收发器（ 8286,74LS245）
两个功能：
a、双向选择
b、通道控制
A,/OE控制通道
/OE＝ 0，三态门导通；
/OE＝ 1，三态门断开；
B,T控制方向
T＝ 0,B?A
T＝ 1,A?B
2,/DEN (Data Enable)
数据使能信号,输出,三态,低电平有效 。 用于数据总线驱动器的控制信号 。
3,DT/R (Data Transmit/Receive)：
数据驱动器数据流向控制信号,输出,三态 。 在
8086系统中,通常采用 8286或 8287作为数据总线的驱动器,用 DT/R#信号来控制数据驱动器的数据传送方向 。 当 DT/R#＝ 1时,进行数据发送； DT/R#＝ 0时,
进行数据接收 。
工作过程
1、如果 CPU输出数据,DT/R＝ 1，三态门方向为 A?B,如果 CPU输入数据 ;
DT/R＝ 0,三态门方向取 B?A；
2,/DEN有效,74LS245工作；
3,CPU输入 /输出数据完成,/DEN无效，
74LS245停止工作，通道断开。
1
2 3
5,4 8086系统的存储器接口一、存储器接口应考虑的几个问题
存储器与 CPU之间的时序配合 ;
CPU总线负载能力 ;
8086CPU对存储器的读写方式
存储芯片的选用
连接方式
二,存储器接口举例
（一）、只读存储器 (ROM)扩展电路
1,ROM（ EPROM 27系列）信号分类：
A n-1
|
A 0
数据线
D 7
|
D 0
地址线
V PP
V CC
GND
OE
CS
电源线控制线总线部分：
D0— D7,数据线
A0— An－ 1,地址线 。 n是地址线个数 。
对于 2716,n为 11，
对于 27256,n＝ 15。
电源部分：
VCC,GND,电源和地
VPP,编程电压 。 在 CPU仅对芯片进行读操作时,Vpp一般直接接电源电压 。
控制部分：
/OE 读控制线 。 当其有效时,
数据从 EPROM内的某个单元通过数据线传送到 CPU。
/CS 片选线 。 该信号一般为低电平有效 。 有效时表示本芯片工作 。 在芯片编程时这根线常作编程控制线 。
2,CPU 提供的信号线数据线 D15～ D0
地址线 A19～ A0
存储器或 I/O端口访问信号 M/IO#
读信号 /RD
写信号 /WR
特点
a、控制线可以组合不同功能
b,CPU根据指令发出信号
3,8086CPU对存储器的读方式结论
CPU总是 16位的读；
从偶地址读；
例：设计一 ROM扩展电路，容量为
64K BYTE，地址从 00000H开始。
EPROM芯片取 27256
解：
1、与 8088CPU连接（ 8位）
2、与 8086CPU连接（ 16位）
总结（与 8086CPU）
数据线连接
地址线连接
CS产生
控制线连接
（二）、静态随机读写存储器 (RAM)
扩展电路
1,62系列静态
RAM芯片信号线
A n-1
|
A 0
数据线
D 7
|
D 0
地址线
V PP
V CC
GND
OE
WR
CS
电源线控制线信号线可分为如下几类：
总线部分：
D0— D7,数据线
A0— An－ 1,地址线 。 n是地址线个数 。
对于 6116,n为 11，
对于 62256,n＝ 15。
电源部分：
VCC,GND,电源和地控制部分：
/RD 读控制线 。 当其有效时,数据从
EPROM内的某个单元通过数据线传送到 CPU。
/WR 写控制线 。 当其有效时,CPU把数据通过数据线传送到 RAM中的某个单元 。
/CS 片选线 。 该信号一般为低电平有效 。
有效时表示本芯片工作 。
2、特点
a、读 /写；
b、读十六位操作；
c、写十六 /八位操作
3,8086CPU的一个重要信号线
/BHE高 8位数据允许控制线
例,设计一 RAM扩展电路,容量为 32K字,
地址从 10000H开始 。 芯片采用 62256。
解：
1、所需芯片
2,/CS产生
3、奇、偶芯片译码
4、电路
总结
数据线连接
地址线连接
CS产生
奇、偶 CS产生
控制线连接
三、译码方式
全译码
部分译码
线译码
74LS138译码芯片常用的译码芯片是 74LS138译码器，功能是 3－ >8译码器，有三个,选择输入端,C,B,A和三个,使能输入端,G1、
/G2A,/G2B#以及 8个输出端 /Y7～ /Y0
译码芯片 74LS138
译码电路
G
1
G
2 B
G
2 A
A
C
B
Y
0
Y
7
1
2
3
4
5
6
7
8
Y
0
Y
1
Y
2
Y
3
Y
4
Y
5
Y
6
A
B
C
G
2 B
G
1
G N D
1 6
1 5
1 4
1 3
1 2
1 1
1 0
9
V c c
Y
7
7 4 L S 1 3 8
引 脚 图
G
2 A
工作特点
当 G1,G2a,G2b 有效时，芯片工作。
工作时 YCBA=0AG2B2AG0?2B
AG2B7Y6543210
输 入输 出使 能 选 择
G1 G2A# G2B# C B A Y7# Y6# Y5# Y4# Y3# Y2# Y1# Y0#
1 0 0 0 0 0 1 1 1 1 1 1 1 0
1 0 0 0 0 1 1 1 1 1 1 1 0 1
1 0 0 0 1 0 1 1 1 1 1 0 1 1
1 0 0 0 1 1 1 1 1 1 0 1 1 1
1 0 0 1 0 0 1 1 1 0 1 1 1 1
1 0 0 1 0 1 1 1 0 1 1 1 1 1
1 0 0 1 1 0 1 0 1 1 1 1 1 1
1 0 0 1 1 1 0 1 1 1 1 1 1 1
其 它 X X X 1 1 1 1 1 1 1 1
74LS138功能表
用 74LS138产生 CS
M/IO接 74LS138
高位地址线接 74LS138
/Y0…/Y7 作 /CS
M /I O
A 19
C
B
A
G
G 2B
G 2A
Y 0
Y 1
Y 2
Y 3
Y 4
Y 5
Y 6
Y 7
A 18
A 17
A 16
74LS138
62256RAM
A 14 —A 0 D 7 —D 0
WR OE CS
62256RAM
A 14 —A 0 D 7 —D 0
WR OE CS
M / IO
A 19
A 14
|
A 1
D 15
|
D 8
D 7
|
D 0
RD
WR
0 0 0 0 0 —0 F F F F
1 0 0 0 0 —1 F F F F
2 0 0 0 0 —2 F F F F
3 0 0 0 0 —3 F F F F
4 0 0 0 0 —4 F F F F
5 0 0 0 0 —5 F F F F
6 0 0 0 0 —6 F F F F
7 0 0 0 0 —7 F F F F
C
B
A
G
G 2B
G 2A
Y 0
Y 1
Y 2
Y 3
Y 4
Y 5
Y 6
Y 7
A 18
A 17
A 16
74LS138
+ +
A 0BHE
27256EPROM
A 14 —A 0 D 7 —D 0
OE CS
27256EPROM
A 14 —A 0 D 7 —D 0
OE CS
有关存储器接口的内容一般有 2种
给出地址，设计电路
给出电路，指出地址
存储器分类
存储器结构
8086CPU最小模式下总线产生
存储器接口
5.1 存储器分类一,有关存储器几种分类
按构成存储器的器件和存储介质分类半导体存储器磁盘和磁带等磁表面存储器光电存储器
按存取方式分类随机存储器 RAM (Random Access Memory)
只读存储器 ROM（ Read-Only Memory）
串行访问存储器 (Serial Access Storage)
按在计算机中的作用分类主存储器 (内存 )
辅助存储器 (外存 )
高速缓冲存储器二、半导体存储器的分类
1、随机存取存储器 RAM
2、只读存储器 ROM
二、半导体存储器的分类
1、随机存取存储器 RAM
a,静态 RAM （ ECL,TTL,MOS）
b,动态 RAM
2、只读存储器 ROM
a,掩膜式 ROM
b,可编程的 PROM
c,可用紫外线擦除、可编程的 EPROM
d,可用电擦除、可编程的 E2PROM等
D
S
V cc
位线输出位线浮栅管行线绝缘层浮动栅雪崩注入式
MOS管可用紫外线擦除、可编程的 EPROM
编程
使栅极带电
擦除
EPROM芯片上方有一个石英玻璃窗口
当一定光强的紫外线透过窗口照射时，所有存储电路中浮栅上的电荷会形成光电流泄放掉，使浮栅恢复初态。
一般照射 20～ 30分钟后，读出各单元的内容均为 FFH，说明 EPROM中内容已被擦除。
RAM 静态 RAM（ SRAM）动态 RAM（ DRAM）
ROM
掩膜型 ROM
可编程 ROM（ PROM）
可擦除可编程 ROM（ EPROM）
电可擦除可编程 ROM（ E2PROM)
三,多层存储结构概念
1,核心是解决容量,速度,价格间的矛盾,建立起多层存储结构 。
一个金字塔结构的多层存储体系 充分体现出容量和速度关系
2,多层存储结构寄存器
Cache(高速缓存 )
内存磁盘磁道,光盘
Cache— 主存层次,
解决 CPU与主存的速度上的差距 ；
主存 — 辅存层次,
解决存储的大容量要求和低成本之间的矛盾 。
5.2,主存储器结构一,主存储器的主要技术指标
存储容量
存取速度
可靠性
功耗
1、容量 存储容量存储器可以容纳的二进制信息量称为存储容量（寻址空间，由 CPU的地址线决定）
实际存储容量：在计算机系统中具体配置了多少内存。
2、存取速度存取时间 是指从启动一次存储器操作到完成该操作所经历的时间,又称为 读写周期。
SDRAM,12ns 10ns 8ns
RDRAM,1ns 0.625ns
3、可靠性可靠性是用平均故障间隔时间来衡量
（ MTBF,Mean Time Between Failures）
4、功耗功耗通常是指每个存储元消耗功率的大小二、主存储器的基本组成
MOS型器件构成的 RAM，分为静态和动态 RAM两种，静态 RAM通常有 6管构成的触发器作为基本存储电路静态存储单元，动态 RAM通常用单管组成基本存储电路。
1,静态存储单元
（ 2）动态存储单元
（ 3）、结构
地址译码
输入输出控制
存储体地址线控制线数据线存储体译码器输入输出控制单译码结构地址译码器,接收来自 CPU的 n位地址，经译码后产生 2n个地址选择信号，实现对片内存储单元的选址。
控制逻辑电路,接收片选信号 CS及来自 CPU的读
/写控制信号，形成芯片内部控制信号，控制数据的读出和写入。
存储体,是存储芯片的主体，由基本存储元按照一定的排列规律构成。
译码器译码器矩阵译码电路行线列线地址线地址线一,8086CPU的管脚及功能
8086是 16位 CPU。它采用高性能的 N—
沟道，耗尽型负载的硅栅工艺 (HMOS)制造。由于受当时制造工艺的限制，部分管脚采用了分时复用的方式，构成了 40条管脚的双列直插式封装
5.3,8086CPU总线产生二,8086的两种工作方式最小模式,系统中只有 8086一个处理器，所有的控制信号都是由 8086CPU产生。
最大模式,系统中可包含一个以上的处理器，比如包含协处理器 8087。在系统规模比较大的情况下，系统控制信号不是由 8086直接产生，而是通过与 8086配套的总线控制器等形成。
三、最小模式下 8086CPU总线产生
（一）、地址线、数据线产生相关信号线及芯片
1,AD15～ AD0 (Address Data Bus)
地址 /数据复用信号,双向,三态 。 在 T1状态
（ 地址周期 ） AD15～ AD0上为地址信号的低
16位 A15～ A0；在 T2 ～ T4状态 （ 数据周期 ）
AD15～ AD0 上是数据信号 D15～ D0。
机器周期：时钟周期总线周期：对内存或对 I/O接口的一次操作的时间指令周期：指令执行的时间
2,A19/S6～ A16/S3 (Address/Status)：
地址 /状态复用信号,输出 。 在总周期的 T1状态 A19/S6～ A16/S3上是地址的高 4位 。 在 T2～ T4
状态,A19/S6～ A16/S3上输出状态信息 。
BHE
S4 S3 当前正在使用的段寄存器
0 0 ES
0 1 SS
1 0 CS或未使用任何段寄存器
1 1 DS
3、三态缓冲的 8位数据锁存器 74LS373 (8282)
A,CP正脉冲,D?Q
B,CP为零，保持
C,/OE=0,O0输出；否则高阻
4,ALE(Address Latch Enable)
地址锁存使能信号，输出，高电平有效。用来作为地址锁存器的锁存控制信号。
工作过程
1,AD0－ AD15,A16/S1－ A19/S4出现地址信息；
2,ALE 发正脉冲，地址信息进 74LS373；
3,AD0－ AD15转换为数据线,A16/S1
－ A19/S4输出状态
1
1
2
3
3
（二）、数据线驱动相关信号线及芯片
1、双向数据总线收发器（ 8286,74LS245）
两个功能：
a、双向选择
b、通道控制
A,/OE控制通道
/OE＝ 0，三态门导通；
/OE＝ 1，三态门断开；
B,T控制方向
T＝ 0,B?A
T＝ 1,A?B
2,/DEN (Data Enable)
数据使能信号,输出,三态,低电平有效 。 用于数据总线驱动器的控制信号 。
3,DT/R (Data Transmit/Receive)：
数据驱动器数据流向控制信号,输出,三态 。 在
8086系统中,通常采用 8286或 8287作为数据总线的驱动器,用 DT/R#信号来控制数据驱动器的数据传送方向 。 当 DT/R#＝ 1时,进行数据发送； DT/R#＝ 0时,
进行数据接收 。
工作过程
1、如果 CPU输出数据,DT/R＝ 1，三态门方向为 A?B,如果 CPU输入数据 ;
DT/R＝ 0,三态门方向取 B?A；
2,/DEN有效,74LS245工作；
3,CPU输入 /输出数据完成,/DEN无效，
74LS245停止工作，通道断开。
1
2 3
5,4 8086系统的存储器接口一、存储器接口应考虑的几个问题
存储器与 CPU之间的时序配合 ;
CPU总线负载能力 ;
8086CPU对存储器的读写方式
存储芯片的选用
连接方式
二,存储器接口举例
（一）、只读存储器 (ROM)扩展电路
1,ROM（ EPROM 27系列）信号分类：
A n-1
|
A 0
数据线
D 7
|
D 0
地址线
V PP
V CC
GND
OE
CS
电源线控制线总线部分：
D0— D7,数据线
A0— An－ 1,地址线 。 n是地址线个数 。
对于 2716,n为 11，
对于 27256,n＝ 15。
电源部分：
VCC,GND,电源和地
VPP,编程电压 。 在 CPU仅对芯片进行读操作时,Vpp一般直接接电源电压 。
控制部分：
/OE 读控制线 。 当其有效时,
数据从 EPROM内的某个单元通过数据线传送到 CPU。
/CS 片选线 。 该信号一般为低电平有效 。 有效时表示本芯片工作 。 在芯片编程时这根线常作编程控制线 。
2,CPU 提供的信号线数据线 D15～ D0
地址线 A19～ A0
存储器或 I/O端口访问信号 M/IO#
读信号 /RD
写信号 /WR
特点
a、控制线可以组合不同功能
b,CPU根据指令发出信号
3,8086CPU对存储器的读方式结论
CPU总是 16位的读；
从偶地址读；
例：设计一 ROM扩展电路，容量为
64K BYTE，地址从 00000H开始。
EPROM芯片取 27256
解：
1、与 8088CPU连接（ 8位）
2、与 8086CPU连接（ 16位）
总结（与 8086CPU）
数据线连接
地址线连接
CS产生
控制线连接
（二）、静态随机读写存储器 (RAM)
扩展电路
1,62系列静态
RAM芯片信号线
A n-1
|
A 0
数据线
D 7
|
D 0
地址线
V PP
V CC
GND
OE
WR
CS
电源线控制线信号线可分为如下几类：
总线部分：
D0— D7,数据线
A0— An－ 1,地址线 。 n是地址线个数 。
对于 6116,n为 11，
对于 62256,n＝ 15。
电源部分：
VCC,GND,电源和地控制部分：
/RD 读控制线 。 当其有效时,数据从
EPROM内的某个单元通过数据线传送到 CPU。
/WR 写控制线 。 当其有效时,CPU把数据通过数据线传送到 RAM中的某个单元 。
/CS 片选线 。 该信号一般为低电平有效 。
有效时表示本芯片工作 。
2、特点
a、读 /写；
b、读十六位操作；
c、写十六 /八位操作
3,8086CPU的一个重要信号线
/BHE高 8位数据允许控制线
例,设计一 RAM扩展电路,容量为 32K字,
地址从 10000H开始 。 芯片采用 62256。
解：
1、所需芯片
2,/CS产生
3、奇、偶芯片译码
4、电路
总结
数据线连接
地址线连接
CS产生
奇、偶 CS产生
控制线连接
三、译码方式
全译码
部分译码
线译码
74LS138译码芯片常用的译码芯片是 74LS138译码器，功能是 3－ >8译码器，有三个,选择输入端,C,B,A和三个,使能输入端,G1、
/G2A,/G2B#以及 8个输出端 /Y7～ /Y0
译码芯片 74LS138
译码电路
G
1
G
2 B
G
2 A
A
C
B
Y
0
Y
7
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5
6
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Y
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Y
1
Y
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Y
3
Y
4
Y
5
Y
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A
B
C
G
2 B
G
1
G N D
1 6
1 5
1 4
1 3
1 2
1 1
1 0
9
V c c
Y
7
7 4 L S 1 3 8
引 脚 图
G
2 A
工作特点
当 G1,G2a,G2b 有效时，芯片工作。
工作时 YCBA=0AG2B2AG0?2B
AG2B7Y6543210
输 入输 出使 能 选 择
G1 G2A# G2B# C B A Y7# Y6# Y5# Y4# Y3# Y2# Y1# Y0#
1 0 0 0 0 0 1 1 1 1 1 1 1 0
1 0 0 0 0 1 1 1 1 1 1 1 0 1
1 0 0 0 1 0 1 1 1 1 1 0 1 1
1 0 0 0 1 1 1 1 1 1 0 1 1 1
1 0 0 1 0 0 1 1 1 0 1 1 1 1
1 0 0 1 0 1 1 1 0 1 1 1 1 1
1 0 0 1 1 0 1 0 1 1 1 1 1 1
1 0 0 1 1 1 0 1 1 1 1 1 1 1
其 它 X X X 1 1 1 1 1 1 1 1
74LS138功能表
用 74LS138产生 CS
M/IO接 74LS138
高位地址线接 74LS138
/Y0…/Y7 作 /CS
M /I O
A 19
C
B
A
G
G 2B
G 2A
Y 0
Y 1
Y 2
Y 3
Y 4
Y 5
Y 6
Y 7
A 18
A 17
A 16
74LS138
62256RAM
A 14 —A 0 D 7 —D 0
WR OE CS
62256RAM
A 14 —A 0 D 7 —D 0
WR OE CS
M / IO
A 19
A 14
|
A 1
D 15
|
D 8
D 7
|
D 0
RD
WR
0 0 0 0 0 —0 F F F F
1 0 0 0 0 —1 F F F F
2 0 0 0 0 —2 F F F F
3 0 0 0 0 —3 F F F F
4 0 0 0 0 —4 F F F F
5 0 0 0 0 —5 F F F F
6 0 0 0 0 —6 F F F F
7 0 0 0 0 —7 F F F F
C
B
A
G
G 2B
G 2A
Y 0
Y 1
Y 2
Y 3
Y 4
Y 5
Y 6
Y 7
A 18
A 17
A 16
74LS138
+ +
A 0BHE
27256EPROM
A 14 —A 0 D 7 —D 0
OE CS
27256EPROM
A 14 —A 0 D 7 —D 0
OE CS
有关存储器接口的内容一般有 2种
给出地址，设计电路
给出电路，指出地址
