2009-7-31 1
微机原理及应用第五章 处理器总线时序和系统总线微机原理及应用 —— 第 5章 处理器总线时序和系统总线 2
第五章处理器时序和系统总线主要内容学习目的知识点重点难点微机原理及应用 —— 第 5章 处理器总线时序和系统总线 3
8086的引脚功能;
主要内容
8086处理器时序;2
1
3 系统总线 ;
微机原理及应用 —— 第 5章 处理器总线时序和系统总线 4
描述 处理器总线
说明 处理器的工作状态 特点
了解 8086CPU的引线
分析 8086CPU基本总线周期时序学习目的微机原理及应用 —— 第 5章 处理器总线时序和系统总线 5
5.1 8086的引脚功能地址 /数据线地址 /状态线非屏蔽中断可屏蔽中断请求最小最大模式控制
MN/MX=1,最小模式
MN/MX=0,最大模式读信号总线保持请求信号总线保持相应信号写信号存储器 /IO控制信号
M/IO=1,选中存储器
M/IO=0,选中 IO接口数据发送 /接收信号
DT/R=1,发送
DT/R=0,接收数据允许信号 地址允许信号中断响应信号测试信号,执行 WAIT指令,
CPU处于空转等待 ;
TEST有效时,结束等待状态。
准备好信号,表示内存或 I/O设备准备好,
可以进行数据传输。
复位信号微机原理及应用 —— 第 5章 处理器总线时序和系统总线 6
8086CPU的两种组态
最小组态(模式)
MN/MX接 +5V
构成小规模的应用系统,只有 8086一个微处理器,
所有的总线控制信号均为 8086产生,系统中的总线控制逻辑电路,减少到最少。
最大组态(模式)
MN/MX接地。
用于大型(中型) 8086/8088系统中,系统总是包含有两个或多个微处理器,其中一个主处理器就是 8086或 8088,
其它的处理器称协处理器,协助主处理器工作。
需要总线控制器来变换和组合控制信号。
5.1 8086的引脚功能微机原理及应用 —— 第 5章 处理器总线时序和系统总线 7
1,最小模式系统中只有 8086一个微处理器,所有的总线控制信号均由 8086产生,系统的总线控制信号被减至最少。
5.1 8086的引脚功能微机原理及应用 —— 第 5章 处理器总线时序和系统总线 8
目前常用的是最大组态。要求有较强的驱动能力。
此时 8086要通过一组总线控制器 8288来形成各种总线周期,控制信号由 8288供给,如图 5-1所示。
5.1 8086的引脚功能微机原理及应用 —— 第 5章 处理器总线时序和系统总线 9
5.1 8086的引脚功能微机原理及应用 —— 第 5章 处理器总线时序和系统总线 10
地址数据复用,输入输出,三态。
在一个总线周期的第一个时钟周期,
AD15 ~ AD0 传送地址信号,在其他的时钟周期,作数据总线使用。
地址锁存器
STB
AB
DB
AD15 ~ AD0
ALE
(1) 地址 /数据总线 AD15 ~ AD0
5.1 8086的引脚功能微机原理及应用 —— 第 5章 处理器总线时序和系统总线 11
(2) 地址 /状态信号线 A19 / S6 ~ A16 / S3
输出,三态。
在一个总线周期的 T1,输出地址信号的最高 4位,在其他的时钟周期,输出状态信号 S6 ~ S3。
(1) S6为低,表示 8086当前与总线相连
(2) S5 = IF。
5.1 8086的引脚功能微机原理及应用 —— 第 5章 处理器总线时序和系统总线 12
A17/S4,A16/S3 的组合指出当前使用的段码寄存器情况
S4 S3 意义
0
0
1
1
0
1
0
1
当前正在使用 ES附加段当前正在使用 SS堆栈段当前正在使用 CS或者未使用任何寄存器当前正在使用 DS数据段
5.1 8086的引脚功能微机原理及应用 —— 第 5章 处理器总线时序和系统总线 13
(3) BHE/S7 高 8位数据总线允许 / 状态线输出,三态。
在总线周期的 T1,为 BHE信号,表示高 8
位数据线 D15 ~ D8 上的数据有效。
在其他的总线周期,为 S7状态信号,8086
中 S7未作定义。
5.1 8086的引脚功能微机原理及应用 —— 第 5章 处理器总线时序和系统总线 14
(4) MN/MX 最大 /最小模式控制信号。
输出,三态,低电平有效。
(5) RD 读信号
5.1 8086的引脚功能微机原理及应用 —— 第 5章 处理器总线时序和系统总线 15
(6) M/IO 存储器 /输入输出控制信号输出,三态。
RD与 M/IO组合对应的操作
M/IO RD 操作
1
0
0
0
读存储器读 I/O端口
5.1 8086的引脚功能微机原理及应用 —— 第 5章 处理器总线时序和系统总线 16
(7) WR 写信号输出,三态,低电平有效。
WR与 M/IO组合对应的操作
M/IO WR 操作
1
0
0
0
写存储器写 I/O端口
5.1 8086的引脚功能微机原理及应用 —— 第 5章 处理器总线时序和系统总线 17
(8) ALE地址锁存允许信号输出,高有效。每一总线周期的 T1有效。
(9) READY准备好信号输入,高有效。 CPU访问存储器或外设时,READY有效,表示存储器或外设已准备好传送数据。
5.1 8086的引脚功能微机原理及应用 —— 第 5章 处理器总线时序和系统总线 18
(10) INTR可屏蔽的中断请求信号输入,高有效,表示外设向 CPU提出中断申请,若 FR中 IF=1,CPU在当前指令后即响应。
5.1 8086的引脚功能微机原理及应用 —— 第 5章 处理器总线时序和系统总线 19
(11) INTA中断响应信号输出,三态,低电平有效。 CPU响应
INTR后,用 INTA读取外设提供的中断类型号,以取得中断服务程序的入口地址。
5.1 8086的引脚功能微机原理及应用 —— 第 5章 处理器总线时序和系统总线 20
(12) NMI非屏蔽中断请求信号输入,有效。不受 FLAG寄存器 中 IF的影响,CPU在当前指令 结束响应 中断 。
5.1 8086的引脚功能微机原理及应用 —— 第 5章 处理器总线时序和系统总线 21
(13) RESET系统复位信号输入,高电平有效,必须保持至少4个时钟周期
4T
CPU中的部分 内容标志位 清除指令指针 (IP) 0000H
CS寄存器 FFFFH
DS寄存器 0000H
SS寄存器 0000H
ES寄存器 0000H
指令队列 空复位重新启动后,第一条指令地址 FFFF0H。
5.1 8086的引脚功能微机原理及应用 —— 第 5章 处理器总线时序和系统总线 22
(14) DT/R 数据收发控制信号输出,三态,控制数据总线驱动器的数据传送方向。
DT/R = 1,即 T = 1,A? B (CPU? 内存或外设 )
DT/R = 0,即 T = 0,B? A (内存或外设? CPU)
8286?2
A
OE
T
AD0 ~ AD15
D0 ~ D15
DEN
DT/R
B
5.1 8086的引脚功能微机原理及应用 —— 第 5章 处理器总线时序和系统总线 23
(15) DEN数据允许信号输出,三态,低有效,控制 CPU外接的数据收发器。
5.1 8086的引脚功能微机原理及应用 —— 第 5章 处理器总线时序和系统总线 24
(16) HOLD总线保持请求信号输入,高有效,表示其它的总线主设备申请对总线的控制权。
(17) HLDA总线保持响应信号输出,高有效,表示 CPU响应 HOLD
信号,让出总线控制权。
5.1 8086的引脚功能微机原理及应用 —— 第 5章 处理器总线时序和系统总线 25
(18) TEST测试信号输入,低电平有效,与 WAIT指令配合使用。
WAIT指令
TEST有效?
执行后续指令
Yes
No
5.1 8086的引脚功能微机原理及应用 —— 第 5章 处理器总线时序和系统总线 26
(19) CLK系统时钟输入信号最大时钟频率为 5MHZ,占空比 1/3。
(20) GND地和 VCC电源引脚
VCC,+5直流电源。
5.1 8086的引脚功能微机原理及应用 —— 第 5章 处理器总线时序和系统总线 27
最大模式下的引脚信号在最大模式下,仅 24~ 31引脚信号与最小模式不同,如表 2-6所示 。
表 2-6 两种模式下 8086的 24~ 31引脚信号引脚编号 最小模式 最大模式
24
25
26
27
28
29
30
31
INTA
ALE
DEN
RDT/
WRHLDA
HOLD
QS1
QS2
0S
1S
2S
LOCKRQ/GT
1
RQ/GT0
5.1 8086的引脚功能
M/IO
微机原理及应用 —— 第 5章 处理器总线时序和系统总线 28
( 1) QS1和 QS0指令队列状态信号输出 。 这两信号组合起来提供了 8086内部指令队列的状态,以便外部对其动作进行跟踪 。 QS1
和 QS0编码和对应的队列状态如表 2-7所示 。
表 2-7 QS1和 QS0编码与队列状态
QS1 QS0 队列状态
0
0
1
1
0
1
0
1
空操作取走指令的第一个字节队列空从队列里取出的字节是指令的后续字节
5.1 8086的引脚功能微机原理及应用 —— 第 5章 处理器总线时序和系统总线 29
( 2) 2,1和 0总线周期状态信号S S S
输出,三态 。 这三个状态信号组成的编码表示了当前总线周期是何种操作周期,如表 2-8所示 。
表 2-8 2,1和 0编码总线周期S S S
发中断响应信号读 I/O端口写 I/O端口暂停取指令读存储器写存储器无源状态
0
1
0
1
0
1
0
1
2S
0
0
0
0
1
1
1
1
0
0
1
1
0
0
1
1
1S 0S
总线周期
5.1 8086的引脚功能微机原理及应用 —— 第 5章 处理器总线时序和系统总线 30
当 8086工作在最大模式时,必须连接总线控制器,如 Intel8288。 8288将利用以上状态信息产生最大模式下的存储器和 I/O
控制信号 。
5.1 8086的引脚功能微机原理及应用 —— 第 5章 处理器总线时序和系统总线 31
( 3) 总线封锁信号LOCK
输出,三态,低电平有效 。 当此信号为低电平有效时,系统中其他总线主部件不能占有总线 。 此信号由前缀指令 LOCK使其有效,并一直保持到
LOCK前缀后面的一条指令执行完毕 。 另外,在
8086的两个中断响应脉冲之间,信号也自动变为有效电平,以防其他总线主部件在中断响应过程中占有总线,使一个完整的中断响应过程被间断 。
LOCK
5.1 8086的引脚功能微机原理及应用 —— 第 5章 处理器总线时序和系统总线 32
( 4) 和 总线请求 /允许信号1GTRQ
0GTRQ
双向 。 这两个信号可供 CPU以外的两个处理器用以发出使用总线的请求信号和接收 CPU
对总线请求信号的应答信号,总线请求信号和允许信号在同一引脚上传输,但方向相反 。
的优先级高于 。
1GTRQ0GTRQ
5.1 8086的引脚功能微机原理及应用 —— 第 5章 处理器总线时序和系统总线 33
思考题:
8086/8088 有两种工作方式,它们是通过什么方法来实现?在最大模式下其控制信号怎样产生?
5.1 8086的引脚功能微机原理及应用 —— 第 5章 处理器总线时序和系统总线 34
指令周期、总线周期和时钟周期指令周期 (Instruction Cycle),CPU执行一条指令所需要的时间。
总线周期 (Bus Cycle),CPU与外部电路之间进行一次数据传送所需的时间。
时钟周期 (Clock Cycle),控制 CPU基本操作的时钟,
是 CPU处理动作的最小时间单位,又称 T状态。
5.2 8086 的总线操作和时序微机原理及应用 —— 第 5章 处理器总线时序和系统总线 35
一个指令周期由一个或若干个总线周期组成,一个总线周期至少包含 4个 T状态。
5.2 8086 的总线操作和时序微机原理及应用 —— 第 5章 处理器总线时序和系统总线 36
一、典型总线周期的时序地址输出 数据输入地址输出 数据输出总线周期
T
1
T
2
T
3
T
W
T
4
缓冲地址 / 数据地址 / 数据
(读周期)
(写周期)
( a ) 典型的总线周期时序
T
1
T
2
T
3
T
W
T
4
T
1
T
2
T
3
T
4
T
1
T
1
T
1
T
2
T
3
T
W
T
4
等待存储器或 IO 接口响应而插入的等待状态 总线周期
( b ) 有 空闲状态的总线周期时序总线周期间的空闲状态图 2 - 19 8086 C P U 的典型总线周期时序
( )
( ) 有图
5.2 8086 的总线操作和时序微机原理及应用 —— 第 5章 处理器总线时序和系统总线 37
8086CPU的一个基本总线周期由 4个时钟周期
( T1~ T4) 组成 。 时钟周期 T也称为 T状态,
即 T1状态,T2状态,T3状态和 T4状态 。 CPU在每个时钟周期 ( 状态 ) 内完成若干基本操作
5.2 8086 的总线操作和时序微机原理及应用 —— 第 5章 处理器总线时序和系统总线 38
5.2 8086 的总线操作和时序
T1状态:
CPU向 20位地址 /状态( A19/S6~ A16/S3),
地址 /数据( AD15~ AD0)分时复用总线上发送读写存储器或 I/O端口的地址。
发 ALE地址锁存信号
发出存储器 /IO读写控制信号 M/IO
微机原理及应用 —— 第 5章 处理器总线时序和系统总线 39
5.2 8086 的总线操作和时序
T2状态:
CPU低 16位地址 /数据总线( AD15~ AD0)切换为数据总线,为读写数据作准备
T2状态总线的高 4位( A19/S6~ A16/S3)上输出本总线周期状态信息 S6~ S3。这些状态信息用来表示中断允许状态、当前正在使用的段寄存器等。
发出数据允许信号 DEN
发出数据发送接受控制信号 DT/R
微机原理及应用 —— 第 5章 处理器总线时序和系统总线 40
5.2 8086 的总线操作和时序
T3状态
CPU在总线的高 4位( A19/S6~ A16/S3)继续输出总线周期状态信号 S6~ S3。在总线的低
16位( AD15~ AD0)地址 /数据线上继续发送要写的数据,或者从存储器或 I/O端口读入数据
采样 READY线,若有效(高电平),则进入
T4周期,若无效,则说明外设没准备好,插入
Tw周期微机原理及应用 —— 第 5章 处理器总线时序和系统总线 41
TW等待状态:如果被选中的存储器或 I/O设备不能及时配合 CPU传送数据,则必须通知 CPU数据
,未准备好,,迫使 CPU在 T3状态后插入等待状态 TW。,未准备好,信号必须在 T3前送给 CPU。
Tw状态
5.2 8086 的总线操作和时序微机原理及应用 —— 第 5章 处理器总线时序和系统总线 42
5.2 8086 的总线操作和时序
T4状态
在 T4开始时钟的下降沿,把数据读入到 CPU
或写入到选中的地址单元
同时其它状态信号线恢复为初始状态,为执行下一个总线周期做准备微机原理及应用 —— 第 5章 处理器总线时序和系统总线 43
T1空闲状态:如果在一个总线周期之后,不立即执行下一个总线周期,或者当指令队列是满的,
执行部件 EU又没有访问总线的要求,这时 BIU就处于空闲状态 。 在空闲状态中,可以包含一个或几个时钟周期 。 在空闲状态,总线高 4 位
( A19/S6~ A16/S3) 仍输出与前一总线周期相同的状态信号 。 如果前一个总线周期是写周期,则
CPU在总线低 16位 ( AD15~ AD0) 上继续驱动数据信息;如果前一个总线周期是读周期,则总线低 16位 ( AD15~ AD0) 为高阻状态 。
5.2 8086 的总线操作和时序微机原理及应用 —— 第 5章 处理器总线时序和系统总线 44
由上可知,正常情况下,8086CPU的一个基本总线周期由 4个时钟周期 ( T1~ T4) 组成,但当所连接的存储器或 I/O设备不能及时配合
CPU进行数据的读写时,还要适当增加一个或几个等待状态 。
5.2 8086 的总线操作和时序微机原理及应用 —— 第 5章 处理器总线时序和系统总线 45
二,8086的读写总线周期图 2-21 读总线周期
T1 T2 T3 T4
一个 总线周期
CLK
地址输出 状态输出A19/S6 ~ A16/S3BHE/S
7
数据输入AD15 ~ AD0
ALE
低 =I/O读,高 =存储器读M/IO
RD
DT/R
DEN
地址输出
5.2 8086 的总线操作和时序微机原理及应用 —— 第 5章 处理器总线时序和系统总线 46
如果在 T3周期前沿的下降沿采样 ready信号,若没准备好(低电平),在 T3和 T4之间就会插入一个或多个 TW等待周期,直到
READY变高,转入 T4周期,完成读操作。
5.2 8086 的总线操作和时序微机原理及应用 —— 第 5章 处理器总线时序和系统总线 47
8086的写总线周期图 2-22 写总线周期
T1 T2 T3 T4
一个 总线周期
CLK
地址输出 状态输出A19/S6 ~ A16/S3BHE/S
7
数据输出AD15 ~ AD0
ALE
低 =I/O写,高 =存储器写M/IO
WR
DT/R
DEN
地址输出
5.2 8086 的总线操作和时序微机原理及应用 —— 第 5章 处理器总线时序和系统总线 48
8086进入和退出保持状态的时序
CPU在每一个 T状态的 上升 边沿 采样 HOLD信号,若有效,则在当前总线周期结束时响应。
图 2-23 总线保持请求 / 响应时序
~ ~
~ ~
~ ~
~ ~
T4或 T1
CLK
HOLD
HLDA
AD15 ~ AD0
A19/S6 ~ A16/S3
RT/D,D E N,IOM/,T N T A,WR,RD
5.2 8086 的总线操作和时序微机原理及应用 —— 第 5章 处理器总线时序和系统总线 49
中断响应周期
CPU在每条指令的最后一个 T状态,采样
INTR信号,若有效,且 IF=1,则 CPU在当前指令执行完毕以后响应,进入中断响应周期。
图 2-25 中断响应周期
~ ~
T1 T2 T3 T4 T1 T1 T2 T3 T4
~ ~
~ ~ 类型矢量
ALE
AD0 ~ AD15
INTA
DEN
浮空
5.2 8086 的总线操作和时序微机原理及应用 —— 第 5章 处理器总线时序和系统总线 50
第一个中断响应周期 T1状态,AD15-AD0浮空; IF=1,给出中断响应信号 INTA。
第二个中断响应周期 ;被响应的外设数据线送一个字节的中断矢量类型,CPU读入后,从中断矢量表上找到服务程序的入口地址。
5.2 8086 的总线操作和时序微机原理及应用 —— 第 5章 处理器总线时序和系统总线 51
思考题:
软件中断指令会执行中断响应周期否?
5.2 8086 的总线操作和时序微机原理及应用 —— 第 5章 处理器总线时序和系统总线 52
5.2 8086 的总线操作和时序系统复位与启动
通过 RESET引腿上的触发信号来执行。
标志寄存器,清零
指令指针( IP),0000H
CS,FFFFH
DS,ES,SS,0000H
指令队列,空
其它寄存器,0000H
复位脉冲的有效电平(高)必须超过 4个时钟周期(开启电源引起的复位时间大于 50μs)
微机原理及应用 —— 第 5章 处理器总线时序和系统总线 53
5.2 8086 的总线操作和时序
复位后地址总线浮空
复位后,第一条指令的地址:
物理地址为 FFFF0+OOOOH( IP中)
=FFFFOH
一般在 FFFFO中,存放一条段交叉直接 JMP指令,转移到系统程序实际开始处。 这个程序往往实现系统初始化、引导监控程序或者引导操作系统等功能,这样的程序叫做引导和装配程序 。
微机原理及应用 —— 第 5章 处理器总线时序和系统总线 54
5.3 系 统 总 线
5.4.1 概述
总线是用来连接各部件的一组通信线,换言之,总线是一种在多于两个模块 (设备或子系统 )间传送信息的公共通路。
(通道)
为在各模块之间实现信息共享和交换,总线由传送信息的物理介质以及一套管理信息传输的协议所构成。
采用总线结构有两个优点:一是各部件可通过总线交换信息,
相互之间不必直接连线,减少了传输线的根数,从而提高了微机的可靠性;二是在扩展微机功能时,只需把要扩展的部件接到总线上即可,使功能扩展十分方便。
微机原理及应用 —— 第 5章 处理器总线时序和系统总线 55
1.总线的分类根据所处的位置不同,总线可以分为:
(1) 片内总线,cpu内部
(2) 片总线:元件级总线
(3) 内总线(系统总线):板级总线,插板之间相连
(4) 外总线:计算机之间或计算机与仪器之间相连
5.3 系 统 总 线微机原理及应用 —— 第 5章 处理器总线时序和系统总线 56
系统总线一般都做成多个插槽的形式,各插槽相同的引脚都连在一起,总线就连到这些引脚上。
为了工业化生产和能实现兼容,总线实行了标准化。总线接口引脚的定义、传输速率的设定、驱动能力的限制、信号电平的规定、时序的安排以及信息格式的约定等,都有统一的标准。外总线则使用标准的接口插头,其结构和通信约定也都是标准的。
5.3 系 统 总 线微机原理及应用 —— 第 5章 处理器总线时序和系统总线 57
总线的数据传输方式
(1) 同步式传输,采用系统时钟作为控制数据传送的时间标准,统一步伐
(2) 异步式传输,采用应答或握手方式传送,
不依赖于公共时钟信号
(3) 半同步式传输,采用系统时钟,但不像同步传输那样传输周期固定
5.3 系 统 总 线微机原理及应用 —— 第 5章 处理器总线时序和系统总线 58
常见系统总线:
PC总线
ISA总线,工业标准总线,用于 286/AT
PCI总线,外围部件互联总线,具有“即插即用”功能。
USB总线
5.3 系 统 总 线
微机原理及应用第五章 处理器总线时序和系统总线微机原理及应用 —— 第 5章 处理器总线时序和系统总线 2
第五章处理器时序和系统总线主要内容学习目的知识点重点难点微机原理及应用 —— 第 5章 处理器总线时序和系统总线 3
8086的引脚功能;
主要内容
8086处理器时序;2
1
3 系统总线 ;
微机原理及应用 —— 第 5章 处理器总线时序和系统总线 4
描述 处理器总线
说明 处理器的工作状态 特点
了解 8086CPU的引线
分析 8086CPU基本总线周期时序学习目的微机原理及应用 —— 第 5章 处理器总线时序和系统总线 5
5.1 8086的引脚功能地址 /数据线地址 /状态线非屏蔽中断可屏蔽中断请求最小最大模式控制
MN/MX=1,最小模式
MN/MX=0,最大模式读信号总线保持请求信号总线保持相应信号写信号存储器 /IO控制信号
M/IO=1,选中存储器
M/IO=0,选中 IO接口数据发送 /接收信号
DT/R=1,发送
DT/R=0,接收数据允许信号 地址允许信号中断响应信号测试信号,执行 WAIT指令,
CPU处于空转等待 ;
TEST有效时,结束等待状态。
准备好信号,表示内存或 I/O设备准备好,
可以进行数据传输。
复位信号微机原理及应用 —— 第 5章 处理器总线时序和系统总线 6
8086CPU的两种组态
最小组态(模式)
MN/MX接 +5V
构成小规模的应用系统,只有 8086一个微处理器,
所有的总线控制信号均为 8086产生,系统中的总线控制逻辑电路,减少到最少。
最大组态(模式)
MN/MX接地。
用于大型(中型) 8086/8088系统中,系统总是包含有两个或多个微处理器,其中一个主处理器就是 8086或 8088,
其它的处理器称协处理器,协助主处理器工作。
需要总线控制器来变换和组合控制信号。
5.1 8086的引脚功能微机原理及应用 —— 第 5章 处理器总线时序和系统总线 7
1,最小模式系统中只有 8086一个微处理器,所有的总线控制信号均由 8086产生,系统的总线控制信号被减至最少。
5.1 8086的引脚功能微机原理及应用 —— 第 5章 处理器总线时序和系统总线 8
目前常用的是最大组态。要求有较强的驱动能力。
此时 8086要通过一组总线控制器 8288来形成各种总线周期,控制信号由 8288供给,如图 5-1所示。
5.1 8086的引脚功能微机原理及应用 —— 第 5章 处理器总线时序和系统总线 9
5.1 8086的引脚功能微机原理及应用 —— 第 5章 处理器总线时序和系统总线 10
地址数据复用,输入输出,三态。
在一个总线周期的第一个时钟周期,
AD15 ~ AD0 传送地址信号,在其他的时钟周期,作数据总线使用。
地址锁存器
STB
AB
DB
AD15 ~ AD0
ALE
(1) 地址 /数据总线 AD15 ~ AD0
5.1 8086的引脚功能微机原理及应用 —— 第 5章 处理器总线时序和系统总线 11
(2) 地址 /状态信号线 A19 / S6 ~ A16 / S3
输出,三态。
在一个总线周期的 T1,输出地址信号的最高 4位,在其他的时钟周期,输出状态信号 S6 ~ S3。
(1) S6为低,表示 8086当前与总线相连
(2) S5 = IF。
5.1 8086的引脚功能微机原理及应用 —— 第 5章 处理器总线时序和系统总线 12
A17/S4,A16/S3 的组合指出当前使用的段码寄存器情况
S4 S3 意义
0
0
1
1
0
1
0
1
当前正在使用 ES附加段当前正在使用 SS堆栈段当前正在使用 CS或者未使用任何寄存器当前正在使用 DS数据段
5.1 8086的引脚功能微机原理及应用 —— 第 5章 处理器总线时序和系统总线 13
(3) BHE/S7 高 8位数据总线允许 / 状态线输出,三态。
在总线周期的 T1,为 BHE信号,表示高 8
位数据线 D15 ~ D8 上的数据有效。
在其他的总线周期,为 S7状态信号,8086
中 S7未作定义。
5.1 8086的引脚功能微机原理及应用 —— 第 5章 处理器总线时序和系统总线 14
(4) MN/MX 最大 /最小模式控制信号。
输出,三态,低电平有效。
(5) RD 读信号
5.1 8086的引脚功能微机原理及应用 —— 第 5章 处理器总线时序和系统总线 15
(6) M/IO 存储器 /输入输出控制信号输出,三态。
RD与 M/IO组合对应的操作
M/IO RD 操作
1
0
0
0
读存储器读 I/O端口
5.1 8086的引脚功能微机原理及应用 —— 第 5章 处理器总线时序和系统总线 16
(7) WR 写信号输出,三态,低电平有效。
WR与 M/IO组合对应的操作
M/IO WR 操作
1
0
0
0
写存储器写 I/O端口
5.1 8086的引脚功能微机原理及应用 —— 第 5章 处理器总线时序和系统总线 17
(8) ALE地址锁存允许信号输出,高有效。每一总线周期的 T1有效。
(9) READY准备好信号输入,高有效。 CPU访问存储器或外设时,READY有效,表示存储器或外设已准备好传送数据。
5.1 8086的引脚功能微机原理及应用 —— 第 5章 处理器总线时序和系统总线 18
(10) INTR可屏蔽的中断请求信号输入,高有效,表示外设向 CPU提出中断申请,若 FR中 IF=1,CPU在当前指令后即响应。
5.1 8086的引脚功能微机原理及应用 —— 第 5章 处理器总线时序和系统总线 19
(11) INTA中断响应信号输出,三态,低电平有效。 CPU响应
INTR后,用 INTA读取外设提供的中断类型号,以取得中断服务程序的入口地址。
5.1 8086的引脚功能微机原理及应用 —— 第 5章 处理器总线时序和系统总线 20
(12) NMI非屏蔽中断请求信号输入,有效。不受 FLAG寄存器 中 IF的影响,CPU在当前指令 结束响应 中断 。
5.1 8086的引脚功能微机原理及应用 —— 第 5章 处理器总线时序和系统总线 21
(13) RESET系统复位信号输入,高电平有效,必须保持至少4个时钟周期
4T
CPU中的部分 内容标志位 清除指令指针 (IP) 0000H
CS寄存器 FFFFH
DS寄存器 0000H
SS寄存器 0000H
ES寄存器 0000H
指令队列 空复位重新启动后,第一条指令地址 FFFF0H。
5.1 8086的引脚功能微机原理及应用 —— 第 5章 处理器总线时序和系统总线 22
(14) DT/R 数据收发控制信号输出,三态,控制数据总线驱动器的数据传送方向。
DT/R = 1,即 T = 1,A? B (CPU? 内存或外设 )
DT/R = 0,即 T = 0,B? A (内存或外设? CPU)
8286?2
A
OE
T
AD0 ~ AD15
D0 ~ D15
DEN
DT/R
B
5.1 8086的引脚功能微机原理及应用 —— 第 5章 处理器总线时序和系统总线 23
(15) DEN数据允许信号输出,三态,低有效,控制 CPU外接的数据收发器。
5.1 8086的引脚功能微机原理及应用 —— 第 5章 处理器总线时序和系统总线 24
(16) HOLD总线保持请求信号输入,高有效,表示其它的总线主设备申请对总线的控制权。
(17) HLDA总线保持响应信号输出,高有效,表示 CPU响应 HOLD
信号,让出总线控制权。
5.1 8086的引脚功能微机原理及应用 —— 第 5章 处理器总线时序和系统总线 25
(18) TEST测试信号输入,低电平有效,与 WAIT指令配合使用。
WAIT指令
TEST有效?
执行后续指令
Yes
No
5.1 8086的引脚功能微机原理及应用 —— 第 5章 处理器总线时序和系统总线 26
(19) CLK系统时钟输入信号最大时钟频率为 5MHZ,占空比 1/3。
(20) GND地和 VCC电源引脚
VCC,+5直流电源。
5.1 8086的引脚功能微机原理及应用 —— 第 5章 处理器总线时序和系统总线 27
最大模式下的引脚信号在最大模式下,仅 24~ 31引脚信号与最小模式不同,如表 2-6所示 。
表 2-6 两种模式下 8086的 24~ 31引脚信号引脚编号 最小模式 最大模式
24
25
26
27
28
29
30
31
INTA
ALE
DEN
RDT/
WRHLDA
HOLD
QS1
QS2
0S
1S
2S
LOCKRQ/GT
1
RQ/GT0
5.1 8086的引脚功能
M/IO
微机原理及应用 —— 第 5章 处理器总线时序和系统总线 28
( 1) QS1和 QS0指令队列状态信号输出 。 这两信号组合起来提供了 8086内部指令队列的状态,以便外部对其动作进行跟踪 。 QS1
和 QS0编码和对应的队列状态如表 2-7所示 。
表 2-7 QS1和 QS0编码与队列状态
QS1 QS0 队列状态
0
0
1
1
0
1
0
1
空操作取走指令的第一个字节队列空从队列里取出的字节是指令的后续字节
5.1 8086的引脚功能微机原理及应用 —— 第 5章 处理器总线时序和系统总线 29
( 2) 2,1和 0总线周期状态信号S S S
输出,三态 。 这三个状态信号组成的编码表示了当前总线周期是何种操作周期,如表 2-8所示 。
表 2-8 2,1和 0编码总线周期S S S
发中断响应信号读 I/O端口写 I/O端口暂停取指令读存储器写存储器无源状态
0
1
0
1
0
1
0
1
2S
0
0
0
0
1
1
1
1
0
0
1
1
0
0
1
1
1S 0S
总线周期
5.1 8086的引脚功能微机原理及应用 —— 第 5章 处理器总线时序和系统总线 30
当 8086工作在最大模式时,必须连接总线控制器,如 Intel8288。 8288将利用以上状态信息产生最大模式下的存储器和 I/O
控制信号 。
5.1 8086的引脚功能微机原理及应用 —— 第 5章 处理器总线时序和系统总线 31
( 3) 总线封锁信号LOCK
输出,三态,低电平有效 。 当此信号为低电平有效时,系统中其他总线主部件不能占有总线 。 此信号由前缀指令 LOCK使其有效,并一直保持到
LOCK前缀后面的一条指令执行完毕 。 另外,在
8086的两个中断响应脉冲之间,信号也自动变为有效电平,以防其他总线主部件在中断响应过程中占有总线,使一个完整的中断响应过程被间断 。
LOCK
5.1 8086的引脚功能微机原理及应用 —— 第 5章 处理器总线时序和系统总线 32
( 4) 和 总线请求 /允许信号1GTRQ
0GTRQ
双向 。 这两个信号可供 CPU以外的两个处理器用以发出使用总线的请求信号和接收 CPU
对总线请求信号的应答信号,总线请求信号和允许信号在同一引脚上传输,但方向相反 。
的优先级高于 。
1GTRQ0GTRQ
5.1 8086的引脚功能微机原理及应用 —— 第 5章 处理器总线时序和系统总线 33
思考题:
8086/8088 有两种工作方式,它们是通过什么方法来实现?在最大模式下其控制信号怎样产生?
5.1 8086的引脚功能微机原理及应用 —— 第 5章 处理器总线时序和系统总线 34
指令周期、总线周期和时钟周期指令周期 (Instruction Cycle),CPU执行一条指令所需要的时间。
总线周期 (Bus Cycle),CPU与外部电路之间进行一次数据传送所需的时间。
时钟周期 (Clock Cycle),控制 CPU基本操作的时钟,
是 CPU处理动作的最小时间单位,又称 T状态。
5.2 8086 的总线操作和时序微机原理及应用 —— 第 5章 处理器总线时序和系统总线 35
一个指令周期由一个或若干个总线周期组成,一个总线周期至少包含 4个 T状态。
5.2 8086 的总线操作和时序微机原理及应用 —— 第 5章 处理器总线时序和系统总线 36
一、典型总线周期的时序地址输出 数据输入地址输出 数据输出总线周期
T
1
T
2
T
3
T
W
T
4
缓冲地址 / 数据地址 / 数据
(读周期)
(写周期)
( a ) 典型的总线周期时序
T
1
T
2
T
3
T
W
T
4
T
1
T
2
T
3
T
4
T
1
T
1
T
1
T
2
T
3
T
W
T
4
等待存储器或 IO 接口响应而插入的等待状态 总线周期
( b ) 有 空闲状态的总线周期时序总线周期间的空闲状态图 2 - 19 8086 C P U 的典型总线周期时序
( )
( ) 有图
5.2 8086 的总线操作和时序微机原理及应用 —— 第 5章 处理器总线时序和系统总线 37
8086CPU的一个基本总线周期由 4个时钟周期
( T1~ T4) 组成 。 时钟周期 T也称为 T状态,
即 T1状态,T2状态,T3状态和 T4状态 。 CPU在每个时钟周期 ( 状态 ) 内完成若干基本操作
5.2 8086 的总线操作和时序微机原理及应用 —— 第 5章 处理器总线时序和系统总线 38
5.2 8086 的总线操作和时序
T1状态:
CPU向 20位地址 /状态( A19/S6~ A16/S3),
地址 /数据( AD15~ AD0)分时复用总线上发送读写存储器或 I/O端口的地址。
发 ALE地址锁存信号
发出存储器 /IO读写控制信号 M/IO
微机原理及应用 —— 第 5章 处理器总线时序和系统总线 39
5.2 8086 的总线操作和时序
T2状态:
CPU低 16位地址 /数据总线( AD15~ AD0)切换为数据总线,为读写数据作准备
T2状态总线的高 4位( A19/S6~ A16/S3)上输出本总线周期状态信息 S6~ S3。这些状态信息用来表示中断允许状态、当前正在使用的段寄存器等。
发出数据允许信号 DEN
发出数据发送接受控制信号 DT/R
微机原理及应用 —— 第 5章 处理器总线时序和系统总线 40
5.2 8086 的总线操作和时序
T3状态
CPU在总线的高 4位( A19/S6~ A16/S3)继续输出总线周期状态信号 S6~ S3。在总线的低
16位( AD15~ AD0)地址 /数据线上继续发送要写的数据,或者从存储器或 I/O端口读入数据
采样 READY线,若有效(高电平),则进入
T4周期,若无效,则说明外设没准备好,插入
Tw周期微机原理及应用 —— 第 5章 处理器总线时序和系统总线 41
TW等待状态:如果被选中的存储器或 I/O设备不能及时配合 CPU传送数据,则必须通知 CPU数据
,未准备好,,迫使 CPU在 T3状态后插入等待状态 TW。,未准备好,信号必须在 T3前送给 CPU。
Tw状态
5.2 8086 的总线操作和时序微机原理及应用 —— 第 5章 处理器总线时序和系统总线 42
5.2 8086 的总线操作和时序
T4状态
在 T4开始时钟的下降沿,把数据读入到 CPU
或写入到选中的地址单元
同时其它状态信号线恢复为初始状态,为执行下一个总线周期做准备微机原理及应用 —— 第 5章 处理器总线时序和系统总线 43
T1空闲状态:如果在一个总线周期之后,不立即执行下一个总线周期,或者当指令队列是满的,
执行部件 EU又没有访问总线的要求,这时 BIU就处于空闲状态 。 在空闲状态中,可以包含一个或几个时钟周期 。 在空闲状态,总线高 4 位
( A19/S6~ A16/S3) 仍输出与前一总线周期相同的状态信号 。 如果前一个总线周期是写周期,则
CPU在总线低 16位 ( AD15~ AD0) 上继续驱动数据信息;如果前一个总线周期是读周期,则总线低 16位 ( AD15~ AD0) 为高阻状态 。
5.2 8086 的总线操作和时序微机原理及应用 —— 第 5章 处理器总线时序和系统总线 44
由上可知,正常情况下,8086CPU的一个基本总线周期由 4个时钟周期 ( T1~ T4) 组成,但当所连接的存储器或 I/O设备不能及时配合
CPU进行数据的读写时,还要适当增加一个或几个等待状态 。
5.2 8086 的总线操作和时序微机原理及应用 —— 第 5章 处理器总线时序和系统总线 45
二,8086的读写总线周期图 2-21 读总线周期
T1 T2 T3 T4
一个 总线周期
CLK
地址输出 状态输出A19/S6 ~ A16/S3BHE/S
7
数据输入AD15 ~ AD0
ALE
低 =I/O读,高 =存储器读M/IO
RD
DT/R
DEN
地址输出
5.2 8086 的总线操作和时序微机原理及应用 —— 第 5章 处理器总线时序和系统总线 46
如果在 T3周期前沿的下降沿采样 ready信号,若没准备好(低电平),在 T3和 T4之间就会插入一个或多个 TW等待周期,直到
READY变高,转入 T4周期,完成读操作。
5.2 8086 的总线操作和时序微机原理及应用 —— 第 5章 处理器总线时序和系统总线 47
8086的写总线周期图 2-22 写总线周期
T1 T2 T3 T4
一个 总线周期
CLK
地址输出 状态输出A19/S6 ~ A16/S3BHE/S
7
数据输出AD15 ~ AD0
ALE
低 =I/O写,高 =存储器写M/IO
WR
DT/R
DEN
地址输出
5.2 8086 的总线操作和时序微机原理及应用 —— 第 5章 处理器总线时序和系统总线 48
8086进入和退出保持状态的时序
CPU在每一个 T状态的 上升 边沿 采样 HOLD信号,若有效,则在当前总线周期结束时响应。
图 2-23 总线保持请求 / 响应时序
~ ~
~ ~
~ ~
~ ~
T4或 T1
CLK
HOLD
HLDA
AD15 ~ AD0
A19/S6 ~ A16/S3
RT/D,D E N,IOM/,T N T A,WR,RD
5.2 8086 的总线操作和时序微机原理及应用 —— 第 5章 处理器总线时序和系统总线 49
中断响应周期
CPU在每条指令的最后一个 T状态,采样
INTR信号,若有效,且 IF=1,则 CPU在当前指令执行完毕以后响应,进入中断响应周期。
图 2-25 中断响应周期
~ ~
T1 T2 T3 T4 T1 T1 T2 T3 T4
~ ~
~ ~ 类型矢量
ALE
AD0 ~ AD15
INTA
DEN
浮空
5.2 8086 的总线操作和时序微机原理及应用 —— 第 5章 处理器总线时序和系统总线 50
第一个中断响应周期 T1状态,AD15-AD0浮空; IF=1,给出中断响应信号 INTA。
第二个中断响应周期 ;被响应的外设数据线送一个字节的中断矢量类型,CPU读入后,从中断矢量表上找到服务程序的入口地址。
5.2 8086 的总线操作和时序微机原理及应用 —— 第 5章 处理器总线时序和系统总线 51
思考题:
软件中断指令会执行中断响应周期否?
5.2 8086 的总线操作和时序微机原理及应用 —— 第 5章 处理器总线时序和系统总线 52
5.2 8086 的总线操作和时序系统复位与启动
通过 RESET引腿上的触发信号来执行。
标志寄存器,清零
指令指针( IP),0000H
CS,FFFFH
DS,ES,SS,0000H
指令队列,空
其它寄存器,0000H
复位脉冲的有效电平(高)必须超过 4个时钟周期(开启电源引起的复位时间大于 50μs)
微机原理及应用 —— 第 5章 处理器总线时序和系统总线 53
5.2 8086 的总线操作和时序
复位后地址总线浮空
复位后,第一条指令的地址:
物理地址为 FFFF0+OOOOH( IP中)
=FFFFOH
一般在 FFFFO中,存放一条段交叉直接 JMP指令,转移到系统程序实际开始处。 这个程序往往实现系统初始化、引导监控程序或者引导操作系统等功能,这样的程序叫做引导和装配程序 。
微机原理及应用 —— 第 5章 处理器总线时序和系统总线 54
5.3 系 统 总 线
5.4.1 概述
总线是用来连接各部件的一组通信线,换言之,总线是一种在多于两个模块 (设备或子系统 )间传送信息的公共通路。
(通道)
为在各模块之间实现信息共享和交换,总线由传送信息的物理介质以及一套管理信息传输的协议所构成。
采用总线结构有两个优点:一是各部件可通过总线交换信息,
相互之间不必直接连线,减少了传输线的根数,从而提高了微机的可靠性;二是在扩展微机功能时,只需把要扩展的部件接到总线上即可,使功能扩展十分方便。
微机原理及应用 —— 第 5章 处理器总线时序和系统总线 55
1.总线的分类根据所处的位置不同,总线可以分为:
(1) 片内总线,cpu内部
(2) 片总线:元件级总线
(3) 内总线(系统总线):板级总线,插板之间相连
(4) 外总线:计算机之间或计算机与仪器之间相连
5.3 系 统 总 线微机原理及应用 —— 第 5章 处理器总线时序和系统总线 56
系统总线一般都做成多个插槽的形式,各插槽相同的引脚都连在一起,总线就连到这些引脚上。
为了工业化生产和能实现兼容,总线实行了标准化。总线接口引脚的定义、传输速率的设定、驱动能力的限制、信号电平的规定、时序的安排以及信息格式的约定等,都有统一的标准。外总线则使用标准的接口插头,其结构和通信约定也都是标准的。
5.3 系 统 总 线微机原理及应用 —— 第 5章 处理器总线时序和系统总线 57
总线的数据传输方式
(1) 同步式传输,采用系统时钟作为控制数据传送的时间标准,统一步伐
(2) 异步式传输,采用应答或握手方式传送,
不依赖于公共时钟信号
(3) 半同步式传输,采用系统时钟,但不像同步传输那样传输周期固定
5.3 系 统 总 线微机原理及应用 —— 第 5章 处理器总线时序和系统总线 58
常见系统总线:
PC总线
ISA总线,工业标准总线,用于 286/AT
PCI总线,外围部件互联总线,具有“即插即用”功能。
USB总线
5.3 系 统 总 线