存储器概述
半导体存储器
存储器与 CPU的连接
存储器的工作原理本章内容
了解存储器的工作原理和外部特性
掌握微机中存储系统的结构
学会利用现有的存储器芯片构成所需内存系统。
学习目的
4.1 存储器概述存储器是计算机系统中具有 记忆功能的部件,它是由大量的 记忆单元 (或称基本的存储电路 )组成的,用来存放用二进制数表示的程序和数据 。
记忆单元是一种能表示二进制,0,和
,1”的状态并具有记忆功能的 物理器件,如电容,双稳态电路等 。 一个记忆单元能够存储二进制的一位 。 由若干记忆单元组成一个存储单元,一个存储单元能存储一个 字,字有 4位,8位,16位等称之字长,字长为 8时
,称一个 字节 。
存储器操作：
读操作，非破坏性
。写操作，破坏性。
存储器的职能：
信息交换中心。
数据仓库。
一、存储器分类
1,内存储器 (内存或主存 )
功能,存储当前运行所需的程序和数据。
特点,CPU可以直接访问并与其交换信息,容量小,存取速度快 。
2,外存储器 ( 外存 )
功能,存储当前不参加运行的程序和数据。
特点,CPU不能直接访问,配备专门设备才能进行交换信息,容量大,
存取速度慢 。
目前,存储器使用的存储介质有半导体器件,磁性材料,光盘等 。 一般把半导体存储器芯片作为内存 。 我们只讨论 半导体存储器 。
半导体存储器静态随机 SRAM
动态随机 DRAM
一次性编程
PROM
可擦除
EPROM
紫外光擦除
UREPROM
电擦除
EEPROM
读写存储器
RAM
只读存储器
ROM
双极型
MOS
掩膜 ROM
可编程 ROM
半导体存储器分类二、存储器芯片的主要技术指标
1,存储容量存储容量 =存储单元个数 × 每个存储单元的位数
2,存取时间和存取周期存取时间 又称存储器访问时间 。 指启动一次存储器操作到完成该操作所需的时间 tA。
存取周期 是连续启动两次独立的存储器操作所需间隔的最小时间 TC,一般
TC≥tA 。
3,可靠性可靠性指存储器对电磁场及温度等变化的抗干扰能力 。
4,其他指标体积,重量,功耗 (包括维持功耗和操作功耗 )。
三、半导体存储器的基本结构半导体存储器结构图地址信号时序 / 控制地址寄存器
MAR
地址译码器存储体
M
读写驱动器数据寄存器
MDR
数据信号控制信号
… …
四、存储单元的寻址存储器是存储单元的集合,为了区分存储器的不同存储单元,给存储单元编号即 存储器的地址 。 采用地址译码来实现对存储单元的 寻址 。 常用的地址译码：
1,单译码方式它是一个,N中取 1”的译码器,用于小容量的存储器 。
Ap-1 Ap-2 A1 A0
N 取 1 译 码 器 基本存储电路
p个输入
M
位位线
D0
D1
DM－ 1
N根字线
N=2p个地址
W0W1
…
…
…
…
选中的字线输出 M位
Wn-1
输出缓冲放大器单译码结构示意图
2,双译码方式它采用两级译码，类似于矩阵结构，用于大容量的存储器
10243232222N 5510如：
A0
A1
A2
A3
A4
X0
X31
..,W0,0
W31,0
W0,31
W31,31
Y0 Y31
基本存储电路
R/W控制
Y(列 )地址译码及 I/O控制 数据输入数据输出
A5 A6 A7 A8 A9
…
X
(行 )
地址译码器双译码结构示意图
4.2 半导体存储器一、随机存取存储器 RAM
1,静态随机存储器 SRAM
SRAM的基本存储电路 (即存储单元 )一般是由 6个 MOS管组成的 双稳态电路,如下图所示,
六管静态 RAM基本存储电路
Y地址译码
Vcc
V7
I / O
V8
I / O
V3 V
4
V5
V2
V6A
V1
B
Di Di
X地址译码图中 V1V2是工作管,V3V4是负载管,V5V6
是控制管,
V7V8也是控制管,它们为同一列线上的存储单元共用 。
特点：
(1) 不需要刷新，简化外围电路。
(2) 内部管子较多，功耗大，集成度低。
2,动态随机存储器 DRAM
DRAM的基本存储电路 (存储单元 )有单管和四管等结构,仅介绍单管存储单元的结构存储原理,如下图所示,它由一个 MOS管
V1和一个电容 C。
读出放大器
D
位线
(数据线 )
CD
V1
C
字选线单管动态存储电路特点：
(1) 由于 C<<CD(数据线上分布电容 ),每次读出后,内容被破坏,要采取恢复措施,即需要刷新,外围电路复杂 。
(2) 集成度高,功耗低 。
A0
A1
A2
A3
A4
X
译码驱动
1
32
...
控制电路
I/O电路 输出驱动 输出
A5 A6 A7 A8 A9
2
31
32?32＝ 1024
存储单元
.,,1 2 31 32
Y译码输入读 /写 片选
RAM组成示意图
3,RAM的组成：
包含：
(1) 存储体
(2)外围电路
a,地址译码器
b,读 /写控制及 I/O电路
c,片选控制 CS
4,RAM芯片实例
Intel-6264 芯 片 是 一 个 8K× 8bit 的
CMOS SRAM芯片,结构图如下图所示 。
6264结构框图存储矩阵
256× 256
I/O
控制电路数据输入 /输出缓冲器
X
行译码
Y
行译码
…
…
&
& …
I/O0 I/O7
OE
WE
CS1
A5
A12
A0
A4
256
32× 8
8
32
CS2
1
2
3
4
5
6
7
8
9
10
11
12
13
14
28
27
26
25
24
23
22
21
20
19
18
17
16
15
6264
NC
A12
A7
A6
A5
A4
A3
A2
A1
A0
D0
D1
D2
GND
VCC
WE
CS2
A8
A9
A11
OE
A10
CS1
D7
D6
D5
D4
D3
6264封装图封装及引脚
A0～ A12地址输入,213=8192=8K
D0～ D7双向数据线
WE 写允许信号
OE 输出允许信号
CS1 CS2 片选信号表 4-1 6264的操作方式
CS1 CS2 OE WE 工作方式 I/O线状态
H
×
L
L
L
L
×
L
H
H
H
H
×
×
H
L
H
L
×
×
H
H
L
L
未选中 (掉电 )
未选中 (掉电 )
输出禁止读写写高阻高阻高阻
DOUT
DIN
DIN
二、只读存储器 ROM
1,掩膜 ROM
特点：
(1) 器件制造厂在制造时编制程序,用户不能修改。
(2) 用于产品批量生产。
(3) 可由二极管和三极管电路组成。
R R R R
VCC
1
2
3
4
字线位 4 位 3 位 2 位 1
输出数据数二极管 ROM
二极管 ROM阵列
4 3 2 1
位字
1
2
3
4
0
0
0
0
0
0
1
1
0
1
0
1
1
0
1
0
MOS管 ROM阵列字线 1
字线 2
字线 3
字线 4
字地址译码器
VDD
D4 D3 D2 D1
A1
A0
00
01
10
11
位线位线位线位线
(1)
(0)
(1)
(1)
4 3 2 1
位字
1
2
3
4
0
0
1
0
1
1
0
0
1
0
1
0
0
1
0
0
D4 D3 D2 D1
(1)
(1)
(0)
(1)
(0)
(0)
(1)
(1)
(0)
(1)
(0)
(1)MOS管 ROM
2,可编程 ROM (PROM)
特点：
(1) 出厂时里面没有信息。
(2) 用户根据自己需要对其进行设置 (编程 )。
(3) 只能使用一次，一旦进行了编程不能擦除其内信息。
3,可编程可擦除 ROM (EPROM,E2PROM)
特点：
(1) 可以多次修改擦除。
(2) EPROM通过紫外线光源擦除 (编程后，
窗口应贴上不透光胶纸 )。
(3) E2PROM电可擦除。
4,只读存储器 ROM结构输出电路
Y 译码存储矩阵
X
译码控制逻辑地址码
· · ·
D7 D0 它包含有 (1) 地址译码器
(2) 存储矩阵
(3) 控制逻辑
(4) 输出电路
ROM组成框图
5,ROM实例
Intel-2764 芯 片 是 一 块 8K× 8bit 的
EPROM芯片,如图所示：
允许输出和片选逻辑CE
A0~A12
Y译码
X译码输出缓冲
Y门
8K?8位存储矩阵
…
OE
数据输出
...
·
·
·
·
·
·
2764结构框图
VCC
PGE
NC
A8
A9
A11
OE
A10
CE
D7
D6
D5
D4
D3
1
2
3
4
5
6
7
8
9
10
11
12
13
14
28
27
26
25
24
23
22
21
20
19
18
17
16
15
2764
VPP
A12
A7
A6
A5
A4
A3
A2
A1
A0
D0
D1
D2
GND
封装及引脚
2764封装图
A0～ A12 地址输入,213=8192=8K
D0～ D7 双向数据线
VPP 编程电压输入端
OE 输出允许信号
CE 片选信号
PGE 编程脉冲输入端，读 PGE=1
操作方式读输出禁止备用 (功率下降 )
编程禁止编程
Intel 编程校验
Intel 标识符
CE OE PGM A9 Vpp Vcc 输出
L
L
H
H
L
L
L
L
L
H
X
X
H
H
L
L
H
H
X
X
L
L
H
H
X
X
X
X
X
X
X
H
Vcc
Vcc
Vcc
Vcc
Vcc
Vcc
Vcc
Vcc
Vcc
Vcc
Vcc
Vpp
Vpp
Vpp
Vpp
Vcc
DOUT
高阻高阻高阻
DIN
DIN
DOUT
编码
2764操作方式
2764中第 26脚为 NC,若改为 A13,则为
27128芯片封装图,27128是一块 16K× 8bit
的 EPROM芯片,其操作与 2764相同 。
注意,
4.3 存储器与 CPU的连接数据总线控制总线
CPU
地址总线存储器实质上是 CPU与三总线相连一、存储器与 CPU连接时应注意问题
1,CPU总线的负载能力。
(1) 直流负载能力 一个 TTL电平
(2) 电容负载能力 100PF
由于存储器芯片是 MOS器件,直流负载很小,它的输入电容为 5－ 10PF。 所以
a,小系统中,CPU与存储器可直连,
b,大系统常加驱动器,在 8086系统中,常用 8226、
8227总线收发器实现驱动 。
2,CPU的时序和存储器芯片存取速度的配合。
选择存储器芯片要尽可能 满足 CPU取指令和读写存储器的时序要求 。 一般选高速存储器,避免需要在 CPU有关时序中插入 TW,降低 CPU速度,增加 WAIT信号产生电路 。
3,存储器的地址分配和选片问题。
(1) 确定整机存储容量。
(2) 整机存储容量在整个存储空间的位置。
(3) 选用存储器芯片的类型和数量。
(4) 划分 RAM,ROM区，地址分配，画出地址分配图。
4,控制信号的连接。
一般指存储器的 WE,OE,CS等与 CPU的 RD,WR等相连,不同的存储器和 CPU其控制信号也不完全相同 。
二、片选信号的产生单片的存储器芯片的容量有限的,整机的存储器是由若干芯片组成,应考虑到：
1,地址的分配。
2,存储器芯片的选择 (片选 )
CPU对存储器操作时，先进行片选，再从选中芯片中根据地址译码选择存储单元进行数据的存取。
存储器空间的划分和地址编码是靠地址线来实现的 。 对于多片存储器芯片构成的存储器其地址编码的原则是：
一般情况下,CPU能提供的地址线根数大于存储器芯片地址线根数,对于多片 6264与 8086相连的存储器,A0～ A12作为片内选址,A13～ A19作为选择不同的 6264。
1,低位片内选址
2,高位选择芯片 (片选 )
1,线选法：
CPU中用于,选片,的高位地址线 (即存储器芯片未用完地址线 )若一根连接一组芯片的片选端,该根线经反相后,连接另一组芯片的片选端,这样每一条线可选中两组芯片这种方法称之为 线选法 。 如下图所示 。
片选信号产生的方法
≥1
≥1 至第二组芯片的 CS
至第一组芯片的 CSA13
M/IO
线选法示意图特点,(1) 译码电路简单。
(2) 每一组地址有很大的重叠区。
当 A13=0时，第一组有效。当 13=1时，第二组有效。
至第一组芯片的 CS≥1
≥1 至第二组芯片的 CS
A13
M/IO
至第一组芯片的至第二组芯片的
8086
373
373
AD8－ AD15 A8～ A15
AD0－ AD7 A
0～ A7
8 8
8
≥1
≥1
8
M/ IO I
CS 6264
I
CS 6264
II
CS 6264
II
CS 6264
A13
D8－ D15
D0－ D7
线选法产生片选
8086
373
373
AD8 － AD15 A8～ A15
AD0－ AD7 A
0～ A7
8 8
8
≥1
≥1
8
M/ IO I
CS 6264
I
CS 6264
II
CS 6264
II
CS 6264
A13
D8－ D15
D0－ D7
A19 A18 A17 A16 A15 A14 A13 A12 A11 A10 A9 A8 … A 4 A3 … A 0
片选 6264片内选址始地址 × × × ×,× × 0 0,0 0 0 0,0 0 0 0,0 0 0 0 00000H
末地址 × × × ×,× × 0 1,1 1 1 1,1 1 1 1,1 1 1 1 01FFFH 第 I组 6264
(1) × 表示可取 0或取 1（这里取 0），有地址重叠。
(2) 也有用于选片的高位地址线中一根连结一组芯片的片选端，也为 线选法 。
注意：
8 － 15
8～ 15
0－ 7
0～ 7
/
－
－
始地址 × × × ×,× × 1 0,0 0 0 0,0 0 0 0,0 0 0 0 02000H
末地址 × × × ×,× × 1 1,1 1 1 1,1 1 1 1,1 1 1 1 03FFFH
第 II组 6264
2,译码法用于,选片,的高位地址线,用 译码器或门电路 进行译码,再把译码器输出的信号和各组芯片的片选信号相连,称为译码法 。 它又可分为两种方式,全译码法和局部译码法 。
(1) 全译码法全译码法中，对剩余的全部高位地址线进行译码称为 全译码法。
a,译码电路复杂。
b,每组的地址区间是确定的、唯一的。
特点：
全译码法产生片选
8086
373
373
AD8－ AD15 A8－ A15
AD0－ AD7 A
0－ A7
8 8
8
M/ IO I
2764
I
2764
II
2764
II
2764
A15
A19
A18
A17
A16
C
B
A
A14
A13
D0－ D7 D0－ D7
D0－ D7 D0－ D7
Y0
Y1
Y7G1
G2B
G2A
138 …
≥1
≥1
CS
CS CS
CS
A19 A18 A17 A16 A15 A14 A13 A12 A11 A10 A9 A8 … A 4 A3 … A 0
全译码片选 2764片内选地始地址 0 0 0 0,0 0 0 0,0 0 0 0,0 0 0 0,0 0 0 0 00000H
末地址 0 0 0 0,0 0 0 1,1 1 1 1,1 1 1 1,1 1 1 1 01FFFH 第 I组 2764
始地址末地址 0 0 0 0,0 0 1 1,1 1 1 1,1 1 1 1,1 1 1 1 03FFFH
第 II组
0 0 0 0,0 0 1 0,0 0 0 0,0 0 0 0,0 0 0 0 02000H
8086
373
373
AD8－ AD15 A8－ A15
AD0－ AD7
A0－ A7
8 8
8
M/ IO I
2764
I
2764
II
2764
II
2764
A15
A19
A18
A17
A16
CB
A
A14
A13
D0－ D7 D0－ D7
D0－ D7 D0－ D7
Y0
Y1
Y7G1
G2B
G2A
138
…
≥1
≥1
cs cs
cs cs
－ －
－
－ － －
－ －
Y0
1
…
cs
cs
a,译码电路较复杂 。
b,每组的地址区间不唯一,有地址重叠 。
(2) 部分译码法 (局部译码法 )
在译码法中,只对剩余的高位地址线的某几根进行译码,称为 部分译码法 。
关于部分译码法例题见后面内容。
特点：
三、兼有 RAM和 ROM的存储器与 8086的连结一般情况下,RAM和 ROM的存储器芯片都是以 8位字节 作为存储单元的数据基本单位,为了提高 CPU效率,实现对存储器操作,两片相同 RAM构成一组,两片相同
ROM构成一组 。
1,8086存储器组织存储器中,任何两相邻的字节被定义一个字,构成字的两个字节都有各自的字节地址 。
(1) 字的地址,字的高字节放高地址,低字节放低地址,低字节的地址作为字的地址
(2) 字的存放方式,
a,非规则存放,若一个字从奇数地址开始存放
b,规则存放,若一个字从偶数地址开始存放
(3) 字的存放原则,规则存放指 令指 令指 令字变量字节变量字变量字节变量字的规则存放字的非规则存放存储器地址
0100
0101
0102
0103
0104
0105
0106
0107
0108
0109
字的规则存放和非规则存放
(1) 偶数存储体与 8086的 D0～ D7相连。
(2) 奇数存储体与 8086中 D8～ D15相连。
(3) A1～ A19用来同时访问两个存储体的字节单元。
(4) A0和 BHE(高 8位数据总线允许 )信号用来选择存储体。
存储体的连接
DB
A19~A0
BHE
8086
D15~D8
D7~D0
地址锁存器偶数存储体
BHE 奇数存储体
A0
AB
A19~ A1
BHE A0 传送字节
0 (低 )
0
1 (高 )
1
0
1
0
1
同时传送高、低两个字节奇数地址的高位字节偶数地址的低位字节不传送表 4-3 存储体的选择
2,连结举例：
使用 2片 6264和 2片 2764构成 32K的存储器 。 采用部分译码法产生片选信号,在兼有 RAM和 ROM的微型机中,它们统一编址如图：
8086
·
偶片
AD15～ AD8
AD7～ AD0
BHE
RD
ALE
M/ IO
WR
74LS
373
74LS 138
74LS 138
74LS
373
D15～ D8
D7～ D0
A13～ A1 A13～ A1
A14～ A16
WR
CE
RD
WR
CE
1
CE
RD
2764 6264
奇片
G
G
Y0（ 000）
AB
C
G2B
G2A
G1
Y7(111)A0
RD
G1
G2A
G2B
RD
CE
2764
Y7 (111)
Y0(000)
AB
C
6264
2#A7～ A1
A13～ A8
A16
局部译码法产生片选下 6264偶体始地址 ××× 0,0 0 0 0,0 0 0 0,0 0 0 0,0 0 0 0 00000H
末地址 ××× 0,0 0 1 1,1 1 1 1,1 1 1 1,1 1 1 0 03FFEH
上 6264奇体始地址末地址
××× 0,0 0 0 0,0 0 0 0,0 0 0 0,0 0 0 1 00001H
××× 0,0 0 1 1,1 1 1 1,1 1 1 1,1 1 1 1 03FFFH
下 2764偶体上 2764奇体
××× 1,1 1 0 0,0 0 0 0,0 0 0 0,0 0 0 0 1C000H
××× 1,1 1 1 1,1 1 1 1,1 1 1 1,1 1 1 0 1FFFEH
始地址末地址
××× 1,1 1 0 0,0 0 0 0,0 0 0 0,0 0 0 1 1C001H
××× 1,1 1 1 1,1 1 1 1,1 1 1 1,1 1 1 1 1FFFFH
始地址末地址
A19 A18 A17 A16 A15 A14 A13 A12 A11 A10 A9 A8 … A 4 A3 … A 1A0
译码 片内选地址× × × 0偶1奇
(1) ××× 可取 0或取 1，这里取 0
(2) RAM中下一片 6264地址为 00000H,00002H,00004H … 偶地址
(3) RAM中上一片 6264地址为 00001H,00003H,00005H … 奇地址
(4) ROM中下一片 2764地址为 1C000H,1C002H,1C004H … 偶地址
(5) ROM中上一片 2764地址为 1C001H,1C003H,1C005H … 奇地址
(6) 采用部分译码，地址有重叠，因 A17～ A19 可取任意值连续连续注意：
8086
·
偶片
AD15～ AD8
AD7～ AD0
BHE
RD
ALE
M/ IO
WR
74LS
373
74LS 138
74LS 138
74LS
373
D15～ D8
D7～ D0
A13～ A1 A13～ A1
A14～ A16
WR
CE
RD
WR
CE
1
CE
RD
2764 6264
奇片
G
G
Y0（ 000）
AB
C
G2B
G2A
G1
Y7(111)A0
RD
G1
G2A
G2B
RD
CE
2764
Y7 (111)
Y0(000)
AB
C
6264
2#A7～ A1
A13～ A8
A16
8086
·
偶片
AD15～ AD8
AD7～ AD0
BHE
RD
ALE
M/ IO
WR
74LS
373
74LS 138
74LS 138
74LS
373
D15～ D8
D7～ D0
A13～ A1 A13～ A1
A14～ A16
WR
CE
RD
WR
CE
1
CE
RD
2764 6264
奇片
G
G
Y0（ 000）
AB
C
G2B
G2A
G1
Y7(111)A0
RD
G1
G2A
G2B
RD
CE
2764
Y7 (111)
Y0(000)
AB
C
6264
2#A7～ A1
A13～ A8
A16
8086
·
偶片
AD15～ AD8
AD7～ AD0
BHE
RD
ALE
M/ IO
WR
74LS
373
74LS 138
74LS 138
74LS
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D15～ D8
D7～ D0
A13～ A1 A13～ A1
A14～ A16
WR
CE
RD
WR
CE
1
CE
RD
2764 6264
奇片
G
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Y0（ 000）
AB
C
G2B
G2A
G1
Y7(111)A0
RD
G1
G2A
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RD
CE
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Y7 (111)
Y0(000)
AB
C
6264
2#A7～ A1
A13～ A8
A16
8086
·
偶片
AD15～ AD8
AD7～ AD0
BHE
RD
ALE
M/ IO
WR
74LS
373
74LS 138
74LS 138
74LS
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D15～ D8
D7～ D0
A13～ A1 A13～ A1
A14～ A16
WR
CE
RD
WR
CE
1
CE
RD
2764 6264
奇片
G
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Y0（ 000）
AB
C
G2B
G2A
G1
Y7(111)A0
RD
G1
G2A
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Y7 (111)
Y0(000)
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2#A7～ A1
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