第六章 存储器第一节 存储器存储器是计算机系统中的记忆设备，用来存放程序和数据。
构成存储器的存储介质，目前主要采用半导体器件和磁性材料。存储器中最小的存储单位就是一个双稳态半导体电路或一个 CMOS晶体管或磁性材料的 存储元,
它可存储一个二进制代码。由若干个存储元组成一个 存储单元,然后再由许多存储单元组成一个 存储器 。
1、存储器的分类存储器有各种不同的分类方法,
★ 按存储介质分半导体存储器,用半导体器件组成的存储器。
磁表面存储器,用磁性材料做成的存储器。
★ 按存储方式分随机存储器,任何存储单元的内容都能被随机存取，且存取时间和存储单元的物理位置无关。
顺序存储器,只能按某种顺序来存取，存取时间和存储单元的物理位置有关。
★ 按存储器的读写功能分只读存储器 (ROM)：存储的内容是固定不变的，只能读出而不能写入的半导体存储器。
随机读写存储器 (RAM)：既能读出又能写入的半导体存储器。
★ 按信息的可保存性分非永久记忆的存储器,断电后信息即消失的存储器。
永久记忆性存储器,断电后仍能保存信息的存储器。
★ 按在计算机系统中的作用分根据存储器在计算机系统中所起的作用，可分为主存储器辅助存储器高速缓冲存储器控制存储器
2 存储器的分级结构为了解决对存储器要求容量大，速度快，成本低三者之间的矛盾，目前通常采用 多级存储器体系结构,
即使用 高速缓冲存储器、主存储器和外存储器 。
名 称 简称用 途 特 点高速缓冲存储器
Cac
he
高速存取指令和数据 存取速度快，但存储容量小主存储器 主存 存放计算机运行期间的大量程序和数据 存取速度较快，存储容量不大外存储器 外存存放系统程序和大型数据文件及数据库 存储容量大，位成本低存储器的用途和特点
3主存储器的技术指标主存储器的性能指标主要是 存储容量、存取时间、存储周期和存储器带宽 。
指标 含 义 表 现 单 位存储容量在一个存储器中可以容纳的存储单元总数存储空间的大小字数，
字节数存取时间启动到完成一次存储器操作所经历的时间 主存的速度 ｎｓ
存储周期连续启动两次操作所需间隔的最小时间 主存的速度 ｎｓ
存储器带宽单位时间里存储器所存取的信息量,
数据传输速率技术指标位 /秒，字节 /秒第二节 随机读写存储器
1,SRAM存储器
1).基本存储元基本存储元是组成存储器的基础和核心,它用来存储一位二进制信息 0或 1。
它是由两个 MOS反相器 交叉耦合 而成的触发器,
一个存储元存储 一位 二进制代码,这种电路有两个稳定的状态，并且 A,B两点的电位总是互为相反的，
因此它能表示一位二进制的 1和 0。
写操作？
写,0”：在 I/O线上输入低电位，在 I/O线上输入高电位，打开 T5,T6,T7,T8四个开门管把低、高电位分别加在 A，
B点，使 T1管导通,T2管截止,将,0”信息写入了存储元,
写,1”：在 I/O线上输入高电位，在 I/O线上输入低电位，
开启 T5,T6,T7,T8四个晶体管把高、低电位分别加在 A,B点，
使 T1管截止，使 T2管导通，将,1”写入存储元,
读操作？ 若某个存储元被选中，则该存储元的 T5,T6,T7，
T8管均导通,A,B两点与位线 D与 D相连存储元的信息被送到 I/O与 I/O线上。 I/O与 I/O线接着一个差动读出放大器,从其电流方向可以判知所存信息是,1”还是,0”。
存储体,存储单元的集合，通常用 X
选择线 (行线 )和 Y选择线 (列线 )的交叉来选择所需要的单元。
2.SRAM存储器的组成地址译码器,将用二进制代码表示的地址转换成输出端的高电位，用来驱动相应的读写电路，以便选择所要访问的存储单元。
驱动器,双译码结构中，在译码器输出后加驱动器，驱动挂在各条 X方向选择线上的所有存储元电路。
I/O电路,处于数据总线和被选用的单元之间,控制被选中的单元读出或写入，放大信息。
输出驱动电路,为了扩展存储器的容量，常需要将几个芯片的数据线并联使用；
另外存储器的读出数据或写入数据都放在双向的数据总线上。这就用到三态输出缓冲器。
片选,在地址选择时，
首先要选片,只有当片选信号有效时，此片所连的地址线才有效。
单译码,适用于小容量存储器,一个地址译码器地址译码的两种方式,
单译码双译码双译码,适用于大容量存储器,
X向和 Y向两个译码器。
例,演示一个采用双译码结构的 4096× 1
的存储单元矩阵的译码过程。
3.SRAM存储器芯片实例演示 2114存储器芯片的逻辑结构方框图 。
注意,由于读操作与写操作是分时进行的，
读时不写，写时不读，因此，输入三态门与输出三态门是互锁的，数据总线上的信息不致于造成混乱。
4.存储器与 CPU连接
CPU对存储器进行读 /写操作，首先由地址总线给出地址信号，然后要发出读操作或写操作的控制信号，最后在数据总线上进行信息交流，要完成 地址线的连接,
数据线的连接 和 控制线的连接 。
存储器芯片的容量是有限的,为了满足实际存储器的容量要求，需要对存储器进行扩展。
主要方法有：
★ 位扩展法,只加大字长，而存储器的字数与存储器芯片字数一致,对片子没有选片要求例,使用 8K× 1的 RAM存储器芯片,组成 8K× 8
位的存储器的演示
★ 字扩展法,仅在字向扩充，而位数不变,需由片选信号来区分各片地址。
例,用 16K× 8位的芯片采用字扩展法组成
64K× 8位的存储器连接图演示
★ 字位同时扩展法,一个存储器的容量假定为 M× N位，若使用 l× k 位的芯片 (l＜ M,k＜ N)，需要在字向和位向同时进行扩展。此时共需要 (M/l)× (N/k)个存储器芯 片。
5.存储器的读、写周期在与 CPU连接时,CPU的控制信号与存储器的读、
写周期之间的配合问题是非常重要的。
区分,读周期与读出时间是两个不同的概念。
读出时间 是从给出有效地址到外部数据总线上稳定地出现所读出的数据信息所经历的时间。
读周期时间 则是存储片进行两次连续读操作时所必须间隔的时间，它总是大于或等于读出时间。
写周期,要实现写操作，要求片选 CS和写命令 WE信号都为低，并且 CS信号与 WE信号相“与”的宽度至少应为
tW。
2114的读周期
【 例 】 下图是 SRAM的写入时序图。其中 R/W是读 /写命令控制线，
当 R/W线为低电平时,存储器按给定地址把数据线上的数据写入存储器。请指出下图写入时序中的错误，并画出正确的写入时序图。
写入存储器的时序信号必须同步。通常，当 R/W线加负脉冲时，地址线和数据线的电平必须是稳定的。当 R/W线达到低电平时，数据立即被存储。 因此，当 R/W线处于低电平时，如果数据线改变了数值，那么存储器将存储新的数据⑤。同样，当 R/W线处于低电平时地址线如果发生了变化那么同样数据将存储到新的地址②或③。
正确的写入时序图
2,DRAM存储器
1)．四管动态存储元四管的动态存储电路是将六管静态存储元电路中的负载管 T3,T4去掉而成的。
写操作,I/O与 I/O加相反的电平，当 T5,T6截止时，靠
T1,T2管栅极电容的存储作用，在一定时间内 (如 2ms)
可保留所写入的信息。
读操作,先给出预充信号，使 T9,T10管导通，位线 D和 D
上的电容都达到电源电压。字选择线使 T5,T6管导通时，
存储的信息通过 A,B端向位线输出 。
刷新操作,为防止存储的信息电荷泄漏而丢失信息，由外界按一定规律不断给栅极进行充电，补足栅极的信息电荷。
2）,单管动态存储元单管动态存储元电路由一个管子 T1和一个电容 C构成 。
写入,字选择线为,1”,T1管导通，写入信息由位线 (数据线 )存入电容 C中；
读出,字选择线为,1”，存储在电容 C上的电荷，通过 T1输出到数据线上，通过读出放大器即可得到存储信息。
单管存储元电路和四管存储元电路对比名 称 优 点 缺 点四管存储元电路外围电路比较简单，
刷新时不需要另加外部逻辑管子多,占用的芯片面积大单管存储元电路元件数量少，集成度高需要有高鉴别能力的读出放大器配合工作
3),DRAM存储芯片实例
DRAM存储器芯片的结构大体与 SRAM存储器芯片相似，由存储体与外围电路构成。但它集成度要高，外围电路更复杂。
4).DRAM的刷新刷新周期,动态 MOS存储器采用“读出”方式进行刷新。
从上一次对整个存储器刷新结束到下一次对整个存储器全部刷新一遍为止，这一段时间间隔叫刷新周期。
常用的刷新方式有三种,一种是 集中式,
另一种是 分散式,
第三种是 异步式 。
集中式刷新,在整个刷新间隔内，前一段时间重复进行读 /写周期或维持周期，等到需要进行刷新操作时，便暂停读 /写或维持周期，而逐行刷新整个存储器，它适用于高速存储器。
集中刷新方式分散式刷新,把一个存储系统周期 tc分为两半，周期前半段时间 tm用来读 /写操作或维持信息，周期后半段时间 tr作为刷新操作时间。这样，每经过 128个系统周期时间，整个存储器便全部刷新一遍。
异步式刷新方式,是前两种方式的结合。
【 例 2】 说明 1M× 1位 DRAM片子的刷新方法，刷新周期定为 8ms
【 解 】 如果选择一个行地址进行刷新,刷新地址为 A0— A8，
因此这一行上的 2048个存储元同时进行刷新，即在 8ms内进行
512个周期的刷新。按照这个周期数,512× 2048＝ 1 048 567，
即对 1M位的存储元全部进行刷新。刷新方式可采用：在 8ms
中进行 512次刷新操作的集中刷新方式，或按 8ms÷ 512＝
15.5μs刷新一次的异步刷新方式。
5),存储器控制电路这些控制线路形成 DRAM控制器，它将 CPU的信号变换成适合 DRAM片子的信号。
DRAM存储器的刷新需要有硬件电路的支持，包括,
刷新计数器、
刷新 /访存裁决、
刷新控制逻辑
(1)地址多路开关,刷新时需要提供刷新地址，由多路开关进行选择。
(2)刷新定时器,定时电路用来提供刷新请求。
(3)刷新地址计数器,只用 RAS信号的刷新操作，需要提供刷新地址计数器。
(4)仲裁电路,对同时产生的来自 CPU的访问存储器的请求和来自刷新定时器的刷新请求的优先权进行裁定。
(5)定时发生器,提供行地址选通信号 RAS、列地址选通信号 CAS和写信号 WE.
4).高性能的主存储器
①,EDRAM芯片
EDRAM芯片又称增强型 DRAM芯片，它在 DRAM
芯片上集成了一个 SRAM实现的小容量高速缓冲存储器，
从而使 DRAM芯片的性能得到显著改进。
1M× 4位 EDRAM芯片的结构框图演示以 SRAM保存一行内容的办法，对成块传送非常有利。如果连续的地址高 11位相同,意味着属于同一行地址，那么连续变动的 9位列地址就会使 SRAM中相应位组连续读出，这称为 猝发式读取。
EDRAM的这种结构还带来另外两个优点：
● 在 SRAM读出期间可同时对 DRAM阵列进行刷新。
● 芯片内的数据输出路径与输入路径是分开的，允许在写操作完成的同时来启动同一行的读操作。
② 2.EDRAM内存条一片 EDRAM的容量为 1M× 4位,8片这样的芯片可组成 1M× 32位的存储模块。
8个芯片共用片选信号 Sel、行选通信号 RAS、刷新信号 Ref和地址输入信号 A0— A10。当某模块被选中，此模块的 8个 EDRAM芯片同时动作,8个 4位数据端口 D3— D0
同时与 32位数据总线交换数据，完成一次 32位字的存取。
上述存储模块本身具有高速成块存取能力,这种模块内存储字完全顺序排放，以猝发式存取来完成高速成块存取的方式，在当代微型机中获得了广泛应用。
③,主存物理地址的存储空间分布下面以奔腾 PC机主存为例，说明主存物理地址的存储空间概念。
最大可访问主存空间为 256MB，实际只安装了 16MB的
DRAM。
存储空间分成基本内存、保留内存、扩展内存几部分。
第三节 只读存储器和闪速存储器
1,只读存储器
1).ROM的分类,
只读存储器简称 ROM，它 只能读出，不能写入 。它的最大优点是具有 不易失性 。
根据编程方式不同,ROM通常分为三类
2).光擦可编程只读存储器 (EPROM)
只读存储器 定 义 优 点 缺点掩模式 数据在芯片制造过程中就确定 可靠性和集成度高，价格便宜 不能重写一次编程用户可自行改变产品中某些存储元可以根据用户需要编程只能一次性改写多次编程可以用紫外光照射或电擦除原来的数据，然后再重新写入新的数据可以多次改写
ROM中的内容
ROM的分类
【 例 3】 CPU的地址总线 16根 (A15— A0,A0为低位 )，
双向数据总线 8根 (D7— D0)，控制总线中与主存有关的信号有 MREQ(允许访存,低电平有效 ),R/W(高电平为读命令，低电平为写命令 )。
主存地址空间分配如下,0— 8191为系统程序区，由只读存储芯片组成； 8192— 32767为用户程序区；最后 (最大地址 )2K地址空间为系统程序工作区。上述地址为十进制，按字节编址。
现有如下存储器芯片,EPROM,8K× 8位 (控制端仅有
CS);SRAM,16K× 1位,2K× 8位,4K× 8位,8K× 8位,
请从上述芯片中选择适当芯片设计该计算机主存储器，
画出主存储器逻辑框图，
注意画出选片逻辑 (可选用门电路及 3∶ 8译码器 74LS138)
与 CPU 的连接，说明选哪些存储器芯片，选多少片。
【 解 】 主存地址空间分布如图所示 。
根据给定条件，选用 EPROM,8K× 8位芯片 1片。 SRAM：
8K× 8位芯片 3片,2K× 8位芯片 1片。 3∶ 8译码器仅用 Y0，
Y1,Y2,Y3和 Y7输出端，且对最后的 2K× 8位芯片还需加门电路译码。主存储器的组成与 CPU连接逻辑图如图所示，
2.闪速存储器
1).
闪速存储器是一种高密度、非易失性的读 /写半导体存储器，它突破了传统的存储器体系，改善了现有存储器的特性。
2).闪速存储器的逻辑结构
3).闪速存储器的工作原理闪速存储器是在 EPROM功能基础上增加了电路的电擦除和重新编程能力。
28F256A引入一个指令寄存器来实现这种功能。其作用是：
(1)保证 TTL电平的控制信号输入；
(2)在擦除和编程过程中稳定供电；
(3)最大限度的与 EPROM兼容。
当 VPP引脚不加高电压时，它只是一个只读存储器。
当 VPP引脚加上高电压时，除实现 EPROM通常操作外，
通过指令寄存器，可以实现存储器内容的变更。
当 VPP=VPPL时，指令寄存器的内容为读指令，使 28F256A
成为只读存储器，称为写保护。
4).闪速存储器与 CPU的连接中间部分是接口电路。地址总线和控制总线由 CPU
发向存储器和接口逻辑，数据总线为双向总线。
地址总线的宽度决定了存储器的存储容量，数据总线的宽度决定了存储器的字长。
构成存储器的存储介质，目前主要采用半导体器件和磁性材料。存储器中最小的存储单位就是一个双稳态半导体电路或一个 CMOS晶体管或磁性材料的 存储元,
它可存储一个二进制代码。由若干个存储元组成一个 存储单元,然后再由许多存储单元组成一个 存储器 。
1、存储器的分类存储器有各种不同的分类方法,
★ 按存储介质分半导体存储器,用半导体器件组成的存储器。
磁表面存储器,用磁性材料做成的存储器。
★ 按存储方式分随机存储器,任何存储单元的内容都能被随机存取，且存取时间和存储单元的物理位置无关。
顺序存储器,只能按某种顺序来存取，存取时间和存储单元的物理位置有关。
★ 按存储器的读写功能分只读存储器 (ROM)：存储的内容是固定不变的，只能读出而不能写入的半导体存储器。
随机读写存储器 (RAM)：既能读出又能写入的半导体存储器。
★ 按信息的可保存性分非永久记忆的存储器,断电后信息即消失的存储器。
永久记忆性存储器,断电后仍能保存信息的存储器。
★ 按在计算机系统中的作用分根据存储器在计算机系统中所起的作用，可分为主存储器辅助存储器高速缓冲存储器控制存储器
2 存储器的分级结构为了解决对存储器要求容量大，速度快，成本低三者之间的矛盾，目前通常采用 多级存储器体系结构,
即使用 高速缓冲存储器、主存储器和外存储器 。
名 称 简称用 途 特 点高速缓冲存储器
Cac
he
高速存取指令和数据 存取速度快，但存储容量小主存储器 主存 存放计算机运行期间的大量程序和数据 存取速度较快，存储容量不大外存储器 外存存放系统程序和大型数据文件及数据库 存储容量大，位成本低存储器的用途和特点
3主存储器的技术指标主存储器的性能指标主要是 存储容量、存取时间、存储周期和存储器带宽 。
指标 含 义 表 现 单 位存储容量在一个存储器中可以容纳的存储单元总数存储空间的大小字数，
字节数存取时间启动到完成一次存储器操作所经历的时间 主存的速度 ｎｓ
存储周期连续启动两次操作所需间隔的最小时间 主存的速度 ｎｓ
存储器带宽单位时间里存储器所存取的信息量,
数据传输速率技术指标位 /秒，字节 /秒第二节 随机读写存储器
1,SRAM存储器
1).基本存储元基本存储元是组成存储器的基础和核心,它用来存储一位二进制信息 0或 1。
它是由两个 MOS反相器 交叉耦合 而成的触发器,
一个存储元存储 一位 二进制代码,这种电路有两个稳定的状态，并且 A,B两点的电位总是互为相反的，
因此它能表示一位二进制的 1和 0。
写操作？
写,0”：在 I/O线上输入低电位，在 I/O线上输入高电位，打开 T5,T6,T7,T8四个开门管把低、高电位分别加在 A，
B点，使 T1管导通,T2管截止,将,0”信息写入了存储元,
写,1”：在 I/O线上输入高电位，在 I/O线上输入低电位，
开启 T5,T6,T7,T8四个晶体管把高、低电位分别加在 A,B点，
使 T1管截止，使 T2管导通，将,1”写入存储元,
读操作？ 若某个存储元被选中，则该存储元的 T5,T6,T7，
T8管均导通,A,B两点与位线 D与 D相连存储元的信息被送到 I/O与 I/O线上。 I/O与 I/O线接着一个差动读出放大器,从其电流方向可以判知所存信息是,1”还是,0”。
存储体,存储单元的集合，通常用 X
选择线 (行线 )和 Y选择线 (列线 )的交叉来选择所需要的单元。
2.SRAM存储器的组成地址译码器,将用二进制代码表示的地址转换成输出端的高电位，用来驱动相应的读写电路，以便选择所要访问的存储单元。
驱动器,双译码结构中，在译码器输出后加驱动器，驱动挂在各条 X方向选择线上的所有存储元电路。
I/O电路,处于数据总线和被选用的单元之间,控制被选中的单元读出或写入，放大信息。
输出驱动电路,为了扩展存储器的容量，常需要将几个芯片的数据线并联使用；
另外存储器的读出数据或写入数据都放在双向的数据总线上。这就用到三态输出缓冲器。
片选,在地址选择时，
首先要选片,只有当片选信号有效时，此片所连的地址线才有效。
单译码,适用于小容量存储器,一个地址译码器地址译码的两种方式,
单译码双译码双译码,适用于大容量存储器,
X向和 Y向两个译码器。
例,演示一个采用双译码结构的 4096× 1
的存储单元矩阵的译码过程。
3.SRAM存储器芯片实例演示 2114存储器芯片的逻辑结构方框图 。
注意,由于读操作与写操作是分时进行的，
读时不写，写时不读，因此，输入三态门与输出三态门是互锁的，数据总线上的信息不致于造成混乱。
4.存储器与 CPU连接
CPU对存储器进行读 /写操作，首先由地址总线给出地址信号，然后要发出读操作或写操作的控制信号，最后在数据总线上进行信息交流，要完成 地址线的连接,
数据线的连接 和 控制线的连接 。
存储器芯片的容量是有限的,为了满足实际存储器的容量要求，需要对存储器进行扩展。
主要方法有：
★ 位扩展法,只加大字长，而存储器的字数与存储器芯片字数一致,对片子没有选片要求例,使用 8K× 1的 RAM存储器芯片,组成 8K× 8
位的存储器的演示
★ 字扩展法,仅在字向扩充，而位数不变,需由片选信号来区分各片地址。
例,用 16K× 8位的芯片采用字扩展法组成
64K× 8位的存储器连接图演示
★ 字位同时扩展法,一个存储器的容量假定为 M× N位，若使用 l× k 位的芯片 (l＜ M,k＜ N)，需要在字向和位向同时进行扩展。此时共需要 (M/l)× (N/k)个存储器芯 片。
5.存储器的读、写周期在与 CPU连接时,CPU的控制信号与存储器的读、
写周期之间的配合问题是非常重要的。
区分,读周期与读出时间是两个不同的概念。
读出时间 是从给出有效地址到外部数据总线上稳定地出现所读出的数据信息所经历的时间。
读周期时间 则是存储片进行两次连续读操作时所必须间隔的时间，它总是大于或等于读出时间。
写周期,要实现写操作，要求片选 CS和写命令 WE信号都为低，并且 CS信号与 WE信号相“与”的宽度至少应为
tW。
2114的读周期
【 例 】 下图是 SRAM的写入时序图。其中 R/W是读 /写命令控制线，
当 R/W线为低电平时,存储器按给定地址把数据线上的数据写入存储器。请指出下图写入时序中的错误，并画出正确的写入时序图。
写入存储器的时序信号必须同步。通常，当 R/W线加负脉冲时，地址线和数据线的电平必须是稳定的。当 R/W线达到低电平时，数据立即被存储。 因此，当 R/W线处于低电平时，如果数据线改变了数值，那么存储器将存储新的数据⑤。同样，当 R/W线处于低电平时地址线如果发生了变化那么同样数据将存储到新的地址②或③。
正确的写入时序图
2,DRAM存储器
1)．四管动态存储元四管的动态存储电路是将六管静态存储元电路中的负载管 T3,T4去掉而成的。
写操作,I/O与 I/O加相反的电平，当 T5,T6截止时，靠
T1,T2管栅极电容的存储作用，在一定时间内 (如 2ms)
可保留所写入的信息。
读操作,先给出预充信号，使 T9,T10管导通，位线 D和 D
上的电容都达到电源电压。字选择线使 T5,T6管导通时，
存储的信息通过 A,B端向位线输出 。
刷新操作,为防止存储的信息电荷泄漏而丢失信息，由外界按一定规律不断给栅极进行充电，补足栅极的信息电荷。
2）,单管动态存储元单管动态存储元电路由一个管子 T1和一个电容 C构成 。
写入,字选择线为,1”,T1管导通，写入信息由位线 (数据线 )存入电容 C中；
读出,字选择线为,1”，存储在电容 C上的电荷，通过 T1输出到数据线上，通过读出放大器即可得到存储信息。
单管存储元电路和四管存储元电路对比名 称 优 点 缺 点四管存储元电路外围电路比较简单，
刷新时不需要另加外部逻辑管子多,占用的芯片面积大单管存储元电路元件数量少，集成度高需要有高鉴别能力的读出放大器配合工作
3),DRAM存储芯片实例
DRAM存储器芯片的结构大体与 SRAM存储器芯片相似，由存储体与外围电路构成。但它集成度要高，外围电路更复杂。
4).DRAM的刷新刷新周期,动态 MOS存储器采用“读出”方式进行刷新。
从上一次对整个存储器刷新结束到下一次对整个存储器全部刷新一遍为止，这一段时间间隔叫刷新周期。
常用的刷新方式有三种,一种是 集中式,
另一种是 分散式,
第三种是 异步式 。
集中式刷新,在整个刷新间隔内，前一段时间重复进行读 /写周期或维持周期，等到需要进行刷新操作时，便暂停读 /写或维持周期，而逐行刷新整个存储器，它适用于高速存储器。
集中刷新方式分散式刷新,把一个存储系统周期 tc分为两半，周期前半段时间 tm用来读 /写操作或维持信息，周期后半段时间 tr作为刷新操作时间。这样，每经过 128个系统周期时间，整个存储器便全部刷新一遍。
异步式刷新方式,是前两种方式的结合。
【 例 2】 说明 1M× 1位 DRAM片子的刷新方法，刷新周期定为 8ms
【 解 】 如果选择一个行地址进行刷新,刷新地址为 A0— A8，
因此这一行上的 2048个存储元同时进行刷新，即在 8ms内进行
512个周期的刷新。按照这个周期数,512× 2048＝ 1 048 567，
即对 1M位的存储元全部进行刷新。刷新方式可采用：在 8ms
中进行 512次刷新操作的集中刷新方式，或按 8ms÷ 512＝
15.5μs刷新一次的异步刷新方式。
5),存储器控制电路这些控制线路形成 DRAM控制器，它将 CPU的信号变换成适合 DRAM片子的信号。
DRAM存储器的刷新需要有硬件电路的支持，包括,
刷新计数器、
刷新 /访存裁决、
刷新控制逻辑
(1)地址多路开关,刷新时需要提供刷新地址，由多路开关进行选择。
(2)刷新定时器,定时电路用来提供刷新请求。
(3)刷新地址计数器,只用 RAS信号的刷新操作，需要提供刷新地址计数器。
(4)仲裁电路,对同时产生的来自 CPU的访问存储器的请求和来自刷新定时器的刷新请求的优先权进行裁定。
(5)定时发生器,提供行地址选通信号 RAS、列地址选通信号 CAS和写信号 WE.
4).高性能的主存储器
①,EDRAM芯片
EDRAM芯片又称增强型 DRAM芯片，它在 DRAM
芯片上集成了一个 SRAM实现的小容量高速缓冲存储器，
从而使 DRAM芯片的性能得到显著改进。
1M× 4位 EDRAM芯片的结构框图演示以 SRAM保存一行内容的办法，对成块传送非常有利。如果连续的地址高 11位相同,意味着属于同一行地址，那么连续变动的 9位列地址就会使 SRAM中相应位组连续读出，这称为 猝发式读取。
EDRAM的这种结构还带来另外两个优点：
● 在 SRAM读出期间可同时对 DRAM阵列进行刷新。
● 芯片内的数据输出路径与输入路径是分开的，允许在写操作完成的同时来启动同一行的读操作。
② 2.EDRAM内存条一片 EDRAM的容量为 1M× 4位,8片这样的芯片可组成 1M× 32位的存储模块。
8个芯片共用片选信号 Sel、行选通信号 RAS、刷新信号 Ref和地址输入信号 A0— A10。当某模块被选中，此模块的 8个 EDRAM芯片同时动作,8个 4位数据端口 D3— D0
同时与 32位数据总线交换数据，完成一次 32位字的存取。
上述存储模块本身具有高速成块存取能力,这种模块内存储字完全顺序排放，以猝发式存取来完成高速成块存取的方式，在当代微型机中获得了广泛应用。
③,主存物理地址的存储空间分布下面以奔腾 PC机主存为例，说明主存物理地址的存储空间概念。
最大可访问主存空间为 256MB，实际只安装了 16MB的
DRAM。
存储空间分成基本内存、保留内存、扩展内存几部分。
第三节 只读存储器和闪速存储器
1,只读存储器
1).ROM的分类,
只读存储器简称 ROM，它 只能读出，不能写入 。它的最大优点是具有 不易失性 。
根据编程方式不同,ROM通常分为三类
2).光擦可编程只读存储器 (EPROM)
只读存储器 定 义 优 点 缺点掩模式 数据在芯片制造过程中就确定 可靠性和集成度高，价格便宜 不能重写一次编程用户可自行改变产品中某些存储元可以根据用户需要编程只能一次性改写多次编程可以用紫外光照射或电擦除原来的数据，然后再重新写入新的数据可以多次改写
ROM中的内容
ROM的分类
【 例 3】 CPU的地址总线 16根 (A15— A0,A0为低位 )，
双向数据总线 8根 (D7— D0)，控制总线中与主存有关的信号有 MREQ(允许访存,低电平有效 ),R/W(高电平为读命令，低电平为写命令 )。
主存地址空间分配如下,0— 8191为系统程序区，由只读存储芯片组成； 8192— 32767为用户程序区；最后 (最大地址 )2K地址空间为系统程序工作区。上述地址为十进制，按字节编址。
现有如下存储器芯片,EPROM,8K× 8位 (控制端仅有
CS);SRAM,16K× 1位,2K× 8位,4K× 8位,8K× 8位,
请从上述芯片中选择适当芯片设计该计算机主存储器，
画出主存储器逻辑框图，
注意画出选片逻辑 (可选用门电路及 3∶ 8译码器 74LS138)
与 CPU 的连接，说明选哪些存储器芯片，选多少片。
【 解 】 主存地址空间分布如图所示 。
根据给定条件，选用 EPROM,8K× 8位芯片 1片。 SRAM：
8K× 8位芯片 3片,2K× 8位芯片 1片。 3∶ 8译码器仅用 Y0，
Y1,Y2,Y3和 Y7输出端，且对最后的 2K× 8位芯片还需加门电路译码。主存储器的组成与 CPU连接逻辑图如图所示，
2.闪速存储器
1).
闪速存储器是一种高密度、非易失性的读 /写半导体存储器，它突破了传统的存储器体系，改善了现有存储器的特性。
2).闪速存储器的逻辑结构
3).闪速存储器的工作原理闪速存储器是在 EPROM功能基础上增加了电路的电擦除和重新编程能力。
28F256A引入一个指令寄存器来实现这种功能。其作用是：
(1)保证 TTL电平的控制信号输入；
(2)在擦除和编程过程中稳定供电；
(3)最大限度的与 EPROM兼容。
当 VPP引脚不加高电压时，它只是一个只读存储器。
当 VPP引脚加上高电压时，除实现 EPROM通常操作外，
通过指令寄存器，可以实现存储器内容的变更。
当 VPP=VPPL时，指令寄存器的内容为读指令，使 28F256A
成为只读存储器，称为写保护。
4).闪速存储器与 CPU的连接中间部分是接口电路。地址总线和控制总线由 CPU
发向存储器和接口逻辑，数据总线为双向总线。
地址总线的宽度决定了存储器的存储容量，数据总线的宽度决定了存储器的字长。
