7.3 锁相频率合成电路
7.3.1 锁相环路
7.3.2 锁相频率合成器第 7 章 信号产生电路
7.3.1 锁相环路 PLL (Phase-Locked Loop)
一,组成和工作原理
PLL 是一种利用相位的自动调节消除频率误差，
实现无误差频率跟踪的负反馈系统。
鉴相器
(PD)
环路滤波器
(LF)
压控振荡器
(VCO)
ud (t)uI (t) uC (t)
uO (t)参考信号
i
ouO (t)
锁定状态,?i(t)-?o(t)= 常数,?i =?o
失锁状态,?io
第 7 章 信号产生电路二,集成锁相环路
CMOS 数字集成锁相环路 CD4046
信号输入放大 鉴相 要求 50% 方波环路滤波压控振荡分频缓冲
C1 14 16
7
6
11
12
8 15
10
13
+VCC
C
1
9
2
5
R3
3
4
A1
VCO
PDII
PDI
N
R4 C2
R5 +VCC
A2
R2R1
R6 信号输出禁止第 7 章 信号产生电路
7.3.2 锁相频率合成器一、原理框图晶体振荡器压控振荡器环路滤波器可编程分频器
N
鉴相器
(PD)
固定分频器?M
PLL
fS fr
fo
fo/N
fr = fS /M
= fo /N
fr— 频率间隔 (分辨率 )
rso NffM
Nf
第 7 章 信号产生电路二、应用实例
+12 V
14 16
11 8
8 5 11 6 7
10
13
9
C
R3
4
3
C2 R1R2
R4
4
5
6
7
10
11
12
13
1
14
15
16 9 2
3 8
晶振
C1
16
CD4046
CD4040
CD40103
13
1 024 kHz
固定分频器
M = 256
fr = 4 kHz
可编程顺序分频器编程控制
fo = Nfr
输出信号第 7 章 信号产生电路