下载第 3章 Verilog语言要素本章介绍 Verilog HDL的基本要素，包括标识符、注释、数值、编译程序指令、系统任务和系统函数。另外，本章还介绍了 Ve r i l o g硬件描述语言中的两种数据类型。
3.1 标识符
Verilog HDL中的标识符 ( i d e n t i f i e r )可以是任意一组字母、数字,$符号和_ (下划线 )符号的组合，但标识符的第一个字符必须是字母或者下划线。另外，标识符是区分大小写的。以下是标识符的几个例子：
C o u n t
COUNT / /与 C o u n t不同。
_ R 1 _ D 2
R 5 6 _ 6 8
F I V E $
转义标识符 (escaped identifier )可以在一条标识符中包含任何可打印字符。转义标识符以 \
(反斜线 )符号开头，以空白结尾（空白可以是一个空格、一个制表字符或换行符） 。下面例举了几个转义标识符：
\ 7 4 0 0
\,*,$
\ { * * * * * * }
\ ~Q
\O u t G a t e 与 O u t G a t e相同。
最后这个例子解释了在一条转义标识符中，反斜线和结束空格并不是转义标识符的一部分。也就是说，标识符 \ O u t G a t e 和标识符 O u t G a t e恒等。
Verilog HDL定义了一系列保留字，叫做关键词，它仅用于某些上下文中。 附录 A列出了语言中的所有保留字。注意只有小写的关键词才是保留字。例如，标识符 a l w a y s (这是个关键词 )与标识符 A LWAY S(非关键词 )是不同的。
另外，转义标识符与关键词并不完全相同。标识符 \initial 与标识符 i n i t i a l（这是个关键词）
不同。注意这一约定与那些转义标识符不同。
3.2 注释在 Verilog HDL中有两种形式的注释。
/ *第一种形式,可以扩展至多行 * /
/ /第二种形式,在本行结束。
3.3 格式
Verilog HDL区分大小写。也就是说大小写不同的标识符是不同的。此外,Verilog HDL是第 3章 Verilog 语言要素 15下载自由格式的，即结构可以跨越多行编写，也可以在一行内编写。白空（新行、制表符和空格）
没有特殊意义。下面通过实例解释说明。
initial beginT o p = 3' b001; #2 T o p = 3' b011; e n d
和下面的指令一样,
i n i t i a l
begin
T o p = 3' b001;
#2 T o p = 3' b 0 1 1 ;
e n d
3.4 系统任务和函数以 $字符开始的标识符表示系统任务或系统函数。任务提供了一种封装行为的机制。这种机制可在设计的不同部分被调用。任务可以返回 0个或多个值。函数除只能返回一个值以外与任务相同。此外，函数在 0时刻执行，即不允许延迟，而任务可以带有延迟。
$d i s p l a y ("Hi,you have reached LT today");
/* $d i s p l a y 系统任务在新的一行中显示。 * /
$t i m e
/ /该系统任务返回当前的模拟时间。
系统任务和系统函数在第 1 0章中详细讲解。
3.5 编译指令以 `（反引号）开始的某些标识符是编译器指令。在 Verilog 语言编译时，特定的编译器指令在整个编译过程中有效（编译过程可跨越多个文件）,直到遇到其它的不同编译程序指令。
完整的标准编译器指令如下,
`define,`undef
`ifdef,`else,`endif
`default_nettype
`include
`resetall
`timescale
`unconnected_drive,`nounconnected_drive
`celldefine,`endcelldefine
3.5.1 `define 和 `undef
` d e f i n e指令用于文本替换，它很像 C语言中的 #define 指令，如,
` d e f i n e M A X _ B U S _ S I Z E 3 2
.,,
r e g [ `M A X _ B U S _ S I Z E - 1:0 ] A d d R e g;
一旦 ` d e f i n e 指令被编译，其在整个编译过程中都有效。例如，通过另一个文件中的
` d e f i n e指令,M A X_B U S_S I Z E 能被多个文件使用。
`undef 指令取消前面定义的宏。例如,
` d e f i n e W O R D 16 //建立一个文本宏替代。
.,,
w i r e [ `W O R D,1] Bus;
.,,
` u n d e f W O R D
// 在 ` u n d e f编译指令后,W O R D的宏定义不再有效,
3.5.2 `ifdef,`else 和 `endif
这些编译指令用于条件编译，如下所示：
` i f d e f W I N D O W S
p a r a m e t e r WORD_SIZE = 16
` e l s e
p a r a m e t e r W O R D _ S I Z E = 32
` e n d i f
在编译过程中，如果已定义了名字为 W I N D O W S的文本宏，就选择第一种参数声明，否则选择第二种参数说明。
` e l s e 程序指令对于 `ifdef 指令是可选的。
3.5.3 `default_nettype
该指令用于为隐式线网指定线网类型。也就是将那些没有被说明的连线定义线网类型。
`default_nettype wand
该实例定义的缺省的线网为线与类型。因此，如果在此指令后面的任何模块中没有说明的连线，那么该线网被假定为线与类型。
3.5.4 `include
` i n c l u d e 编译器指令用于嵌入内嵌文件的内容。文件既可以用相对路径名定义，也可以用全路径名定义,例如,
` i n c l u d e ",,/,,/primitives.v"
编译时，这一行由文件,.,/,,/ p r i m i t i v e s,v” 的内容替代。
3.5.5 `resetall
该编译器指令将所有的编译指令重新设置为缺省值。
` r e s e t a l l
例如，该指令使得缺省连线类型为线网类型。
3.5.6 `timescale
在 Verilog HDL 模型中，所有时延都用单位时间表述。使用 ` t i m e s c a l e编译器指令将时间单位与实际时间相关联。该指令用于定义时延的单位和时延精度。 ` t i m e s c a l e编译器指令格式为：
` t i m e s c a l e t i m e _ u n i t / t i m e _ p r e c i s i o n
t i m e _ u n i t 和 t i m e _ p re c i s i o n 由值 1,1 0、和 1 0 0以及单位 s,m s,u s,n s,p s和 f s组成。例如：
` t i m e s c a l e 1 n s / 1 0 0 p s
表示时延单位为 1ns,时延精度为 1 0 0 p s。 `timescale 编译器指令在模块说明外部出现,并且影响后面所有的时延值。例如,
16 Verilog HDL 硬件描述语言 下载
` t i m e s c a l e 1ns/ 100ps
m o d u l e A n d F u n c (Z,A,B) ;
o u t p u t Z;
i n p u t A,B;
a n d # (5.22,6.17 ) A l (Z,A,B);
/ /规定了上升及下降时延值。
e n d m o d u l e
编译器指令定义时延以 n s为单位，并且时延精度为 1/10 ns（ 100 ps） 。因此，时延值 5,2 2对应
5.2 ns,时延 6,1 7对应 6.2 ns。如果用如下的 ` t i m e s c a l e程序指令代替上例中的编译器指令,
` t i m e s c a l e 1 0 n s / 1 n s
那么 5,2 2对应 52ns,6.17对应 6 2 n s。
在编译过程中,` t i m e s c a l e指令影响这一编译器指令后面所有模块中的时延值，直至遇到另一个 ` t i m e s c a l e指令或 ` r e s e t a l l指令。当一个设计中的多个模块带有自身的 ` t i m e s c a l e编译指令时将发生什么？在这种情况下，模拟器总是定位在所有模块的最小时延精度上，并且所有时延都相应地换算为最小时延精度。例如，
` t i m e s c a l e 1ns/ 100ps
m o d u l e A n d F u n c (Z,A,B) ;
o u t p u t Z;
i n p u t A,B;
a n d # (5.22,6.17 ) A l (Z,A,B) ;
e n d m o d u l e
` t i m e s c a l e 10ns/ 1ns
m o d u l e T B;
r e g PutA,PutB;
w i r e G e t O;
i n i t i a l
b e g i n
P u tA = 0;
P u t B = 0;
#5.21 P u t B = 1;
#10.4 P u t A = 1;
#15 P u t B = 0;
e n d
A n d F u n c A F 1(GetO,PutA,PutB) ;
e n d m o d u l e
在这个例子中，每个模块都有自身的 ` t i m e s c a l e编译器指令。 ` t i m e s c a l e编译器指令第一次应用于时延。因此，在第一个模块中,5,2 2对应 5.2 ns,6.17对应 6.2 ns; 在第二个模块中 5,2 1对应 52 ns,10.4对应 104 ns,15对应 150 ns。如果仿真模块 T B，设计中的所有模块最小时间精度为
100 ps。因此，所有延迟（特别是模块 T B中的延迟）将换算成精度为 100 ps。延迟 52 ns现在对应 5 2 0*100 ps,1 0 4对应 1 0 4 0*100 ps,1 5 0对应 1 5 0 0*100 ps。更重要的是，仿真使用 100 ps
为时间精度。如果仿真模块 A n d F u n c，由于模块 T B不是模块 A d d F u n c的子模块，模块 T B中的
` t i m e s c a l e程序指令将不再有效。
第 3章 Verilog 语言要素 17下载
18 Verilog HDL 硬件描述语言 下载
3.5.7 `unconnected_drive和 `nounconnected_drive
在模块实例化中，出现在这两个编译器指令间的任何未连接的输入端口或者为正偏电路状态或者为反偏电路状态。
` u n c o n n e c t e d _ d r i v e p u l l 1
.,,
/ *在这两个程序指令间的所有未连接的输入端口为正偏电路状态（连接到高电平） * /
` n o u n c o n n e c t e d _ d r i v e
`unconnected_drive pull0
.,,
/ *在这两个程序指令间的所有未连接的输入端口为反偏电路状态（连接到低电平） * /
` n o u n c o n n e c t e d _ d r i v e
3.5.8 `celldefine 和 `endcelldefine
这两个程序指令用于将模块标记为单元模块。它们表示包含模块定义，如下例所示。
` c e l l d e f i n e
m o d u l e F D 1 S 3 A X (D,CK,Z) ;
.,,
e n d m o d u l e
` e n d c e l l d e f i n e
某些 P L I例程使用单元模块。
3.6 值集合
Verilog HDL有下列四种基本的值：
1) 0：逻辑 0或“假”
2) 1：逻辑 1或“真”
3) x：未知
4) z：高阻注意这四种值的解释都内置于语言中。如一个为 z的值总是意味着高阻抗，一个为 0的值通常是指逻辑 0。
在门的输入或一个表达式中的为,z”的值通常解释成,x” 。此外,x值和 z值都是不分大小写的，也就是说，值 0 x 1 z与值 0 X 1 Z相同。 Verilog HDL中的常量是由以上这四类基本值组成的。
Verilog HDL中有三类常量：
1) 整型
2) 实数型
3) 字符串型下划线符号（ _）可以随意用在整数或实数中，它们就数量本身没有意义。它们能用来提高易读性；唯一的限制是下划线符号不能用作为首字符。
3.6.1 整型数整型数可以按如下两种方式书写：
第 3章 Verilog 语言要素 19下载
1) 简单的十进制数格式
2) 基数格式
1,简单的十进制格式这种形式的整数定义为带有一个可选的,+” （一元）或,－” （一元）操作符的数字序列。下面是这种简易十进制形式整数的例子。
32 十进制数 3 2
－ 15 十进制数－ 1 5
这种形式的整数值代表一个有符号的数。负数可使用两种补码形式表示。因此 3 2在 5位的二进制形式中为 1 0 0 0 0，在 6位二进制形式中为 11 0 0 0 1；－ 1 5在 5位二进制形式中为 1 0 0 0 1，在 6
位二进制形式中为 11 0 0 0 1。
2,基数表示法这种形式的整数格式为：
[s i z e ] 'base value
s i z e 定义以位计的常量的位长； b a s e为 o或 O（表示八进制）,b或 B（表示二进制）,d或 D（表示十进制）,h或 H（表示十六进制）之一； v a l u e是基于 b a s e的值的数字序列。值 x和 z以及十六进制中的 a到 f不区分大小写。
下面是一些具体实例：
5'O37 5位八进制数
4'D2 4位十进制数
4'B1x_01 4位二进制数
7'Hx 7位 x(扩展的 x),即 x x x x x x x
4'hZ 4位 z(扩展的 z),即 z z z z
4'd-4 非法：数值不能为负
8'h 2 A 在位长和字符之间,以及基数和数值之间允许出现空格
3'b001 非法,` 和基数 b之间不允许出现空格
(2+3)'b10 非法,位长不能够为表达式注意,x（或 z）在十六进制值中代表 4位 x（或 z）,在八进制中代表 3位 x（或 z）,在二进制中代表 1位 x（或 z） 。
基数格式计数形式的数通常为无符号数。这种形式的整型数的长度定义是可选的。如果没有定义一个整数型的长度，数的长度为相应值中定义的位数。下面是两个例子：
'o721 9位八进制数
'hAF 8位十六进制数如果定义的长度比为常量指定的长度长，通常在左边填 0补位。但是如果数最左边一位为
x或 z，就相应地用 x或 z在左边补位。例如：
10'b10 左边添 0占位,0000000010
10'bx0x1 左边添 x占位,x x x x x x x 0 x 1
如果长度定义得更小，那么最左边的位相应地被截断。例如：
3 ' b 1 0 0 1 _ 0 0 1 1与 3'b011 相等
5'H0FFF 与 5'H1F 相等
？字符在数中可以代替值 z在值 z被解释为不分大小写的情况下提高可读性（参见第 8章） 。
3.6.2 实数实数可以用下列两种形式定义：
1) 十进制计数法；例如
2,0
5,6 7 8
1 1 5 7 2,1 2
0,1
2,//非法：小数点两侧必须有 1位数字
2) 科学计数法； 这种形式的实数举例如下：
23_5.1e2 其值为 23510.0; 忽略下划线
3.6E2 360.0 (e与 E相同 )
5 E－ 4 0,0 0 0 5
Ve r i l o g语言定义了实数如何隐式地转换为整数。实数通过四舍五入被转换为最相近的整数。
4 2,4 4 6,42.45 转换为整数 4 2
92.5,92.699 转换为整数 9 3
－ 15.62 转换为整数－ 1 6
－ 26.22 转换为整数－ 2 6
3.6.3 字符串字符串是双引号内的字符序列。字符串不能分成多行书写。例如,
"INTERNAL ERROR"
" R E A C H E D－ > H E R E "
用 8位 A S C I I值表示的字符可看作是无符号整数。因此字符串是 8位 A S C I I值的序列。为存储字符串,INTERNAL ERROR”,变量需要 8 * 1 4位。
r e g [1,8*14] M e s s a g e;
.,,
M e s s a g e = "INTERNAL ERROR"
反斜线 (\ ) 用于对确定的特殊字符转义。
\n 换行符
\t 制表符
\\ 字符 \本身
\" 字符 "
\206 八进制数 2 0 6对应的字符
3.7 数据类型
Verilog HDL 有两大类数据类型。
1) 线网类型。 net type 表示 Ve r i l o g结构化元件间的物理连线。它的值由驱动元件的值决定，
例如连续赋值或门的输出。如果没有驱动元件连接到线网，线网的缺省值为 z。
2) 寄存器类型。 register type表示一个抽象的数据存储单元，它只能在 a l w a y s语句和 i n i t i a l
语句中被赋值，并且它的值从一个赋值到另一个赋值被保存下来。寄存器类型的变量具有 x
的缺省值。
3.7.1 线网类型线网数据类型包含下述不同种类的线网子类型。
20 Verilog HDL 硬件描述语言 下载第 3章 Verilog 语言要素 21下载
wire
tri
wor
trior
wand
triand
trireg
tri1
tri0
supply0
supply1
简单的线网类型说明语法为：
n e t _ k i n d [m s b:l s b] net1,net2,.,,,n e t N;
n e t _ k i n d 是上述线网类型的一种。 m s b和 l s b 是用于定义线网范围的常量表达式；范围定义是可选的；如果没有定义范围，缺省的线网类型为 1位。下面是线网类型说明实例。
w i r e Rdy,Start; //2个 1位的连线。
w a n d [2:0] A d d r; //A d d r是 3位线与。
当一个线网有多个驱动器时，即对一个线网有多个赋值时，不同的线网产生不同的行为。
例如，
w o r R d e;
.,,
a s s i g n R d e = B l t & W y l;
.,,
a s s i g n Rde = K b l | K i p;
本例中,R d e有两个驱动源，分别来自于两个连续赋值语句。由于它是线或线网,R d e的有效值由使用驱动源的值（右边表达式的值）的线或 (wor)表（参见后面线或网的有关章节）决定。
1,wire和 t r i线网用于连接单元的连线是最常见的线网类型。连线与三态线 ( t r i )网语法和语义一致；三态线可以用于描述多个驱动源驱动同一根线的线网类型；并且没有其他特殊的意义。
w i r e R e s e t;
w i r e [3:2] Cla,Pla,Sla;
t r i [ M S B－ 1,L S B +1] A r t;
如果多个驱动源驱动一个连线（或三态线网）,线网的有效值由下表决定。
wire ( 或 t r i ) 0 1 x z
0 0 x x 0
1 x 1 x 1
x x x x x
z 0 1 x z
下面是一个具体实例：
a s s i g n C l a = P l a & S l a;
.,,
a s s i g n Cla = P l a ^ S l a;
在这个实例中,C l a有两个驱动源。两个驱动源的值（右侧表达式的值）用于在上表中索引，
22 Verilog HDL 硬件描述语言 下载以便决定 C l a的有效值。由于 C l a是一个向量，每位的计算是相关的。例如，如果第一个右侧表达式的值为 0 1 x,并且第二个右测表达式的值为 11 z，那么 C l a 的有效值是 x 1 x (第一位 0和 1在表中索引到 x,第二位 1和 1在表中索引到 1，第三位 x 和 z在表中索引到 x)。
2,wor和 t r i o r线网线或指如果某个驱动源为 1，那么线网的值也为 1。线或和三态线或 ( t r i o r )在语法和功能上是一致的。
w o r [M S B:L S B] A r t;
t r i o r [M A X－ 1,M I N－ 1] Rdx,Sdx,Bdx;
如果多个驱动源驱动这类网，网的有效值由下表决定。
wor (或 t r i o r ) 0 1 x z
0 0 1 x 0
1 1 1 1 1
x x 1 x x
z 0 1 x z
3,wand和 t r i a n d线网线与 ( w a n d )网指如果某个驱动源为 0，那么线网的值为 0。线与和三态线与 ( t r i a n d )网在语法和功能上是一致的。
w a n d [-7,0] D b u s;
t r i a n d Reset,Clk;
如果这类线网存在多个驱动源，线网的有效值由下表决定。
wand (或 t r i a n d ) 0 1 x z
0 0 0 0 0
1 0 1 x 1
x 0 x x x
z 0 1 x z
4,trireg线网此线网存储数值（类似于寄存器）,并且用于电容节点的建模。当三态寄存器 ( t r i r e g )的所有驱动源都处于高阻态，也就是说，值为 z时，三态寄存器线网保存作用在线网上的最后一个值。此外，三态寄存器线网的缺省初始值为 x。
t r i r e g [1:8] Dbus,Abus;
5,tri0和 t r i 1线网这类线网可用于线逻辑的建模，即线网有多于一个驱动源。 t r i 0（ t r i 1）线网的特征是，
若无驱动源驱动，它的值为 0（ t r i 1的值为 1） 。
t r i 0 [－ 3:3] G n d B u s;
t r i 1 [ 0,－ 5] OtBus,ItBus;
下表显示在多个驱动源情况下 t r i 0或 t r i 1网的有效值。
tri0 (tri1) 0 1 x z
0 0 x x 0
1 x 1 x 1
x x x x x
z 0 1 x 0 ( 1 )
6,supply0和 s u p p l y 1线网
s u p p l y 0用于对“地”建模，即低电平 0； s u p p l y 1网用于对电源建模，即高电平 1；例如,
s u p p l y 0 Gnd,ClkGnd;
s u p p l y 1 [2:0] Vcc;
3.7.2 未说明的线网在 Verilog HDL中，有可能不必声明某种线网类型。在这样的情况下，缺省线网类型为 1
位线网。
可以使用 ` d e f a u l t _ n e t t y p e编译器指令改变这一隐式线网说明方式。使用方法如下：
` d e f a u l t _ n e t t y p e n e t _ k i n d
例如，带有下列编译器指令：
`default_nettype wand
任何未被说明的网缺省为 1位线与网。
3.7.3 向量和标量线网在定义向量线网时可选用关键词 s c a l a re d 或 v e c t o re d。如果一个线网定义时使用了关键词
v e c t o re d,那么就不允许位选择和部分选择该线网。换句话说，必须对线网整体赋值（位选择和部分选择在下一章中讲解） 。例如,
wire vectored[3:1] G r b;
/ /不允许位选择 G r b[ 2 ]和部分选择 G r b [ 3,2 ]
wor scalared[4:0] B e s t;
/ /与 w o r [4:0] B e s t相同，允许位选择 B e s t [ 2 ]和部分选择 B e s t [ 3,1 ]。
如果没有定义关键词，缺省值为标量。
3.7.4 寄存器类型有 5种不同的寄存器类型。
reg
integer
time
real
realtime
1,reg寄存器类型寄存器数据类型 r e g是最常见的数据类型。 r e g类型使用保留字 re g加以说明，形式如下：
r e g [ m s b,l s b] reg1,reg2,.,,r e g N;
m s b和 l s b 定义了范围，并且均为常数值表达式。范围定义是可选的；如果没有定义范围，缺省值为 1位寄存器。例如：
r e g [3:0] S a t; //S a t为 4 位寄存器。
r e g C n t; //1位寄存器。
r e g [1:32] Kisp,Pisp,Lisp;
寄存器可以取任意长度。寄存器中的值通常被解释为无符号数,例如：
r e g [1:4] C o m b;
第 3章 Verilog 语言要素 23下载
.,,
C o m b = － 2; //C o m b 的值为 1 4（ 1 1 1 0）,1 1 1 0是 2的补码。
C o m b = 5; //C o m b的值为 1 5（ 0 1 0 1） 。
2,存储器存储器是一个寄存器数组。存储器使用如下方式说明：
r e g [ m s b,1 s b] m e m o r y 1 [ u p p e r 1,l o w e r 1],
m e m o r y 2 [u p p e r 2,l o w e r 2],.,,；
例如：
r e g [0:3 ] M y M e m [ 0,6 3 ]
/ /M y M e m为 6 4个 4位寄存器的数组。
r e g B o g [ 1,5 ]
/ /B o g为 5个 1位寄存器的数组。
M y M e m和 B o g都是存储器。数组的维数不能大于 2。注意存储器属于寄存器数组类型。线网数据类型没有相应的存储器类型。
单个寄存器说明既能够用于说明寄存器类型，也可以用于说明存储器类型。
p a r a m e t e r A D D R _ S I Z E = 16,W O R D _ S I Z E = 8;
r e g [1,W O R D _ S I Z E] R a m P a r [ A D D R _ S I Z E－ 1,0],D a t a R e g;
R a m P a r是存储器，是 1 6个 8位寄存器数组，而 D a t a R e g是 8位寄存器。
在赋值语句中需要注意如下区别：存储器赋值不能在一条赋值语句中完成，但是寄存器可以。因此在存储器被赋值时，需要定义一个索引。下例说明它们之间的不同。
r e g [1:5] D i g; //D i g为 5位寄存器。
.,,
D i g = 5'b11011;
上述赋值都是正确的,但下述赋值不正确：
r e g B O g[1:5]; //B o g为 5个 1位寄存器的存储器。
.,,
B o g = 5'b11011;
有一种存储器赋值的方法是分别对存储器中的每个字赋值。例如：
r e g [0:3] X r o m [ 1,4 ]
.,,
X r o m[1] = 4'hA;
X r o m[2] = 4'h8;
X r o m[3] = 4'hF;
X r o m[4] = 4'h2;
为存储器赋值的另一种方法是使用系统任务：
1) $re a d m e m b （加载二进制值）
2) $re a d m e m b （加载十六进制值）
这些系统任务从指定的文本文件中读取数据并加载到存储器。文本文件必须包含相应的二进制或者十六进制数。例如：
r e g [1:4] RomB [7:1] ;
$ r e a d m e m b ("ram.patt",RomB);
R o m b是存储器。文件,r a m,p a t t”必须包含二进制值。文件也可以包含空白空间和注释。下面是文件中可能内容的实例。
1 1 0 1
24 Verilog HDL 硬件描述语言 下载
1 1 1 0
1 0 0 0
0 1 1 1
0 0 0 0
1 0 0 1
0 0 1 1
系统任务 $ r e a d m e m b促使从索引 7即 R o m b最左边的字索引，开始读取值。如果只加载存储器的一部分，值域可以在 $ r e a d m e m b方法中显式定义。例如：
$r e a d m e m b ("ram.patt",R o m B,5,3);
在这种情况下只有 R o m b[ 5 ],R o m b[ 4 ]和 R o m b[ 3 ]这些字从文件头开始被读取。被读取的值为
11 0 1,11 0 0和 1 0 0 0。
文件可以包含显式的地址形式。
@hex_address value
如下实例：
@5 11001
@2 11010
在这种情况下，值被读入存储器指定的地址。
当只定义开始值时，连续读取直至到达存储器右端索引边界。例如：
$r e a d m e m b ("rom.patt",R o m B,6);
/ /从地址 6开始，并且持续到 1。
$r e a d m e m b ( "rom.patt",R o m B,6,4);
/ /从地址 6读到地址 4。
3,Integer寄存器类型整数寄存器包含整数值。整数寄存器可以作为普通寄存器使用，典型应用为高层次行为建模。使用整数型说明形式如下：
i n t e g e r integer1,integer2,.,,intergerN [m s b:1 s b] ;
m s b和 l s b是定义整数数组界限的常量表达式，数组界限的定义是可选的。注意容许无位界限的情况。一个整数最少容纳 3 2位。但是具体实现可提供更多的位。下面是整数说明的实例。
i n t e g e r A,B,C; //三个整数型寄存器。
i n t e g e r Hist [3:6]; //一组四个寄存器。
一个整数型寄存器可存储有符号数，并且算术操作符提供 2的补码运算结果。
整数不能作为位向量访问。例如，对于上面的整数 B的 说明,B[ 6 ]和 B[ 2 0:1 0 ]是非法的。
一种截取位值的方法是将整数赋值给一般的 r e g类型变量，然后从中选取相应的位，如下所示：
r e g [31:0] B r e g;
i n t e g e r B i n t;
.,,
/ /B i n t[ 6 ]和 B i n t[ 2 0,1 0 ]是不允许的。
.,,
B r e g = B i n t;
/*现在,B r e g[ 6 ]和 B r e g[ 2 0,1 0 ]是允许的，并且从整数 B i n t获取相应的位值。 */
上例说明了如何通过简单的赋值将整数转换为位向量。类型转换自动完成，不必使用特定的函数。从位向量到整数的转换也可以通过赋值完成。例如,
第 3章 Verilog 语言要素 25下载
26 Verilog HDL 硬件描述语言 下载
i n t e g e r J;
r e g [3:0] B c q;
J = 6; //J的值为 3 2 ' b 0 0 0 0,,,0 0 1 1 0。
B c q = J; // B c q的值为 4 ' b 0 1 1 0。
B c q = 4'b0101.
J = B c q; //J的值为 3 2 ' b 0 0 0 0,,,0 0 1 0 1。
J = － 6; //J 的值为 3 2 ' b 1 1 1 1,,,1 1 0 1 0。
B c q = J; //B c q的值为 4 ' b 1 0 1 0。
注意赋值总是从最右端的位向最左边的位进行；任何多余的位被截断。如果你能够回忆起整数是作为 2的补码位向量表示的，就很容易理解类型转换。
4,time类型
t i m e类型的寄存器用于存储和处理时间。 t i m e类型的寄存器使用下述方式加以说明。
t i m e time_id1,time_id2,.,,,t i m e _ i d N [ m s b:1 s b] ;
m s b和 l s b是表明范围界限的常量表达式。如果未定义界限，每个标识符存储一个至少 6 4位的时间值。时间类型的寄存器只存储无符号数。例如,
t i m e E v e n t s [0:31]; //时间值数组。
t i m e C u r r T i m e; //C u r r T i m e 存储一个时间值。
5,real和 r e a l t i m e类型实数寄存器（或实数时间寄存器）使用如下方式说明：
/ /实数说明：
r e a l r e a l _ r e g 1,r e a l _ r e g 2,.,,,r e a l _ r e g N;
/ /实数时间说明：
r e a l t i m e r e a l t i m e _ r e g 1,r e a l t i m e _ r e g 2,.,,,r e a l t i m e _ r e g N;
r e a l t i m e与 r e a l类型完全相同。例如,
r e a l Swing,Top;
r e a l t i m e C u r r T i m e;
r e a l说明的变量的缺省值为 0。不允许对 r e a l声明值域、位界限或字节界限。
当将值 x和 z赋予 r e a l类型寄存器时，这些值作 0处理。
r e a l R a m C n t;
.,,
R a m C n t = 'b01x1Z;
R a m C n t在赋值后的值为 ' b 0 1 0 1 0。
3.8 参数参数是一个常量。参数经常用于定义时延和变量的宽度。使用参数说明的参数只被赋值一次。参数说明形式如下：
p a r a m e t e r p a r a m 1 = c o n s t _ e x p r 1,param2 = c o n s t _ e x p r 2,.,,,
p a r a m N = c o n s t _ e x p r N;
下面为具体实例：
p a r a m e t e r L I N E L E N G T H = 132,A L L _ X _ S = 16'bx;
p a r a m e t e r B I T = 1,B Y T E = 8,P I = 3.14;
p a r a m e t e r S T R O B E _ D E L A Y = ( B Y T E + B I T) / 2;
p a r a m e t e r T Q _ F I L E = " /h o m e/b h a s k e r/T E S T/ a d d,t q " ;
参数值也可以在编译时被改变。改变参数值可以使用参数定义语句或通过在模块初始化语句中定义参数值（这两种机制将在第 9章中详细讲解） 。
习题
1,下列标识符哪些合法，哪些非法？
C O u n T,1_2 M a n y,\**1,R e a l?,\wait,Initial
2,系统任务和系统函数的第一个字符标识符是什么？
3,举例说明文本替换编译指令？
4,在 Verilog HDL中是否有布尔类型？
5,下列表达式的位模式是什么？
7'o44,'Bx0,5'bx110,'hA0,10'd2,'hzF
6,赋值后存储在 Q p r中的位模式是什么？
r e g [1:8*2] Q p r;
.,,
Q p r = "ME" ;
7,如果线网类型变量说明后未赋值，其缺省值为多少？
8,Verilog HDL 允许没有显式说明的线网类型。如果是这样，怎样决定线网类型？
9,下面的说明错在哪里？
i n t e g e r [0:3] R i p p l e;
1 0,编写一个系统任务从数据文件,m e m A,d a t a”中加载 3 2× 6 4字存储器。
11,写出在编译时覆盖参数值的两种方法。
第 3章 Verilog 语言要素 27下载
3.1 标识符
Verilog HDL中的标识符 ( i d e n t i f i e r )可以是任意一组字母、数字,$符号和_ (下划线 )符号的组合，但标识符的第一个字符必须是字母或者下划线。另外，标识符是区分大小写的。以下是标识符的几个例子：
C o u n t
COUNT / /与 C o u n t不同。
_ R 1 _ D 2
R 5 6 _ 6 8
F I V E $
转义标识符 (escaped identifier )可以在一条标识符中包含任何可打印字符。转义标识符以 \
(反斜线 )符号开头，以空白结尾（空白可以是一个空格、一个制表字符或换行符） 。下面例举了几个转义标识符：
\ 7 4 0 0
\,*,$
\ { * * * * * * }
\ ~Q
\O u t G a t e 与 O u t G a t e相同。
最后这个例子解释了在一条转义标识符中，反斜线和结束空格并不是转义标识符的一部分。也就是说，标识符 \ O u t G a t e 和标识符 O u t G a t e恒等。
Verilog HDL定义了一系列保留字，叫做关键词，它仅用于某些上下文中。 附录 A列出了语言中的所有保留字。注意只有小写的关键词才是保留字。例如，标识符 a l w a y s (这是个关键词 )与标识符 A LWAY S(非关键词 )是不同的。
另外，转义标识符与关键词并不完全相同。标识符 \initial 与标识符 i n i t i a l（这是个关键词）
不同。注意这一约定与那些转义标识符不同。
3.2 注释在 Verilog HDL中有两种形式的注释。
/ *第一种形式,可以扩展至多行 * /
/ /第二种形式,在本行结束。
3.3 格式
Verilog HDL区分大小写。也就是说大小写不同的标识符是不同的。此外,Verilog HDL是第 3章 Verilog 语言要素 15下载自由格式的，即结构可以跨越多行编写，也可以在一行内编写。白空（新行、制表符和空格）
没有特殊意义。下面通过实例解释说明。
initial beginT o p = 3' b001; #2 T o p = 3' b011; e n d
和下面的指令一样,
i n i t i a l
begin
T o p = 3' b001;
#2 T o p = 3' b 0 1 1 ;
e n d
3.4 系统任务和函数以 $字符开始的标识符表示系统任务或系统函数。任务提供了一种封装行为的机制。这种机制可在设计的不同部分被调用。任务可以返回 0个或多个值。函数除只能返回一个值以外与任务相同。此外，函数在 0时刻执行，即不允许延迟，而任务可以带有延迟。
$d i s p l a y ("Hi,you have reached LT today");
/* $d i s p l a y 系统任务在新的一行中显示。 * /
$t i m e
/ /该系统任务返回当前的模拟时间。
系统任务和系统函数在第 1 0章中详细讲解。
3.5 编译指令以 `（反引号）开始的某些标识符是编译器指令。在 Verilog 语言编译时，特定的编译器指令在整个编译过程中有效（编译过程可跨越多个文件）,直到遇到其它的不同编译程序指令。
完整的标准编译器指令如下,
`define,`undef
`ifdef,`else,`endif
`default_nettype
`include
`resetall
`timescale
`unconnected_drive,`nounconnected_drive
`celldefine,`endcelldefine
3.5.1 `define 和 `undef
` d e f i n e指令用于文本替换，它很像 C语言中的 #define 指令，如,
` d e f i n e M A X _ B U S _ S I Z E 3 2
.,,
r e g [ `M A X _ B U S _ S I Z E - 1:0 ] A d d R e g;
一旦 ` d e f i n e 指令被编译，其在整个编译过程中都有效。例如，通过另一个文件中的
` d e f i n e指令,M A X_B U S_S I Z E 能被多个文件使用。
`undef 指令取消前面定义的宏。例如,
` d e f i n e W O R D 16 //建立一个文本宏替代。
.,,
w i r e [ `W O R D,1] Bus;
.,,
` u n d e f W O R D
// 在 ` u n d e f编译指令后,W O R D的宏定义不再有效,
3.5.2 `ifdef,`else 和 `endif
这些编译指令用于条件编译，如下所示：
` i f d e f W I N D O W S
p a r a m e t e r WORD_SIZE = 16
` e l s e
p a r a m e t e r W O R D _ S I Z E = 32
` e n d i f
在编译过程中，如果已定义了名字为 W I N D O W S的文本宏，就选择第一种参数声明，否则选择第二种参数说明。
` e l s e 程序指令对于 `ifdef 指令是可选的。
3.5.3 `default_nettype
该指令用于为隐式线网指定线网类型。也就是将那些没有被说明的连线定义线网类型。
`default_nettype wand
该实例定义的缺省的线网为线与类型。因此，如果在此指令后面的任何模块中没有说明的连线，那么该线网被假定为线与类型。
3.5.4 `include
` i n c l u d e 编译器指令用于嵌入内嵌文件的内容。文件既可以用相对路径名定义，也可以用全路径名定义,例如,
` i n c l u d e ",,/,,/primitives.v"
编译时，这一行由文件,.,/,,/ p r i m i t i v e s,v” 的内容替代。
3.5.5 `resetall
该编译器指令将所有的编译指令重新设置为缺省值。
` r e s e t a l l
例如，该指令使得缺省连线类型为线网类型。
3.5.6 `timescale
在 Verilog HDL 模型中，所有时延都用单位时间表述。使用 ` t i m e s c a l e编译器指令将时间单位与实际时间相关联。该指令用于定义时延的单位和时延精度。 ` t i m e s c a l e编译器指令格式为：
` t i m e s c a l e t i m e _ u n i t / t i m e _ p r e c i s i o n
t i m e _ u n i t 和 t i m e _ p re c i s i o n 由值 1,1 0、和 1 0 0以及单位 s,m s,u s,n s,p s和 f s组成。例如：
` t i m e s c a l e 1 n s / 1 0 0 p s
表示时延单位为 1ns,时延精度为 1 0 0 p s。 `timescale 编译器指令在模块说明外部出现,并且影响后面所有的时延值。例如,
16 Verilog HDL 硬件描述语言 下载
` t i m e s c a l e 1ns/ 100ps
m o d u l e A n d F u n c (Z,A,B) ;
o u t p u t Z;
i n p u t A,B;
a n d # (5.22,6.17 ) A l (Z,A,B);
/ /规定了上升及下降时延值。
e n d m o d u l e
编译器指令定义时延以 n s为单位，并且时延精度为 1/10 ns（ 100 ps） 。因此，时延值 5,2 2对应
5.2 ns,时延 6,1 7对应 6.2 ns。如果用如下的 ` t i m e s c a l e程序指令代替上例中的编译器指令,
` t i m e s c a l e 1 0 n s / 1 n s
那么 5,2 2对应 52ns,6.17对应 6 2 n s。
在编译过程中,` t i m e s c a l e指令影响这一编译器指令后面所有模块中的时延值，直至遇到另一个 ` t i m e s c a l e指令或 ` r e s e t a l l指令。当一个设计中的多个模块带有自身的 ` t i m e s c a l e编译指令时将发生什么？在这种情况下，模拟器总是定位在所有模块的最小时延精度上，并且所有时延都相应地换算为最小时延精度。例如，
` t i m e s c a l e 1ns/ 100ps
m o d u l e A n d F u n c (Z,A,B) ;
o u t p u t Z;
i n p u t A,B;
a n d # (5.22,6.17 ) A l (Z,A,B) ;
e n d m o d u l e
` t i m e s c a l e 10ns/ 1ns
m o d u l e T B;
r e g PutA,PutB;
w i r e G e t O;
i n i t i a l
b e g i n
P u tA = 0;
P u t B = 0;
#5.21 P u t B = 1;
#10.4 P u t A = 1;
#15 P u t B = 0;
e n d
A n d F u n c A F 1(GetO,PutA,PutB) ;
e n d m o d u l e
在这个例子中，每个模块都有自身的 ` t i m e s c a l e编译器指令。 ` t i m e s c a l e编译器指令第一次应用于时延。因此，在第一个模块中,5,2 2对应 5.2 ns,6.17对应 6.2 ns; 在第二个模块中 5,2 1对应 52 ns,10.4对应 104 ns,15对应 150 ns。如果仿真模块 T B，设计中的所有模块最小时间精度为
100 ps。因此，所有延迟（特别是模块 T B中的延迟）将换算成精度为 100 ps。延迟 52 ns现在对应 5 2 0*100 ps,1 0 4对应 1 0 4 0*100 ps,1 5 0对应 1 5 0 0*100 ps。更重要的是，仿真使用 100 ps
为时间精度。如果仿真模块 A n d F u n c，由于模块 T B不是模块 A d d F u n c的子模块，模块 T B中的
` t i m e s c a l e程序指令将不再有效。
第 3章 Verilog 语言要素 17下载
18 Verilog HDL 硬件描述语言 下载
3.5.7 `unconnected_drive和 `nounconnected_drive
在模块实例化中，出现在这两个编译器指令间的任何未连接的输入端口或者为正偏电路状态或者为反偏电路状态。
` u n c o n n e c t e d _ d r i v e p u l l 1
.,,
/ *在这两个程序指令间的所有未连接的输入端口为正偏电路状态（连接到高电平） * /
` n o u n c o n n e c t e d _ d r i v e
`unconnected_drive pull0
.,,
/ *在这两个程序指令间的所有未连接的输入端口为反偏电路状态（连接到低电平） * /
` n o u n c o n n e c t e d _ d r i v e
3.5.8 `celldefine 和 `endcelldefine
这两个程序指令用于将模块标记为单元模块。它们表示包含模块定义，如下例所示。
` c e l l d e f i n e
m o d u l e F D 1 S 3 A X (D,CK,Z) ;
.,,
e n d m o d u l e
` e n d c e l l d e f i n e
某些 P L I例程使用单元模块。
3.6 值集合
Verilog HDL有下列四种基本的值：
1) 0：逻辑 0或“假”
2) 1：逻辑 1或“真”
3) x：未知
4) z：高阻注意这四种值的解释都内置于语言中。如一个为 z的值总是意味着高阻抗，一个为 0的值通常是指逻辑 0。
在门的输入或一个表达式中的为,z”的值通常解释成,x” 。此外,x值和 z值都是不分大小写的，也就是说，值 0 x 1 z与值 0 X 1 Z相同。 Verilog HDL中的常量是由以上这四类基本值组成的。
Verilog HDL中有三类常量：
1) 整型
2) 实数型
3) 字符串型下划线符号（ _）可以随意用在整数或实数中，它们就数量本身没有意义。它们能用来提高易读性；唯一的限制是下划线符号不能用作为首字符。
3.6.1 整型数整型数可以按如下两种方式书写：
第 3章 Verilog 语言要素 19下载
1) 简单的十进制数格式
2) 基数格式
1,简单的十进制格式这种形式的整数定义为带有一个可选的,+” （一元）或,－” （一元）操作符的数字序列。下面是这种简易十进制形式整数的例子。
32 十进制数 3 2
－ 15 十进制数－ 1 5
这种形式的整数值代表一个有符号的数。负数可使用两种补码形式表示。因此 3 2在 5位的二进制形式中为 1 0 0 0 0，在 6位二进制形式中为 11 0 0 0 1；－ 1 5在 5位二进制形式中为 1 0 0 0 1，在 6
位二进制形式中为 11 0 0 0 1。
2,基数表示法这种形式的整数格式为：
[s i z e ] 'base value
s i z e 定义以位计的常量的位长； b a s e为 o或 O（表示八进制）,b或 B（表示二进制）,d或 D（表示十进制）,h或 H（表示十六进制）之一； v a l u e是基于 b a s e的值的数字序列。值 x和 z以及十六进制中的 a到 f不区分大小写。
下面是一些具体实例：
5'O37 5位八进制数
4'D2 4位十进制数
4'B1x_01 4位二进制数
7'Hx 7位 x(扩展的 x),即 x x x x x x x
4'hZ 4位 z(扩展的 z),即 z z z z
4'd-4 非法：数值不能为负
8'h 2 A 在位长和字符之间,以及基数和数值之间允许出现空格
3'b001 非法,` 和基数 b之间不允许出现空格
(2+3)'b10 非法,位长不能够为表达式注意,x（或 z）在十六进制值中代表 4位 x（或 z）,在八进制中代表 3位 x（或 z）,在二进制中代表 1位 x（或 z） 。
基数格式计数形式的数通常为无符号数。这种形式的整型数的长度定义是可选的。如果没有定义一个整数型的长度，数的长度为相应值中定义的位数。下面是两个例子：
'o721 9位八进制数
'hAF 8位十六进制数如果定义的长度比为常量指定的长度长，通常在左边填 0补位。但是如果数最左边一位为
x或 z，就相应地用 x或 z在左边补位。例如：
10'b10 左边添 0占位,0000000010
10'bx0x1 左边添 x占位,x x x x x x x 0 x 1
如果长度定义得更小，那么最左边的位相应地被截断。例如：
3 ' b 1 0 0 1 _ 0 0 1 1与 3'b011 相等
5'H0FFF 与 5'H1F 相等
？字符在数中可以代替值 z在值 z被解释为不分大小写的情况下提高可读性（参见第 8章） 。
3.6.2 实数实数可以用下列两种形式定义：
1) 十进制计数法；例如
2,0
5,6 7 8
1 1 5 7 2,1 2
0,1
2,//非法：小数点两侧必须有 1位数字
2) 科学计数法； 这种形式的实数举例如下：
23_5.1e2 其值为 23510.0; 忽略下划线
3.6E2 360.0 (e与 E相同 )
5 E－ 4 0,0 0 0 5
Ve r i l o g语言定义了实数如何隐式地转换为整数。实数通过四舍五入被转换为最相近的整数。
4 2,4 4 6,42.45 转换为整数 4 2
92.5,92.699 转换为整数 9 3
－ 15.62 转换为整数－ 1 6
－ 26.22 转换为整数－ 2 6
3.6.3 字符串字符串是双引号内的字符序列。字符串不能分成多行书写。例如,
"INTERNAL ERROR"
" R E A C H E D－ > H E R E "
用 8位 A S C I I值表示的字符可看作是无符号整数。因此字符串是 8位 A S C I I值的序列。为存储字符串,INTERNAL ERROR”,变量需要 8 * 1 4位。
r e g [1,8*14] M e s s a g e;
.,,
M e s s a g e = "INTERNAL ERROR"
反斜线 (\ ) 用于对确定的特殊字符转义。
\n 换行符
\t 制表符
\\ 字符 \本身
\" 字符 "
\206 八进制数 2 0 6对应的字符
3.7 数据类型
Verilog HDL 有两大类数据类型。
1) 线网类型。 net type 表示 Ve r i l o g结构化元件间的物理连线。它的值由驱动元件的值决定，
例如连续赋值或门的输出。如果没有驱动元件连接到线网，线网的缺省值为 z。
2) 寄存器类型。 register type表示一个抽象的数据存储单元，它只能在 a l w a y s语句和 i n i t i a l
语句中被赋值，并且它的值从一个赋值到另一个赋值被保存下来。寄存器类型的变量具有 x
的缺省值。
3.7.1 线网类型线网数据类型包含下述不同种类的线网子类型。
20 Verilog HDL 硬件描述语言 下载第 3章 Verilog 语言要素 21下载
wire
tri
wor
trior
wand
triand
trireg
tri1
tri0
supply0
supply1
简单的线网类型说明语法为：
n e t _ k i n d [m s b:l s b] net1,net2,.,,,n e t N;
n e t _ k i n d 是上述线网类型的一种。 m s b和 l s b 是用于定义线网范围的常量表达式；范围定义是可选的；如果没有定义范围，缺省的线网类型为 1位。下面是线网类型说明实例。
w i r e Rdy,Start; //2个 1位的连线。
w a n d [2:0] A d d r; //A d d r是 3位线与。
当一个线网有多个驱动器时，即对一个线网有多个赋值时，不同的线网产生不同的行为。
例如，
w o r R d e;
.,,
a s s i g n R d e = B l t & W y l;
.,,
a s s i g n Rde = K b l | K i p;
本例中,R d e有两个驱动源，分别来自于两个连续赋值语句。由于它是线或线网,R d e的有效值由使用驱动源的值（右边表达式的值）的线或 (wor)表（参见后面线或网的有关章节）决定。
1,wire和 t r i线网用于连接单元的连线是最常见的线网类型。连线与三态线 ( t r i )网语法和语义一致；三态线可以用于描述多个驱动源驱动同一根线的线网类型；并且没有其他特殊的意义。
w i r e R e s e t;
w i r e [3:2] Cla,Pla,Sla;
t r i [ M S B－ 1,L S B +1] A r t;
如果多个驱动源驱动一个连线（或三态线网）,线网的有效值由下表决定。
wire ( 或 t r i ) 0 1 x z
0 0 x x 0
1 x 1 x 1
x x x x x
z 0 1 x z
下面是一个具体实例：
a s s i g n C l a = P l a & S l a;
.,,
a s s i g n Cla = P l a ^ S l a;
在这个实例中,C l a有两个驱动源。两个驱动源的值（右侧表达式的值）用于在上表中索引，
22 Verilog HDL 硬件描述语言 下载以便决定 C l a的有效值。由于 C l a是一个向量，每位的计算是相关的。例如，如果第一个右侧表达式的值为 0 1 x,并且第二个右测表达式的值为 11 z，那么 C l a 的有效值是 x 1 x (第一位 0和 1在表中索引到 x,第二位 1和 1在表中索引到 1，第三位 x 和 z在表中索引到 x)。
2,wor和 t r i o r线网线或指如果某个驱动源为 1，那么线网的值也为 1。线或和三态线或 ( t r i o r )在语法和功能上是一致的。
w o r [M S B:L S B] A r t;
t r i o r [M A X－ 1,M I N－ 1] Rdx,Sdx,Bdx;
如果多个驱动源驱动这类网，网的有效值由下表决定。
wor (或 t r i o r ) 0 1 x z
0 0 1 x 0
1 1 1 1 1
x x 1 x x
z 0 1 x z
3,wand和 t r i a n d线网线与 ( w a n d )网指如果某个驱动源为 0，那么线网的值为 0。线与和三态线与 ( t r i a n d )网在语法和功能上是一致的。
w a n d [-7,0] D b u s;
t r i a n d Reset,Clk;
如果这类线网存在多个驱动源，线网的有效值由下表决定。
wand (或 t r i a n d ) 0 1 x z
0 0 0 0 0
1 0 1 x 1
x 0 x x x
z 0 1 x z
4,trireg线网此线网存储数值（类似于寄存器）,并且用于电容节点的建模。当三态寄存器 ( t r i r e g )的所有驱动源都处于高阻态，也就是说，值为 z时，三态寄存器线网保存作用在线网上的最后一个值。此外，三态寄存器线网的缺省初始值为 x。
t r i r e g [1:8] Dbus,Abus;
5,tri0和 t r i 1线网这类线网可用于线逻辑的建模，即线网有多于一个驱动源。 t r i 0（ t r i 1）线网的特征是，
若无驱动源驱动，它的值为 0（ t r i 1的值为 1） 。
t r i 0 [－ 3:3] G n d B u s;
t r i 1 [ 0,－ 5] OtBus,ItBus;
下表显示在多个驱动源情况下 t r i 0或 t r i 1网的有效值。
tri0 (tri1) 0 1 x z
0 0 x x 0
1 x 1 x 1
x x x x x
z 0 1 x 0 ( 1 )
6,supply0和 s u p p l y 1线网
s u p p l y 0用于对“地”建模，即低电平 0； s u p p l y 1网用于对电源建模，即高电平 1；例如,
s u p p l y 0 Gnd,ClkGnd;
s u p p l y 1 [2:0] Vcc;
3.7.2 未说明的线网在 Verilog HDL中，有可能不必声明某种线网类型。在这样的情况下，缺省线网类型为 1
位线网。
可以使用 ` d e f a u l t _ n e t t y p e编译器指令改变这一隐式线网说明方式。使用方法如下：
` d e f a u l t _ n e t t y p e n e t _ k i n d
例如，带有下列编译器指令：
`default_nettype wand
任何未被说明的网缺省为 1位线与网。
3.7.3 向量和标量线网在定义向量线网时可选用关键词 s c a l a re d 或 v e c t o re d。如果一个线网定义时使用了关键词
v e c t o re d,那么就不允许位选择和部分选择该线网。换句话说，必须对线网整体赋值（位选择和部分选择在下一章中讲解） 。例如,
wire vectored[3:1] G r b;
/ /不允许位选择 G r b[ 2 ]和部分选择 G r b [ 3,2 ]
wor scalared[4:0] B e s t;
/ /与 w o r [4:0] B e s t相同，允许位选择 B e s t [ 2 ]和部分选择 B e s t [ 3,1 ]。
如果没有定义关键词，缺省值为标量。
3.7.4 寄存器类型有 5种不同的寄存器类型。
reg
integer
time
real
realtime
1,reg寄存器类型寄存器数据类型 r e g是最常见的数据类型。 r e g类型使用保留字 re g加以说明，形式如下：
r e g [ m s b,l s b] reg1,reg2,.,,r e g N;
m s b和 l s b 定义了范围，并且均为常数值表达式。范围定义是可选的；如果没有定义范围，缺省值为 1位寄存器。例如：
r e g [3:0] S a t; //S a t为 4 位寄存器。
r e g C n t; //1位寄存器。
r e g [1:32] Kisp,Pisp,Lisp;
寄存器可以取任意长度。寄存器中的值通常被解释为无符号数,例如：
r e g [1:4] C o m b;
第 3章 Verilog 语言要素 23下载
.,,
C o m b = － 2; //C o m b 的值为 1 4（ 1 1 1 0）,1 1 1 0是 2的补码。
C o m b = 5; //C o m b的值为 1 5（ 0 1 0 1） 。
2,存储器存储器是一个寄存器数组。存储器使用如下方式说明：
r e g [ m s b,1 s b] m e m o r y 1 [ u p p e r 1,l o w e r 1],
m e m o r y 2 [u p p e r 2,l o w e r 2],.,,；
例如：
r e g [0:3 ] M y M e m [ 0,6 3 ]
/ /M y M e m为 6 4个 4位寄存器的数组。
r e g B o g [ 1,5 ]
/ /B o g为 5个 1位寄存器的数组。
M y M e m和 B o g都是存储器。数组的维数不能大于 2。注意存储器属于寄存器数组类型。线网数据类型没有相应的存储器类型。
单个寄存器说明既能够用于说明寄存器类型，也可以用于说明存储器类型。
p a r a m e t e r A D D R _ S I Z E = 16,W O R D _ S I Z E = 8;
r e g [1,W O R D _ S I Z E] R a m P a r [ A D D R _ S I Z E－ 1,0],D a t a R e g;
R a m P a r是存储器，是 1 6个 8位寄存器数组，而 D a t a R e g是 8位寄存器。
在赋值语句中需要注意如下区别：存储器赋值不能在一条赋值语句中完成，但是寄存器可以。因此在存储器被赋值时，需要定义一个索引。下例说明它们之间的不同。
r e g [1:5] D i g; //D i g为 5位寄存器。
.,,
D i g = 5'b11011;
上述赋值都是正确的,但下述赋值不正确：
r e g B O g[1:5]; //B o g为 5个 1位寄存器的存储器。
.,,
B o g = 5'b11011;
有一种存储器赋值的方法是分别对存储器中的每个字赋值。例如：
r e g [0:3] X r o m [ 1,4 ]
.,,
X r o m[1] = 4'hA;
X r o m[2] = 4'h8;
X r o m[3] = 4'hF;
X r o m[4] = 4'h2;
为存储器赋值的另一种方法是使用系统任务：
1) $re a d m e m b （加载二进制值）
2) $re a d m e m b （加载十六进制值）
这些系统任务从指定的文本文件中读取数据并加载到存储器。文本文件必须包含相应的二进制或者十六进制数。例如：
r e g [1:4] RomB [7:1] ;
$ r e a d m e m b ("ram.patt",RomB);
R o m b是存储器。文件,r a m,p a t t”必须包含二进制值。文件也可以包含空白空间和注释。下面是文件中可能内容的实例。
1 1 0 1
24 Verilog HDL 硬件描述语言 下载
1 1 1 0
1 0 0 0
0 1 1 1
0 0 0 0
1 0 0 1
0 0 1 1
系统任务 $ r e a d m e m b促使从索引 7即 R o m b最左边的字索引，开始读取值。如果只加载存储器的一部分，值域可以在 $ r e a d m e m b方法中显式定义。例如：
$r e a d m e m b ("ram.patt",R o m B,5,3);
在这种情况下只有 R o m b[ 5 ],R o m b[ 4 ]和 R o m b[ 3 ]这些字从文件头开始被读取。被读取的值为
11 0 1,11 0 0和 1 0 0 0。
文件可以包含显式的地址形式。
@hex_address value
如下实例：
@5 11001
@2 11010
在这种情况下，值被读入存储器指定的地址。
当只定义开始值时，连续读取直至到达存储器右端索引边界。例如：
$r e a d m e m b ("rom.patt",R o m B,6);
/ /从地址 6开始，并且持续到 1。
$r e a d m e m b ( "rom.patt",R o m B,6,4);
/ /从地址 6读到地址 4。
3,Integer寄存器类型整数寄存器包含整数值。整数寄存器可以作为普通寄存器使用，典型应用为高层次行为建模。使用整数型说明形式如下：
i n t e g e r integer1,integer2,.,,intergerN [m s b:1 s b] ;
m s b和 l s b是定义整数数组界限的常量表达式，数组界限的定义是可选的。注意容许无位界限的情况。一个整数最少容纳 3 2位。但是具体实现可提供更多的位。下面是整数说明的实例。
i n t e g e r A,B,C; //三个整数型寄存器。
i n t e g e r Hist [3:6]; //一组四个寄存器。
一个整数型寄存器可存储有符号数，并且算术操作符提供 2的补码运算结果。
整数不能作为位向量访问。例如，对于上面的整数 B的 说明,B[ 6 ]和 B[ 2 0:1 0 ]是非法的。
一种截取位值的方法是将整数赋值给一般的 r e g类型变量，然后从中选取相应的位，如下所示：
r e g [31:0] B r e g;
i n t e g e r B i n t;
.,,
/ /B i n t[ 6 ]和 B i n t[ 2 0,1 0 ]是不允许的。
.,,
B r e g = B i n t;
/*现在,B r e g[ 6 ]和 B r e g[ 2 0,1 0 ]是允许的，并且从整数 B i n t获取相应的位值。 */
上例说明了如何通过简单的赋值将整数转换为位向量。类型转换自动完成，不必使用特定的函数。从位向量到整数的转换也可以通过赋值完成。例如,
第 3章 Verilog 语言要素 25下载
26 Verilog HDL 硬件描述语言 下载
i n t e g e r J;
r e g [3:0] B c q;
J = 6; //J的值为 3 2 ' b 0 0 0 0,,,0 0 1 1 0。
B c q = J; // B c q的值为 4 ' b 0 1 1 0。
B c q = 4'b0101.
J = B c q; //J的值为 3 2 ' b 0 0 0 0,,,0 0 1 0 1。
J = － 6; //J 的值为 3 2 ' b 1 1 1 1,,,1 1 0 1 0。
B c q = J; //B c q的值为 4 ' b 1 0 1 0。
注意赋值总是从最右端的位向最左边的位进行；任何多余的位被截断。如果你能够回忆起整数是作为 2的补码位向量表示的，就很容易理解类型转换。
4,time类型
t i m e类型的寄存器用于存储和处理时间。 t i m e类型的寄存器使用下述方式加以说明。
t i m e time_id1,time_id2,.,,,t i m e _ i d N [ m s b:1 s b] ;
m s b和 l s b是表明范围界限的常量表达式。如果未定义界限，每个标识符存储一个至少 6 4位的时间值。时间类型的寄存器只存储无符号数。例如,
t i m e E v e n t s [0:31]; //时间值数组。
t i m e C u r r T i m e; //C u r r T i m e 存储一个时间值。
5,real和 r e a l t i m e类型实数寄存器（或实数时间寄存器）使用如下方式说明：
/ /实数说明：
r e a l r e a l _ r e g 1,r e a l _ r e g 2,.,,,r e a l _ r e g N;
/ /实数时间说明：
r e a l t i m e r e a l t i m e _ r e g 1,r e a l t i m e _ r e g 2,.,,,r e a l t i m e _ r e g N;
r e a l t i m e与 r e a l类型完全相同。例如,
r e a l Swing,Top;
r e a l t i m e C u r r T i m e;
r e a l说明的变量的缺省值为 0。不允许对 r e a l声明值域、位界限或字节界限。
当将值 x和 z赋予 r e a l类型寄存器时，这些值作 0处理。
r e a l R a m C n t;
.,,
R a m C n t = 'b01x1Z;
R a m C n t在赋值后的值为 ' b 0 1 0 1 0。
3.8 参数参数是一个常量。参数经常用于定义时延和变量的宽度。使用参数说明的参数只被赋值一次。参数说明形式如下：
p a r a m e t e r p a r a m 1 = c o n s t _ e x p r 1,param2 = c o n s t _ e x p r 2,.,,,
p a r a m N = c o n s t _ e x p r N;
下面为具体实例：
p a r a m e t e r L I N E L E N G T H = 132,A L L _ X _ S = 16'bx;
p a r a m e t e r B I T = 1,B Y T E = 8,P I = 3.14;
p a r a m e t e r S T R O B E _ D E L A Y = ( B Y T E + B I T) / 2;
p a r a m e t e r T Q _ F I L E = " /h o m e/b h a s k e r/T E S T/ a d d,t q " ;
参数值也可以在编译时被改变。改变参数值可以使用参数定义语句或通过在模块初始化语句中定义参数值（这两种机制将在第 9章中详细讲解） 。
习题
1,下列标识符哪些合法，哪些非法？
C O u n T,1_2 M a n y,\**1,R e a l?,\wait,Initial
2,系统任务和系统函数的第一个字符标识符是什么？
3,举例说明文本替换编译指令？
4,在 Verilog HDL中是否有布尔类型？
5,下列表达式的位模式是什么？
7'o44,'Bx0,5'bx110,'hA0,10'd2,'hzF
6,赋值后存储在 Q p r中的位模式是什么？
r e g [1:8*2] Q p r;
.,,
Q p r = "ME" ;
7,如果线网类型变量说明后未赋值，其缺省值为多少？
8,Verilog HDL 允许没有显式说明的线网类型。如果是这样，怎样决定线网类型？
9,下面的说明错在哪里？
i n t e g e r [0:3] R i p p l e;
1 0,编写一个系统任务从数据文件,m e m A,d a t a”中加载 3 2× 6 4字存储器。
11,写出在编译时覆盖参数值的两种方法。
第 3章 Verilog 语言要素 27下载
