钱晓捷，微机原理与接口技术 ·第 4版 —— 基于 IA-32处理器和 32位汇编语言第 5 章微机总线
5.1 总线技术
5.2 8086的引脚信号
5.3 8086的总线时序
5.4 奔腾处理器引脚和时序
5.5 微机系统总线微机原理与接口技术
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5.1 总线技术
微型计算机系统的总线结构以总线作为信息传输的公共通道
总线结构的特点通过总线相互连接,实现数据传输组态灵活,易于扩展等
广泛应用的总线都实现了标准化
便于在互连各个部件时遵循共同的总线规范微机原理与接口技术
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5.1.1 总线类型
芯片总线 （ Chip Bus）
芯片级互连,大规模集成电路芯片内部,或系统中各种不同器件连接在一起的总线局部总线 （ Local Bus）,微处理器的引脚信号片内总线,大规模集成电路芯片内部连接
内总线 （ Internal Bus）
模板级互连,主机内部功能单元 （ 模板 ） 间连接的总线板级总线,母板总线,或系统总线系统总线 （ System Bus） 是微机系统的主要总线内部总线从一条变为多条,形成多总线结构
外总线 （ External Bus）
设备级互连,微机与其外设或微机之间连接的总线过去,指通信总线现在,常延伸为外设总线示意图微机原理与接口技术
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5.1.2 总线的数据传输
主设备 (Master)：控制总线完成数据传输
从设备 (Slave)：被动实现数据交换某一时刻,只能有一个主设备控制总线,
其他设备此时可以作为从设备某一时刻,只能有一个设备向总线发送数据,
但可以有多个设备从总线接收数据微机原理与接口技术
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1,总线操作
总线请求和仲裁 （ Bus request & Arbitration）
使用总线的主模块提出申请总线仲裁机制确定把总线分配给请求模块
寻址 （ Addressing）
主模块发出将要访问的从模块地址信息以及有关命令,启动从模块
数据传送 （ Data Transfer）
源模块发出数据,经数据总线传送到目标模块
结束 （ Ending）
数据,地址,状态,命令信息均从总线上撤除,
让出总线微机原理与接口技术
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2,总线仲裁
总线仲裁：决定当前控制总线的主设备
集中仲裁系统具有中央仲裁器 （ 控制器 ）
负责主模块的总线请求和分配总线的使用
分布仲裁各个主模块都有自己的仲裁器和唯一的仲裁号主模块请求总线时,发送其仲裁号比较各个主设备仲裁号决定微机原理与接口技术
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3,同步方式
同步时序总线操作过程由共用的总线时钟信号控制适合速度相当的器件互连总线,否则需要准备好信号让快速器件等待慢速器件 （ 半同步 ）
处理器控制的总线时序采用同步时序
异步时序总线操作需要握手联络 （ 应答 ） 信号控制传输的开始伴随有启动 （ 选通或读写 ） 信号传输的结束有一个确认信号,进行应答操作周期可变,可以混合慢速和快速器件微机原理与接口技术
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4,传输类型
读 数据传送：数据由从设备到主设备
写 数据传送：数据由主设备到从设备
猝发传送 （ 数据块传送 ）
给出起始地址,将固定块长的数据一个接一个地从相邻地址读出或写入
写后读 （ Read-After-Write）
先写后读同一个地址单元,适用于校验
读修改写 （ Read-Modify-Write）
先读后写同一个地址单元,适用共享数据保护
广播 （ Broadcast）
一个主设备对多个从设备的写入操作微机原理与接口技术
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5,性能指标
总线宽度总线能够同时传送的数据位数位数越多,一次能够传送的数据量越大
总线频率总线信号的时钟频率时钟频率越高,工作速度越快
总线带宽 （ Bandwidth）
单位时间传输的数据量总线带宽越大,总线性能越高微机原理与接口技术
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版机械工业出版社总线带宽
总线带宽＝总线传输速率＝吞吐率总线带宽＝传输的数据量 ÷ 需要的时间
常用单位每秒兆字节 （ MB/s）
每秒兆位 （ Mb/s） 或每秒位 （ bps）
5MHz的 8086微处理器
16÷ （ 4× 0.2× 10-6） bps＝ 20× 106 bps＝ 2.5 MB/S
66MHz的 Pentium,基本非流水线总线周期
64÷ 2× 66× 106 bps＝ 264 MB/S
66MHz的 Pentium,2-1-1-1猝发读周期
32÷ 5× 66× 106 B/S＝ 422.4 MB/S
举例
1M＝ 106
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5.1.3 总线信号和时序
地址总线主控模块 （ 如处理器 ） 的地址总线输出从模块 （ 如存储器或 I/O端口 ） 的地址总线输入
数据总线双向传输,在主从模块间传送,交换数据信息
控制总线有输出也有输入信号基本功能是控制存储器及 I/O读写操作还包括中断与 DMA控制,总线仲裁,数据传输握手联络等微机原理与接口技术
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1,引脚信号
信号的功能用英文单词或英文缩写表示引脚名称
信号的流向处理器输出到外部,从外部输入到处理器内部
有效方式低电平,高电平有效,上升沿,下降沿有效高电平和低电平都有效
三态能力高阻状态放弃对引脚的控制其他设备控制该引脚示意图微机原理与接口技术
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2,总线时序
总线时序 （ Timing）
描述总线信号随时间变化的规律以及总线信号间的相互关系采用时序图形象化地表现时序
指令周期一条指令从取指,译码到最终执行完成的过程
总线周期或机器周期伴随有数据交换的总线操作
T状态处理器的基本工作节拍,对应时钟周期微机原理与接口技术
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5.2 8086的引脚信号
处理器的外部特性表现在它的引脚信号上
40个引脚 1
2
3
4
5
6
7
8
9
10
11
12
13
14
15
16
17
18
19
20
40
39
38
37
36
35
34
33
32
31
30
29
28
27
26
25
24
23
22
21
GND
AD14
AD13
AD12
AD11
AD10
AD9
AD8
AD7
AD6
AD5
AD4
AD3
AD2
AD1
AD0
NMI
INTR
CLK
GND
VCC
AD15
A16/S3
A17/S4
A18/S5
A19/S6
BHE*/S7
MN / MX*
RD*
HOLD (RQ*/ GT0*)
HLDA (RQ1* /GT1*)
WR* (LOCK*)
M / IO* ( S2* )
DT / R* ( S1* )
DEN ( S0 )
ALE
INTA
TEST*
READY
RESET
8086
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5.2.1 地址 /数据信号
AD15～ AD0（ Address/Data）
地址 /数据 分时复用引脚,共 16个引脚单向输出地址总线,双向数据总线,三态输出
A19/S6～ A16/S3（ Address/Status）
地址 /状态 分时复用引脚,4个三态输出信号输出高 4位地址,状态信号
BHE*/S7（ Byte High Enable/Status）
高字节允许 /状态 分时复用引脚,三态输出信号输出低有效表示传送高字节数据,状态信号总线复用：同一引脚在不同时刻具有不同功能微机原理与接口技术
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5.2.2 读写控制信号
8086处理器的引脚信号具有两种工作模式面向小系统的最小组态模式,8086本身提供了系统所需要的全部控制信号组成较大系统的最大组态模式,8086需要配合其他芯片形成控制信号,但可以连接数值协处理器,I/O协处理器等构成多处理器系统
两种组态的不同只是反映在外部引脚上
由一个引脚接高电平或低电平区别
内部工作方式一样微机原理与接口技术
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1,基本读写引脚
ALE（ Address Latch Enable）
地址锁存允许,三态,输出,高电平有效有效时,表示复用引脚正在传送地址信号
M/IO*（ Memory/Input and Output）
访问存储器或者 I/O,三态,输出,高低电平均有效高电平 （ M）,表示处理器访问存储器低电平时 （ IO*）,表示处理器访问 I/O端口
WR*（ Write）
写控制,三态,输出,低电平有效有效时,表示处理器正将数据写到存储单元或 I/O端口
RD*（ Read）
读控制,三态,输出,低电平有效有效时,表示处理器正从存储单元或 I/O端口读取数据微机原理与接口技术
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2,基本总线操作
存储器读 （ Memory Read）
处理器从存储器读取代码或读取操作数每条指令执行前都需从主存取指以存储单元为源操作数的指令在执行时
存储器写 （ Memory Write）
处理器向存储器写入操作数以存储单元为目的操作数的指令在执行时
I/O读 （ Input/Output Read）
处理器从外设读取操作数只有执行输入指令 IN时才有
I/O写 （ Input/Output Write）
处理器向外设写出操作数只有执行输出指令 OUT时才有组合表微机原理与接口技术
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3,同步操作引脚
同步操作读写操作要保证存储器或外设与处理器速度一致否则,慢速的 I/O或存储器发出一个信号让快速的处理器等待
READY 就绪 (准备好 )
输入 信号,高电平有效表示可以进行数据读写利用该信号无效请求处理器等待数据处理器在进行读写前检测 READY引脚微机原理与接口技术
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5.2.3 其他控制信号
处理器必定具有地址总线数据总线基本读写控制信号
还有中断请求和响应信号总线请求和响应信号时钟信号,复位信号电源 Vcc
地线 GND
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1,中断请求和响应引脚
INTR（ Interrupt Request）
可屏蔽中断请求,高电平有效的输入信号有效时,表示中断请求设备向处理器申请可屏蔽中断中断 IF标志对该中断请求进行屏蔽主要用于实现外设数据交换的中断服务
INTA*（ Interrupt Acknowledge）
可屏蔽中断响应,低电平有效的输出信号有效时,表示来自 INTR引脚的中断请求已被处理器响应
NMI（ Non-Maskable Interrupt）
不可屏蔽中断请求,上升沿有效的输入信号有效时,表示外界向 CPU申请不可屏蔽中断中断级别高于可屏蔽中断请求 INTR
常用于处理系统发生故障等紧急情况下的中断服务微机原理与接口技术
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2,总线请求和响应引脚
HOLD
总线请求,高电平有效的输入信号有效时,表示其他总线主控设备申请使用总线
HLDA（ HOLD Acknowledge）
总线响应,高电平有效的输出信号有效时,表示处理器已响应总线请求总线释放：地址总线,数据总线及具有三态输出能力的控制总线呈现高阻状态微机原理与接口技术
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3,其他引脚
RESET
复位,高电平有效的输入信号有效时,将迫使处理器回到其初始状态
8086复位后,寄存器 CS＝ FFFFH,IP＝ 0000H
CLK（ Clock）
时钟 输入,频率稳定的数字信号处理器的基本操作节拍频率的倒数是时钟周期的时间长度微机原理与接口技术
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5.3 8086的总线时序
处理器以统一的时钟信号为基准,控制其他信号跟随时钟相应改变,实现总线操作
每个时钟周期,进行不同的操作,处于不同的操作状态 （ State）
T1 T2 T3 T4
8086处理器的基本总线周期,4个时钟周期
4个基本总线周期读总线周期：存储器读和 I/O读写总线周期：存储器写和 I/O写微机原理与接口技术
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5.3.1 写总线周期
完成对存储器或 I/O端口的一次写操作
T1状态输出 20位存储器地址 A19～ A0
M/IO*输出高电平,表示存储器操作或者 M/IO*输出低电平,表示 I/O操作
ALE输出正脉冲,表示复用总线输出地址
T2状态输出控制信号 WR*和数据 D15～ D0
T3状态检测数据传送是否能够完成
T4状态完成数据传送
MOV mem,imm/reg
OUT DX/i8,AL/AX/EAX
示意图微机原理与接口技术
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处理器运行速度远远快于存储器和 I/O端口
控制 READY信号为低无效,不进入 T4状态,
插入等待状态 Tw
Tw状态：引脚信号延续 T3时的状态
一个 Tw状态的长度是一个时钟周期
在 Tw的前沿,继续对 READY进行测试
无效继续插入 Tw；有效时转入 T4状态示意图微机原理与接口技术
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5.3.2 读总线周期
完成对存储器或 I/O端口的一次读操作
T1状态输出 20位存储器地址 A19～ A0
M/IO*输出高电平,表示存储器操作或者 M/IO*输出低电平,表示 I/O操作
ALE输出正脉冲,表示复用总线输出地址
T2状态输出控制信号 RD*,存储器或 I/O端口发送数据
T3状态和 Tw状态检测数据传送是否能够完成
T4状态获取数据,完成传送
MOV reg,mem
IN AL/AX/EAX,DX/i8
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5.4 奔腾处理器引脚和时序
IA-32处理器具有多代,多款处理器产品
80386DX封装在一个 132引脚芯片
80486DX是一个 168引脚的芯片
Pentium具有 237个引脚
Pentium Pro有 387个引脚
2000年的 Pentium 4更是达到了 423个引脚
处理器的主要引脚 —— 数据总线,地址总线和读写控制总线 —— 几乎相同后续 Pentium产品的引脚不直接面向用户微机原理与接口技术
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5.4.1 引脚定义
Pentium采用 237引脚的 PGA封装
主要是 168个引脚数据信号地址信号读写控制信号
其他引脚为数不少电源正 Vcc,电源负 Vss（ 地线 ）
未连接使用 NC等引脚微机原理与接口技术
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1,数据信号
D63～ D0（ Data）
64位双向数据信号,通过存储总线与主存连接外部设备采用 32位数据信号
DP7～ DP0（ Data Parity）
8个偶校验位信号数据信号每 8位 （ 1个字节 ） 有一个偶校验位写数据时,处理器生成偶校验位输出读数据时,处理器检查是否符合偶校验校验错,校验检测 PCHK*低有效不配置校验位,使校验允许 PEN*高无效无分时复用微机原理与接口技术
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2,地址信号
A31～ A3（ Address）
高 29位 地址信号
BE7*～ BE0*（ Bank Enable）
8个 字节允许信号,译码产生 A0～ A2
用于表示读写字节,字,双字或 4字数据
AP（ Address Parity）
地址输出时,产生偶校验位
APCHK*（ Address Parity Check）
地址输入时,出现校验错,输出有效微机原理与接口技术
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3,读写控制信号
ADS*（ Address Data Strobe）
地址数据选通信号 。 低有效,指示总线周期开始
M/IO*（ Memory/Input Output）
存储器或 I/O操作信号
D/C*（ Data/Control）
数据或控制信号为高,数据存取；为低读取代码,中断响应等
W/R*（ Write/Read）
写或读信号 。 写入为高,读取为低
BRDY*（ Burst Ready）
猝发 准备好 输入信号用于在总线周期中插入等待状态微机原理与接口技术
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5.4.2 总线周期
基本非流水线总线周期由 2个时钟周期 T1和 T2组成
T1周期：发出地址信号,控制信号等
T2周期：进行数据传送
猝发传送总线周期从连续的存储单元中获取数据在 T1周期提供首个单元的地址接着 4个 T2周期读取 4个 64位数据
2-1-1-1猝发传送,5个时钟 32字节数据传输示意图微机原理与接口技术
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5.5 微机系统总线
微机上广泛应用各种内,外总线标准
S-100总线第一个标准化的微机总线美国 MITS公司于 1975年提出使用 100根信号线,后成为 IEEE 696总线标准
STD总线美国 Pro-log公司于 1978年推出面向工业控制领域的总线标准
1987年 STD被确定为 IEEE 961标准微机原理与接口技术
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5.5.1 PC机总线的发展
16位 PC机：单总线结构
IBM PC机和 IBM PC/XT机的 IBM PC总线
IBM PC/XT机的 IBM AT总线,即 ISA总线
早期 32位 PC机与 MCA总线竞争的 EISA总线 （ 扩展 ISA总线 ）
32位局部总线 VESA
当前 32位 PC机：多总线结构存储总线系统总线：外设部件互连 PCI,PCI-X
显示总线：图形加速接口 AGP,PCI-E
外设接口：键盘接口,鼠标接口,并行打印机接口,串行通信接口,通用串行接口 USB,IEEE 1394接口微机原理与接口技术
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5.5.2 ISA总线
16位系统总线,用于 IBM PC/AT及其兼容机
由前 62引脚 （ A和 B面 ） 和后 36引脚 （ C和 D接面 ） 两个插槽组成：
1.IBM PC机和 IBM PC/XT机的 IBM PC总线前 62个信号,其中 8位数据总线,20位地址总线时钟频率 4.77MHz,4个时钟周期传送 8位数据
2.IBM AT机增加部分后 36个信号,16位数据引脚和 24位地址引脚
8MHz总线频率,2个时钟周期传送 16位数据微机原理与接口技术
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1,数据和地址线
SD15～ SD0,16位双向数据信号线
SBHE：高字节允许信号
SA19～ SA0：低 20位经过锁存输出的地址线
LA23～ LA17：高 7位可锁存地址信号线
16位数据 总线支持 16位和 8位设备
24位地址总线寻址 16MB主存空间微机原理与接口技术
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2,读写控制线
BALE：缓冲地址锁存允许,指示 CPU总线周期
IOR*,IOW*,I/O读和 I/O写信号
MEMR*,SMEMR*：存储器读
MEMW*,SMEMW*：存储器写
MEMCS16*,16位存储器总线周期
IOCS16*,16位 I/O总线周期
I/O CH RDY,I/O通道准备好输入信号
0WS*：零等待状态 （ Zero Wait State）
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3,中断请求线
IRQ3～ IRQ7,IRQ9～ IRQ12,IRQ14,IRQ15
可屏蔽中断请求信号,优先权顺序
IRQ9～ IRQ12,IRQ14,IRQ15,IRQ3～ IRQ7
16位 PC机共有 16个请求引脚
IRQ0和 IRQ1用于系统主机板的时钟和键盘中断
IRQ2用于两个中断控制器连接
IRQ8用于实时时钟
IRQ13连接数值协处理器其余引向系统总线,有些已分配给系统外设微机原理与接口技术
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4,DMA传送控制线
AEN：地址允许,指示 DMA总线周期
DRQ0～ DRQ3,DRQ5～ DRQ7,DMA请求
DACK0*～ DACK3*,DACK5*～ DACK7*,DMA响应
T/C：计数结束信号,表示 DMA传送结束
MASTER*：主设备
16位 PC机的共有 8个 DMA通道
DRQ0～ DRQ3用于 8位 DMA传送
DRQ5～ DRQ7用于 16位 DMA传送
DRQ4已经用于连接两个 DMA控制器微机原理与接口技术
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5,其他信号线
RESET DRV：复位驱动信号
REFRESH*：刷新
I/OCH CK*,I/O通道校验
OSC：晶振频率脉冲输出 14.31818MHz的主振频率信号
CLK：系统时钟
IBM PC总线输出 4.77MHz
IBM AT总线采用 6,8,10或 12MHz
32位 PC机的时钟频率是 8.33MHz
＋ 5V,－ 5V,＋ 12V,－ 12V：电源
GND：地线微机原理与接口技术
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5.5.3 PCI总线
Intel公司提出,PCI联盟 SIG支持
与处理器无关
集中式总线仲裁,支持多处理器系统
通过桥电路兼容 ISA/EISA总线
具有即插即用的自动配置能力等
共 94个引脚
PCI 1.0版,32位数据总线,33MHz时钟频率
PCI 2.0版,64位数据总线,33MHz时钟频率
PCI 2.1版,64位数据总线,66MHz时钟频率微机原理与接口技术
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1,PCI总线信号
地址和数据引脚
AD[31::0],AD[63::32],64位地址和数据复用信号
C/BE[3::0]#,C/BE[7::4]#：命令和字节有效复用信号
PAR,PAR64：奇偶校验信号
接口控制引脚
FRAME#：帧信号,表示总线周期开始
IRDY#：初始方就绪信号
TRDY#：目标方就绪信号
STOP#：停止信号
DEVSEL#：设备选择信号
IDSEL#：初始化设备选择信号
LOCK#：封锁信号示意图微机原理与接口技术
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2,PCI总线周期
I/O读写周期主设备与 I/O设备交换数据,不支持猝发传送
存储器读,存储器行读,存储器多重读周期猝发读取不同的数据量
存储器写周期,猝发写入数据
存储器写和无效周期保证写入,同时广播,无效,信息
中断响应周期,响应 I/O设备中断
特殊周期,主设备广播信息到多个目标设备
双地址总线周期,传输 64位地址
配置读和写周期对 PCI总线设备的配置信息进行读写,实现自动配置微机原理与接口技术
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3,PCI总线时序
同步时序协议,数据传输需要两个阶段第一个阶段 （ 一个时钟 ）,提供地址第二个阶段 （ 最少一个时钟 ）,交换数据
非猝发传送需要 2个时钟周期
支持无限猝发传送,第一个时钟提供地址,
后续时钟交换数据,也就是 2-1-1-1
最大总线带宽每个时钟传送 64位数据,时钟频率 66MHz
8× 66 MB/S＝ 528 MB/S
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5.5.4 USB总线（ Universal Serial Bus）
PC机原有多种接口等连接外设互并不通用,不支持带电拔插性能不能满足新型外部设备的需要
USB总线 （ Universal Serial Bus）
标准化通用接口简化 PC与外设之间的互连获得硬件厂商和软件公司的强有力支持在微型机和各种数码设备上都得到广泛应用微机原理与接口技术
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1,USB总线特点
（ 1） 使用方便,扩充能力强
USB设备无需用户设置,可实现,即插即用,
可在正常工作状态插入或拔出 （ 即动态热拔插 ）
通过集线器理论上可以连接多达 127个 USB设备
（ 2） 支持多种传输速度,适用面广多个传输速率满足不同工作速度的外部设备
3种传输速率：低速的 1.5Mb/s,全速的 12Mb/s和高速的
480Mb/s
（ 3） 低功耗,低成本,占用系统资源少可以为 USB设备提供基本的供电组件和电缆都不贵,不会给主机和设备增加很高成本只占用相当于一个传统外设所需的资源微机原理与接口技术
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2,USB总线结构
层次化星型结构
只能有一个主机 （ Host）
通过主控制器与 USB设备接口集成有根集线器提供多个接入点,连接 USB设备
集线器 （ Hub）
专门用于提供额外 USB接入点的 USB设备
功能设备 （ Function）
向系统提供特定功能的 USB设备
USB接口的鼠标器,键盘,打印机,U盘,MP3播放器,摄像头等示意图微机原理与接口技术
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3,USB物理接口
USB采用 4线电缆点到点连接
D+和 D-两根差分信号线用于传送串行数据
VBUS和 GND两根为下行设备提供电源
D+为绿色,D-为白色是一对双绞数据线
VBUS为红色,GND为黑色是一对非双绞电源线
上行 （ Upstream） 集线器连接采用 A型接口
下行 （ Downstream） USB设备连接采用 B型接口示意图微机原理与接口技术
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4,USB总线协议
USB总线协议：在 USB总线上传输的信息格式,应答方式等的规定
USB的数据传输有 4种控制传输批量传输中断传输同步传输
USB总线协议具有 4类信息包 （ 帧 ）
标志包 （ Token）
数据包 （ Data）
应答包 （ Handshake）
特殊包 （ Special）
理解总线类型,总线操作,同步方式,仲裁,传输类型,总线带宽等概念
掌握 8086的地址数据引脚和读写控制引脚
理解就绪引脚和等待状态的作用
掌握 8086的写总线周期和读总线周期
理解中断请求和响应,总线请求和响应,
复位,时钟等信号的作用
熟悉 Pentium处理器的引脚和时序特性
理解 ISA总线,PCI总线和 USB总线的特点教学要求第 5章 微机总线钱晓捷，微机原理与接口技术 ·第 4版 —— 基于 IA-32处理器和 32位汇编语言第 5章 习题
5.1 简答题 （ 1,3,4,5,7）
5.2 判断题 （ 2,3,4,6,7）
5.3 填空题 （ 2,3,4,5,10）
5.4 5.5 5.6 5.8 5.10 5.11
5.1 总线技术
5.2 8086的引脚信号
5.3 8086的总线时序
5.4 奔腾处理器引脚和时序
5.5 微机系统总线微机原理与接口技术
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5.1 总线技术
微型计算机系统的总线结构以总线作为信息传输的公共通道
总线结构的特点通过总线相互连接,实现数据传输组态灵活,易于扩展等
广泛应用的总线都实现了标准化
便于在互连各个部件时遵循共同的总线规范微机原理与接口技术
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5.1.1 总线类型
芯片总线 （ Chip Bus）
芯片级互连,大规模集成电路芯片内部,或系统中各种不同器件连接在一起的总线局部总线 （ Local Bus）,微处理器的引脚信号片内总线,大规模集成电路芯片内部连接
内总线 （ Internal Bus）
模板级互连,主机内部功能单元 （ 模板 ） 间连接的总线板级总线,母板总线,或系统总线系统总线 （ System Bus） 是微机系统的主要总线内部总线从一条变为多条,形成多总线结构
外总线 （ External Bus）
设备级互连,微机与其外设或微机之间连接的总线过去,指通信总线现在,常延伸为外设总线示意图微机原理与接口技术
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5.1.2 总线的数据传输
主设备 (Master)：控制总线完成数据传输
从设备 (Slave)：被动实现数据交换某一时刻,只能有一个主设备控制总线,
其他设备此时可以作为从设备某一时刻,只能有一个设备向总线发送数据,
但可以有多个设备从总线接收数据微机原理与接口技术
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1,总线操作
总线请求和仲裁 （ Bus request & Arbitration）
使用总线的主模块提出申请总线仲裁机制确定把总线分配给请求模块
寻址 （ Addressing）
主模块发出将要访问的从模块地址信息以及有关命令,启动从模块
数据传送 （ Data Transfer）
源模块发出数据,经数据总线传送到目标模块
结束 （ Ending）
数据,地址,状态,命令信息均从总线上撤除,
让出总线微机原理与接口技术
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2,总线仲裁
总线仲裁：决定当前控制总线的主设备
集中仲裁系统具有中央仲裁器 （ 控制器 ）
负责主模块的总线请求和分配总线的使用
分布仲裁各个主模块都有自己的仲裁器和唯一的仲裁号主模块请求总线时,发送其仲裁号比较各个主设备仲裁号决定微机原理与接口技术
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3,同步方式
同步时序总线操作过程由共用的总线时钟信号控制适合速度相当的器件互连总线,否则需要准备好信号让快速器件等待慢速器件 （ 半同步 ）
处理器控制的总线时序采用同步时序
异步时序总线操作需要握手联络 （ 应答 ） 信号控制传输的开始伴随有启动 （ 选通或读写 ） 信号传输的结束有一个确认信号,进行应答操作周期可变,可以混合慢速和快速器件微机原理与接口技术
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4,传输类型
读 数据传送：数据由从设备到主设备
写 数据传送：数据由主设备到从设备
猝发传送 （ 数据块传送 ）
给出起始地址,将固定块长的数据一个接一个地从相邻地址读出或写入
写后读 （ Read-After-Write）
先写后读同一个地址单元,适用于校验
读修改写 （ Read-Modify-Write）
先读后写同一个地址单元,适用共享数据保护
广播 （ Broadcast）
一个主设备对多个从设备的写入操作微机原理与接口技术
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5,性能指标
总线宽度总线能够同时传送的数据位数位数越多,一次能够传送的数据量越大
总线频率总线信号的时钟频率时钟频率越高,工作速度越快
总线带宽 （ Bandwidth）
单位时间传输的数据量总线带宽越大,总线性能越高微机原理与接口技术
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版机械工业出版社总线带宽
总线带宽＝总线传输速率＝吞吐率总线带宽＝传输的数据量 ÷ 需要的时间
常用单位每秒兆字节 （ MB/s）
每秒兆位 （ Mb/s） 或每秒位 （ bps）
5MHz的 8086微处理器
16÷ （ 4× 0.2× 10-6） bps＝ 20× 106 bps＝ 2.5 MB/S
66MHz的 Pentium,基本非流水线总线周期
64÷ 2× 66× 106 bps＝ 264 MB/S
66MHz的 Pentium,2-1-1-1猝发读周期
32÷ 5× 66× 106 B/S＝ 422.4 MB/S
举例
1M＝ 106
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5.1.3 总线信号和时序
地址总线主控模块 （ 如处理器 ） 的地址总线输出从模块 （ 如存储器或 I/O端口 ） 的地址总线输入
数据总线双向传输,在主从模块间传送,交换数据信息
控制总线有输出也有输入信号基本功能是控制存储器及 I/O读写操作还包括中断与 DMA控制,总线仲裁,数据传输握手联络等微机原理与接口技术
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1,引脚信号
信号的功能用英文单词或英文缩写表示引脚名称
信号的流向处理器输出到外部,从外部输入到处理器内部
有效方式低电平,高电平有效,上升沿,下降沿有效高电平和低电平都有效
三态能力高阻状态放弃对引脚的控制其他设备控制该引脚示意图微机原理与接口技术
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2,总线时序
总线时序 （ Timing）
描述总线信号随时间变化的规律以及总线信号间的相互关系采用时序图形象化地表现时序
指令周期一条指令从取指,译码到最终执行完成的过程
总线周期或机器周期伴随有数据交换的总线操作
T状态处理器的基本工作节拍,对应时钟周期微机原理与接口技术
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5.2 8086的引脚信号
处理器的外部特性表现在它的引脚信号上
40个引脚 1
2
3
4
5
6
7
8
9
10
11
12
13
14
15
16
17
18
19
20
40
39
38
37
36
35
34
33
32
31
30
29
28
27
26
25
24
23
22
21
GND
AD14
AD13
AD12
AD11
AD10
AD9
AD8
AD7
AD6
AD5
AD4
AD3
AD2
AD1
AD0
NMI
INTR
CLK
GND
VCC
AD15
A16/S3
A17/S4
A18/S5
A19/S6
BHE*/S7
MN / MX*
RD*
HOLD (RQ*/ GT0*)
HLDA (RQ1* /GT1*)
WR* (LOCK*)
M / IO* ( S2* )
DT / R* ( S1* )
DEN ( S0 )
ALE
INTA
TEST*
READY
RESET
8086
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5.2.1 地址 /数据信号
AD15～ AD0（ Address/Data）
地址 /数据 分时复用引脚,共 16个引脚单向输出地址总线,双向数据总线,三态输出
A19/S6～ A16/S3（ Address/Status）
地址 /状态 分时复用引脚,4个三态输出信号输出高 4位地址,状态信号
BHE*/S7（ Byte High Enable/Status）
高字节允许 /状态 分时复用引脚,三态输出信号输出低有效表示传送高字节数据,状态信号总线复用：同一引脚在不同时刻具有不同功能微机原理与接口技术
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5.2.2 读写控制信号
8086处理器的引脚信号具有两种工作模式面向小系统的最小组态模式,8086本身提供了系统所需要的全部控制信号组成较大系统的最大组态模式,8086需要配合其他芯片形成控制信号,但可以连接数值协处理器,I/O协处理器等构成多处理器系统
两种组态的不同只是反映在外部引脚上
由一个引脚接高电平或低电平区别
内部工作方式一样微机原理与接口技术
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1,基本读写引脚
ALE（ Address Latch Enable）
地址锁存允许,三态,输出,高电平有效有效时,表示复用引脚正在传送地址信号
M/IO*（ Memory/Input and Output）
访问存储器或者 I/O,三态,输出,高低电平均有效高电平 （ M）,表示处理器访问存储器低电平时 （ IO*）,表示处理器访问 I/O端口
WR*（ Write）
写控制,三态,输出,低电平有效有效时,表示处理器正将数据写到存储单元或 I/O端口
RD*（ Read）
读控制,三态,输出,低电平有效有效时,表示处理器正从存储单元或 I/O端口读取数据微机原理与接口技术
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2,基本总线操作
存储器读 （ Memory Read）
处理器从存储器读取代码或读取操作数每条指令执行前都需从主存取指以存储单元为源操作数的指令在执行时
存储器写 （ Memory Write）
处理器向存储器写入操作数以存储单元为目的操作数的指令在执行时
I/O读 （ Input/Output Read）
处理器从外设读取操作数只有执行输入指令 IN时才有
I/O写 （ Input/Output Write）
处理器向外设写出操作数只有执行输出指令 OUT时才有组合表微机原理与接口技术
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3,同步操作引脚
同步操作读写操作要保证存储器或外设与处理器速度一致否则,慢速的 I/O或存储器发出一个信号让快速的处理器等待
READY 就绪 (准备好 )
输入 信号,高电平有效表示可以进行数据读写利用该信号无效请求处理器等待数据处理器在进行读写前检测 READY引脚微机原理与接口技术
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5.2.3 其他控制信号
处理器必定具有地址总线数据总线基本读写控制信号
还有中断请求和响应信号总线请求和响应信号时钟信号,复位信号电源 Vcc
地线 GND
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1,中断请求和响应引脚
INTR（ Interrupt Request）
可屏蔽中断请求,高电平有效的输入信号有效时,表示中断请求设备向处理器申请可屏蔽中断中断 IF标志对该中断请求进行屏蔽主要用于实现外设数据交换的中断服务
INTA*（ Interrupt Acknowledge）
可屏蔽中断响应,低电平有效的输出信号有效时,表示来自 INTR引脚的中断请求已被处理器响应
NMI（ Non-Maskable Interrupt）
不可屏蔽中断请求,上升沿有效的输入信号有效时,表示外界向 CPU申请不可屏蔽中断中断级别高于可屏蔽中断请求 INTR
常用于处理系统发生故障等紧急情况下的中断服务微机原理与接口技术
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2,总线请求和响应引脚
HOLD
总线请求,高电平有效的输入信号有效时,表示其他总线主控设备申请使用总线
HLDA（ HOLD Acknowledge）
总线响应,高电平有效的输出信号有效时,表示处理器已响应总线请求总线释放：地址总线,数据总线及具有三态输出能力的控制总线呈现高阻状态微机原理与接口技术
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3,其他引脚
RESET
复位,高电平有效的输入信号有效时,将迫使处理器回到其初始状态
8086复位后,寄存器 CS＝ FFFFH,IP＝ 0000H
CLK（ Clock）
时钟 输入,频率稳定的数字信号处理器的基本操作节拍频率的倒数是时钟周期的时间长度微机原理与接口技术
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5.3 8086的总线时序
处理器以统一的时钟信号为基准,控制其他信号跟随时钟相应改变,实现总线操作
每个时钟周期,进行不同的操作,处于不同的操作状态 （ State）
T1 T2 T3 T4
8086处理器的基本总线周期,4个时钟周期
4个基本总线周期读总线周期：存储器读和 I/O读写总线周期：存储器写和 I/O写微机原理与接口技术
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5.3.1 写总线周期
完成对存储器或 I/O端口的一次写操作
T1状态输出 20位存储器地址 A19～ A0
M/IO*输出高电平,表示存储器操作或者 M/IO*输出低电平,表示 I/O操作
ALE输出正脉冲,表示复用总线输出地址
T2状态输出控制信号 WR*和数据 D15～ D0
T3状态检测数据传送是否能够完成
T4状态完成数据传送
MOV mem,imm/reg
OUT DX/i8,AL/AX/EAX
示意图微机原理与接口技术
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处理器运行速度远远快于存储器和 I/O端口
控制 READY信号为低无效,不进入 T4状态,
插入等待状态 Tw
Tw状态：引脚信号延续 T3时的状态
一个 Tw状态的长度是一个时钟周期
在 Tw的前沿,继续对 READY进行测试
无效继续插入 Tw；有效时转入 T4状态示意图微机原理与接口技术
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5.3.2 读总线周期
完成对存储器或 I/O端口的一次读操作
T1状态输出 20位存储器地址 A19～ A0
M/IO*输出高电平,表示存储器操作或者 M/IO*输出低电平,表示 I/O操作
ALE输出正脉冲,表示复用总线输出地址
T2状态输出控制信号 RD*,存储器或 I/O端口发送数据
T3状态和 Tw状态检测数据传送是否能够完成
T4状态获取数据,完成传送
MOV reg,mem
IN AL/AX/EAX,DX/i8
示意图微机原理与接口技术
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5.4 奔腾处理器引脚和时序
IA-32处理器具有多代,多款处理器产品
80386DX封装在一个 132引脚芯片
80486DX是一个 168引脚的芯片
Pentium具有 237个引脚
Pentium Pro有 387个引脚
2000年的 Pentium 4更是达到了 423个引脚
处理器的主要引脚 —— 数据总线,地址总线和读写控制总线 —— 几乎相同后续 Pentium产品的引脚不直接面向用户微机原理与接口技术
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5.4.1 引脚定义
Pentium采用 237引脚的 PGA封装
主要是 168个引脚数据信号地址信号读写控制信号
其他引脚为数不少电源正 Vcc,电源负 Vss（ 地线 ）
未连接使用 NC等引脚微机原理与接口技术
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1,数据信号
D63～ D0（ Data）
64位双向数据信号,通过存储总线与主存连接外部设备采用 32位数据信号
DP7～ DP0（ Data Parity）
8个偶校验位信号数据信号每 8位 （ 1个字节 ） 有一个偶校验位写数据时,处理器生成偶校验位输出读数据时,处理器检查是否符合偶校验校验错,校验检测 PCHK*低有效不配置校验位,使校验允许 PEN*高无效无分时复用微机原理与接口技术
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2,地址信号
A31～ A3（ Address）
高 29位 地址信号
BE7*～ BE0*（ Bank Enable）
8个 字节允许信号,译码产生 A0～ A2
用于表示读写字节,字,双字或 4字数据
AP（ Address Parity）
地址输出时,产生偶校验位
APCHK*（ Address Parity Check）
地址输入时,出现校验错,输出有效微机原理与接口技术
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3,读写控制信号
ADS*（ Address Data Strobe）
地址数据选通信号 。 低有效,指示总线周期开始
M/IO*（ Memory/Input Output）
存储器或 I/O操作信号
D/C*（ Data/Control）
数据或控制信号为高,数据存取；为低读取代码,中断响应等
W/R*（ Write/Read）
写或读信号 。 写入为高,读取为低
BRDY*（ Burst Ready）
猝发 准备好 输入信号用于在总线周期中插入等待状态微机原理与接口技术
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5.4.2 总线周期
基本非流水线总线周期由 2个时钟周期 T1和 T2组成
T1周期：发出地址信号,控制信号等
T2周期：进行数据传送
猝发传送总线周期从连续的存储单元中获取数据在 T1周期提供首个单元的地址接着 4个 T2周期读取 4个 64位数据
2-1-1-1猝发传送,5个时钟 32字节数据传输示意图微机原理与接口技术
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5.5 微机系统总线
微机上广泛应用各种内,外总线标准
S-100总线第一个标准化的微机总线美国 MITS公司于 1975年提出使用 100根信号线,后成为 IEEE 696总线标准
STD总线美国 Pro-log公司于 1978年推出面向工业控制领域的总线标准
1987年 STD被确定为 IEEE 961标准微机原理与接口技术
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5.5.1 PC机总线的发展
16位 PC机：单总线结构
IBM PC机和 IBM PC/XT机的 IBM PC总线
IBM PC/XT机的 IBM AT总线,即 ISA总线
早期 32位 PC机与 MCA总线竞争的 EISA总线 （ 扩展 ISA总线 ）
32位局部总线 VESA
当前 32位 PC机：多总线结构存储总线系统总线：外设部件互连 PCI,PCI-X
显示总线：图形加速接口 AGP,PCI-E
外设接口：键盘接口,鼠标接口,并行打印机接口,串行通信接口,通用串行接口 USB,IEEE 1394接口微机原理与接口技术
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5.5.2 ISA总线
16位系统总线,用于 IBM PC/AT及其兼容机
由前 62引脚 （ A和 B面 ） 和后 36引脚 （ C和 D接面 ） 两个插槽组成：
1.IBM PC机和 IBM PC/XT机的 IBM PC总线前 62个信号,其中 8位数据总线,20位地址总线时钟频率 4.77MHz,4个时钟周期传送 8位数据
2.IBM AT机增加部分后 36个信号,16位数据引脚和 24位地址引脚
8MHz总线频率,2个时钟周期传送 16位数据微机原理与接口技术
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1,数据和地址线
SD15～ SD0,16位双向数据信号线
SBHE：高字节允许信号
SA19～ SA0：低 20位经过锁存输出的地址线
LA23～ LA17：高 7位可锁存地址信号线
16位数据 总线支持 16位和 8位设备
24位地址总线寻址 16MB主存空间微机原理与接口技术
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2,读写控制线
BALE：缓冲地址锁存允许,指示 CPU总线周期
IOR*,IOW*,I/O读和 I/O写信号
MEMR*,SMEMR*：存储器读
MEMW*,SMEMW*：存储器写
MEMCS16*,16位存储器总线周期
IOCS16*,16位 I/O总线周期
I/O CH RDY,I/O通道准备好输入信号
0WS*：零等待状态 （ Zero Wait State）
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3,中断请求线
IRQ3～ IRQ7,IRQ9～ IRQ12,IRQ14,IRQ15
可屏蔽中断请求信号,优先权顺序
IRQ9～ IRQ12,IRQ14,IRQ15,IRQ3～ IRQ7
16位 PC机共有 16个请求引脚
IRQ0和 IRQ1用于系统主机板的时钟和键盘中断
IRQ2用于两个中断控制器连接
IRQ8用于实时时钟
IRQ13连接数值协处理器其余引向系统总线,有些已分配给系统外设微机原理与接口技术
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4,DMA传送控制线
AEN：地址允许,指示 DMA总线周期
DRQ0～ DRQ3,DRQ5～ DRQ7,DMA请求
DACK0*～ DACK3*,DACK5*～ DACK7*,DMA响应
T/C：计数结束信号,表示 DMA传送结束
MASTER*：主设备
16位 PC机的共有 8个 DMA通道
DRQ0～ DRQ3用于 8位 DMA传送
DRQ5～ DRQ7用于 16位 DMA传送
DRQ4已经用于连接两个 DMA控制器微机原理与接口技术
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5,其他信号线
RESET DRV：复位驱动信号
REFRESH*：刷新
I/OCH CK*,I/O通道校验
OSC：晶振频率脉冲输出 14.31818MHz的主振频率信号
CLK：系统时钟
IBM PC总线输出 4.77MHz
IBM AT总线采用 6,8,10或 12MHz
32位 PC机的时钟频率是 8.33MHz
＋ 5V,－ 5V,＋ 12V,－ 12V：电源
GND：地线微机原理与接口技术
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5.5.3 PCI总线
Intel公司提出,PCI联盟 SIG支持
与处理器无关
集中式总线仲裁,支持多处理器系统
通过桥电路兼容 ISA/EISA总线
具有即插即用的自动配置能力等
共 94个引脚
PCI 1.0版,32位数据总线,33MHz时钟频率
PCI 2.0版,64位数据总线,33MHz时钟频率
PCI 2.1版,64位数据总线,66MHz时钟频率微机原理与接口技术
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1,PCI总线信号
地址和数据引脚
AD[31::0],AD[63::32],64位地址和数据复用信号
C/BE[3::0]#,C/BE[7::4]#：命令和字节有效复用信号
PAR,PAR64：奇偶校验信号
接口控制引脚
FRAME#：帧信号,表示总线周期开始
IRDY#：初始方就绪信号
TRDY#：目标方就绪信号
STOP#：停止信号
DEVSEL#：设备选择信号
IDSEL#：初始化设备选择信号
LOCK#：封锁信号示意图微机原理与接口技术
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2,PCI总线周期
I/O读写周期主设备与 I/O设备交换数据,不支持猝发传送
存储器读,存储器行读,存储器多重读周期猝发读取不同的数据量
存储器写周期,猝发写入数据
存储器写和无效周期保证写入,同时广播,无效,信息
中断响应周期,响应 I/O设备中断
特殊周期,主设备广播信息到多个目标设备
双地址总线周期,传输 64位地址
配置读和写周期对 PCI总线设备的配置信息进行读写,实现自动配置微机原理与接口技术
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3,PCI总线时序
同步时序协议,数据传输需要两个阶段第一个阶段 （ 一个时钟 ）,提供地址第二个阶段 （ 最少一个时钟 ）,交换数据
非猝发传送需要 2个时钟周期
支持无限猝发传送,第一个时钟提供地址,
后续时钟交换数据,也就是 2-1-1-1
最大总线带宽每个时钟传送 64位数据,时钟频率 66MHz
8× 66 MB/S＝ 528 MB/S
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5.5.4 USB总线（ Universal Serial Bus）
PC机原有多种接口等连接外设互并不通用,不支持带电拔插性能不能满足新型外部设备的需要
USB总线 （ Universal Serial Bus）
标准化通用接口简化 PC与外设之间的互连获得硬件厂商和软件公司的强有力支持在微型机和各种数码设备上都得到广泛应用微机原理与接口技术
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1,USB总线特点
（ 1） 使用方便,扩充能力强
USB设备无需用户设置,可实现,即插即用,
可在正常工作状态插入或拔出 （ 即动态热拔插 ）
通过集线器理论上可以连接多达 127个 USB设备
（ 2） 支持多种传输速度,适用面广多个传输速率满足不同工作速度的外部设备
3种传输速率：低速的 1.5Mb/s,全速的 12Mb/s和高速的
480Mb/s
（ 3） 低功耗,低成本,占用系统资源少可以为 USB设备提供基本的供电组件和电缆都不贵,不会给主机和设备增加很高成本只占用相当于一个传统外设所需的资源微机原理与接口技术
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2,USB总线结构
层次化星型结构
只能有一个主机 （ Host）
通过主控制器与 USB设备接口集成有根集线器提供多个接入点,连接 USB设备
集线器 （ Hub）
专门用于提供额外 USB接入点的 USB设备
功能设备 （ Function）
向系统提供特定功能的 USB设备
USB接口的鼠标器,键盘,打印机,U盘,MP3播放器,摄像头等示意图微机原理与接口技术
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3,USB物理接口
USB采用 4线电缆点到点连接
D+和 D-两根差分信号线用于传送串行数据
VBUS和 GND两根为下行设备提供电源
D+为绿色,D-为白色是一对双绞数据线
VBUS为红色,GND为黑色是一对非双绞电源线
上行 （ Upstream） 集线器连接采用 A型接口
下行 （ Downstream） USB设备连接采用 B型接口示意图微机原理与接口技术
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4,USB总线协议
USB总线协议：在 USB总线上传输的信息格式,应答方式等的规定
USB的数据传输有 4种控制传输批量传输中断传输同步传输
USB总线协议具有 4类信息包 （ 帧 ）
标志包 （ Token）
数据包 （ Data）
应答包 （ Handshake）
特殊包 （ Special）
理解总线类型,总线操作,同步方式,仲裁,传输类型,总线带宽等概念
掌握 8086的地址数据引脚和读写控制引脚
理解就绪引脚和等待状态的作用
掌握 8086的写总线周期和读总线周期
理解中断请求和响应,总线请求和响应,
复位,时钟等信号的作用
熟悉 Pentium处理器的引脚和时序特性
理解 ISA总线,PCI总线和 USB总线的特点教学要求第 5章 微机总线钱晓捷，微机原理与接口技术 ·第 4版 —— 基于 IA-32处理器和 32位汇编语言第 5章 习题
5.1 简答题 （ 1,3,4,5,7）
5.2 判断题 （ 2,3,4,6,7）
5.3 填空题 （ 2,3,4,5,10）
5.4 5.5 5.6 5.8 5.10 5.11
