钱晓捷，微机原理与接口技术 ·第 4版 —— 基于 IA-32处理器和 32位汇编语言第 6 章存储系统
6.1 存储系统层次结构
6.2 主存储器
6.3 高速缓冲存储器 Cache
6.4 存储管理微机原理与接口技术
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6.1 存储系统层次结构
存储系统容量越大越好速度较快越好价格 （ 成本 ） 越低越好
当前制造工艺的存储器件：
工作速度较快的存储器,单位价格却较高；
容量较大的存储器,虽然单位价格较低,但存取速度又较慢各种存储器件需要相互配合形成完整的存储系统微机原理与接口技术
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6.1.1 技术指标
1,存储容量主存存储容量：以字节 B（ Byte） 为基本单位半导体存储器芯片：以位 b （ Bit） 为基本单位存储容量以 210＝ 1024规律表达 KB,MB,GB和 TB
厂商常以 103＝ 1000规律表达 KB,MB,GB和 TB
2,存取速度存取时间：发出读 /写命令到数据传输操作完成所经历的时间存取周期：两次存储器访问所允许的最小时间间隔存储器主要用容量、速度和成本来评价微机原理与接口技术
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6.1.2 层次结构
寄存器处理器内部的存储单元
高速缓存 （ Cache）
完全用硬件实现主存储器的速度提高
主存储器存放当前运行程序和数据,采用半导体存储器构成
辅助存储器磁记录或光记录方式磁盘或光盘形式存放可读可写或只读内容以外设方式连接和访问示意图微机原理与接口技术
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6.1.3 局部性原理
层次结构解决存储器件的容量,速度和价格矛盾
出色效率来源于存储器访问的局部性原理：
处理器访问存储器时,所访问的存储单元在一段时间内都趋向于一个较小的连续区域 中
空间局部,紧邻被访问单元的地方也将被访问
时间局部,刚被访问的单元很快将再次被访问
程序运行过程中,绝大多数情况都能够直接从快速的存储器中获取指令和读写数据；当需要从慢速的下层存储器获取指令或数据时,每次都将一个程序段或一个较大数据块读入上层存储器,后续操作就可以直接访问快速的上层存储器微机原理与接口技术
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版机械工业出版社求平均值函数
long mean(long d[],long num)
{
long i,temp=0;
for(i=0; i<num; i++) temp=temp+d[i];
temp=temp/num;
return (temp);
}
时间局部空间局部时间局部和空间局部微机原理与接口技术
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6.2 主存储器
主存储器由半导体存储器构成
按制造工艺,半导体存储器可分为
,双极型,器件：存取速度快,集成度低,功耗大,价格高等特点,主要用于高速存储场合
,MOS型,器件：集成度高,功耗低,价格便宜,
但速度较双极型器件慢,用于通用微机的主存
（ RAM和 ROM）
按使用属性,半导体存储器可分为读写存储器 RAM
只读存储器 ROM
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6.2.1 读写存储器
读写存储器：可以读出也可以写入的存储器
半导体存储器采用随机存取：可以从任意位置开始读写,存取位置可以随机确定,只要给出存取位置就可以读写内容,存取时间与所处位置无关
磁带存储器采用顺序存取：必须按照存储单元的顺序读写,存取时间与所处位置密切相关
磁盘和光盘则采用直接存取：磁头以随机方式寻道,以数据块为单位顺序方式读写扇区
半导体读写存储器是挥发性 （ Volatile） RAM,即断电后原保存信息丢失半导体读写存储器＝随机存取存储器地址 RAM
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1,主要类型
SRAM（ 静态 RAM,Static RAM）
以触发器为基本存储单元不需要额外的刷新电路速度快,但集成度低,功耗和价格较高
DRAM（ 动态 RAM,Dynamic RAM）
以单个 MOS管为基本存储单元要不断进行刷新 （ Refresh） 操作集成度高,价格低,功耗小,但速度较 SRAM慢
NVRAM（ 非易失 RAM,Non-Volatile RAM）
带有后备电池的 SRAM芯片断电后由电池维持供电微机原理与接口技术
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2,存储结构
存储器芯片具有大量存储单元
每个存储单元拥有一个地址
存储 1/4/8/16/32位数据
存储器芯片结构：
存储单元数 × 每个存储单元的数据位数
＝ 2M× N＝芯片的存储容量
M＝芯片地址线的个数
N＝数据线的个数举例存储结构 2K× 8
16K位存储容量
11个地址引脚
8个数据引脚微机原理与接口技术
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3,静态读写存储器 SRAM
主要被用于小型微机系统
多为,存储单元数 × 8” 的存储结构
6264 SRAM芯片芯片容量,64K位存储结构,8K× 8
28脚双列直插 （ DIP）
13个地址线,A12～ A0
8个数据线,D7～ D0
控制引脚,CS1*,CS2,OE*,WE*
无连接,NC（ No Connect）
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SRAM的控制信号
片选 （ CS*或 CE*）
片选有效,才可以对芯片进行读 /写操作无效时,数据引脚呈现高阻状态,并可降低功耗
读控制 （ OE*）
芯片被选中有效,数据输出到数据引脚对应存储器读 MEMR*
写控制 （ WE*）
芯片被选中的前提下,若有效,将数据写入对应存储器写 MEMW*
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4,动态读写存储器 DRAM
DRAM芯片用一组地址引脚传送两批地址
第一批地址称 行地址用行地址选通信号 RAS*下降沿锁存
第二批地址称 列地址用列地址选通信号 CAS*下降沿锁存
一个信号 WE*实现读写控制
数据输入引脚 Din
数据输出引脚 Dout
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5,DRAM的刷新
DRAM内部有,读出再生放大电路,的刷新电路设计有仅行地址有效的刷新周期每次刷新一行存储单元
存储系统的外部刷新控制电路将刷新行地址同时送达所有 DRAM芯片所有 DRAM芯片同时进行一行的刷新在一定时间间隔内启动一次刷新每次行地址增量
PC机刷新,15.6μs
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6,高性能 DRAM
FPM DRAM（ 快页方式 DRAM）
同一行的传送仅改变列地址页内访问速度加快
EDO DRAM（ 扩展数据输出 DRAM）
数据输出有效时间加长 （ 扩展 ）
SDRAM（ 同步 DRAM）
公共的系统时钟,没有等待状态支持猝发传送,内部采用交叉存储
DDR DRAM（ 双速率 DRAM）
同步时钟前沿和后沿各进行一次数据传送
RDRAM（ Rambus DRAM）
Rambus公司专利技术,全新设计微机原理与接口技术
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6.2.2 只读存储器
正常的工作状态,ROM只能读出
特殊的编程状态,多数 ROM芯片也能写入
有些 ROM芯片需要特殊方法先将原数据擦除,
然后才能编程
ROM芯片的集成度较高,但速度较 DRAM还要慢,一般用来保存固定的程序或数据
ROM芯片数据可长期保存,掉电亦不丢失,
属于非易失性存储器件微机原理与接口技术
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1,主要类型
MROM（ 掩膜 ROM）
掩膜工艺直接制作
OTP-ROM（ 一次性编程 ROM）
允许用户进行一次性编程
EPROM（ 可擦除可编程 ROM）
紫外光擦除,并可重复编程的 ROM
EEPROM（ 电擦除可编程 ROM）
擦除和编程 （ 擦写 ） 通过加电进行
Flash Memory（ 闪速存储器 ）
新型的电擦除可编程 ROM
快速擦除整片或数据块微机原理与接口技术
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2,EPROM
2764 EPROM
存储容量 64K位
存储结构 8K× 8
13个地址线,A12～ A0
8个数据线,O7～ O0
控制信号片选,CE*
输出,OE*
编程控制,PGM*
编程电源,Vpp
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EPROM工作方式微机原理与接口技术
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3,Flash Memory
AT29C040A
存储结构,512K× 8
有 19个地址引脚 A18～ A0
8个数据引脚 I/O7～ I/O0
3个控制引脚片选 CS*
输出允许 OE*
写允许 WE*
扇区 （ 256字节 ） 擦写
查询擦写是否完成微机原理与接口技术
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6.2.3 存储器地址译码
存储器芯片与处理器的连接存储器芯片有数据,地址,读写控制引脚处理器总线有数据,地址,读写控制信号功能上多数可以直接相连
但是,地址信号需要译码处理器地址总线个数多于存储器地址引脚个数多个存储器芯片组成一定容量的存储系统需要利用地址总线控制存储器片选信号微机原理与接口技术
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1,地址译码
译码 （ Decode）
将某个特定的编码输入翻译为有效输出的过程
存储器译码电路可编程逻辑器件 PLD
译码器门电路组合
举例：多输入与非门实现译码
32K× 8结构的 SRAM：地址引脚 15个 A14～ A0
8088处理器：
20个地址总线 A19～ A0
8位数据总线示意图微机原理与接口技术
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版机械工业出版社存储器地址分析微机原理与接口技术
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版机械工业出版社译码方式
全译码方式使用全部微处理器地址总线片内寻址：低位地址与存储器芯片地址引脚相连片选寻址：高位地址经译码与存储器芯片片选引脚相连
部分译码方式只使用部分微处理器地址总线进行译码没有使用的地址信号对存储器芯片的工作不产生影响部分译码地址重复译码简单全译码地址唯一空间连续微机原理与接口技术
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2,译码器
3∶ 8译码器,138译码器
3个控制输入引脚,E3,E2*和 E1*
都有效,才能实现译码功能
3个编码输入引脚,C,B和 A
8种编码各对应一个译码输出引脚
CBA＝ 000编码使 Y0*低有效,其他高电平无效
CBA＝ 001编码使 Y1*低有效,其他高电平无效
CBA＝ 111编码使 Y7*低有效,其它高电平无效示意图微机原理与接口技术
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版机械工业出版社译码器译码
Y0*译码输出有效,必须：
① E3E2*E1*＝ 100
A19A18A17＝ 111
② CBA＝ 000
A16A15A14＝ 000。
结论,A19～ A14＝ 111000
地址范围,E0000H～ E3FFFH
存储容量,16KB
示意图微机原理与接口技术
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3,8086的 16位存储结构
对称的两个存储体 （ Bank） 所构成
偶存储体 （ A0＝ 0）
对应所有的偶地址单元
（ 0,2,4, FFFEH）
接处理器低 8位数据总线 D7～ D0
奇存储体 （ BHE*＝ 0）
对应所有的奇地址单元
（ 1,3,5, FFFFH）
接处理器高 8位数据总线 D15～ D8
两个存储器芯片的片选端连接在一起示意图微机原理与接口技术
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版机械工业出版社地址对齐（ Align）
高位地址 A19～ A17＝ 111,片选信号有效
低位地址 A16～ A1＝ 0...0,那么：
A0＝ 0(地址 E0000H),BHE*＝ 0,访问 16位数据
A0＝ 0(地址 E0000H),BHE*＝ 1,访问低 8位数据
A0＝ 1(地址 E0001H),BHE*＝ 0,访问高 8位数据
A0＝ 1,BHE*＝ 1,无效的数据访问组合
8086存储器按 16位数据宽度组织支持 8位和 16位数据访问偶地址开始的 16位访问可以一次完成奇地址开始的 16位访问需要两次操作
地址对齐,16位数据以偶地址开始微机原理与接口技术
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4,Pentium的 64位存储结构
Pentium采用 64位数据总线和 32位地址总线
没有地址 A2,A1和 A0
8个字节允许信号区别 8个 8位存储体
支持 64/32/16/8位数据读写
地址对齐能够一次完成读写
64位数据对齐模 8地址
32位数据对齐模 4地址
16位数据对齐偶地址示意图地址 A对齐 s字节边界
A mod s＝ 0 (能够整除 s的地址 )
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6.2.4 主存空间分配微机原理与接口技术
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版机械工业出版社最低 1MB主存
系统 RAM区地址最低端的 640KB空间由 DOS进行管理
显示 RAM区
128KB主存空间保留给显示缓冲存储区显示 RAM区并没有被完全使用
扩展 ROM区
I/O接口电路卡上的 ROM
系统 ROM区
ROM-BIOS程序微机原理与接口技术
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版机械工业出版社扩展主存和扩充主存
扩展主存 XMS
1MB后的 RAM主存空间只能在保护方式使用遵循扩展主存使用规范 XMS
驱动程序 HIMEM.SYS
扩充主存 EMS
遵循扩充主存使用规范 EMS
扩充主存不是直接访问的存储空间体交换技术,不需要保护方式支持
IA-32支持扩展主存 XMS,不需扩充主存 EMS
EMM386.EXE驱动程序微机原理与接口技术
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版机械工业出版社高端主存区 HMA和上位主存块 UMB
高端主存区 HMA
实方式下,地址 A20开放,从 100000H到 10FFEFH
之间约 64KB的存储区域
8088/8086：地址自动回绕
80286和 80386：地址不自动回绕
80486及以后有 A20M引脚
A20M＝ 0,地址自动回绕
A20M＝ 1,地址不自动回绕
上位主存块 UMB
上位主存区 UMA中未使用的区域
EMM386.EXE驱动
DOS应用微机原理与接口技术
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ROM复制和影子主存
ROM复制系统 ROM区的 BIOS等程序
8086/8088在 F0000H～ FFFFFH
80286在 FF0000H～ FFFFFFH
IA-32微处理器在 FFFFFFF0H～ FFFFFFFFH
影子主存用作 ROM-BIOS的只读的 RAM区域启动后 ROM-BIOS映射到 RAM
因为 ROM芯片的读写速度比 RAM芯片慢微机原理与接口技术
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6.3 高速缓冲存储器
主存是一个影响性能的关键因素
因为处理器的运行速度提高,但由 DRAM组成的主存的存取时间较慢,跟不上处理器运行速度
SRAM速度较快,但其容量较小,价格较贵,无法大量用于微机系统
Cache,a safe place for hiding or storing things.
主存储器高速缓存 Cache
CPU
字传送块传送
解决方案,高速缓存高速缓冲存储器
Cache
完全用硬件实现主存速度的提高微机原理与接口技术
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6.3.1 高速缓存的工作原理
高速缓存：在相对容量较大而速度较慢的主存 DRAM与高速处理器之间设置的少量但快速
SRAM组成的存储器
高速命中 (Hit)：
处理器读取主存的内容已包含在 Cache中,可以直接读取 Cache,不用访问主存
高速缺失 (Miss)：
处理器读取主存的内容不在 Cache中,需要访问主存读取一个数据块示意图微机原理与接口技术
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1,高速缓存的结构
主存以字 （ 字节 ） 为寻址单位
Cache以行 （ 线 Line,槽 Slot） 为寻址单位
Cache行 包含 B个主存字,对应一个 主存块
Cache与主存间的数据传送以数据块为单位
主存划分成 M＝ 2n÷ B个,主存块,
Cache具有 m个,Cache行,
Cache由数据存储器和标签存储器组成数据存储器,高速缓存主存数据标签存储器,保存数据所在主存的地址信息示意图微机原理与接口技术
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2,高速缓存的容量和行大小
高速缓存性能的主要指标是命中率 （ Hit rate）
命中率 （ Hit Rate）,高速命中的概率
对于高速缓存容量希望它足够大,使存取时间接近高速缓存希望它尽量小,使单位成本接近主存受可用的芯片面积限制同时还和运行的程序有关
对于 Cache行大小从很小增大,命中率开始会有提高进一步增大,命中率可能反而减小微机原理与接口技术
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3,高速缓存的数量
单级与多级 Cache
片上高速缓存 （ On-chip Cache）
第 1级高速缓存 （ L1 Cache）
第 2级高速缓存 （ L2 Cache）
第 3级高速缓存 （ L3 Cache）
统一与分离 Cache
统一 （ Unified） Cache
单个高速缓存既用于高速缓冲保存指令也用于保存数据分离 （ Split） Cache
一个专用于缓冲指令 （ I-Cache）
一个专用于缓冲数据 （ D-Cache）
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6.3.2 地址映射
Cache通过地址映象 (mapping)的方法确定主存块与 Cache行之间的对应关系,确定一个主存块应该存放到哪个 Cache行中
全相联映象 (fully associative mapping)
可以将一个主存块存储到任意一个 Cache行
直接映象 (direct mapping)
将一个主存块存储到唯一的一个 Cache行
组相联映象 (set associative mapping)
可以将一个主存块存储到唯一的一个 Cache组的任意一个行直接映象,2/4/8路组相联映象使用较多微机原理与接口技术
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1,直接映射（ Direct Mapping）
将每个主存块固定地映射到某个 Cache行第 i个 Cache行只能存储所有主存页的第 i个主存块
硬件简单,易于实现,会发生冲突,利用率较低
高速缓存容量 m＝ 2s行＝ 2s+w字
Cache行＝ 2w个字,具有 2s行
主存容量 M＝ 2n字＝ 2n-w主存块＝ 2t个主存页每个主存页的容量＝高速缓存容量 2s+w
n位主存地址由 3个部分组成,n＝ t＋ s＋ w
高 t位作标签
s位地址作为索引最低 w位区别字
比较 s索引的一个标签存储器内容,说明是否命中组成图 示例图微机原理与接口技术
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2,全相关映射（ Full Associative Mapping）
将一个主存块存储到任意一个 Cache行
使用灵活,利用率高,但实现电路比较复杂
高速缓存容量 m＝ 2s行＝ 2s+w字
主存容量 M＝ 2n字＝ 2n-w主存块
标签存储器保存完整的主存地址,即,t＝ n-w
n位主存地址由 2个部分组成,n＝ t＋ w
高 t位作标签最低 w位区别字
当进行高速缓存操作时,高速缓存控制逻辑必须比较全部标签存储器的内容,才能确定是否命中组成图 示例图微机原理与接口技术
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3,组合相关映射（ Set Associative Mapping）
将多个 Cache行作为一个组 （ Set）,组内各个
Cache行采用全相关映射,各个组间采用直接映射
取直接映射的简单和全相关映射的灵活,而克服两者的不足
所有组中同位置 Cache行称为一路 （ Way）
通常采用 2,4,8或 16个为一组,分别被称为 2路,
4路,8路或 16路组合相关映射
比较 s索引的 2,4,8或 16个标签存储器内容,说明是否命中组成图 示例图只有一路（每组只有一个 Cache行）就是直接相关映射只有一组（每个 Cache行都是一路）就是全相关映射微机原理与接口技术
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6.3.3 替换算法
直接映象只有一个 Cache行可以选择
组合相关和全相关有多个 Cache行可以选择
替换算法有多种：
1,随机法 (random)
随意选择被替换的行,不依赖以前的使用情况
2,先进先出法 (FIFO,first in first out)
替换最早 （ 存放时间最长 ） 的行
3,最近最少使用法 (LRU,least-recently used)
本指替换近期最少使用的行,实际实现的是替换最久没有被使用的 行
4,最不常用 (LFU,least-frequently used)
替换使用次数最少的 行微机原理与接口技术
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LRU替换算法
LRU能较好地反映程序的局部性,因而其命中率较高,应用广泛；但实现的硬件较复杂
2路组相联：使用一个 U位 。 某个 Cache块被访问,
该块 U位置 1；对应块 U位置 0。 替换 U位为 0的块
4/8/16路组相联：运用堆栈型算法 。 最近访问的块放上面,最下面存放最久没有访问的块 。 替换最下面的块微机原理与接口技术
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6.3.4 写入策略
处理器对高速缓存的访问主要是读取访问
写入操作数的问题较复杂一些
写命中,写入的数据在高速缓存中确认命中,才可以对 Cache块写入,写入后可能导致与主存内容不一致要解决主存内容更新问题,保持数据的正确性
写未命中,指令对主存进行写入的操作数没有在高速缓存中此时,写入的数据是否还要将其读回 Cache呢？
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1,写命中的处理
直写策略 (write through)
写入 Cache的同时也写入主存 （ 下一级存储器 ）
优点：简单可靠缺点：总线操作频繁,影响工作速度解决方法：在 Cache与主存间设置一级 /多级缓冲器,形成实用的,缓冲直写,,提高速度
回写策略 (write back)
只写入 Cache,在被替换时才写回主存优点：可以减少写入主存次数,提高速度缺点：硬件结构比较复杂实现方法：设置一个表明 Cache是否被修改的更新位
（ update,污染位 dirty bit） 。 替换时只需将被修改的 Cache块内容写入主存微机原理与接口技术
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2,写未命中的处理
写未命中,指令对主存进行写入的操作数没有在高速缓存中
此时,写入的数据是否还要将其读回 Cache呢？
写分配法 ( write allocate )
先把数据所在的块调入 Cache,然后再进行写入类似读失效的方式,也称 fetch on write
不写分配法 ( no-write allocate )
直接把数据写入下一级存储器,不将相应的块调入 Cache,也称 write around
直写策略通常配合不写分配法回写策略一般采用写分配法微机原理与接口技术
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3,数据一致性协议
系统存在多级,多个 Cache,一个主存数据可能具有多个副本,需要保持数据一致
数据一致性协议：用硬件方法解决高速缓存的数据一致性问题
MESI协议 是广泛应用的数据一致性协议修改 M：该 Cache块已经被修改 （ 与主存不同 ）,而且只在这个 Cache中可用唯一 E：该 Cache块与对应主存块相同,而且不存在于其它 Cache中共享 S：该 Cache块与对应主存块相同,但可能存在于其它 Cache中无效 I：该 Cache块包含的数据无效微机原理与接口技术
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6.3.5 80486的 L1 Cache
指令和数据共用 的 4路组合相关 Cache结构
8KB容量 分成 128组,每组有 4路,每组每路为一行,每 行 为 16个字节 （ 128位 ）
每行对应 21位 标签,一个有效位
每组中 4路对应 3位 LRU位,用于实现伪 LRU替换算法
采用 4级 缓冲直写策略,允许 6个连续的写操作而无等待
写失效时,采用 不写分配法,只将数据写入主存,不进行 Cache的回填示意图微机原理与接口技术
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6.3.6 Pentium的 L1 Cache
指令和数据分离 的 2路组合相关 Cache结构
指令 Cache和数据 Cache都是 8KB,共 16KB
8KB容量分成 128组,每组 2路,每行 32字节
LRU算法,回写策略 (可动态改变为直写策略 )
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版机械工业出版社一次写 (write once)协议
Pentium采用 MESI协议,配合第一次直写,
以后回写,实现 L1和 L2 Cache的数据一致操作 L1状态 L1数据 L2数据
复位或清洗后
读入数据
第 1次直写
再次回写
发生替换后无效 I
共享 S
唯一 E
修改 M
共享 S
无效有效有效有效有效无效有效有效无效有效微机原理与接口技术
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6.4 存储管理
存储器是计算机系统的重要资源,操作系统的主要功能之一是存储管理：
如何动态地为多个任务分配存储器
IA-32处理器从硬件上支持并加速操作系统的存储管理：
分段和分页机制构成存储管理单元 MMU
分段 (segment)
将程序按照逻辑关系分成可大可小的模块
分页 (page)
将程序分成为若干个大小相同的模块微机原理与接口技术
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6.4.1 段式存储管理系统维护段表硬件实现转换微机原理与接口技术
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1,段选择器
保护方式的 16位段寄存器被定义为段选择器
包含 3个域,指向一个段描述符索引域记录段描述符在,描述符表,内的位置表指示位 TI
指示要寻址的描述符表请求特权层 RPL
反映请求本次存取的特权级别
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段选择器＝段寄存器 索引 TI RPL
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2,描述符
描述符是保护方式引入的数据结构,8个字节 64位,段描述符,,描述,段的属性段界限 (segment limit)：用于存储空间保护基地址 (base address)：用于形成物理地址访问权字节 (access rights byte)：段访问权限：该段当前是否驻留主存,该段所具有的特权层和段类型,用于特权保护微机原理与接口技术
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3,操作数寻址过程
（ 1） 段选择器的 TI域指明描述符表,获得描述符表基地址
（ 2） 利用索引值指向该段的段描述符
（ 3） 从段描述符中取出段基地址,从逻辑地址中取出段内偏移地址
（ 4） 基地址与偏移地址相加,得到操作数的线性地址示意图微机原理与接口技术
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6.4.2 页式存储管理
页式存储管理便于构成虚拟存储器处于主存和辅存之间通过硬件的存储管理单元 MMU
在核心软件或操作系统管理下利用磁盘文件比实际主存空间大的虚拟存储空间
虚拟存储器可以简化存储管理有效地使用主存空间为各个程序 （ 进程 ） 呈现统一的地址空间实现程序间的保护
pagefile.sys
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1,分页组织
线性地址＝段基地址＋偏移地址
不分页式：物理地址＝线性地址
分页管理：线性地址转换为物理地址页目录基地址寄存器 CR3
包含页目录的物理起始地址页目录保存页目录项,包含页表的地址及有关信息页表保存页表项,包含主存页面的地址及有关信息示意图微机原理与接口技术
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版机械工业出版社页目录项和页表项
P存在位：页表或页面是否在物理存储器中
R/W读 /写位：指明页面是只读的,还是可读可写
U/S用户 /管理员位：页面仅能由管理员层的程序使用,还是用户层和管理员层的程序均能使用
PWT页直写位：控制页表或页面使用直写还是回写的高速缓存写入策略
PCD页高速缓存禁止位：控制页表或页面禁止还是使用高速缓存
A访问位：页面进行读或写操作时置位
D写操作位 （ dirty脏位 ）,页面进行写操作时被置位示意图微机原理与接口技术
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2,分页操作
处理器设置称为转换后备缓冲器 TLB的快表
比较快表：
如果有一个地址匹配得到页面起始地址,加上偏移量,就是物理地址如果没有地址匹配
2级查表转换为物理地址
（ 1） CR3包含页目录起始地址,指定页目录项
（ 2） 页目录项包含页表起始地址,指定页表项
（ 3） 页表项包含页面起始地址,加上偏移量,才是物理地址示意图微机原理与接口技术
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3,Win32的虚拟地址分配
掌握存储系统的层次结构和局部性原理
掌握 SRAM的存储结构和引脚
熟悉 DRAM的引脚特点和刷新
熟悉各种半导体 ROM芯片的特点
掌握地址译码方法和 138译码器
了解 PC机主存的分配和应用
掌握高速缓存的工作原理
熟悉地址映射,替换算法和写入策略
熟悉 IA-32处理器分段分页存储管理机制教学要求第 6章 存储系统钱晓捷，微机原理与接口技术 ·第 4版 —— 基于 IA-32处理器和 32位汇编语言第 6章 习题
6.1 简答题 （ 1,2,6,7,8）
6.2 判断题 （ 1,2,5,6,8）
6.3 填空题 （ 3,4,5,6,7）
6.5 6.6 6.8 6.9
6.15 6.19 6.20
6.1 存储系统层次结构
6.2 主存储器
6.3 高速缓冲存储器 Cache
6.4 存储管理微机原理与接口技术
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6.1 存储系统层次结构
存储系统容量越大越好速度较快越好价格 （ 成本 ） 越低越好
当前制造工艺的存储器件：
工作速度较快的存储器,单位价格却较高；
容量较大的存储器,虽然单位价格较低,但存取速度又较慢各种存储器件需要相互配合形成完整的存储系统微机原理与接口技术
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6.1.1 技术指标
1,存储容量主存存储容量：以字节 B（ Byte） 为基本单位半导体存储器芯片：以位 b （ Bit） 为基本单位存储容量以 210＝ 1024规律表达 KB,MB,GB和 TB
厂商常以 103＝ 1000规律表达 KB,MB,GB和 TB
2,存取速度存取时间：发出读 /写命令到数据传输操作完成所经历的时间存取周期：两次存储器访问所允许的最小时间间隔存储器主要用容量、速度和成本来评价微机原理与接口技术
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6.1.2 层次结构
寄存器处理器内部的存储单元
高速缓存 （ Cache）
完全用硬件实现主存储器的速度提高
主存储器存放当前运行程序和数据,采用半导体存储器构成
辅助存储器磁记录或光记录方式磁盘或光盘形式存放可读可写或只读内容以外设方式连接和访问示意图微机原理与接口技术
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6.1.3 局部性原理
层次结构解决存储器件的容量,速度和价格矛盾
出色效率来源于存储器访问的局部性原理：
处理器访问存储器时,所访问的存储单元在一段时间内都趋向于一个较小的连续区域 中
空间局部,紧邻被访问单元的地方也将被访问
时间局部,刚被访问的单元很快将再次被访问
程序运行过程中,绝大多数情况都能够直接从快速的存储器中获取指令和读写数据；当需要从慢速的下层存储器获取指令或数据时,每次都将一个程序段或一个较大数据块读入上层存储器,后续操作就可以直接访问快速的上层存储器微机原理与接口技术
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版机械工业出版社求平均值函数
long mean(long d[],long num)
{
long i,temp=0;
for(i=0; i<num; i++) temp=temp+d[i];
temp=temp/num;
return (temp);
}
时间局部空间局部时间局部和空间局部微机原理与接口技术
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6.2 主存储器
主存储器由半导体存储器构成
按制造工艺,半导体存储器可分为
,双极型,器件：存取速度快,集成度低,功耗大,价格高等特点,主要用于高速存储场合
,MOS型,器件：集成度高,功耗低,价格便宜,
但速度较双极型器件慢,用于通用微机的主存
（ RAM和 ROM）
按使用属性,半导体存储器可分为读写存储器 RAM
只读存储器 ROM
微机原理与接口技术
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6.2.1 读写存储器
读写存储器：可以读出也可以写入的存储器
半导体存储器采用随机存取：可以从任意位置开始读写,存取位置可以随机确定,只要给出存取位置就可以读写内容,存取时间与所处位置无关
磁带存储器采用顺序存取：必须按照存储单元的顺序读写,存取时间与所处位置密切相关
磁盘和光盘则采用直接存取：磁头以随机方式寻道,以数据块为单位顺序方式读写扇区
半导体读写存储器是挥发性 （ Volatile） RAM,即断电后原保存信息丢失半导体读写存储器＝随机存取存储器地址 RAM
微机原理与接口技术
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1,主要类型
SRAM（ 静态 RAM,Static RAM）
以触发器为基本存储单元不需要额外的刷新电路速度快,但集成度低,功耗和价格较高
DRAM（ 动态 RAM,Dynamic RAM）
以单个 MOS管为基本存储单元要不断进行刷新 （ Refresh） 操作集成度高,价格低,功耗小,但速度较 SRAM慢
NVRAM（ 非易失 RAM,Non-Volatile RAM）
带有后备电池的 SRAM芯片断电后由电池维持供电微机原理与接口技术
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2,存储结构
存储器芯片具有大量存储单元
每个存储单元拥有一个地址
存储 1/4/8/16/32位数据
存储器芯片结构：
存储单元数 × 每个存储单元的数据位数
＝ 2M× N＝芯片的存储容量
M＝芯片地址线的个数
N＝数据线的个数举例存储结构 2K× 8
16K位存储容量
11个地址引脚
8个数据引脚微机原理与接口技术
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3,静态读写存储器 SRAM
主要被用于小型微机系统
多为,存储单元数 × 8” 的存储结构
6264 SRAM芯片芯片容量,64K位存储结构,8K× 8
28脚双列直插 （ DIP）
13个地址线,A12～ A0
8个数据线,D7～ D0
控制引脚,CS1*,CS2,OE*,WE*
无连接,NC（ No Connect）
示意图微机原理与接口技术
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SRAM的控制信号
片选 （ CS*或 CE*）
片选有效,才可以对芯片进行读 /写操作无效时,数据引脚呈现高阻状态,并可降低功耗
读控制 （ OE*）
芯片被选中有效,数据输出到数据引脚对应存储器读 MEMR*
写控制 （ WE*）
芯片被选中的前提下,若有效,将数据写入对应存储器写 MEMW*
示意图微机原理与接口技术
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4,动态读写存储器 DRAM
DRAM芯片用一组地址引脚传送两批地址
第一批地址称 行地址用行地址选通信号 RAS*下降沿锁存
第二批地址称 列地址用列地址选通信号 CAS*下降沿锁存
一个信号 WE*实现读写控制
数据输入引脚 Din
数据输出引脚 Dout
示意图微机原理与接口技术
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5,DRAM的刷新
DRAM内部有,读出再生放大电路,的刷新电路设计有仅行地址有效的刷新周期每次刷新一行存储单元
存储系统的外部刷新控制电路将刷新行地址同时送达所有 DRAM芯片所有 DRAM芯片同时进行一行的刷新在一定时间间隔内启动一次刷新每次行地址增量
PC机刷新,15.6μs
微机原理与接口技术
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6,高性能 DRAM
FPM DRAM（ 快页方式 DRAM）
同一行的传送仅改变列地址页内访问速度加快
EDO DRAM（ 扩展数据输出 DRAM）
数据输出有效时间加长 （ 扩展 ）
SDRAM（ 同步 DRAM）
公共的系统时钟,没有等待状态支持猝发传送,内部采用交叉存储
DDR DRAM（ 双速率 DRAM）
同步时钟前沿和后沿各进行一次数据传送
RDRAM（ Rambus DRAM）
Rambus公司专利技术,全新设计微机原理与接口技术
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6.2.2 只读存储器
正常的工作状态,ROM只能读出
特殊的编程状态,多数 ROM芯片也能写入
有些 ROM芯片需要特殊方法先将原数据擦除,
然后才能编程
ROM芯片的集成度较高,但速度较 DRAM还要慢,一般用来保存固定的程序或数据
ROM芯片数据可长期保存,掉电亦不丢失,
属于非易失性存储器件微机原理与接口技术
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1,主要类型
MROM（ 掩膜 ROM）
掩膜工艺直接制作
OTP-ROM（ 一次性编程 ROM）
允许用户进行一次性编程
EPROM（ 可擦除可编程 ROM）
紫外光擦除,并可重复编程的 ROM
EEPROM（ 电擦除可编程 ROM）
擦除和编程 （ 擦写 ） 通过加电进行
Flash Memory（ 闪速存储器 ）
新型的电擦除可编程 ROM
快速擦除整片或数据块微机原理与接口技术
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2,EPROM
2764 EPROM
存储容量 64K位
存储结构 8K× 8
13个地址线,A12～ A0
8个数据线,O7～ O0
控制信号片选,CE*
输出,OE*
编程控制,PGM*
编程电源,Vpp
微机原理与接口技术
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EPROM工作方式微机原理与接口技术
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3,Flash Memory
AT29C040A
存储结构,512K× 8
有 19个地址引脚 A18～ A0
8个数据引脚 I/O7～ I/O0
3个控制引脚片选 CS*
输出允许 OE*
写允许 WE*
扇区 （ 256字节 ） 擦写
查询擦写是否完成微机原理与接口技术
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6.2.3 存储器地址译码
存储器芯片与处理器的连接存储器芯片有数据,地址,读写控制引脚处理器总线有数据,地址,读写控制信号功能上多数可以直接相连
但是,地址信号需要译码处理器地址总线个数多于存储器地址引脚个数多个存储器芯片组成一定容量的存储系统需要利用地址总线控制存储器片选信号微机原理与接口技术
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1,地址译码
译码 （ Decode）
将某个特定的编码输入翻译为有效输出的过程
存储器译码电路可编程逻辑器件 PLD
译码器门电路组合
举例：多输入与非门实现译码
32K× 8结构的 SRAM：地址引脚 15个 A14～ A0
8088处理器：
20个地址总线 A19～ A0
8位数据总线示意图微机原理与接口技术
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版机械工业出版社存储器地址分析微机原理与接口技术
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版机械工业出版社译码方式
全译码方式使用全部微处理器地址总线片内寻址：低位地址与存储器芯片地址引脚相连片选寻址：高位地址经译码与存储器芯片片选引脚相连
部分译码方式只使用部分微处理器地址总线进行译码没有使用的地址信号对存储器芯片的工作不产生影响部分译码地址重复译码简单全译码地址唯一空间连续微机原理与接口技术
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2,译码器
3∶ 8译码器,138译码器
3个控制输入引脚,E3,E2*和 E1*
都有效,才能实现译码功能
3个编码输入引脚,C,B和 A
8种编码各对应一个译码输出引脚
CBA＝ 000编码使 Y0*低有效,其他高电平无效
CBA＝ 001编码使 Y1*低有效,其他高电平无效
CBA＝ 111编码使 Y7*低有效,其它高电平无效示意图微机原理与接口技术
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版机械工业出版社译码器译码
Y0*译码输出有效,必须：
① E3E2*E1*＝ 100
A19A18A17＝ 111
② CBA＝ 000
A16A15A14＝ 000。
结论,A19～ A14＝ 111000
地址范围,E0000H～ E3FFFH
存储容量,16KB
示意图微机原理与接口技术
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3,8086的 16位存储结构
对称的两个存储体 （ Bank） 所构成
偶存储体 （ A0＝ 0）
对应所有的偶地址单元
（ 0,2,4, FFFEH）
接处理器低 8位数据总线 D7～ D0
奇存储体 （ BHE*＝ 0）
对应所有的奇地址单元
（ 1,3,5, FFFFH）
接处理器高 8位数据总线 D15～ D8
两个存储器芯片的片选端连接在一起示意图微机原理与接口技术
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版机械工业出版社地址对齐（ Align）
高位地址 A19～ A17＝ 111,片选信号有效
低位地址 A16～ A1＝ 0...0,那么：
A0＝ 0(地址 E0000H),BHE*＝ 0,访问 16位数据
A0＝ 0(地址 E0000H),BHE*＝ 1,访问低 8位数据
A0＝ 1(地址 E0001H),BHE*＝ 0,访问高 8位数据
A0＝ 1,BHE*＝ 1,无效的数据访问组合
8086存储器按 16位数据宽度组织支持 8位和 16位数据访问偶地址开始的 16位访问可以一次完成奇地址开始的 16位访问需要两次操作
地址对齐,16位数据以偶地址开始微机原理与接口技术
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版机械工业出版社
4,Pentium的 64位存储结构
Pentium采用 64位数据总线和 32位地址总线
没有地址 A2,A1和 A0
8个字节允许信号区别 8个 8位存储体
支持 64/32/16/8位数据读写
地址对齐能够一次完成读写
64位数据对齐模 8地址
32位数据对齐模 4地址
16位数据对齐偶地址示意图地址 A对齐 s字节边界
A mod s＝ 0 (能够整除 s的地址 )
微机原理与接口技术
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6.2.4 主存空间分配微机原理与接口技术
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版机械工业出版社最低 1MB主存
系统 RAM区地址最低端的 640KB空间由 DOS进行管理
显示 RAM区
128KB主存空间保留给显示缓冲存储区显示 RAM区并没有被完全使用
扩展 ROM区
I/O接口电路卡上的 ROM
系统 ROM区
ROM-BIOS程序微机原理与接口技术
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版机械工业出版社扩展主存和扩充主存
扩展主存 XMS
1MB后的 RAM主存空间只能在保护方式使用遵循扩展主存使用规范 XMS
驱动程序 HIMEM.SYS
扩充主存 EMS
遵循扩充主存使用规范 EMS
扩充主存不是直接访问的存储空间体交换技术,不需要保护方式支持
IA-32支持扩展主存 XMS,不需扩充主存 EMS
EMM386.EXE驱动程序微机原理与接口技术
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版机械工业出版社高端主存区 HMA和上位主存块 UMB
高端主存区 HMA
实方式下,地址 A20开放,从 100000H到 10FFEFH
之间约 64KB的存储区域
8088/8086：地址自动回绕
80286和 80386：地址不自动回绕
80486及以后有 A20M引脚
A20M＝ 0,地址自动回绕
A20M＝ 1,地址不自动回绕
上位主存块 UMB
上位主存区 UMA中未使用的区域
EMM386.EXE驱动
DOS应用微机原理与接口技术
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ROM复制和影子主存
ROM复制系统 ROM区的 BIOS等程序
8086/8088在 F0000H～ FFFFFH
80286在 FF0000H～ FFFFFFH
IA-32微处理器在 FFFFFFF0H～ FFFFFFFFH
影子主存用作 ROM-BIOS的只读的 RAM区域启动后 ROM-BIOS映射到 RAM
因为 ROM芯片的读写速度比 RAM芯片慢微机原理与接口技术
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版机械工业出版社
6.3 高速缓冲存储器
主存是一个影响性能的关键因素
因为处理器的运行速度提高,但由 DRAM组成的主存的存取时间较慢,跟不上处理器运行速度
SRAM速度较快,但其容量较小,价格较贵,无法大量用于微机系统
Cache,a safe place for hiding or storing things.
主存储器高速缓存 Cache
CPU
字传送块传送
解决方案,高速缓存高速缓冲存储器
Cache
完全用硬件实现主存速度的提高微机原理与接口技术
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版机械工业出版社
6.3.1 高速缓存的工作原理
高速缓存：在相对容量较大而速度较慢的主存 DRAM与高速处理器之间设置的少量但快速
SRAM组成的存储器
高速命中 (Hit)：
处理器读取主存的内容已包含在 Cache中,可以直接读取 Cache,不用访问主存
高速缺失 (Miss)：
处理器读取主存的内容不在 Cache中,需要访问主存读取一个数据块示意图微机原理与接口技术
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版机械工业出版社
1,高速缓存的结构
主存以字 （ 字节 ） 为寻址单位
Cache以行 （ 线 Line,槽 Slot） 为寻址单位
Cache行 包含 B个主存字,对应一个 主存块
Cache与主存间的数据传送以数据块为单位
主存划分成 M＝ 2n÷ B个,主存块,
Cache具有 m个,Cache行,
Cache由数据存储器和标签存储器组成数据存储器,高速缓存主存数据标签存储器,保存数据所在主存的地址信息示意图微机原理与接口技术
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2,高速缓存的容量和行大小
高速缓存性能的主要指标是命中率 （ Hit rate）
命中率 （ Hit Rate）,高速命中的概率
对于高速缓存容量希望它足够大,使存取时间接近高速缓存希望它尽量小,使单位成本接近主存受可用的芯片面积限制同时还和运行的程序有关
对于 Cache行大小从很小增大,命中率开始会有提高进一步增大,命中率可能反而减小微机原理与接口技术
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3,高速缓存的数量
单级与多级 Cache
片上高速缓存 （ On-chip Cache）
第 1级高速缓存 （ L1 Cache）
第 2级高速缓存 （ L2 Cache）
第 3级高速缓存 （ L3 Cache）
统一与分离 Cache
统一 （ Unified） Cache
单个高速缓存既用于高速缓冲保存指令也用于保存数据分离 （ Split） Cache
一个专用于缓冲指令 （ I-Cache）
一个专用于缓冲数据 （ D-Cache）
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6.3.2 地址映射
Cache通过地址映象 (mapping)的方法确定主存块与 Cache行之间的对应关系,确定一个主存块应该存放到哪个 Cache行中
全相联映象 (fully associative mapping)
可以将一个主存块存储到任意一个 Cache行
直接映象 (direct mapping)
将一个主存块存储到唯一的一个 Cache行
组相联映象 (set associative mapping)
可以将一个主存块存储到唯一的一个 Cache组的任意一个行直接映象,2/4/8路组相联映象使用较多微机原理与接口技术
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1,直接映射（ Direct Mapping）
将每个主存块固定地映射到某个 Cache行第 i个 Cache行只能存储所有主存页的第 i个主存块
硬件简单,易于实现,会发生冲突,利用率较低
高速缓存容量 m＝ 2s行＝ 2s+w字
Cache行＝ 2w个字,具有 2s行
主存容量 M＝ 2n字＝ 2n-w主存块＝ 2t个主存页每个主存页的容量＝高速缓存容量 2s+w
n位主存地址由 3个部分组成,n＝ t＋ s＋ w
高 t位作标签
s位地址作为索引最低 w位区别字
比较 s索引的一个标签存储器内容,说明是否命中组成图 示例图微机原理与接口技术
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2,全相关映射（ Full Associative Mapping）
将一个主存块存储到任意一个 Cache行
使用灵活,利用率高,但实现电路比较复杂
高速缓存容量 m＝ 2s行＝ 2s+w字
主存容量 M＝ 2n字＝ 2n-w主存块
标签存储器保存完整的主存地址,即,t＝ n-w
n位主存地址由 2个部分组成,n＝ t＋ w
高 t位作标签最低 w位区别字
当进行高速缓存操作时,高速缓存控制逻辑必须比较全部标签存储器的内容,才能确定是否命中组成图 示例图微机原理与接口技术
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3,组合相关映射（ Set Associative Mapping）
将多个 Cache行作为一个组 （ Set）,组内各个
Cache行采用全相关映射,各个组间采用直接映射
取直接映射的简单和全相关映射的灵活,而克服两者的不足
所有组中同位置 Cache行称为一路 （ Way）
通常采用 2,4,8或 16个为一组,分别被称为 2路,
4路,8路或 16路组合相关映射
比较 s索引的 2,4,8或 16个标签存储器内容,说明是否命中组成图 示例图只有一路（每组只有一个 Cache行）就是直接相关映射只有一组（每个 Cache行都是一路）就是全相关映射微机原理与接口技术
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6.3.3 替换算法
直接映象只有一个 Cache行可以选择
组合相关和全相关有多个 Cache行可以选择
替换算法有多种：
1,随机法 (random)
随意选择被替换的行,不依赖以前的使用情况
2,先进先出法 (FIFO,first in first out)
替换最早 （ 存放时间最长 ） 的行
3,最近最少使用法 (LRU,least-recently used)
本指替换近期最少使用的行,实际实现的是替换最久没有被使用的 行
4,最不常用 (LFU,least-frequently used)
替换使用次数最少的 行微机原理与接口技术
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LRU替换算法
LRU能较好地反映程序的局部性,因而其命中率较高,应用广泛；但实现的硬件较复杂
2路组相联：使用一个 U位 。 某个 Cache块被访问,
该块 U位置 1；对应块 U位置 0。 替换 U位为 0的块
4/8/16路组相联：运用堆栈型算法 。 最近访问的块放上面,最下面存放最久没有访问的块 。 替换最下面的块微机原理与接口技术
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6.3.4 写入策略
处理器对高速缓存的访问主要是读取访问
写入操作数的问题较复杂一些
写命中,写入的数据在高速缓存中确认命中,才可以对 Cache块写入,写入后可能导致与主存内容不一致要解决主存内容更新问题,保持数据的正确性
写未命中,指令对主存进行写入的操作数没有在高速缓存中此时,写入的数据是否还要将其读回 Cache呢？
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1,写命中的处理
直写策略 (write through)
写入 Cache的同时也写入主存 （ 下一级存储器 ）
优点：简单可靠缺点：总线操作频繁,影响工作速度解决方法：在 Cache与主存间设置一级 /多级缓冲器,形成实用的,缓冲直写,,提高速度
回写策略 (write back)
只写入 Cache,在被替换时才写回主存优点：可以减少写入主存次数,提高速度缺点：硬件结构比较复杂实现方法：设置一个表明 Cache是否被修改的更新位
（ update,污染位 dirty bit） 。 替换时只需将被修改的 Cache块内容写入主存微机原理与接口技术
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2,写未命中的处理
写未命中,指令对主存进行写入的操作数没有在高速缓存中
此时,写入的数据是否还要将其读回 Cache呢？
写分配法 ( write allocate )
先把数据所在的块调入 Cache,然后再进行写入类似读失效的方式,也称 fetch on write
不写分配法 ( no-write allocate )
直接把数据写入下一级存储器,不将相应的块调入 Cache,也称 write around
直写策略通常配合不写分配法回写策略一般采用写分配法微机原理与接口技术
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3,数据一致性协议
系统存在多级,多个 Cache,一个主存数据可能具有多个副本,需要保持数据一致
数据一致性协议：用硬件方法解决高速缓存的数据一致性问题
MESI协议 是广泛应用的数据一致性协议修改 M：该 Cache块已经被修改 （ 与主存不同 ）,而且只在这个 Cache中可用唯一 E：该 Cache块与对应主存块相同,而且不存在于其它 Cache中共享 S：该 Cache块与对应主存块相同,但可能存在于其它 Cache中无效 I：该 Cache块包含的数据无效微机原理与接口技术
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6.3.5 80486的 L1 Cache
指令和数据共用 的 4路组合相关 Cache结构
8KB容量 分成 128组,每组有 4路,每组每路为一行,每 行 为 16个字节 （ 128位 ）
每行对应 21位 标签,一个有效位
每组中 4路对应 3位 LRU位,用于实现伪 LRU替换算法
采用 4级 缓冲直写策略,允许 6个连续的写操作而无等待
写失效时,采用 不写分配法,只将数据写入主存,不进行 Cache的回填示意图微机原理与接口技术
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6.3.6 Pentium的 L1 Cache
指令和数据分离 的 2路组合相关 Cache结构
指令 Cache和数据 Cache都是 8KB,共 16KB
8KB容量分成 128组,每组 2路,每行 32字节
LRU算法,回写策略 (可动态改变为直写策略 )
微机原理与接口技术
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版机械工业出版社一次写 (write once)协议
Pentium采用 MESI协议,配合第一次直写,
以后回写,实现 L1和 L2 Cache的数据一致操作 L1状态 L1数据 L2数据
复位或清洗后
读入数据
第 1次直写
再次回写
发生替换后无效 I
共享 S
唯一 E
修改 M
共享 S
无效有效有效有效有效无效有效有效无效有效微机原理与接口技术
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6.4 存储管理
存储器是计算机系统的重要资源,操作系统的主要功能之一是存储管理：
如何动态地为多个任务分配存储器
IA-32处理器从硬件上支持并加速操作系统的存储管理：
分段和分页机制构成存储管理单元 MMU
分段 (segment)
将程序按照逻辑关系分成可大可小的模块
分页 (page)
将程序分成为若干个大小相同的模块微机原理与接口技术
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6.4.1 段式存储管理系统维护段表硬件实现转换微机原理与接口技术
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1,段选择器
保护方式的 16位段寄存器被定义为段选择器
包含 3个域,指向一个段描述符索引域记录段描述符在,描述符表,内的位置表指示位 TI
指示要寻址的描述符表请求特权层 RPL
反映请求本次存取的特权级别
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段选择器＝段寄存器 索引 TI RPL
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2,描述符
描述符是保护方式引入的数据结构,8个字节 64位,段描述符,,描述,段的属性段界限 (segment limit)：用于存储空间保护基地址 (base address)：用于形成物理地址访问权字节 (access rights byte)：段访问权限：该段当前是否驻留主存,该段所具有的特权层和段类型,用于特权保护微机原理与接口技术
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3,操作数寻址过程
（ 1） 段选择器的 TI域指明描述符表,获得描述符表基地址
（ 2） 利用索引值指向该段的段描述符
（ 3） 从段描述符中取出段基地址,从逻辑地址中取出段内偏移地址
（ 4） 基地址与偏移地址相加,得到操作数的线性地址示意图微机原理与接口技术
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6.4.2 页式存储管理
页式存储管理便于构成虚拟存储器处于主存和辅存之间通过硬件的存储管理单元 MMU
在核心软件或操作系统管理下利用磁盘文件比实际主存空间大的虚拟存储空间
虚拟存储器可以简化存储管理有效地使用主存空间为各个程序 （ 进程 ） 呈现统一的地址空间实现程序间的保护
pagefile.sys
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1,分页组织
线性地址＝段基地址＋偏移地址
不分页式：物理地址＝线性地址
分页管理：线性地址转换为物理地址页目录基地址寄存器 CR3
包含页目录的物理起始地址页目录保存页目录项,包含页表的地址及有关信息页表保存页表项,包含主存页面的地址及有关信息示意图微机原理与接口技术
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版机械工业出版社页目录项和页表项
P存在位：页表或页面是否在物理存储器中
R/W读 /写位：指明页面是只读的,还是可读可写
U/S用户 /管理员位：页面仅能由管理员层的程序使用,还是用户层和管理员层的程序均能使用
PWT页直写位：控制页表或页面使用直写还是回写的高速缓存写入策略
PCD页高速缓存禁止位：控制页表或页面禁止还是使用高速缓存
A访问位：页面进行读或写操作时置位
D写操作位 （ dirty脏位 ）,页面进行写操作时被置位示意图微机原理与接口技术
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2,分页操作
处理器设置称为转换后备缓冲器 TLB的快表
比较快表：
如果有一个地址匹配得到页面起始地址,加上偏移量,就是物理地址如果没有地址匹配
2级查表转换为物理地址
（ 1） CR3包含页目录起始地址,指定页目录项
（ 2） 页目录项包含页表起始地址,指定页表项
（ 3） 页表项包含页面起始地址,加上偏移量,才是物理地址示意图微机原理与接口技术
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3,Win32的虚拟地址分配
掌握存储系统的层次结构和局部性原理
掌握 SRAM的存储结构和引脚
熟悉 DRAM的引脚特点和刷新
熟悉各种半导体 ROM芯片的特点
掌握地址译码方法和 138译码器
了解 PC机主存的分配和应用
掌握高速缓存的工作原理
熟悉地址映射,替换算法和写入策略
熟悉 IA-32处理器分段分页存储管理机制教学要求第 6章 存储系统钱晓捷，微机原理与接口技术 ·第 4版 —— 基于 IA-32处理器和 32位汇编语言第 6章 习题
6.1 简答题 （ 1,2,6,7,8）
6.2 判断题 （ 1,2,5,6,8）
6.3 填空题 （ 3,4,5,6,7）
6.5 6.6 6.8 6.9
6.15 6.19 6.20
