数字集成电路的结构特点
（ CMOS电路）
MOS晶体管模型组合逻辑基本结构逻辑单元的优化设计组合单元的规模约束问题时序逻辑的时间关系问题
MOS晶体管模型典型尺度参数为：
沟道宽度 W、沟道长度 L，逻辑面积 A；
MOS晶体管电学模型典型参数为：
导通电阻、栅极电容、漏极电容和源极电容电学参数与尺度参数的关系在电路单元设计时，为了提高集成度，通常沟道长度总是希望保持最小值，而沟道宽度却可以进行加长；
WR / WC? WA?
gsd CCC 3
CMOS基本电路结构通常采用 N网络与 P网络互补连接构成：
N网络实现逻辑，并联为“与”，串联为“或”
典型 CMOS基本电路
CMOS反相器典型 CMOS基本电路与非门和或非门典型 CMOS基本电路与或非结构（ AOI）
CMOS传输门（ TG）电路采用 N晶体管和 P晶体管并接构成，两管的栅极接互补控制电平。
CMOS传输门（ TG）电路异或门 MUX2
基于 CMOS传输门（ TG）电路异或门 MUX2
基于 CMOS传输门（ TG）电路
MUX2 的应用形式
CMOS组合逻辑单元的设计优化目标：
实现要求的逻辑功能；
减少电路的时间延迟；
降低电路功耗；
提高电路集成度。
最小晶体管所有设计尺度都采用版图设计规则所能容许的最小尺度进行设计。
参数表征基本单位：
设定对于 NMOS的最小晶体管：沟道宽度 W=1，
导通电阻 R=1，栅极电容 Cg=1，逻辑面积 A=1；
单元电路的时间延迟电路的时间延迟主要是由于随着状态的改变，
电路通过导通电阻为相关的电容充电和放电导致的。
若导通电阻为 R，连接到输出端上的总电容为 C，则延迟时间可以粗略表达为 t=RC。
单元电路的优化基本单元电路主要指 INV,NAND，
NOR,AOI等；
设计优化主要有面积优化和性能优化两种方案；
面积优化的设计面积优化设计时，所有晶体管的面积均采用最小晶体管形式。可以采用预先制备的标准晶体管阵列形式进行设计，只考虑晶体管之间的连线问题，设计过程相对简单。
面积优化的特点逻辑单元的逻辑面积就等于该单元所使用的晶体管数量。
每个输入端的输入电容都等于 2；每个输出端的输出电容等于该输出端直接连接的晶体管数量乘以 3。
面积优化的特点逻辑单元的输出电阻取决于导通支路上串联晶体管的数量。
对于 N管，导通电阻为 1；
对于 P管，导通电阻为 2。
根据逻辑的不同以及输出电平的不同，输出电阻会有较大差异。
面积优化的特点逻辑面积 上升时间 下降时间
INV,2 16 8
NAND(n),2n 6n+10 n(3n+5)
NOR(n),2n 3n+5 2n(3n+5)
AOI(2,2),8 52 32
AOI(3,3),12 94 42
假定扇出系数均为 1进行计算面积优化的问题逻辑单元的输出电阻可以有很大的变化，
导致输出端上升时间和下降时间的不一致；
不同的逻辑单元也具有不同的输出电阻，
这使电路的时间性能设计显得非常复杂。
性能优化的设计性能优化的要点是保持所有逻辑单元的输出电阻为最小（都等于 1），上升时间和下降时间能够保持一致，在此情况下，延迟时间单纯取决于逻辑单元的电容。
这一方案可以简化电路性能的设计，同时提高电路的速度。
性能优化的规则沟道长度设置为最小尺度，通过调整沟道宽度使电阻一致。
P管的宽度大于 N管（ =2）；
当 n个晶体管串联时，宽度应该增加为 n倍；
沟道宽度增加时，相关电容和逻辑面积成比例增加。
一些典型逻辑器件的优化设计一些典型逻辑器件的优化设计延迟时间 逻辑面积
INV,12 3
NAND(n),10n+2 n2+2n
NOR(n),11n+1 2n2+n
AOI(2,2),42 24
(相当于 NAND4)
AOI(3,3),62 48
(相当于 NAND6)
面积优化与逻辑优化的对比逻辑面积延迟时间上升时间下降时间逻辑面积延迟时间上升时间下降时间
INV 2/3 12 16 8
NAND2 4/8 22 22 22 NOR2 4/10 23 11 44
NAND3 6/15 32 42 28 NOR3 6/21 34 14 82
NAND4 8/24 42 68 34 NOR4 8/36 45 17 136
NAND6 12/48 62 138 46 NOR6 12/78 67 23 276
电路性能优化对扇入的限制采用小规模单元电路可以提高电路速度，节约电路资源电路基本单元的结构基本单元结构
INV,NAND2-4,NOR2-4,AOI（ 22）；
电路基本单元的结构增加反相器实现的同相基本单元
AND2-3,OR2-3；
电路基本单元的结构采用并行分级实现的单元对传输结构的分析采用性能优化时，逻辑面积 A=3；
从输入到输出的导通电阻为 0.5；
输入 /输出电容为 18；
设其前后级均为 NAND2，插入该传输缓冲对电路延迟时间的增加为
385.0225.118t
反相三态门的实现方案逻辑模块扇出与驱动能力在逻辑功能单元内部设计时，可以忽略连线延迟（电容）；
考虑模块之间的连接时，连线延迟成为主要延迟因素；
通过减小输出电阻，增加驱动能力，可以有效减少连线延迟，提高电路速度；
逻辑模块扇出与驱动能力若某逻辑单元的输出连接线等效电容为 200
电路的时序设计考虑到电路效率，组合逻辑块的输入数量受到限制，必须进行分级运算；
对于一个组合单元，通常要求一次输入导致的输出变化稳定之后才能进行下一次输出；
协调各单元输出变化的时间成为电路设计中最复杂的问题。
电路的时序设计采用流水线设计方式，将组合分割为小的模块，
各模块之间的数据交换通过寄存器进行，可以提高电路效率。
电路的时序设计为了提高电路的性能，时序设计最重要的是处理好各组合模块的分级问题，使所有模块的处理时间趋于一致；
同时在设计中需要处理好与寄存器有关的时间关系。
寄存器（触发器）的基本结构和特点依靠反馈环形成的正反馈保持数据；
正反馈的建立需要时间：建立时间；
当输入到反馈环中的信号脉冲小于建立时间时，
反馈环会进入亚稳态或振荡状态。
锁存器结构与特点
S-R锁存器（ latch）
状态的转换需要时间！
锁存器结构与特点
S-R锁存器（ latch）
状态的转换需要时间！
锁存器结构与特点
S-R锁存器（ latch）
当输入信号的持续时间过短时，寄存器无法建立稳定状态，将会进入振荡状态（亚稳态）！
输入信号必须脉冲宽度必须大于最小脉冲宽度。
锁存器结构与特点钟控 D锁存器（ latch）
通过时钟控制信号控制输入端，当 C=0时，
信号不能输入； C=1时，输入总是具有确定的电平，可以摆脱亚稳态。
锁存器结构与特点钟控 D锁存器（ latch）
C从 1转为 0可能导致输入信号被切割，使电路进入亚稳态。
锁存器结构与特点钟控 D锁存器的传输结构无论导通还是截断期间，只要不在建立时间内变化，任何尖峰脉冲都不会导致亚稳态。
同样存在建立时间问题！
锁存器结构与特点锁存器的时钟控制端容易受干扰，任何尖峰脉冲都可能导致亚稳态；
在电路设计中，通常希望避免锁存器的出现。不允许进行将组合电路的输出作为时钟控制的设计。
触发器结构与特点
D触发器（ flip-flop)
2个 D锁存器串接形成主从结构，状态互补；
状态只在时钟边沿变化，只传递触发边沿之前的输入；
只需考虑主锁存器的建立时间问题；
关于建立时间和保持时间建立时间：
在时钟触发沿之前信号不能变动的时间；
保持时间：
在时钟触发沿之后信号不能变动的时间；
关于建立时间和保持时间对于 D触发器端口的时钟沿，只需要考虑建立时间问题；
由于外部时钟信号需要通过长连线延迟才能到达触发器端口，就会将内部建立时间分割为建立时间和保持时间两段。
关于建立时间和保持时间建立时间 +保持时间 =内部建立时间；
注意：建立时间可能为负值。
时序电路的常用时间关系
tclk时钟周期；电路能够具有的最短时钟周期；
tskew时钟偏斜；各触发器接收到触发信号时刻的偏离程度；
时序电路的常用时间关系
tcq:触发器传输时间；从外部时钟触发时刻到触发器输出状态完成改变所需要的时间；
tcom:组合延迟时间；从组合逻辑输入变化到产生稳定输出所需要的时间；
tset:建立时间；外部时间触发之前，触发器输入数据需要保持不变；
thold:保持时间；外部时间触发之后，触发器输入数据需要保持不变；
时序电路的常用时间关系最小时钟周期关系：
c l ks k e ws e tc o mcq ttttt m a xm a xm a xm a x
建立时间容限：
0m axm axm ax s kews etco mcqcl k ttttt
保持时间容限：
0m a xm i nm i n s ke wh o l dc o mcq tttt
数字集成电路的设计要求电路的设计当然要以完成电路的功能为基本要求，但是更重要的目标是实现电路的优化：
电路简化、集成度的提高、成本降低；
电路速度 /频率的提高；
设计周期和成本的降低。
（ CMOS电路）
MOS晶体管模型组合逻辑基本结构逻辑单元的优化设计组合单元的规模约束问题时序逻辑的时间关系问题
MOS晶体管模型典型尺度参数为：
沟道宽度 W、沟道长度 L，逻辑面积 A；
MOS晶体管电学模型典型参数为：
导通电阻、栅极电容、漏极电容和源极电容电学参数与尺度参数的关系在电路单元设计时，为了提高集成度，通常沟道长度总是希望保持最小值，而沟道宽度却可以进行加长；
WR / WC? WA?
gsd CCC 3
CMOS基本电路结构通常采用 N网络与 P网络互补连接构成：
N网络实现逻辑，并联为“与”，串联为“或”
典型 CMOS基本电路
CMOS反相器典型 CMOS基本电路与非门和或非门典型 CMOS基本电路与或非结构（ AOI）
CMOS传输门（ TG）电路采用 N晶体管和 P晶体管并接构成，两管的栅极接互补控制电平。
CMOS传输门（ TG）电路异或门 MUX2
基于 CMOS传输门（ TG）电路异或门 MUX2
基于 CMOS传输门（ TG）电路
MUX2 的应用形式
CMOS组合逻辑单元的设计优化目标：
实现要求的逻辑功能；
减少电路的时间延迟；
降低电路功耗；
提高电路集成度。
最小晶体管所有设计尺度都采用版图设计规则所能容许的最小尺度进行设计。
参数表征基本单位：
设定对于 NMOS的最小晶体管：沟道宽度 W=1，
导通电阻 R=1，栅极电容 Cg=1，逻辑面积 A=1；
单元电路的时间延迟电路的时间延迟主要是由于随着状态的改变，
电路通过导通电阻为相关的电容充电和放电导致的。
若导通电阻为 R，连接到输出端上的总电容为 C，则延迟时间可以粗略表达为 t=RC。
单元电路的优化基本单元电路主要指 INV,NAND，
NOR,AOI等；
设计优化主要有面积优化和性能优化两种方案；
面积优化的设计面积优化设计时，所有晶体管的面积均采用最小晶体管形式。可以采用预先制备的标准晶体管阵列形式进行设计，只考虑晶体管之间的连线问题，设计过程相对简单。
面积优化的特点逻辑单元的逻辑面积就等于该单元所使用的晶体管数量。
每个输入端的输入电容都等于 2；每个输出端的输出电容等于该输出端直接连接的晶体管数量乘以 3。
面积优化的特点逻辑单元的输出电阻取决于导通支路上串联晶体管的数量。
对于 N管，导通电阻为 1；
对于 P管，导通电阻为 2。
根据逻辑的不同以及输出电平的不同，输出电阻会有较大差异。
面积优化的特点逻辑面积 上升时间 下降时间
INV,2 16 8
NAND(n),2n 6n+10 n(3n+5)
NOR(n),2n 3n+5 2n(3n+5)
AOI(2,2),8 52 32
AOI(3,3),12 94 42
假定扇出系数均为 1进行计算面积优化的问题逻辑单元的输出电阻可以有很大的变化，
导致输出端上升时间和下降时间的不一致；
不同的逻辑单元也具有不同的输出电阻，
这使电路的时间性能设计显得非常复杂。
性能优化的设计性能优化的要点是保持所有逻辑单元的输出电阻为最小（都等于 1），上升时间和下降时间能够保持一致，在此情况下，延迟时间单纯取决于逻辑单元的电容。
这一方案可以简化电路性能的设计，同时提高电路的速度。
性能优化的规则沟道长度设置为最小尺度，通过调整沟道宽度使电阻一致。
P管的宽度大于 N管（ =2）；
当 n个晶体管串联时，宽度应该增加为 n倍；
沟道宽度增加时，相关电容和逻辑面积成比例增加。
一些典型逻辑器件的优化设计一些典型逻辑器件的优化设计延迟时间 逻辑面积
INV,12 3
NAND(n),10n+2 n2+2n
NOR(n),11n+1 2n2+n
AOI(2,2),42 24
(相当于 NAND4)
AOI(3,3),62 48
(相当于 NAND6)
面积优化与逻辑优化的对比逻辑面积延迟时间上升时间下降时间逻辑面积延迟时间上升时间下降时间
INV 2/3 12 16 8
NAND2 4/8 22 22 22 NOR2 4/10 23 11 44
NAND3 6/15 32 42 28 NOR3 6/21 34 14 82
NAND4 8/24 42 68 34 NOR4 8/36 45 17 136
NAND6 12/48 62 138 46 NOR6 12/78 67 23 276
电路性能优化对扇入的限制采用小规模单元电路可以提高电路速度，节约电路资源电路基本单元的结构基本单元结构
INV,NAND2-4,NOR2-4,AOI（ 22）；
电路基本单元的结构增加反相器实现的同相基本单元
AND2-3,OR2-3；
电路基本单元的结构采用并行分级实现的单元对传输结构的分析采用性能优化时，逻辑面积 A=3；
从输入到输出的导通电阻为 0.5；
输入 /输出电容为 18；
设其前后级均为 NAND2，插入该传输缓冲对电路延迟时间的增加为
385.0225.118t
反相三态门的实现方案逻辑模块扇出与驱动能力在逻辑功能单元内部设计时，可以忽略连线延迟（电容）；
考虑模块之间的连接时，连线延迟成为主要延迟因素；
通过减小输出电阻，增加驱动能力，可以有效减少连线延迟，提高电路速度；
逻辑模块扇出与驱动能力若某逻辑单元的输出连接线等效电容为 200
电路的时序设计考虑到电路效率，组合逻辑块的输入数量受到限制，必须进行分级运算；
对于一个组合单元，通常要求一次输入导致的输出变化稳定之后才能进行下一次输出；
协调各单元输出变化的时间成为电路设计中最复杂的问题。
电路的时序设计采用流水线设计方式，将组合分割为小的模块，
各模块之间的数据交换通过寄存器进行，可以提高电路效率。
电路的时序设计为了提高电路的性能，时序设计最重要的是处理好各组合模块的分级问题，使所有模块的处理时间趋于一致；
同时在设计中需要处理好与寄存器有关的时间关系。
寄存器（触发器）的基本结构和特点依靠反馈环形成的正反馈保持数据；
正反馈的建立需要时间：建立时间；
当输入到反馈环中的信号脉冲小于建立时间时，
反馈环会进入亚稳态或振荡状态。
锁存器结构与特点
S-R锁存器（ latch）
状态的转换需要时间！
锁存器结构与特点
S-R锁存器（ latch）
状态的转换需要时间！
锁存器结构与特点
S-R锁存器（ latch）
当输入信号的持续时间过短时，寄存器无法建立稳定状态，将会进入振荡状态（亚稳态）！
输入信号必须脉冲宽度必须大于最小脉冲宽度。
锁存器结构与特点钟控 D锁存器（ latch）
通过时钟控制信号控制输入端，当 C=0时，
信号不能输入； C=1时，输入总是具有确定的电平，可以摆脱亚稳态。
锁存器结构与特点钟控 D锁存器（ latch）
C从 1转为 0可能导致输入信号被切割，使电路进入亚稳态。
锁存器结构与特点钟控 D锁存器的传输结构无论导通还是截断期间，只要不在建立时间内变化，任何尖峰脉冲都不会导致亚稳态。
同样存在建立时间问题！
锁存器结构与特点锁存器的时钟控制端容易受干扰，任何尖峰脉冲都可能导致亚稳态；
在电路设计中，通常希望避免锁存器的出现。不允许进行将组合电路的输出作为时钟控制的设计。
触发器结构与特点
D触发器（ flip-flop)
2个 D锁存器串接形成主从结构，状态互补；
状态只在时钟边沿变化，只传递触发边沿之前的输入；
只需考虑主锁存器的建立时间问题；
关于建立时间和保持时间建立时间：
在时钟触发沿之前信号不能变动的时间；
保持时间：
在时钟触发沿之后信号不能变动的时间；
关于建立时间和保持时间对于 D触发器端口的时钟沿，只需要考虑建立时间问题；
由于外部时钟信号需要通过长连线延迟才能到达触发器端口，就会将内部建立时间分割为建立时间和保持时间两段。
关于建立时间和保持时间建立时间 +保持时间 =内部建立时间；
注意：建立时间可能为负值。
时序电路的常用时间关系
tclk时钟周期；电路能够具有的最短时钟周期；
tskew时钟偏斜；各触发器接收到触发信号时刻的偏离程度；
时序电路的常用时间关系
tcq:触发器传输时间；从外部时钟触发时刻到触发器输出状态完成改变所需要的时间；
tcom:组合延迟时间；从组合逻辑输入变化到产生稳定输出所需要的时间；
tset:建立时间；外部时间触发之前，触发器输入数据需要保持不变；
thold:保持时间；外部时间触发之后，触发器输入数据需要保持不变；
时序电路的常用时间关系最小时钟周期关系：
c l ks k e ws e tc o mcq ttttt m a xm a xm a xm a x
建立时间容限：
0m axm axm ax s kews etco mcqcl k ttttt
保持时间容限：
0m a xm i nm i n s ke wh o l dc o mcq tttt
数字集成电路的设计要求电路的设计当然要以完成电路的功能为基本要求，但是更重要的目标是实现电路的优化：
电路简化、集成度的提高、成本降低；
电路速度 /频率的提高；
设计周期和成本的降低。
