（ 5-1）
电子技术第五章时序逻辑电路数字电路部分
（ 5-2）
第五章 时序逻辑电路
§ 5.1 概述
§ 5.2 寄存器
§ 5.3 计数器的分析
§ 5.4 计数器的设计
§ 5.5 计数器的应用举例
（ 5-3）
时序电路的特点,具有记忆功能。
在数字电路中，凡是任一时刻的稳定输出不仅决定于该时刻的输入，而且 还和电路原来的状态有关 者，都叫做时序逻辑电路，简称 时序电路 。
组合逻辑电路存储功能
...,..
...,..
X
Y
Z
W
§ 5.1 概述时序电路的基本单元,触发器。
（ 5-4）
时 序逻辑电路寄存器和移位寄存器计数器顺序脉冲发生器分析设计教学要求,
1,会使用移位寄存器组件 ；
2,会分析和设计计数器电路。
*
（ 5-5）
§ 5.2 寄存器
5.2.1 数码寄存器
Q3 Q2 Q1 Q0
& & & &
Q Q
D
Q Q
D
Q Q
D
Q Q
D
A0A1A2A3
CLR
取数脉冲接收脉冲
( CP )
寄存器是计算机的主要部件之一，它用来暂时存放数据或指令。
四位数码寄存器
（ 5-6）
1 2 3 4 5 6 7 1098
14 13 12 11151617181920
1Q 1D 2D 2Q 3Q 3D 4D 4Q GND输出控制时钟VCC 5D6D7D8D 5Q6Q7Q8Q
7 4 L S 3 7 4
低电平有效正边沿触发八 D寄存器,三态输出共输出控制共时钟
（ 5-7）
5.2.2 移位寄存器所谓,移位,，就是将寄存器所存各位 数据，
在每个移位脉冲的作用下，向左或向右移动一位。
根据移位方向,常把它分成三种：
寄存器左移
(a)
寄存器右移
(b)
寄存器双向移位
(c)
（ 5-8）
根据移位数据的输入－输出方式,又可将它分为四种：
FF FF FF FF
FF FF FF FF
FF FF FF FF
FF FF FF FF
串入－串出串入－并出并入－串出并入－并出
串 行输 入 － 串 行输 出
串 行输 入 － 并 行输 出
并 行输 入 － 串 行输 出
并 行输 入 － 并 行输 出,
（ 5-9）
SD
Q
Q D
Q
Q D
Q
Q D
Q
Q D
& & & &
A0A1A2A3
RD
CLR
LOAD
移位脉冲
CP
0串行输出数 据 预 置
3 2 1 0
存数脉冲清零脉冲四位并入 - 串出的左移寄存器初始状态,设 A3A2A1A0 ＝ 1011
在存数脉冲作用下,Q3Q2Q1Q0 ＝ 1011 。
D0 ＝ 0
D1 ＝ Q0
D2 ＝ Q1
D3 ＝ Q2
下面将重点讨论蓝颜色电路 — 移位寄存器 的工作原理。
移位脉冲串行输出
（ 5-10）
D0 ＝ 0
D1 ＝ Q0
D2 ＝ Q1
D3 ＝ Q2
Q
Q D
Q
Q D
Q
Q D
Q
Q D
移位脉冲
CP
0串行输出 3 2 1 0
1 0 1 1 0 1 1 0
0 1 1 0 1 1 0 0
1 1 0 0 1 0 0 0
1 0 0 0 0 0 0 0
0 0 0 0 0 0 0 0
0 0 0 0 0 0 0 0
Q3Q2Q1Q0 D3D2D1D0
设初态 Q3Q2Q1Q0 ＝ 1011
用波形图表示如下：
Q3
Q2
Q1
Q0
CP
1
1
0
1
0
0
1
1
0
0
1
1
0
0
0
0
0
0
0
0
0
0
0
1
（ 5-11）
四位串入 - 串出的左移寄存器：
D0 ＝ L
D1 ＝ Q0
D2 ＝ Q1
D3 ＝ Q2
四位串入 - 串出的右移寄存器：
D1 ＝ Q2
D2 ＝ Q3
D3 ＝ R
D0 ＝ Q1
Q
Q D
Q
Q D
Q
Q D
Q
Q D
CP
串行输出 3 2 1 0
串行输入
Q
D
Q
Q3 D
Q
D
Q
D
CP
串行输出Q1Q2 Q0
串行输入双向移位寄存器的构成,只要设置一个控制端 S，
当 S＝ 0 时左移；而当 S＝ 1时右移即可。集成组件电路 74LS194就是这样的多功能移位寄存器。
（ 5-12）
R— 右移串行输入
L— 左移串行输入
A,B,C,D—
并行输入
VCC QA QB QC QD S1 S0CP
QA QB QC QD CP S1
S0CLR
LDCBAR
A B C DR LCLR GND
74LS194
1516 14 13 12 11 10 9
1 2 3 4 5 6 7 8
0
1
1
1
1
0 0
0 1
1 0
1 1
直接清零保 持右移 (从 QA向 QD移动 )
左移 (从 QD向 QA移动 )
并行输入
CLR CP S1 S0 功 能
（ 5-13）
5.2.3 寄存器应用举例例,数据传送方式变换电路
D6
D5
D4
D3
D2
D1
D0
并行输入串行输出数据传送方式变换电路
1,实现方法
(1),因为有 7位并行输入，故需使用两片 74LS194；
(2),用最高位 QD2作为它的串行输出端。
（ 5-14）
2,具体电路
&
G1
S0
S1
CP1
QA1QB1QC1QD1 S0
S1
CP2
QA2QB2QC2QD2
R1 R2A1 B1 C1 D1 A2 B2 C2 D2
D0 D1 D2 D3 D4 D5 D6
+5V
+5V
CP
启动脉冲移位脉冲
&
G2
串行输出并行输入
74LS194 (1) 74LS194 (2)
（ 5-15）
寄存器各输出端状态
QA1QB1QC1QD1QA2QB2QC2 QD2 寄存器工作方式
0 D0 D1 D2 D3 D4 D5 D6
1 0 D0 D1 D2 D3 D4 D5
1 1 0 D0 D1 D2 D3 D4
1 1 1 0 D0 D1 D2 D3
1 1 1 1 0 D0 D1 D2
1 1 1 1 1 0 D0 D1
1 1 1 1 1 1 0 D0
CP
并行输入 ( S1S0=11)
并行输入 ( S1S0=11)
右移 ( S1S0=01)
右移 ( S1S0=01)
右移 ( S1S0=01)
右移 ( S1S0=01)
右移 ( S1S0=01)
3.工作效果在电路中，“右移输入”端接 ＋ 5V。
（ 5-16）
集成移位寄存器简介并行输入－并行输出 ( 双向 )
74LS194,74LS198,74LS299，等。
并行输入－串行输出
74LS165,74LS166，等。
串行输入－并行输出
74LS164，等。
串行输入－串行输出
74LS91，等。
（ 5-17）
§ 5.3 计数器的分析
5.3.1 计数器的功能和分类
1,计数器的作用记忆输入脉冲的个数；用于定时、分频、产生节拍脉冲及进行数字运算等等。
2,计数器的分类按工作方式分,同步计数器和异步计数器。
按功能分,加法计数器、减法计数器和可逆计数器。
按计数器的计数容量 (或称模数 )来分,各种不同的计数器，如二进制计数器、十进制计数器、二－十进制计数器等等。
（ 5-18）
计数器的 分析计数器的 设计电路由 触发器 构成电路由 集成组件 构成用 触发器 实现用 集成组件 实现计数器的研究内容
（ 5-19）
5.3.2 异步计数器的分析异步计数器的特点,在异步计数器内部，有的触发器直接受输入计数脉冲控制，有的触发器则是把其它触发器的输出信号作为自己的时钟脉冲,因此各个触发器状态变换的时间先后不一，故被称为,异步计数器,。
Q2D2 Q1D1 Q0D0
Q2 Q1 Q0
CP
计数脉冲三位二进制异步加法计数器例,三位二进制 异步 加法计数器。
（ 5-20）
Q0Q1Q2 Q Q2 1
0 0 0
1
0
1
0
1
0
1
0
1
0
0 0
1
0 1
01
1 0
1
1 1
00
0 0
0
1
0 1
思考题,试画出三位二进制异步减法计数器的电路图，并分析其工作过程。
异步计数器优点,电路简单、可靠。
异步计数器缺点,速度慢。
Q2D2 Q1D1 Q0D0
Q2 Q1 Q0
CP
计数脉冲三位二进制异步加法计数器
（ 5-21）
5.3.3 同步计数器的分析同步计数器的特点,在同步计数器内部，各个触发器都受同一时钟脉冲 —— 输入计数脉冲的控制，因此，它们状态的更新几乎是同时的，
故被称为,同步计数器,。
例,三位二进制同步加法计数器。
三位二进制同步加法计数器
Q2
Q2 J2
K2 Q1
Q1 J1
K1 Q0
Q0 J0
K0
&
计数脉冲
CP
（ 5-22）
分析步骤,
1,先列写控制端的逻辑表达式：
J2 = K2 = Q1Q0
J1 = K1 = Q0
J0 = K0 = 1
Q0,来一个 CP，它就翻转一次；
Q1：当 Q0＝ 1时，它可翻转一次；
Q2：只有当 Q1Q0＝ 11时，它才能翻转一次。
三位二进制同步加法计数器
Q2
Q2 J2
K2 Q1
Q1 J1
K1 Q0
Q0 J0
K0
&
计数脉冲
CP
（ 5-23）
2,再列写状态转换表，分析其状态转换过程。
2 0 0 1 0 0 1 1 1 1 0 1 0
1 0 0 0 0 0 0 0 1 1 0 0 1
3 0 1 0 0 0 0 0 1 1 0 1 1
4 0 1 1 1 1 1 1 1 1 1 0 0
5 1 0 0 0 0 0 0 1 1 1 0 1
6 1 0 1 0 0 1 1 1 1 1 1 0
7 1 1 0 0 0 0 0 1 1 1 1 1
8 1 1 1 1 1 1 1 1 1 0 0 0
CP Q2 Q1 Q0 J2＝ K2＝ J1＝ K1＝ J0＝ 1 K0＝ 1 Q2 Q1 Q0
Q1Q0 Q1Q0 Q0Q0
原状态 控 制 端 下状态,,,
（ 5-24）
CP
Q0
Q1
Q2
3,还可以用波形图显示状态转换表。
思考题,试设计一个四位二进制同步加法计数器电路，并检验其正确性。
Q0的输出的波形的频率是 CP的 1/2。
Q1的输出的波形的频率是 CP的 1/4。
Q2的输出的波形的频率是 CP的 1/8。
二分频四分频八分频
（ 5-25）
5.3.4 任意进制计数器的分析
Q2
Q2 J2
K2 Q1
Q1 J1
K1 Q0
Q0 J0
K0 计数脉冲
CP
1,写出控制端的逻辑表达式。
J2 = Q1Q0,K2 ＝ 1
J1 = K1 ＝ 1
J0 = Q2,K0 ＝ 1
例：
分析步骤：
（ 5-26）
2,再列写状态转换表，分析其状态转换过程：
1 0 0 0 0 1 1 1 1 1 0 0 1
2 0 0 1 0 1 1 1 1 1 0 1 0
3 0 1 0 0 1 1 1 1 1 0 1 1
4 0 1 1 1 1 1 1 1 1 1 0 0
5 1 0 0 0 1 1 1 0 1 0 0 0
CP Q2 Q1 Q0 J2 = K2 = J1 = K1 = J0 = K0 = Q2 Q1 Q0
Q1Q0 1 11
原状态 控 制 端 下状态,,,
1Q2
Q2
Q2 J2
K2 Q1
Q1 J1
K1 Q0
Q0 J0
K0 计数脉冲
CP
所分析的电路为 异步五进制加法计数器 。
（ 5-27）
另有三种状态 111,110,101不在计数循环内，
如果这些状态经若干个时钟脉冲能够进入计数循环，称为能够 自行启动 。
4,检验其能否自动启动？
CP Q2 Q1 Q0 J2 = K2 = J1 = K1 = J0 = K0 = Q2 Q1 Q0
Q1Q0 1 11
原状态 控 制 端 下状态,,,
1Q2
1 1 1 1 1 1 1 0 1 0 0 0
1 1 0 0 1 1 1 0 1 0 1 0
1 0 1 0 1 1 1 0 1 0 1 0
结论,经检验，可以自动启动。
3,还可以用波形图显示状态转换表 ( 略 )
（ 5-28）
0 0 0
1 0 0 0 1 1
0 0 1
0 1 0
1 01
1 1 0
1 1 1
5,画状态转换图。
Q2 Q1 Q0
（ 5-29）
用触发器构成的计数器电路的分析首先写出触发器的控制端的逻辑表达式再列写计数器的状态转换表获得计数器的模 (即进制数 )
最后需检验计数器的可靠性
（ 5-30）
§ 5.4 计数器的设计计数器的设计方法很多，大抵可分为两类：一是根据要求用触发器 ( Flop-Flip)构成，
再就是利用具有特定功能的中规模集成组件适当连接而成。
5.4.1 利用触发器设计某计数电路举例说明其设计步骤。
例,数字控制装置中常用的步进电动机有 A、
B,C 三个绕组。电动机运行时要求三个绕组以 A?AB?B?BC?C?CA再回到 A的顺序循环通电，试设计一个电路实现之。
（ 5-31）
设计步骤 (分 7步 )如下：
(1) 根据任务要求，确定计数器的模数和所需的触发器个数。
本任务所需计数器的模数为 6,所以触发器的个数为 3 。
(2) 确定触发器的类型。
最常用的触发器有 D触发器和 JK触发器，本任务中选用 JK触发器。
001 011 010
110100101
(3) 列写状态转换表或转换图。
用三个触发器的输出端 QA、
QB,QC分别控制电动机的三个绕组 A,B,C，并以,1”
表示通电，,0”表示不通电。
以 QCQBQA 为序排列：
（ 5-32）
(4) 根据所选触发器的激励表，确定各个触发器在状态转换时对控制端的电平要求。
J K Qn Q n+1
JK触发器的功能表
0 0 0 0
0 0 1 1
0 1 0 0
0 1 1 0
1 0 0 1
1 0 1 1
1 1 0 1
1 1 1 0
Q n Q n+1 J K
JK触发器的驱动表
0 0 0 X
0 1 1 X
1 0 X 1
1 1 X 0
注意：,X”表示可,0”可,1”。
（ 5-33）
QC QB QA QC QB QA JC KC JB KB JA KA
原 状 态 下 状 态 对各控制端的电平要求,,,
0 0 1 0 1 1 0 X 1 X X 0
0 1 1 0 1 0 0 X X 0 X 1
0 1 0 1 1 0 1 X X 0 0 X
1 1 0 1 0 0 X 0 X 1 0 X
1 0 0 1 0 1 X 0 0 X 1 X
1 0 1 0 0 1 X 1 0 X X 0
步进电动机绕组通电激励表
(5) 写出各个控制端的逻辑表达式。
JC = QA KC = QA
JB = QC KB = QC
JA = QB KA = QB
（ 5-34）
RD
QC
QC JC
KC QB
QB JB
KB
JA
QA
QA
KA
RD
SD
预置数计数脉冲 CP
(6) 画出计数器的逻辑电路图。
(7) 检验该计数电路能否自动启动。
本计数电路有三个触发器，可有八个状态组合，
可是只用去六个，尚有两 个未利用，因此需要检验一下，若不能自行启动要进行修改。
（ 5-35）
5.4.2 利用集成功能组件设计计数电路一、中规模计数器组件介绍及其应用
1,二 - 五 - 十进制计数器 74LS90
74LS90 内部含有两个独立的 计数电路,一个是模 2 计数器 (CPA为其时钟,QA为其输出端 )，
另一个是模 5 计数器 (CPB为其时钟,QDQCQB
为其输出端 )。
外部时钟 CP是先送到 CPA还 是先送到 CPB，在
QDQCQBQA这四个输出端会形成不同的码制。
(1) 74LS90的结构和工作原理简介
（ 5-36）
QCQAJ
K
QBJ
K
J
K QD
QDJ
K
CPA CPB
R 0(1) R 0(2) R
9(2)R 9(1)
QA QB QC QD
74LS 90原理电路图
（ 5-37）
CPA
CPB R 0(1) R 0(2) R 9(2)R 9(1)
NC
NC VCC
QA QD QB QCGND
1 2 3 4 5 6 7
14 13 12 11 10 9 8
QA QD QB
QC
R 9(2)
R 9(1)R 0(2)R 0(1)
CPB
CPA 74LS90
74LS 90管脚分布图
（ 5-38）
CPA
CPB
QA QD QB QC
R 9(2)
R 9(1)
R 0(2)
R 0(1)
74LS90
R 0(1) R 0(2) R 9(1) R 9(2) QD QC QB QA
X X 1 1 1 0 0 1
1 1 0 X 0 0 0 0
1 1 X 0 0 0 0 0
0 X 0 X
0 X X 0
X 0 0 X
X 0 X 0
计数状态
74LS 90功能表归纳：
1,74LS 90在“计数状态”或“清零状态”时，均要求 R 9(1)和 R 9(2)中至少有一个必须为,0”。
2,只有在 R0(1)和 R0(2)同时为,1”时，它才进入
“清零状态”；否则 它必定处于“计数状态”。
（ 5-39）
情况一,计数时钟先进入 CPA时的计数编码。
CPA
CP
CPB
QB
QD
QC
QA
2 5
QD QC QB
0 0 0
0 0 1
0 1 0
0 1 1
1 0 0
QD QC QB CPB QA
0 0 0 0
0 0 0 1
0 0 1 0
0 0 1 1
0 1 0 0
0 1 0 1
0 1 1 0
0 1 1 1
1 0 0 0
1 0 0 1
0 0 0 0
结论,上述连接方式形成 8421 码 。
0 0
1 1
0 2
1 3
0 4
1 5
0 6
1 7
0 8
1 9
0 0
十进制数
（ 5-40）
情况 二,计数时钟先进入 CPB时的计数编码。
CPA
CP
QA
2
CPB
QB
QD
QC
5
QD QC QB
0 0 0
0 0 1
0 1 0
0 1 1
1 0 0
结论,上述连接方式形成
5421 码。
0 0 0 0
QA QD QC QB CPA
0 0 0 1
0 0 1 0
0 0 1 1
0 1 0 0
1 0 0 0
1 0 0 1
1 0 1 0
1 0 1 1
1 1 0 0
0 0 0 0
0
1
2
3
4
5
6
7
8
9
0 0 0
十进制数
（ 5-41）
例 1,构成 BCD码 六进制计数器。
CPA
CPB
QA QD QB QC
R 9(2)
R 9(1)
R 0(2)
R 0(1)
74LS90
方法：令 R0(1) = QB,
R0(2) = QC
CP
(2) 74LS90的应用
QD QC QB QA
0 0 0 0 0
0 0 0 1 1
0 0 1 0 2
0 0 1 1 3
0 1 0 0 4
0 1 0 1 5
0110? 0000
（ 5-42）
CPA
CPB
QA QD QB QC
R 9(2)
R 9(1)
R 0(2)
R 0(1)
74LS90
CP
讨论,下述接法行不行? 错在何处?
注意,输出端不可相互短路 ！！
CPA
CPB
QA QD QB QC
R 9(2)
R 9(1)
R 0(2)
R 0(1)
74LS90
CP
&
（ 5-43）
例 2,用两片 74LS 90构成 36 进制 8421码 计数器。
QD QC QB QA
0 0 0 0 0
0 0 0 1 1
0 0 1 0 2
0 0 1 1 3
0 1 0 0 4
0 1 0 1 5
0 1 1 0 6
0 1 1 1 7
1 0 0 0 8
1 0 0 1 9
0 0 0 0 0
十进制数 问题分析：
从右面的状态转换表 中可以看到：个位片的
QD可以给十位片提供计数脉冲信号。
1,如何解决片间 进位问题？
2,如何满足,36 进制,的要求？
当出现 (0011 0110— 36)
状态时，个位十位同时清零。
（ 5-44）
CPA
CPB
QA QD QB QC
R 9(2)
R 9(1)
R 0(2)
R 0(1)
74LS 90(十位 )
CPA
CPB
QA QD QB QC
R 9(2)
R 9(1)
R 0(2)
R 0(1)
74LS 90(个位 )
&
& CP
用两片 74LS 90构成 36 进制 8421码 计数器
（ 5-45）
例 3,用 74LS 90构成 5421
码的 六 进制计数器。
0 0 0 0 0
QA QD QC QB
0 0 0 1 1
0 0 1 0 2
0 0 1 1 3
0 1 0 0 4
1 0 0 0 5
1 0 0 1 6
1 0 1 0 7
1 0 1 1 8
1 1 0 0 9
0 0 0 0 0
十进制数至此结束在此状态下清零异步清零，此状态出现时间极短，不能计入计数循环。
CPA
CPB
QA QD QB QC
R 9(2)
R 9(1)R 0(2)R 0(1)
74LS90
CP计数脉冲
（ 5-46）
8421码制下,
在 QDQCQBQA ＝ 0110 时清零同为六进制计数器，两种码制不同接法的 比较,
5421码制下：
在 QAQDQCQB ＝ 1001 时清零
CPA
CPB
QA QD QB QC
R 9(2)
R 9(1)R 0(2)R 0(1)
74LS90
CP计数脉冲
CPA
CPB
QA QD QB QC
R 9(2)
R 9(1)
R 0(2)
R 0(1)
74LS90
CP 计数脉冲
（ 5-47）
2,四位二进制同步计数器 74LS163
前面所讲述的 74LS 90其清零方式通常称为,异步清零,，即只要 Q 0(1) = Q 0(2) = 1，
不管有无时钟信号，输出端立即为 0；而且它的计数方式是异步的，即 CP不是同时送到每个触发器。
下面将要讲述的 74LS163，不但 计数方式是同步的，而且它的清零方式 也是同步的：
即使控制端 CLR＝ 0，清零目的真正实现还需等待下一个时钟脉冲的上升沿到来以后才能够变为现实。这就是,同步清零,的含义。
（ 5-48）
16 15 14 13 12 11 10
1 2 3 4 5 6 7 8
9
QA
QD
QD
QCQBQA
QB QC
VCC
T
T
P
P
CP A
A B
B C
C D
D
CLR LOADENABLE
RC
串行进位输出允许允许
GND时钟清除输出数据输入置入
74LS163
74LS 163 管脚图
(1) 74LS163 的介绍
（ 5-49）
T
PRC A B C D
QBQCQDQA LO
AD
CLR
74LS163
74LS163功能表
1 1 1 1 计 数
0 1 1 1 X 保 持
1 0 1 1 X 保持 ( RC=0 )
X X 0 1 并 行 输 入
X X X 0 清 零
P T LOAD CLR CP 功 能
（ 5-50）
清除置入
A
B
C
D
时钟允许 P
允许 T
QA
QB
QC
QD
串行进位输出输出数据输入
（ 5-51）
例 1,用一片 74LS163
构成六进制计数器。
QD QC QB QA
0 0 0 0
0 0 0 1
0 0 1 0
0 0 1 1
0 1 0 0
0 1 0 1
六个稳态准备清零：
使 CLR＝ 0
T
PRC A B C D
QBQCQDQA LO
AD
CLR
74LS163
&
+5V
CP
(2) 74LS163 的应用
（ 5-52）
在 QDQCQBQA＝ 0110 时立即清零 。
比较 用 74LS 90与 用 74LS 163构成六进制计数器,
在 QDQCQBQA＝ 0101 时准备清零 。
T
PRC A B C D
QBQCQDQA LO
AD
CLR
74LS163
&
+5V
CP
CPA
CPB
QA QD QB QC
R 9(2)
R 9(1)
R 0(2)
R 0(1)
74LS90
CP 计数脉冲
（ 5-53）
例 2,用 74LS163构成二十四进制计数器。
(1),需要两片 74LS163；
(2),为了提高运算速度，使用同步计数方式。
T
PRC A B C D
QBQCQDQA LO
AD
CLR
74LS163
T
PRC A B C D
QBQCQDQA LO
AD
CLR
74LS163
+5V
+5V
,,,,
CPCLR
应该在 QDQCQBQA QDQCQBQA
＝ 0001 0111 时准备清零。
,,,,
QDQCQBQA QDQCQBQA,,,,CLR =
（ 5-54）
§ 5.5 计数器的应用举例例 1,数字频率计原理电路的设计。
清零 计数
1 秒钟显示
（ 5-55）
译码显示
74 LS 90
7420
Q1 Q1
D1
Q0 Q
0D
0
Q2
D2
+5V
手动自动
ux
手动清零
CP
R 0(1)
R 0(2)
CPA
数字频率计原理图1Hz !
计数器：
用于确定清零、计数、显示的时间。
根据计数器的状态确定何时清零、
何时计数、
何时显示。
被测信号
（ 5-56）
Q2Q1Q0=001,101时：
ux作为 CPA被送入计数器进行计数
1,计数显示部分
1 1
1
0
译码显示
74 LS 90
7420
Q1 Q1
D1
Q0 Q
0D
0
Q2
D2
+5V
手动自动
ux
手动清零
CP
R 0(1)
R 0(2)
CPA
（ 5-57）
Q2Q1Q0=100,000时：
计数器清零译码显示
74 LS 90
7420
Q1 Q1
D1
Q0 Q
0D
0
Q2
D2
+5V
手动自动
ux
手动清零
CP
R 0(1)
R 0(2)
CPA
1 0
1
1
（ 5-58）
译码显示
74 LS 90
7420
Q1 Q1
D1
Q0 Q
0D
0
Q2
D2
+5V
手动自动
ux
手动清零
CP
R 0(1)
R 0(2)
CPA
Q2Q1Q0=010,011、
111,110时：
ux被封锁，计数器输出保持。
0
0
（ 5-59）
2,循环计数器部分
120
01
12
QQD
QD
QD
自动时,译码显示
74 LS 90
7420
Q1 Q1
D1
Q0 Q
0D
0
Q2
D2
+5V
手动自动
ux
手动清零
CP
R 0(1)
R 0(2)
CPA
Q2 Q1 Q0
0 0 1
0 1 1
1 1 1
1 1 0
1 0 0
Q2Q1Q0组成五进制计数器：
计数清零显示
（ 5-60）
手动时：
1D
QD
QD
0
01
12
Q2Q1Q0的状态转换关系
000
001
011
111
计数显示手动清零译码显示
74 LS 90
7420
Q1 Q1
D1
Q0 Q
0D
0
Q2
D2
+5V
手动自动
ux
手动清零
CP
R 0(1)
R 0(2)
CPA
（ 5-61）
自动测量过程：
000 001 011 111 110 100
手动清零 计数 显示 显示 显示 自动清零
1秒 3秒 1秒手动测量过程：
手动清零 计数 显示 显示
000 001 011 111
1秒
（ 5-62）
例 2,电子表电路。
功能说明：
2,只显示 1,2、
3,… 9,10、
11,12,十位不显示,0” !
1,只计 12 个小时；
小时脉冲 QA QDQCQB Q 显示结果
0 0 0 0 0 1 1
1 0 0 0 1 0 2
2 0 0 0 1 1 3
3 0 0 1 0 0 4
4 0 0 1 0 1 5
5 0 0 1 1 0 6
6 0 0 1 1 1 7
7 0 1 0 0 0 8
8 0 1 0 0 1 9
9 1 0 0 0 0 1 0
10 1 0 0 0 1 1 1
11 1 0 0 1 0 1 2
12 1 0 0 1 1 1 3
0 0 0 0 1 1
十位 个 位清零
（ 5-63）
如何实现?
小时脉冲 QA QDQCQB Q 显示结果
0 0 0 0 0 1 1
1 0 0 0 1 0 2
2 0 0 0 1 1 3
3 0 0 1 0 0 4
4 0 0 1 0 1 5
5 0 0 1 1 0 6
6 0 0 1 1 1 7
7 0 1 0 0 0 8
8 0 1 0 0 1 9
9 1 0 0 0 0 1 0
10 1 0 0 0 1 1 1
11 1 0 0 1 0 1 2
12 1 0 0 1 1 1 3
0 0 0 0 1 1
十位 个 位清零
CLR = QAQBQ
R 0(1) = QAQBQ
R 0(2) = 1
（ 5-64）
数字表整体框图
QA QDQCQB Q
D C B A
74LS48
显示显示
b c
7 4 L S 9 0
7
个位十位
74LS20
清零清零 小时脉冲
J K
（ 5-65）
第五章结束电子技术数字电路部分
电子技术第五章时序逻辑电路数字电路部分
（ 5-2）
第五章 时序逻辑电路
§ 5.1 概述
§ 5.2 寄存器
§ 5.3 计数器的分析
§ 5.4 计数器的设计
§ 5.5 计数器的应用举例
（ 5-3）
时序电路的特点,具有记忆功能。
在数字电路中，凡是任一时刻的稳定输出不仅决定于该时刻的输入，而且 还和电路原来的状态有关 者，都叫做时序逻辑电路，简称 时序电路 。
组合逻辑电路存储功能
...,..
...,..
X
Y
Z
W
§ 5.1 概述时序电路的基本单元,触发器。
（ 5-4）
时 序逻辑电路寄存器和移位寄存器计数器顺序脉冲发生器分析设计教学要求,
1,会使用移位寄存器组件 ；
2,会分析和设计计数器电路。
*
（ 5-5）
§ 5.2 寄存器
5.2.1 数码寄存器
Q3 Q2 Q1 Q0
& & & &
Q Q
D
Q Q
D
Q Q
D
Q Q
D
A0A1A2A3
CLR
取数脉冲接收脉冲
( CP )
寄存器是计算机的主要部件之一，它用来暂时存放数据或指令。
四位数码寄存器
（ 5-6）
1 2 3 4 5 6 7 1098
14 13 12 11151617181920
1Q 1D 2D 2Q 3Q 3D 4D 4Q GND输出控制时钟VCC 5D6D7D8D 5Q6Q7Q8Q
7 4 L S 3 7 4
低电平有效正边沿触发八 D寄存器,三态输出共输出控制共时钟
（ 5-7）
5.2.2 移位寄存器所谓,移位,，就是将寄存器所存各位 数据，
在每个移位脉冲的作用下，向左或向右移动一位。
根据移位方向,常把它分成三种：
寄存器左移
(a)
寄存器右移
(b)
寄存器双向移位
(c)
（ 5-8）
根据移位数据的输入－输出方式,又可将它分为四种：
FF FF FF FF
FF FF FF FF
FF FF FF FF
FF FF FF FF
串入－串出串入－并出并入－串出并入－并出
串 行输 入 － 串 行输 出
串 行输 入 － 并 行输 出
并 行输 入 － 串 行输 出
并 行输 入 － 并 行输 出,
（ 5-9）
SD
Q
Q D
Q
Q D
Q
Q D
Q
Q D
& & & &
A0A1A2A3
RD
CLR
LOAD
移位脉冲
CP
0串行输出数 据 预 置
3 2 1 0
存数脉冲清零脉冲四位并入 - 串出的左移寄存器初始状态,设 A3A2A1A0 ＝ 1011
在存数脉冲作用下,Q3Q2Q1Q0 ＝ 1011 。
D0 ＝ 0
D1 ＝ Q0
D2 ＝ Q1
D3 ＝ Q2
下面将重点讨论蓝颜色电路 — 移位寄存器 的工作原理。
移位脉冲串行输出
（ 5-10）
D0 ＝ 0
D1 ＝ Q0
D2 ＝ Q1
D3 ＝ Q2
Q
Q D
Q
Q D
Q
Q D
Q
Q D
移位脉冲
CP
0串行输出 3 2 1 0
1 0 1 1 0 1 1 0
0 1 1 0 1 1 0 0
1 1 0 0 1 0 0 0
1 0 0 0 0 0 0 0
0 0 0 0 0 0 0 0
0 0 0 0 0 0 0 0
Q3Q2Q1Q0 D3D2D1D0
设初态 Q3Q2Q1Q0 ＝ 1011
用波形图表示如下：
Q3
Q2
Q1
Q0
CP
1
1
0
1
0
0
1
1
0
0
1
1
0
0
0
0
0
0
0
0
0
0
0
1
（ 5-11）
四位串入 - 串出的左移寄存器：
D0 ＝ L
D1 ＝ Q0
D2 ＝ Q1
D3 ＝ Q2
四位串入 - 串出的右移寄存器：
D1 ＝ Q2
D2 ＝ Q3
D3 ＝ R
D0 ＝ Q1
Q
Q D
Q
Q D
Q
Q D
Q
Q D
CP
串行输出 3 2 1 0
串行输入
Q
D
Q
Q3 D
Q
D
Q
D
CP
串行输出Q1Q2 Q0
串行输入双向移位寄存器的构成,只要设置一个控制端 S，
当 S＝ 0 时左移；而当 S＝ 1时右移即可。集成组件电路 74LS194就是这样的多功能移位寄存器。
（ 5-12）
R— 右移串行输入
L— 左移串行输入
A,B,C,D—
并行输入
VCC QA QB QC QD S1 S0CP
QA QB QC QD CP S1
S0CLR
LDCBAR
A B C DR LCLR GND
74LS194
1516 14 13 12 11 10 9
1 2 3 4 5 6 7 8
0
1
1
1
1
0 0
0 1
1 0
1 1
直接清零保 持右移 (从 QA向 QD移动 )
左移 (从 QD向 QA移动 )
并行输入
CLR CP S1 S0 功 能
（ 5-13）
5.2.3 寄存器应用举例例,数据传送方式变换电路
D6
D5
D4
D3
D2
D1
D0
并行输入串行输出数据传送方式变换电路
1,实现方法
(1),因为有 7位并行输入，故需使用两片 74LS194；
(2),用最高位 QD2作为它的串行输出端。
（ 5-14）
2,具体电路
&
G1
S0
S1
CP1
QA1QB1QC1QD1 S0
S1
CP2
QA2QB2QC2QD2
R1 R2A1 B1 C1 D1 A2 B2 C2 D2
D0 D1 D2 D3 D4 D5 D6
+5V
+5V
CP
启动脉冲移位脉冲
&
G2
串行输出并行输入
74LS194 (1) 74LS194 (2)
（ 5-15）
寄存器各输出端状态
QA1QB1QC1QD1QA2QB2QC2 QD2 寄存器工作方式
0 D0 D1 D2 D3 D4 D5 D6
1 0 D0 D1 D2 D3 D4 D5
1 1 0 D0 D1 D2 D3 D4
1 1 1 0 D0 D1 D2 D3
1 1 1 1 0 D0 D1 D2
1 1 1 1 1 0 D0 D1
1 1 1 1 1 1 0 D0
CP
并行输入 ( S1S0=11)
并行输入 ( S1S0=11)
右移 ( S1S0=01)
右移 ( S1S0=01)
右移 ( S1S0=01)
右移 ( S1S0=01)
右移 ( S1S0=01)
3.工作效果在电路中，“右移输入”端接 ＋ 5V。
（ 5-16）
集成移位寄存器简介并行输入－并行输出 ( 双向 )
74LS194,74LS198,74LS299，等。
并行输入－串行输出
74LS165,74LS166，等。
串行输入－并行输出
74LS164，等。
串行输入－串行输出
74LS91，等。
（ 5-17）
§ 5.3 计数器的分析
5.3.1 计数器的功能和分类
1,计数器的作用记忆输入脉冲的个数；用于定时、分频、产生节拍脉冲及进行数字运算等等。
2,计数器的分类按工作方式分,同步计数器和异步计数器。
按功能分,加法计数器、减法计数器和可逆计数器。
按计数器的计数容量 (或称模数 )来分,各种不同的计数器，如二进制计数器、十进制计数器、二－十进制计数器等等。
（ 5-18）
计数器的 分析计数器的 设计电路由 触发器 构成电路由 集成组件 构成用 触发器 实现用 集成组件 实现计数器的研究内容
（ 5-19）
5.3.2 异步计数器的分析异步计数器的特点,在异步计数器内部，有的触发器直接受输入计数脉冲控制，有的触发器则是把其它触发器的输出信号作为自己的时钟脉冲,因此各个触发器状态变换的时间先后不一，故被称为,异步计数器,。
Q2D2 Q1D1 Q0D0
Q2 Q1 Q0
CP
计数脉冲三位二进制异步加法计数器例,三位二进制 异步 加法计数器。
（ 5-20）
Q0Q1Q2 Q Q2 1
0 0 0
1
0
1
0
1
0
1
0
1
0
0 0
1
0 1
01
1 0
1
1 1
00
0 0
0
1
0 1
思考题,试画出三位二进制异步减法计数器的电路图，并分析其工作过程。
异步计数器优点,电路简单、可靠。
异步计数器缺点,速度慢。
Q2D2 Q1D1 Q0D0
Q2 Q1 Q0
CP
计数脉冲三位二进制异步加法计数器
（ 5-21）
5.3.3 同步计数器的分析同步计数器的特点,在同步计数器内部，各个触发器都受同一时钟脉冲 —— 输入计数脉冲的控制，因此，它们状态的更新几乎是同时的，
故被称为,同步计数器,。
例,三位二进制同步加法计数器。
三位二进制同步加法计数器
Q2
Q2 J2
K2 Q1
Q1 J1
K1 Q0
Q0 J0
K0
&
计数脉冲
CP
（ 5-22）
分析步骤,
1,先列写控制端的逻辑表达式：
J2 = K2 = Q1Q0
J1 = K1 = Q0
J0 = K0 = 1
Q0,来一个 CP，它就翻转一次；
Q1：当 Q0＝ 1时，它可翻转一次；
Q2：只有当 Q1Q0＝ 11时，它才能翻转一次。
三位二进制同步加法计数器
Q2
Q2 J2
K2 Q1
Q1 J1
K1 Q0
Q0 J0
K0
&
计数脉冲
CP
（ 5-23）
2,再列写状态转换表，分析其状态转换过程。
2 0 0 1 0 0 1 1 1 1 0 1 0
1 0 0 0 0 0 0 0 1 1 0 0 1
3 0 1 0 0 0 0 0 1 1 0 1 1
4 0 1 1 1 1 1 1 1 1 1 0 0
5 1 0 0 0 0 0 0 1 1 1 0 1
6 1 0 1 0 0 1 1 1 1 1 1 0
7 1 1 0 0 0 0 0 1 1 1 1 1
8 1 1 1 1 1 1 1 1 1 0 0 0
CP Q2 Q1 Q0 J2＝ K2＝ J1＝ K1＝ J0＝ 1 K0＝ 1 Q2 Q1 Q0
Q1Q0 Q1Q0 Q0Q0
原状态 控 制 端 下状态,,,
（ 5-24）
CP
Q0
Q1
Q2
3,还可以用波形图显示状态转换表。
思考题,试设计一个四位二进制同步加法计数器电路，并检验其正确性。
Q0的输出的波形的频率是 CP的 1/2。
Q1的输出的波形的频率是 CP的 1/4。
Q2的输出的波形的频率是 CP的 1/8。
二分频四分频八分频
（ 5-25）
5.3.4 任意进制计数器的分析
Q2
Q2 J2
K2 Q1
Q1 J1
K1 Q0
Q0 J0
K0 计数脉冲
CP
1,写出控制端的逻辑表达式。
J2 = Q1Q0,K2 ＝ 1
J1 = K1 ＝ 1
J0 = Q2,K0 ＝ 1
例：
分析步骤：
（ 5-26）
2,再列写状态转换表，分析其状态转换过程：
1 0 0 0 0 1 1 1 1 1 0 0 1
2 0 0 1 0 1 1 1 1 1 0 1 0
3 0 1 0 0 1 1 1 1 1 0 1 1
4 0 1 1 1 1 1 1 1 1 1 0 0
5 1 0 0 0 1 1 1 0 1 0 0 0
CP Q2 Q1 Q0 J2 = K2 = J1 = K1 = J0 = K0 = Q2 Q1 Q0
Q1Q0 1 11
原状态 控 制 端 下状态,,,
1Q2
Q2
Q2 J2
K2 Q1
Q1 J1
K1 Q0
Q0 J0
K0 计数脉冲
CP
所分析的电路为 异步五进制加法计数器 。
（ 5-27）
另有三种状态 111,110,101不在计数循环内，
如果这些状态经若干个时钟脉冲能够进入计数循环，称为能够 自行启动 。
4,检验其能否自动启动？
CP Q2 Q1 Q0 J2 = K2 = J1 = K1 = J0 = K0 = Q2 Q1 Q0
Q1Q0 1 11
原状态 控 制 端 下状态,,,
1Q2
1 1 1 1 1 1 1 0 1 0 0 0
1 1 0 0 1 1 1 0 1 0 1 0
1 0 1 0 1 1 1 0 1 0 1 0
结论,经检验，可以自动启动。
3,还可以用波形图显示状态转换表 ( 略 )
（ 5-28）
0 0 0
1 0 0 0 1 1
0 0 1
0 1 0
1 01
1 1 0
1 1 1
5,画状态转换图。
Q2 Q1 Q0
（ 5-29）
用触发器构成的计数器电路的分析首先写出触发器的控制端的逻辑表达式再列写计数器的状态转换表获得计数器的模 (即进制数 )
最后需检验计数器的可靠性
（ 5-30）
§ 5.4 计数器的设计计数器的设计方法很多，大抵可分为两类：一是根据要求用触发器 ( Flop-Flip)构成，
再就是利用具有特定功能的中规模集成组件适当连接而成。
5.4.1 利用触发器设计某计数电路举例说明其设计步骤。
例,数字控制装置中常用的步进电动机有 A、
B,C 三个绕组。电动机运行时要求三个绕组以 A?AB?B?BC?C?CA再回到 A的顺序循环通电，试设计一个电路实现之。
（ 5-31）
设计步骤 (分 7步 )如下：
(1) 根据任务要求，确定计数器的模数和所需的触发器个数。
本任务所需计数器的模数为 6,所以触发器的个数为 3 。
(2) 确定触发器的类型。
最常用的触发器有 D触发器和 JK触发器，本任务中选用 JK触发器。
001 011 010
110100101
(3) 列写状态转换表或转换图。
用三个触发器的输出端 QA、
QB,QC分别控制电动机的三个绕组 A,B,C，并以,1”
表示通电，,0”表示不通电。
以 QCQBQA 为序排列：
（ 5-32）
(4) 根据所选触发器的激励表，确定各个触发器在状态转换时对控制端的电平要求。
J K Qn Q n+1
JK触发器的功能表
0 0 0 0
0 0 1 1
0 1 0 0
0 1 1 0
1 0 0 1
1 0 1 1
1 1 0 1
1 1 1 0
Q n Q n+1 J K
JK触发器的驱动表
0 0 0 X
0 1 1 X
1 0 X 1
1 1 X 0
注意：,X”表示可,0”可,1”。
（ 5-33）
QC QB QA QC QB QA JC KC JB KB JA KA
原 状 态 下 状 态 对各控制端的电平要求,,,
0 0 1 0 1 1 0 X 1 X X 0
0 1 1 0 1 0 0 X X 0 X 1
0 1 0 1 1 0 1 X X 0 0 X
1 1 0 1 0 0 X 0 X 1 0 X
1 0 0 1 0 1 X 0 0 X 1 X
1 0 1 0 0 1 X 1 0 X X 0
步进电动机绕组通电激励表
(5) 写出各个控制端的逻辑表达式。
JC = QA KC = QA
JB = QC KB = QC
JA = QB KA = QB
（ 5-34）
RD
QC
QC JC
KC QB
QB JB
KB
JA
QA
QA
KA
RD
SD
预置数计数脉冲 CP
(6) 画出计数器的逻辑电路图。
(7) 检验该计数电路能否自动启动。
本计数电路有三个触发器，可有八个状态组合，
可是只用去六个，尚有两 个未利用，因此需要检验一下，若不能自行启动要进行修改。
（ 5-35）
5.4.2 利用集成功能组件设计计数电路一、中规模计数器组件介绍及其应用
1,二 - 五 - 十进制计数器 74LS90
74LS90 内部含有两个独立的 计数电路,一个是模 2 计数器 (CPA为其时钟,QA为其输出端 )，
另一个是模 5 计数器 (CPB为其时钟,QDQCQB
为其输出端 )。
外部时钟 CP是先送到 CPA还 是先送到 CPB，在
QDQCQBQA这四个输出端会形成不同的码制。
(1) 74LS90的结构和工作原理简介
（ 5-36）
QCQAJ
K
QBJ
K
J
K QD
QDJ
K
CPA CPB
R 0(1) R 0(2) R
9(2)R 9(1)
QA QB QC QD
74LS 90原理电路图
（ 5-37）
CPA
CPB R 0(1) R 0(2) R 9(2)R 9(1)
NC
NC VCC
QA QD QB QCGND
1 2 3 4 5 6 7
14 13 12 11 10 9 8
QA QD QB
QC
R 9(2)
R 9(1)R 0(2)R 0(1)
CPB
CPA 74LS90
74LS 90管脚分布图
（ 5-38）
CPA
CPB
QA QD QB QC
R 9(2)
R 9(1)
R 0(2)
R 0(1)
74LS90
R 0(1) R 0(2) R 9(1) R 9(2) QD QC QB QA
X X 1 1 1 0 0 1
1 1 0 X 0 0 0 0
1 1 X 0 0 0 0 0
0 X 0 X
0 X X 0
X 0 0 X
X 0 X 0
计数状态
74LS 90功能表归纳：
1,74LS 90在“计数状态”或“清零状态”时，均要求 R 9(1)和 R 9(2)中至少有一个必须为,0”。
2,只有在 R0(1)和 R0(2)同时为,1”时，它才进入
“清零状态”；否则 它必定处于“计数状态”。
（ 5-39）
情况一,计数时钟先进入 CPA时的计数编码。
CPA
CP
CPB
QB
QD
QC
QA
2 5
QD QC QB
0 0 0
0 0 1
0 1 0
0 1 1
1 0 0
QD QC QB CPB QA
0 0 0 0
0 0 0 1
0 0 1 0
0 0 1 1
0 1 0 0
0 1 0 1
0 1 1 0
0 1 1 1
1 0 0 0
1 0 0 1
0 0 0 0
结论,上述连接方式形成 8421 码 。
0 0
1 1
0 2
1 3
0 4
1 5
0 6
1 7
0 8
1 9
0 0
十进制数
（ 5-40）
情况 二,计数时钟先进入 CPB时的计数编码。
CPA
CP
QA
2
CPB
QB
QD
QC
5
QD QC QB
0 0 0
0 0 1
0 1 0
0 1 1
1 0 0
结论,上述连接方式形成
5421 码。
0 0 0 0
QA QD QC QB CPA
0 0 0 1
0 0 1 0
0 0 1 1
0 1 0 0
1 0 0 0
1 0 0 1
1 0 1 0
1 0 1 1
1 1 0 0
0 0 0 0
0
1
2
3
4
5
6
7
8
9
0 0 0
十进制数
（ 5-41）
例 1,构成 BCD码 六进制计数器。
CPA
CPB
QA QD QB QC
R 9(2)
R 9(1)
R 0(2)
R 0(1)
74LS90
方法：令 R0(1) = QB,
R0(2) = QC
CP
(2) 74LS90的应用
QD QC QB QA
0 0 0 0 0
0 0 0 1 1
0 0 1 0 2
0 0 1 1 3
0 1 0 0 4
0 1 0 1 5
0110? 0000
（ 5-42）
CPA
CPB
QA QD QB QC
R 9(2)
R 9(1)
R 0(2)
R 0(1)
74LS90
CP
讨论,下述接法行不行? 错在何处?
注意,输出端不可相互短路 ！！
CPA
CPB
QA QD QB QC
R 9(2)
R 9(1)
R 0(2)
R 0(1)
74LS90
CP
&
（ 5-43）
例 2,用两片 74LS 90构成 36 进制 8421码 计数器。
QD QC QB QA
0 0 0 0 0
0 0 0 1 1
0 0 1 0 2
0 0 1 1 3
0 1 0 0 4
0 1 0 1 5
0 1 1 0 6
0 1 1 1 7
1 0 0 0 8
1 0 0 1 9
0 0 0 0 0
十进制数 问题分析：
从右面的状态转换表 中可以看到：个位片的
QD可以给十位片提供计数脉冲信号。
1,如何解决片间 进位问题？
2,如何满足,36 进制,的要求？
当出现 (0011 0110— 36)
状态时，个位十位同时清零。
（ 5-44）
CPA
CPB
QA QD QB QC
R 9(2)
R 9(1)
R 0(2)
R 0(1)
74LS 90(十位 )
CPA
CPB
QA QD QB QC
R 9(2)
R 9(1)
R 0(2)
R 0(1)
74LS 90(个位 )
&
& CP
用两片 74LS 90构成 36 进制 8421码 计数器
（ 5-45）
例 3,用 74LS 90构成 5421
码的 六 进制计数器。
0 0 0 0 0
QA QD QC QB
0 0 0 1 1
0 0 1 0 2
0 0 1 1 3
0 1 0 0 4
1 0 0 0 5
1 0 0 1 6
1 0 1 0 7
1 0 1 1 8
1 1 0 0 9
0 0 0 0 0
十进制数至此结束在此状态下清零异步清零，此状态出现时间极短，不能计入计数循环。
CPA
CPB
QA QD QB QC
R 9(2)
R 9(1)R 0(2)R 0(1)
74LS90
CP计数脉冲
（ 5-46）
8421码制下,
在 QDQCQBQA ＝ 0110 时清零同为六进制计数器，两种码制不同接法的 比较,
5421码制下：
在 QAQDQCQB ＝ 1001 时清零
CPA
CPB
QA QD QB QC
R 9(2)
R 9(1)R 0(2)R 0(1)
74LS90
CP计数脉冲
CPA
CPB
QA QD QB QC
R 9(2)
R 9(1)
R 0(2)
R 0(1)
74LS90
CP 计数脉冲
（ 5-47）
2,四位二进制同步计数器 74LS163
前面所讲述的 74LS 90其清零方式通常称为,异步清零,，即只要 Q 0(1) = Q 0(2) = 1，
不管有无时钟信号，输出端立即为 0；而且它的计数方式是异步的，即 CP不是同时送到每个触发器。
下面将要讲述的 74LS163，不但 计数方式是同步的，而且它的清零方式 也是同步的：
即使控制端 CLR＝ 0，清零目的真正实现还需等待下一个时钟脉冲的上升沿到来以后才能够变为现实。这就是,同步清零,的含义。
（ 5-48）
16 15 14 13 12 11 10
1 2 3 4 5 6 7 8
9
QA
QD
QD
QCQBQA
QB QC
VCC
T
T
P
P
CP A
A B
B C
C D
D
CLR LOADENABLE
RC
串行进位输出允许允许
GND时钟清除输出数据输入置入
74LS163
74LS 163 管脚图
(1) 74LS163 的介绍
（ 5-49）
T
PRC A B C D
QBQCQDQA LO
AD
CLR
74LS163
74LS163功能表
1 1 1 1 计 数
0 1 1 1 X 保 持
1 0 1 1 X 保持 ( RC=0 )
X X 0 1 并 行 输 入
X X X 0 清 零
P T LOAD CLR CP 功 能
（ 5-50）
清除置入
A
B
C
D
时钟允许 P
允许 T
QA
QB
QC
QD
串行进位输出输出数据输入
（ 5-51）
例 1,用一片 74LS163
构成六进制计数器。
QD QC QB QA
0 0 0 0
0 0 0 1
0 0 1 0
0 0 1 1
0 1 0 0
0 1 0 1
六个稳态准备清零：
使 CLR＝ 0
T
PRC A B C D
QBQCQDQA LO
AD
CLR
74LS163
&
+5V
CP
(2) 74LS163 的应用
（ 5-52）
在 QDQCQBQA＝ 0110 时立即清零 。
比较 用 74LS 90与 用 74LS 163构成六进制计数器,
在 QDQCQBQA＝ 0101 时准备清零 。
T
PRC A B C D
QBQCQDQA LO
AD
CLR
74LS163
&
+5V
CP
CPA
CPB
QA QD QB QC
R 9(2)
R 9(1)
R 0(2)
R 0(1)
74LS90
CP 计数脉冲
（ 5-53）
例 2,用 74LS163构成二十四进制计数器。
(1),需要两片 74LS163；
(2),为了提高运算速度，使用同步计数方式。
T
PRC A B C D
QBQCQDQA LO
AD
CLR
74LS163
T
PRC A B C D
QBQCQDQA LO
AD
CLR
74LS163
+5V
+5V
,,,,
CPCLR
应该在 QDQCQBQA QDQCQBQA
＝ 0001 0111 时准备清零。
,,,,
QDQCQBQA QDQCQBQA,,,,CLR =
（ 5-54）
§ 5.5 计数器的应用举例例 1,数字频率计原理电路的设计。
清零 计数
1 秒钟显示
（ 5-55）
译码显示
74 LS 90
7420
Q1 Q1
D1
Q0 Q
0D
0
Q2
D2
+5V
手动自动
ux
手动清零
CP
R 0(1)
R 0(2)
CPA
数字频率计原理图1Hz !
计数器：
用于确定清零、计数、显示的时间。
根据计数器的状态确定何时清零、
何时计数、
何时显示。
被测信号
（ 5-56）
Q2Q1Q0=001,101时：
ux作为 CPA被送入计数器进行计数
1,计数显示部分
1 1
1
0
译码显示
74 LS 90
7420
Q1 Q1
D1
Q0 Q
0D
0
Q2
D2
+5V
手动自动
ux
手动清零
CP
R 0(1)
R 0(2)
CPA
（ 5-57）
Q2Q1Q0=100,000时：
计数器清零译码显示
74 LS 90
7420
Q1 Q1
D1
Q0 Q
0D
0
Q2
D2
+5V
手动自动
ux
手动清零
CP
R 0(1)
R 0(2)
CPA
1 0
1
1
（ 5-58）
译码显示
74 LS 90
7420
Q1 Q1
D1
Q0 Q
0D
0
Q2
D2
+5V
手动自动
ux
手动清零
CP
R 0(1)
R 0(2)
CPA
Q2Q1Q0=010,011、
111,110时：
ux被封锁，计数器输出保持。
0
0
（ 5-59）
2,循环计数器部分
120
01
12
QQD
QD
QD
自动时,译码显示
74 LS 90
7420
Q1 Q1
D1
Q0 Q
0D
0
Q2
D2
+5V
手动自动
ux
手动清零
CP
R 0(1)
R 0(2)
CPA
Q2 Q1 Q0
0 0 1
0 1 1
1 1 1
1 1 0
1 0 0
Q2Q1Q0组成五进制计数器：
计数清零显示
（ 5-60）
手动时：
1D
QD
QD
0
01
12
Q2Q1Q0的状态转换关系
000
001
011
111
计数显示手动清零译码显示
74 LS 90
7420
Q1 Q1
D1
Q0 Q
0D
0
Q2
D2
+5V
手动自动
ux
手动清零
CP
R 0(1)
R 0(2)
CPA
（ 5-61）
自动测量过程：
000 001 011 111 110 100
手动清零 计数 显示 显示 显示 自动清零
1秒 3秒 1秒手动测量过程：
手动清零 计数 显示 显示
000 001 011 111
1秒
（ 5-62）
例 2,电子表电路。
功能说明：
2,只显示 1,2、
3,… 9,10、
11,12,十位不显示,0” !
1,只计 12 个小时；
小时脉冲 QA QDQCQB Q 显示结果
0 0 0 0 0 1 1
1 0 0 0 1 0 2
2 0 0 0 1 1 3
3 0 0 1 0 0 4
4 0 0 1 0 1 5
5 0 0 1 1 0 6
6 0 0 1 1 1 7
7 0 1 0 0 0 8
8 0 1 0 0 1 9
9 1 0 0 0 0 1 0
10 1 0 0 0 1 1 1
11 1 0 0 1 0 1 2
12 1 0 0 1 1 1 3
0 0 0 0 1 1
十位 个 位清零
（ 5-63）
如何实现?
小时脉冲 QA QDQCQB Q 显示结果
0 0 0 0 0 1 1
1 0 0 0 1 0 2
2 0 0 0 1 1 3
3 0 0 1 0 0 4
4 0 0 1 0 1 5
5 0 0 1 1 0 6
6 0 0 1 1 1 7
7 0 1 0 0 0 8
8 0 1 0 0 1 9
9 1 0 0 0 0 1 0
10 1 0 0 0 1 1 1
11 1 0 0 1 0 1 2
12 1 0 0 1 1 1 3
0 0 0 0 1 1
十位 个 位清零
CLR = QAQBQ
R 0(1) = QAQBQ
R 0(2) = 1
（ 5-64）
数字表整体框图
QA QDQCQB Q
D C B A
74LS48
显示显示
b c
7 4 L S 9 0
7
个位十位
74LS20
清零清零 小时脉冲
J K
（ 5-65）
第五章结束电子技术数字电路部分
