第五章 Pentium微处理器的硬件接口
1,Pentium微处理器的封装
2,Pentium微处理器的电气特性
3,Pentium微处理器的引脚功能
4,Pentium的总线周期
1,Pentium微处理器的封装
1993年开始推出，共生产三代：
P5(Pentium 60/66)
P54C(Pentium 75/90/100/120/133/150/166/200),
P55C(Pentium MMX 166/200/233
P5
0.8?m生产工艺，集成度 310万个晶体管封装在 273引脚的陶瓷 PGA管壳内
P5的引脚分布
P5
168个信号引脚
50个 Vcc引脚 —— 5V电源
49个 Vss引脚 —— 接地
6个 NC引脚,必须保持在非连接状态
Socket 4插座
—— ZIF插座
273引脚
P54C
0.6?m 生产工艺，集成度 330万个晶体管
296引脚的交错式引脚栅格阵列 (SPGA)封装陶瓷管壳
P54C的引脚分布
175个信号引脚
53个 Vcc引脚 —— 3.3V电源
53个 Vss引脚 —— 接地
15个 NC/INC引脚,必须保持在非连接状态
Socket 7插座
—— ZIF插座
321个引脚
P54C
P54C与 P5的引脚外观完全不同
P55C—— Pentium MMX
0.35?m 生产工艺，集成度 450万个晶体管塑料管壳交错引脚栅格阵列 (PPGA)封装
296引脚
Socket 7插座
—— ZIF插座
321个引脚
Pentium MMX要求两个分开的操作电压，一个用来驱动处理器内核，一个用来向处理器的 I/O引脚供电
28个 VCC3引脚 —— 3.3V(I/O电源 )
23个 VCC2引脚 —— 2.8V(核心 电源 )
53个 Vss引脚 —— 接地
15个 NC/INC引脚,必须保持在非连接状态
P55C与 P54C在信号 引脚上保持兼容区别：
Y35—— NC（ P55C）,FRCMC#（ P54C）
AL10—— VCC2DEF# （ P55C）,INC（ P54C）
P55C—— Pentium MMX
2,Pentium微处理器的电气特性以 P54C为例
电源要求所有 Vcc输入都是 3.3V
输入和输出都是 3.3V的 JEDEC标准电平，两者均为 TTL兼容的
CLK和 PICCLK输入可允许接收 5V的输入信号，
因而可以使用 5V或 3.3V的时钟驱动器
直流特性输入特性：
低电平?0.8V
高电平?2.0V
输出特性：
低电平?0.4V
高电平?2.4V
—— 输入 /输出特性与标准逻辑元件是一致的
3,Pentium微处理器的引脚功能将信号线分成 4组：
存储器 /IO接口中断接口总线仲裁接口高速缓存控制接口
ADS# 地址状态，低电平有效
M/IO# 存储器 /IO指示，有效电平 1/0
高电平为存储器总线周期低电平为 I/O总线周期存储器 /IO接口
存储器的组织存储器 /IO接口
I/O空间 的组织存储器 /IO接口
A31~A3
地址线和字节选通信号 BE7#~BE0#一起定义被访问的存储器或 I/O的物理区域实模式下只有低 17位地址线 A19~A3有效保护模式下全部 29条地址线都有效无论实模式还是保护模式，均具有 64KB独立的 I/O地址空间，在寻址 I/O设备时，仅需使用地址线 A15~A3
和 BE4#~BE0#
存储器 /IO接口
A20M#
地址第 20位屏蔽完成屏蔽地址线第 20位的功能若 A20M#为 0，则在访问内部高速缓存或外部存储器时地址线第 20位被屏蔽实模式时须置起 A20M#,保护模式下该信号未定义存储器 /IO接口
BE7#~BE0#
字节选通信号用于在当前的传送操作中选通哪几个字节
D63~D0
64条数据线
D7~D0定义数据总线的最低字节，
D63~D56定义数据总线的最高字节存储器 /IO接口在一个总线周期内，经过数据总线可以传送字节、
字、双字、四字,Pentium通过激活相应的 BE?#来做到这一点例：当 BE7#~BE0#为 11110000B时，将产生何种数据传送类型，数据传送经过那些数据线？
双字经过 D31~D0传送存储器 /IO接口存储器 /IO接口
DP7~DP0
数据奇偶校验信号
PCHK#
奇偶校验状态信号
Pentium为每个数据字节加入校验码在写总线周期中，为 D0~D63上每一字节产生一位偶校验码，通过 DP7~DP0输出在读总线周期中,D0~D63及 DP7~DP0上的数据按字节进行对应的偶校验，如出现错误,PCHK#信号将逻辑 0送至外部电路存储器 /IO接口
PEN#
校验允许信号用于确定发生校验错误时是否进行异常处理如 PEN#为低电平，则 Pentium自动执行异常处理
AP
地址校验信号
Pentium可以对地址信号进行校验，只要地址在
A3~A31信号线上输出，就会产生偶校验位在 AP引脚上输出，如果在查询周期在地址总线 上检测到错误,APCHK#信号置为逻辑 0
存储器 /IO接口上的数据按字节进行对应的偶校验，如出现错误，
PCHK#信号将逻辑 0送至外部电路
APCHK#
地址奇偶校验状态信号存储器 /IO接口
W/R#
读 /写控制信号写（高电平），读（低电平）
D/C#
数据 /代码控制信号传送数据（高电平），传送代码（低电平）
M/IO#
存储器 /IO选择信号访问存储器（高电平），访问 I/O端口（低电平）
存储器 /IO接口例：如果 M/IO#,D/C#,W/R#分别为 0 1 0，则产生何种类型的总线周期
I/O读（输入）总线周期
ADS#
地址选通信号当其为 0时表示总线周期中地址信号有效存储器 /IO接口
NA#
下一地址请求当其为 0时激活地址流水线方式存储器 /IO接口
BRDY#
突发就绪信号通知处理器外部系统已从数据总线连接中取得数据中断接口
INTR
中断请求
Pentium在每条指令开始的时刻采样这个信号，如
INTR为高电平，则表明出现了中断请求当一个有效的中断请求被识别后,Pentium将通知外部电路并启动一个中断响应总线周期时序。
对于中断响应总线周期,M/IO#,D/C#,W/R#分别为 0 0 0，以此告知相应的外部设备它的中断请求已经得到同意 —— 这就完成了中断请求 /响应的握手过程，
从此时开始程序控制转移到中断服务程序中断接口
INTR是可屏蔽的，可以通过标志寄存器中的中断标志位 IF予以允许或禁止。
NMI
非屏蔽中断请求只要 NMI输入端上出现由 0到 1的跳变，一个中断服务请求就被锁存在 Pentium中，与 IF标志的状态无关中断接口
RESET
复位进行硬件复位
INIT
初始化对处理器进行初始化总线仲裁接口
HOLD
总线保持请求
HLDA
总线保持响应当外部电路（如 DMA控制器）希望掌握地址和数据总线的控制权时，通过将 HOLD输入变为逻辑 1来通知处理器，在当前总线周期完成后，处理器将 HLDA变为逻辑 1通知外部电路它已交出总线控制权，这就完成了总线保持请求 /响应的握手过程，处理器保持这种状态直到保持请求信号撤消总线仲裁接口
BOFF#
总线占用输入信号与 HOLD的区别：
1,总线占用操作在当前时钟周期结束时开始，而不是在当前总线周期结束时开始
2,无需响应
—— 外部总线控制器可以使用该信号快速接管系统总线的控制权总线仲裁接口
BREQ
总线请求输出信号向外部系统表明 Pentium处理器内部产生了一个总线请求高速缓存控制接口
KEN#
高速缓存允许输入信号存储器子系统通过该信号通知 Pentium在该总线周期中是否需要对 Cache操作
KEN#置为 0，则在存储器读总线周期中，总线上的数据会复制到芯片内的 Cache中
FLUSH#
高速缓存擦除信号外电路使用该信号擦除芯片内的高速缓存高速缓存控制接口高速缓存控制接口
AHOLD
地址保持信号
EADS#
外部地址有效信号用于高速缓存无效周期中，该周期用来处理 Cache与主存储器之间的数据一致性。
高速缓存控制接口
CACHE#
高速缓存可用性信号读：当从存储器所读数据可以送入 Cache时，该信号输出逻辑 0，表明该操作是缓存式读操作写：在写周期中该信号输出逻辑 0，表明本操作是对
Cache中被修改了的数据执行回写操作
4,Pentium的总线周期
基本的总线操作总线周期 —— 微处理器访问一次存储器或 I/O设备所需要的整个时间一个处理器时钟周期也称为一个 T状态每个总线周期包含两个 T状态，分别记做 T1,T2。
4,Pentium的总线周期
基本的总线操作在 T1期间，处理器在地址总线上输出被访问存储单元的地址、总线周期指示码和有关控制信号，在写周期的情况下被写数据在 T1期间输出在数据总线上在 T2期间，外部设备从数据总线上接受数据，或在读周期的情况下把数据放置在数据总线上。
4,Pentium的总线周期
基本的总线操作非流水线总线周期
总线状态定义
Ti 总线空闲状态
T1 总线周期的第一个时钟
T2 第一个待完成的总线周期的第二个及后续的时钟
T12 有两个待完成的总线周期，处理器在为第一个周期传送数据的同时启动第二个总线周期
T2P 有两个待完成的总线周期，且都在第二个及后续的时钟里
TD 有一个待完成的总线周期，其地址、状态和 ADS#
已被驱动，而数据和 BRDY#引脚未被采样
非流水线读写总线周期
突发式读写总线周期突发式总线周期传送 256位数据，即 4个四字突发式总线周期 —— 一种特殊的总线周期在非突发式总线周期中，每次只能传送一个数据单元，
且至少需要两个时钟周期在突发式总线周期中，传送第一个数据单元需要两个时钟周期，以后每个数据单元只需一个时钟周期突发式读总线周期突发式写总线周期
流水线式读写总线周期流水线 —— 指对下一总线周期的寻址与前一总线周期的数据传送相重叠
流水线式读写总线周期
Pentium通过 NA#输入信号形成流水线式总线周期单数据传送总线周期和突发式总线周期都可以是流水线式的流水线突发式读周期流水线式读写周期
总线周期类型
M /IO # D /C # W /R # C A C H E# K EN # 总线周期类型
0 0 0 1 x 中断响应
0 1 0 1 x I/O 读，非缓存式
0 1 1 1 x I/O 写，非缓存式
1 0 0 1 x 代码读，非缓存式
1 0 0 x 1 代码读，非缓存式
1 0 0 0 0 代码读，突发式
1 1 0 1 x 存储器读，非缓存式
1 1 0 x 1 存储器读，非缓存式
1 1 0 0 0 存储器读，突发式
1 1 1 1 x 存储器写，非缓存式
1 1 1 0 x 突发式回写习题
1.试述 Pentium的 DP7~DP0引脚组的作用；
2,从硬件的观点，实模式下的 Pentium微机的存储器是如何组织的，保护模式下呢？
3,若总线周期指示信息 M/IO#,D/C#,W/R#、
CACHE#,KEN#为 0 1 1 1 x，总线周期的类型是什么？
4,试述 Pentium采用的数据和地址校验方法
5,试描述下图所示的总线周期操作
1,Pentium微处理器的封装
2,Pentium微处理器的电气特性
3,Pentium微处理器的引脚功能
4,Pentium的总线周期
1,Pentium微处理器的封装
1993年开始推出，共生产三代：
P5(Pentium 60/66)
P54C(Pentium 75/90/100/120/133/150/166/200),
P55C(Pentium MMX 166/200/233
P5
0.8?m生产工艺，集成度 310万个晶体管封装在 273引脚的陶瓷 PGA管壳内
P5的引脚分布
P5
168个信号引脚
50个 Vcc引脚 —— 5V电源
49个 Vss引脚 —— 接地
6个 NC引脚,必须保持在非连接状态
Socket 4插座
—— ZIF插座
273引脚
P54C
0.6?m 生产工艺，集成度 330万个晶体管
296引脚的交错式引脚栅格阵列 (SPGA)封装陶瓷管壳
P54C的引脚分布
175个信号引脚
53个 Vcc引脚 —— 3.3V电源
53个 Vss引脚 —— 接地
15个 NC/INC引脚,必须保持在非连接状态
Socket 7插座
—— ZIF插座
321个引脚
P54C
P54C与 P5的引脚外观完全不同
P55C—— Pentium MMX
0.35?m 生产工艺，集成度 450万个晶体管塑料管壳交错引脚栅格阵列 (PPGA)封装
296引脚
Socket 7插座
—— ZIF插座
321个引脚
Pentium MMX要求两个分开的操作电压，一个用来驱动处理器内核，一个用来向处理器的 I/O引脚供电
28个 VCC3引脚 —— 3.3V(I/O电源 )
23个 VCC2引脚 —— 2.8V(核心 电源 )
53个 Vss引脚 —— 接地
15个 NC/INC引脚,必须保持在非连接状态
P55C与 P54C在信号 引脚上保持兼容区别：
Y35—— NC（ P55C）,FRCMC#（ P54C）
AL10—— VCC2DEF# （ P55C）,INC（ P54C）
P55C—— Pentium MMX
2,Pentium微处理器的电气特性以 P54C为例
电源要求所有 Vcc输入都是 3.3V
输入和输出都是 3.3V的 JEDEC标准电平，两者均为 TTL兼容的
CLK和 PICCLK输入可允许接收 5V的输入信号，
因而可以使用 5V或 3.3V的时钟驱动器
直流特性输入特性：
低电平?0.8V
高电平?2.0V
输出特性：
低电平?0.4V
高电平?2.4V
—— 输入 /输出特性与标准逻辑元件是一致的
3,Pentium微处理器的引脚功能将信号线分成 4组：
存储器 /IO接口中断接口总线仲裁接口高速缓存控制接口
ADS# 地址状态，低电平有效
M/IO# 存储器 /IO指示，有效电平 1/0
高电平为存储器总线周期低电平为 I/O总线周期存储器 /IO接口
存储器的组织存储器 /IO接口
I/O空间 的组织存储器 /IO接口
A31~A3
地址线和字节选通信号 BE7#~BE0#一起定义被访问的存储器或 I/O的物理区域实模式下只有低 17位地址线 A19~A3有效保护模式下全部 29条地址线都有效无论实模式还是保护模式，均具有 64KB独立的 I/O地址空间，在寻址 I/O设备时，仅需使用地址线 A15~A3
和 BE4#~BE0#
存储器 /IO接口
A20M#
地址第 20位屏蔽完成屏蔽地址线第 20位的功能若 A20M#为 0，则在访问内部高速缓存或外部存储器时地址线第 20位被屏蔽实模式时须置起 A20M#,保护模式下该信号未定义存储器 /IO接口
BE7#~BE0#
字节选通信号用于在当前的传送操作中选通哪几个字节
D63~D0
64条数据线
D7~D0定义数据总线的最低字节，
D63~D56定义数据总线的最高字节存储器 /IO接口在一个总线周期内，经过数据总线可以传送字节、
字、双字、四字,Pentium通过激活相应的 BE?#来做到这一点例：当 BE7#~BE0#为 11110000B时，将产生何种数据传送类型，数据传送经过那些数据线？
双字经过 D31~D0传送存储器 /IO接口存储器 /IO接口
DP7~DP0
数据奇偶校验信号
PCHK#
奇偶校验状态信号
Pentium为每个数据字节加入校验码在写总线周期中，为 D0~D63上每一字节产生一位偶校验码，通过 DP7~DP0输出在读总线周期中,D0~D63及 DP7~DP0上的数据按字节进行对应的偶校验，如出现错误,PCHK#信号将逻辑 0送至外部电路存储器 /IO接口
PEN#
校验允许信号用于确定发生校验错误时是否进行异常处理如 PEN#为低电平，则 Pentium自动执行异常处理
AP
地址校验信号
Pentium可以对地址信号进行校验，只要地址在
A3~A31信号线上输出，就会产生偶校验位在 AP引脚上输出，如果在查询周期在地址总线 上检测到错误,APCHK#信号置为逻辑 0
存储器 /IO接口上的数据按字节进行对应的偶校验，如出现错误，
PCHK#信号将逻辑 0送至外部电路
APCHK#
地址奇偶校验状态信号存储器 /IO接口
W/R#
读 /写控制信号写（高电平），读（低电平）
D/C#
数据 /代码控制信号传送数据（高电平），传送代码（低电平）
M/IO#
存储器 /IO选择信号访问存储器（高电平），访问 I/O端口（低电平）
存储器 /IO接口例：如果 M/IO#,D/C#,W/R#分别为 0 1 0，则产生何种类型的总线周期
I/O读（输入）总线周期
ADS#
地址选通信号当其为 0时表示总线周期中地址信号有效存储器 /IO接口
NA#
下一地址请求当其为 0时激活地址流水线方式存储器 /IO接口
BRDY#
突发就绪信号通知处理器外部系统已从数据总线连接中取得数据中断接口
INTR
中断请求
Pentium在每条指令开始的时刻采样这个信号，如
INTR为高电平，则表明出现了中断请求当一个有效的中断请求被识别后,Pentium将通知外部电路并启动一个中断响应总线周期时序。
对于中断响应总线周期,M/IO#,D/C#,W/R#分别为 0 0 0，以此告知相应的外部设备它的中断请求已经得到同意 —— 这就完成了中断请求 /响应的握手过程，
从此时开始程序控制转移到中断服务程序中断接口
INTR是可屏蔽的，可以通过标志寄存器中的中断标志位 IF予以允许或禁止。
NMI
非屏蔽中断请求只要 NMI输入端上出现由 0到 1的跳变，一个中断服务请求就被锁存在 Pentium中，与 IF标志的状态无关中断接口
RESET
复位进行硬件复位
INIT
初始化对处理器进行初始化总线仲裁接口
HOLD
总线保持请求
HLDA
总线保持响应当外部电路（如 DMA控制器）希望掌握地址和数据总线的控制权时，通过将 HOLD输入变为逻辑 1来通知处理器，在当前总线周期完成后，处理器将 HLDA变为逻辑 1通知外部电路它已交出总线控制权，这就完成了总线保持请求 /响应的握手过程，处理器保持这种状态直到保持请求信号撤消总线仲裁接口
BOFF#
总线占用输入信号与 HOLD的区别：
1,总线占用操作在当前时钟周期结束时开始，而不是在当前总线周期结束时开始
2,无需响应
—— 外部总线控制器可以使用该信号快速接管系统总线的控制权总线仲裁接口
BREQ
总线请求输出信号向外部系统表明 Pentium处理器内部产生了一个总线请求高速缓存控制接口
KEN#
高速缓存允许输入信号存储器子系统通过该信号通知 Pentium在该总线周期中是否需要对 Cache操作
KEN#置为 0，则在存储器读总线周期中，总线上的数据会复制到芯片内的 Cache中
FLUSH#
高速缓存擦除信号外电路使用该信号擦除芯片内的高速缓存高速缓存控制接口高速缓存控制接口
AHOLD
地址保持信号
EADS#
外部地址有效信号用于高速缓存无效周期中，该周期用来处理 Cache与主存储器之间的数据一致性。
高速缓存控制接口
CACHE#
高速缓存可用性信号读：当从存储器所读数据可以送入 Cache时，该信号输出逻辑 0，表明该操作是缓存式读操作写：在写周期中该信号输出逻辑 0，表明本操作是对
Cache中被修改了的数据执行回写操作
4,Pentium的总线周期
基本的总线操作总线周期 —— 微处理器访问一次存储器或 I/O设备所需要的整个时间一个处理器时钟周期也称为一个 T状态每个总线周期包含两个 T状态，分别记做 T1,T2。
4,Pentium的总线周期
基本的总线操作在 T1期间，处理器在地址总线上输出被访问存储单元的地址、总线周期指示码和有关控制信号，在写周期的情况下被写数据在 T1期间输出在数据总线上在 T2期间，外部设备从数据总线上接受数据，或在读周期的情况下把数据放置在数据总线上。
4,Pentium的总线周期
基本的总线操作非流水线总线周期
总线状态定义
Ti 总线空闲状态
T1 总线周期的第一个时钟
T2 第一个待完成的总线周期的第二个及后续的时钟
T12 有两个待完成的总线周期，处理器在为第一个周期传送数据的同时启动第二个总线周期
T2P 有两个待完成的总线周期，且都在第二个及后续的时钟里
TD 有一个待完成的总线周期，其地址、状态和 ADS#
已被驱动，而数据和 BRDY#引脚未被采样
非流水线读写总线周期
突发式读写总线周期突发式总线周期传送 256位数据，即 4个四字突发式总线周期 —— 一种特殊的总线周期在非突发式总线周期中，每次只能传送一个数据单元，
且至少需要两个时钟周期在突发式总线周期中，传送第一个数据单元需要两个时钟周期，以后每个数据单元只需一个时钟周期突发式读总线周期突发式写总线周期
流水线式读写总线周期流水线 —— 指对下一总线周期的寻址与前一总线周期的数据传送相重叠
流水线式读写总线周期
Pentium通过 NA#输入信号形成流水线式总线周期单数据传送总线周期和突发式总线周期都可以是流水线式的流水线突发式读周期流水线式读写周期
总线周期类型
M /IO # D /C # W /R # C A C H E# K EN # 总线周期类型
0 0 0 1 x 中断响应
0 1 0 1 x I/O 读，非缓存式
0 1 1 1 x I/O 写，非缓存式
1 0 0 1 x 代码读，非缓存式
1 0 0 x 1 代码读，非缓存式
1 0 0 0 0 代码读，突发式
1 1 0 1 x 存储器读，非缓存式
1 1 0 x 1 存储器读，非缓存式
1 1 0 0 0 存储器读，突发式
1 1 1 1 x 存储器写，非缓存式
1 1 1 0 x 突发式回写习题
1.试述 Pentium的 DP7~DP0引脚组的作用；
2,从硬件的观点，实模式下的 Pentium微机的存储器是如何组织的，保护模式下呢？
3,若总线周期指示信息 M/IO#,D/C#,W/R#、
CACHE#,KEN#为 0 1 1 1 x，总线周期的类型是什么？
4,试述 Pentium采用的数据和地址校验方法
5,试描述下图所示的总线周期操作
