第 5章 EDA实验开发系统第 5章 EDA实验开发系统
5.1 GW48型 EDA实验开发系统原理与使用介绍
5.2 GW48实验电路结构图
5.3 GW48系统结构图信号名与芯片引脚对照表
5.4 GW48型 EDA实验开发系统使用示例第 5章 EDA实验开发系统
5.1 GW48型 EDA实验开发系统原理与使用介绍
5.1.1 系统主要性能及特点
(1) GW48系统设有通用的在系统编程下载电路，可对 Lattice、
Xilinx,Altera,Vantis,Atmel和 Cypress世界六大 PLD公司各种
isp编程下载方式或现场配置的 CPLD/FPGA系列器件进行实验或开发。其主系统板与目标芯片板采用接插式结构，动态电路结构自动切换工作方式，含可自动切换的 12种实验电路结构模式。
第 5章 EDA实验开发系统
(2) GW48系统基于“电路重构软配置”的设计思想，采用了 I/O口可任意定向目标板的智能化电路结构设计方案。利用在系统微控制器对 I/O口进行任意定向设置和控制，从而实现了
CPLD/FPGA目标芯片 I/O口与实验输入 /输出资源可以各种不同方式连接来构造形式各异的实验电路的目的。
(3) 系统除丰富的实验资源外，还扩展了 A/D,D/A,VGA
视频,PS/2接口,RS232通信、单片机独立用户系统编程下载接口,48 MHz 高频时钟源及在板数字频率计。在上面可完成 200
多种基于 FPGA和 CPLD的各类电子设计和数字系统设计实验与开发项目，从而能使实验更接近实际的工程设计。
第 5章 EDA实验开发系统图５,1 GW48实验开发系统的板面结构图
c
扬声器
S
W
9
键模式选择实验电路结构变换选择键
CL
O
C
K
0
单片机接口电路扬声器 连接
V
G
A
视频接口
RS
-2
3
2
串行接口
J8
键 8
散热器
C
O
N
2
目标板插座
2
2
1
J6
J4
高频时钟源
4
8M
H
z
晶体
J2
G A L 1 6V 8 / 4
J P 2
G A L 1 6V 8 / 3
74 H C 37 3
74 H C 24 5
频率计测频输入
D1D2
目标板插座
1
发光管
J1
高频组中频组低频组电源输出 J5
+
5
V
GN
D
S
W
G
9
C
O
N
1
J7
C3
8
+
1
2V
G
N
D
-1
2V
D
/
A
工作电源座电源开关数码 7 数码 6 数码 5 数码 4 数码 3 数码 2 数码1
键 1键 2键 3键 4键 5键 6键 7
V R 1
I N 1
I N 0
A O U T
A I N 1
A I N 0
主板信号输入A /D
接口P S / 2
J 3 A
S1
J P 1CJ P 1BJ P 1A
B8
RS -2 3 2B4
V G A
B3
时钟频率选择时钟发生电路接口电路视频接口电路模式指示
2
在线下载接口电源输入接口电路切换座模拟接口电路
E U 3
E U 2
数/模 转换接口电路模 / 数转换接口电路键系统复位
S W 10
D9D 1 0D 1 1D 1 2D 1 3D 1 4D 1 5D 1 6
数码 8
B2
适配座目标芯片
CP L D / F P G A
目标芯片
E D A 实验开发
J 3 B
在线下载接口 1
D3D4D5D6D7D8k1
信号输入A /D
信号输出D /A
第 5章 EDA实验开发系统
5.1.2 系统工作原理图５,1为 GW48系列 EDA实验开发系统的板面结构图，图
5.2为 GW48系统目标板插座引脚信号图，图 5.3为其功能结构模块图。图 5.3中所示的各主要功能模块对应于图 5.1的器件位置恰好处于目标芯片适配座 B2的下方，由一微控制器担任。其各模块的功能分述如下。
第 5章 EDA实验开发系统图 5.2 GW48系统目标板插座引脚信号图
2
V C C
C L O C K 3
C L O C K 5
C L O C K 7
C L O C K 9
C L O C K 1
P I O 4 8
V C C
P I O 4 6
P I O 4 4
P I O 4 2
P I O 4 0
P I O 3 8
P I O 3 6
P I O 3 4
P I O 3 2
P I O 3 0
P I O 2 8
P I O 2 6
S P E A K E R
P I O 3 1
P I O 2 9
P I O 2 7
P I O 3 3
G N D
P I O 3 5
P I O 3 7
P I O 3 9
P I O 4 1
P I O 4 3
P I O 4 5
P I O 4 7
P I O 4 9
C L O C K 8
G N D
C L O C K 6
C L O C K 0
C L O C K 2
C L O C K 4
C L O C K 1 0
在线编程座
J 3 B / J 3 A
V C C
S E L 0
S E L 1
G N D
G N D
T D I
n S T A
T D O
T M S
T C K
C O N 2C O N 1
目标板插座 2目标板插座 1
40394039
G N D
V C C
S E L 0
S E L 1
G N D
21
T C K
T D O
T M S
n S T A
T D I
V C CG N D
P I O 7
P I O 5
P I O 3
P I O 1
P I O 9
P I O 2 5
P I O 2 3
P I O 2 1
P I O 1 9
P I O 1 7
P I O 1 5
P I O 1 3
P I O 1 1P I O 1 0
P I O 2
P I O 4
P I O 6
P I O 8
P I O 1 2
P I O 1 4
P I O 1 6
P I O 1 8
P I O 2 0
P I O 2 2
P I O 2 4
P I O 0
1
第 5章 EDA实验开发系统图 5.3 GW48实验开发系统功能结构图择器实验与接口方式选
I / O 接口信息交换通道信息显示方式控制接口控制信息信息矢量通道信号源选择控制矢量转换接口信息示模块输出显
i s p L S I
i s p L S I
B L 7
模块
B L 5B L 3B L 2
接口方式与接口信息矢量总控制模块
B L 6
模块矢量转换接口信息
B L 4
块源发生模实验信号
B L 1
第 5章 EDA实验开发系统
(1) BL1：实验或开发所需的各类基本信号发生模块。其中包括最多 8通道的单次脉冲信号发生器、高低电平信号发生器、
BCD码或 8421码 (十六进制 )信号发生器。所有这些信号的发生主要由 BL6主控单元产生，并受控于系统板上的 8个控制键。
(2) Ｂ L5,CPLD/FPGA输出信息显示模块，其中包括直通非译码显示,BCD码 7段译码显示,8421码 7段译码显示、两组 8
位发光管显示、十六进制输入信号显示指示、声响信号指示等。
同样，所有这些显示形式及形式的变换皆由 BL6转换和独立控制。
第 5章 EDA实验开发系统
(3) 在 BL6的监控程序中安排了多达 11种形式各异的信息矢量分布，即 "电路重构软配置 "。由此可见，虽然 GW48系统从硬件结构上看，是一个完全固定下来的实验系统，但其功能结构却等同于 11套接口迥异的实验系统 (参见第 5.2节 )。
(4) BL3：此模块主要是由一目标芯片适配座以及上面的
CPLD/FPGA目标芯片和编程下载电路构成。通过更换插有不同型号目标器件的目标板，就能对多种目标芯片进行实验。
第 5章 EDA实验开发系统
(5) BL6使 GW48系统的应用结构灵活多变。实际应用中，
该模块自动读取 BL7的选择信息，以确定信息矢量分布。实验前，可根据实验类型，以及所需的 CPLD/FPGA目标芯片的 I/O
接口位置，从 15张实验电路结构图 (第 5.2节 )找到相适应的实验系统功能结构，并将该图的编号键入 BL7，系统即进入了所需要的接口和实验模式。
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5.1.3 系统主板结构与使用方法如前所述,GW48系统的电路结构是可控的，即可通过控制接口键，使之改变连接方式以适应不同的实验需要。因此，
从物理结构上看，实验板的电路结构是固定的，但其内部的信息流在控制器的控制下将发生很大的变化。采用这种“电路重构软配置”设计方案的目的有三个：适应更多的实验与开发项目；适应更多的 PLD公司的器件；适应更多的不同封装的 FPGA
和 CPLD器件。系统板面主要部件及其使用方法的说明如下。
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(1) SWG9/SW9：图 5.3的 BL7主要由图 5.1上的 SWG9和
SW9构成。通过它的选择，能使实验板产生 10种不同的实验结构。控制方法如下：实验前，根据某一实验对 FPGA/CPLD目标芯片的接口需求，在 5.2节的 15张实验电路结构图中选择一种适用的结构，例如选择了图 5.8，需按动系统板上的 SW9键，
直至数码管 SWG9显示 "3"，于是系统即进入了图 5.8所示的实验电路结构。但当 SWG9显示为 A时，系统板即变成一台数字频率计，测频输入端为系统板右下角的 JP1B插座，测频范围为
1 Hz～ 500 kHz。
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(2) B2：这是一块插于主系统板上的目标芯片适配座。对于不同的目标芯片将有不同的适配座。可用的目标芯片包括目前世界上最大的六家 FPGA/CPLD厂商的所有具备 isp下载功能的
CPLD和 FPGA。目标板上的芯片引脚由,I/Ox”或单纯输入引脚表示，其中的 x为 I/O口的序号，它们又对应各自的引脚序号。如
ispLSI1032E的,I/O25”对应第 54引脚，而 XCS05的,I/O25”则对应第 37引脚 (参见 5.3节 )，其他公司不同的芯片也对应不同的引脚数。但是,GW48系统板上只有一对目标板插座 (图 5.2)，如何适应不同公司的不同的 CPLD/FPGA目标芯片呢？方法是如图 5.2
那样，将系统板上的两条共 78芯的目标板插座 CON1/CON2与目标芯片引脚相连的端口定义为 PIOx或 CLOCKx，而使它们又对应于 5.2节的实验电路结构图上的 PIOx引脚。
第 5章 EDA实验开发系统然后将此目标板插座上的信号名与不同的 FPGA和 CPLD芯片的引脚信号列出对照表 (5.3节 )。例如，对于一块插有 ispLSI1032E
的目标板，在实验中，此芯片的 I/O57(2引脚号 )将与系统板定义的 CLOCK9相连,CLOCK9又恰好与系统板右下方 (图 5.1)的高频组时钟信号相接。于是，对于不同的适配座上目标芯片的引脚号将与主系统板上的适配引脚 PIOx和 CLOCKx有不同的对应关系。第 5.3节列出了 10种芯片对系统板引脚的对应关系，以利在实验时经常查用。
第 5章 EDA实验开发系统
(3) J3B/J3A：如果仅是作为教学实验之用，系统板上的目标芯片适配座无须拔下，但如果要进行应用系统开发、产品开发、电子设计竞赛等开发实践活动，在系统板上完成初步仿真设计后，就有必要将连有目标芯片的适配座拔下插在自己的应用系统上进行调试测试。为了避免由于需要更新设计程序和编程下载而反复插拔目标芯片适配座,GW48系统设置了一对在线编程下载接口座 J3A和 J3B。图 5.2列出了此接口座的连接信号，此接口插座可适用于不同 PLD公司的 FPGA/CPLD的配置和编程下载，具体的引脚连接方式可参见表 5.1。 J3B在目标芯片适配座上,J3A在主系统板上。只要用一根系统附带的通信线就能用自己系统上的目标芯片进行在线编程了，从而可直接感受在系统 (ISP)，或现场可编程 (FPGA)的巨大优越性。
第 5章 EDA实验开发系统表 5.1 在线编程座各引脚与不同 PLD公司器件编程下载接口说明
L a t t i c e A l t e ra / A t m e l X i l i n x V a n t i s
P L D 公司在线编程座引脚
i s p L S I i s p CP L D F P G A i s p CP L D F P G A CP L D
T CK S CL K T CK D CL K T CK CCL K T CK
T D O M O D E DO CO N F _ D O N E T D O DONE T M S
T M S IS P E N T M S N CO N F IG T M S / P RO G RA M T D I
N S T A S D O N S T A T U S T D O
T D I S D I T D I D A T A 0 T D I D IN T RS T
S E L 0 G N D V CC V CC G N D G N D V CC
S E L 1 G N D V CC V CC V CC V CC G N D
第 5章 EDA实验开发系统
(4) J2：为并行通信接口，通过通信线与微机的打印机口相连。 EDA软件的下载控制信号和 CPLD/FPGA的目标码将通过 J2
接口，完成对 B2上的目标芯片的编程下载。编程电路模块能自动识别目标芯片适配座上不同 PLD公司的 CPLD/FPGA芯片及其下载方式，并作出相应的下载适配操作，这为实验和系统开发带来极大的方便。此外应注意，下载结束后，一般不必拔下并行口的插头，目标芯片也能正常工作。但在刚开机后，由于 PC
机的并行口复位电平与各公司芯片下载电平的不一致，将会影响芯片的工作。
第 5章 EDA实验开发系统
(5) 键 1～ 8：为实验信号控制键，它的功能及其与主系统的连接方式随 SW9的模式选择而变，使用中需参见 5.2节。
(6) 数码 1～ 8/D1～ D16：前者是 LED数码显示器，后者是发光管，它们的显示方式和连线形式也与 SW9的输入码有关，
使用中也需参见 5.2节。
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(7) JP1A/JP1B/JP1C：为时钟频率选择模块。通过短路帽的不同接插方式，使目标芯片获得不同的时钟频率信号。对于
JP1C，同时只能插一个短路帽，以便选择输向 CLOCK0的一种频率。由于 CLOCK0可选的频率比较多，所以比较适合于目标芯片对信号频率或周期测量等设计项目的信号输入端。 JP1B分三个频率源组，即如系统板所示的高频组、中频组和低频组，
它们分别对应三组时钟输入端。例如，将三个短路帽分别插于
JP1B座的 2 Hz,1024 Hz和 12 MHz，而另三个短路帽分别插于
JP1A座的 CLOCK4,CLOCK7和 CLOCK8，这时输向目标芯片的三个引脚 CLOCK4,CLOCK7和 CLOCK8分别获得上述三个信号频率。需要特别注意的是，每一组频率源及其对应时钟输入端，分别只能插一个短路帽。也就是说，通过 JP1A/B的组合频率选择，最多只能提供三个时钟频率。
第 5章 EDA实验开发系统
(8) 目标芯片的声讯输出 S1：可以通过在 JP1B最上端是否插短路帽来选择是否将扬声器接到目标芯片的 SPEAKER(图 5.2)
口上，即 PIO50。如对于 ispLSI1032，此口对应其 I/O50(PIN5)，
对于 FLEX10K，对应 CLRn(PIN3)。
(9) J7：为 PS/2接口。通过此接口，可以将 PC机的键盘或鼠标与 GW48系统的目标芯片相连，从而完成 PS/2通信与控制方面的接口实验。连接方式参见“结构图 NO.5B”(图 5.16)。
第 5章 EDA实验开发系统
(10) J6,J6为 VGA视频接口，通过它可完成目标芯片对
VGA显示器的控制。比如使目标芯片向 VGA显示器输出一个标准的 VGA显示信号。连接方式参见“电路结构图 NO.2”(图 5.7)。
(11) EU3：单片机接口电路，它与目标板的连接方式也已标于主系统板上。连接方式可参见“实验电路结构图 NO.5B”(图
5.16)。注意：平时不能插单片机，以防冲突。
第 5章 EDA实验开发系统
(12) J8/B8,J8为 RS-232串行通信接口,B4是其接口电路，
此接口电路是为单片机与 PC机通信准备的。当目标板上
FPGA/CPLD器件需要直接与 PC机进行串行通信时，可参见
“实验电路结构图 NO.5B”(图 5.16)，用两根短线短接主板上的
“单片机系统”座上的两对孔。例如希望 PC机串口的 RXT和
TXT分别与系统上的目标器件的 PIO29和 PIO30相接，则可将此 20个 PIN座的 PIN2与 PIN18,PIN3和 PIN17分别短接。
第 5章 EDA实验开发系统
(13) EU2/AOUT/JP2,EU2为 D/A转换接口电路。利用此电路模块，可以完成目标板芯片与 D/A转换器的接口实验或相应的开发。它们之间的连接方式可参阅 5.2节的“实验电路结构图
NO.5C”(图 5.17),PIO24～ 31→D0 ～ D7,PIO38→WR 。 D/A的模拟信号的输出接口是 AOUT。 JP2为转换方式和输出方式选择座。
如系统板于 JP2处所示：① 当短路,D/A锁存”时，则 D/A的信号
WR将受 PIO36信号的控制，完成数据锁存的输入方式；② 当短路
,D/A直通”，则 D/A的信号 WR不受 PIO36信号的控制，数据将直通输入；③ 当短路,0 to +5”时,D/A的模拟输出幅度处于 0～
+12 V间；④ 当分别短路,-5 to +５”时,D/A的模拟输出幅度处于 -12 V～ +12 V间：⑤ 当分别短路“滤波 0”与“滤波 1”时,D/A
的模拟输出将获得不同程度的滤波效果。另外需注意，进行 D/A
接口实验时，需要接上 ± 12 V工作电源，插座在主板的左上角，
请注意极性。
第 5章 EDA实验开发系统
(14) ADC0809/AIN0/AIN1：外界模拟信号可以分别通过系统板左下侧的两个输入端 AIN0和 AIN1进入 A/D转换器 ADC0809
的输入通道 IN0和 IN1,ADC0809与目标芯片直接相连。通过适当设计，目标芯片可以完成对 ADC0809的工作方式确定、输入端口选择、数据采集与处理等所有控制工作，并可通过系统板提供的译码显示电路，将测得的结果显示出来。此项实验首先需参阅 5.2节的“实验电路结构图 NO.5A”(图 5.15)的有关 0809与目标芯片的接口方式，同时仔细了解系统板上的接插方法以及有关 0809工作时序和引脚信号功能方面的资料。注意：不用
0809时，需将左下角 JP2的,A/D禁止”用短路帽短接。
第 5章 EDA实验开发系统
(15) JP2(左下角座 ),它们的接口方式是,D0～
D7→PI016 ～ 23,Addr.PIO32→A25,PIO33→ALE(22),
PIO34→START(6) 。若将插座 JP2的,A/D使能”短路,"A/D禁止 "开路，则有 PIO35→ENABLE(9) ；使,A/D使能”开路、
,A/D禁止”短路，则使 0→ENABLE(9),表示禁止 0809的工作，使它的所有输出端为高阻态。若将插座 JP2的“转换结束”
短路，则使 PIO36→EOC(7),由此可使目标芯片对 ADC0809的转换状态进行测控。
第 5章 EDA实验开发系统
(16) VR1/AIN1,VR1电位器，通过它可以产生 0～ +5 V幅度可调的电压，其输入口是 0809的 IN1(与外接口 AIN1相连，
但当 AIN1插入外输入插头时,VR1将与 IN1自动断开 )。若利用
VR1产生被测电压，则需使 0809的 25脚置高电平，即选择 IN1
通道。
第 5章 EDA实验开发系统
(17) AD574A：就一般的工业应用来说,AD574A属高速高精度 A/D器件，应用十分广泛。对于 GW48-C附有一个
AD574A插座。主板上已接成双极性输入方式，信号输入口是
AIN0。 AD574A内置有 10 V精密参考电压源，输入采样电压范围是 -10 V～ +10 V，精度 12位，最高位是符号位，转换速度 20
μs(AD574)或 10 μs(AD1674)。接线方式如表 5.2所示。
使用时，需将系统板上的两个 3针座 J10短路帽靠右插,J11
短路帽靠左插，以使 PIO33与 STATUS(PIN28)及 AD574的
CE(PIN6)与 VCC相接。注意：用 AD574时要接 -12 V电压；不用
AD574时应将 J10,J11的短路帽还原。使用前需参阅有关
AD574的工作时序和引脚信号功能方面的资料。
第 5章 EDA实验开发系统表 5.2 GW48-C系统上 AD574/1674
引脚端口与目标器件引脚连接对照表
A D 5 7 4 端口 D B 0 D B 1 D B 2 D B 3 D B 4 D B 5 D B 6 D B 7 D B 8
目标芯片引脚 P I O 1 6 P I O 1 7 P I O 1 8 P I O 1 9 P I O 2 0 P I O 2 1 P I O 2 2 P I O 2 3 P I O 4 0
A D 5 7 4 端口 D B 9 D B 1 0 D B 1 1 1 2 / 8 CS A0 R / C CE S T A T U S
目标芯片引脚 P I O 4 1 P I O 4 2 P I O 4 3 P I O 3 4 P I O 3 7 P I O 3 6 P I O 3 5 V C C / G N D P I O 3 3
第 5章 EDA实验开发系统
(18) AIN0的特殊用法：系统板上设置了一个比较器电路，
主要由 LM311组成。若与 D/A电路相结合，可以将目标器件设计成逐次比较型 A/D变换器的控制器件。
(19) SW10：系统复位键。此键是系统板上负责监控的微处理器的复位控制键，同时也与接口单片机 AT89C2051的复位端相连。因此，可兼作单片机的复位键。
第 5章 EDA实验开发系统
(20) J4,48/50 MHz高频时钟源。为了充分利用 FPGA和
CPLD的高速特性，可以用一根线将 J4处的“高频时钟源”插座的一端与“时钟频率选择”插座 JP1A左排的一端相连，但要拔去相应的短路帽。
(21) CON1/2：目标芯片适配座 B2的插座，在目标板的下方。两条插座的 78个插座的连接信号如图 5.2所示，此图为用户对实验开发系统作二次开发提供条件。
第 5章 EDA实验开发系统
5.2 GW48实验电路结构图
5.2.1 实验电路信号资源符号图说明结合图 5.4，以下对实验电路结构图中出现的信号资源符号功能作出一些说明。
(1) 图 5.4 (a)是十六进制 7段全译码器，它有 7位输出，分别接 7段数码管的 7个显示输入端,a,b,c,d,e,f和 g。它的输入端为 D,C,B,A，其中,D为最高位,A为最低位。例如，
若所标输入的口线为 PIO19～ 16，表示 PIO19接 D,18接 C,17接
B,16接 A。
第 5章 EDA实验开发系统
(2) 图 5.4 (b)是高低电平发生器，每按键一次，输出电平由高到低或由低到高变化一次，且输出为高电平时，所按键对应的发光管变亮，反之不亮。
(3) 图 5.4 (c)是十六进制码 (8421码 )发生器，由对应的键控制输出 4位二进制构成的 1位十六进制码，数的范围是 0000～
1111，即 H0～ HF。每按键一次，输出递增 1，输出进入目标芯片的 4位二进制数将显示在该键对应的数码管上。
第 5章 EDA实验开发系统
(4) 直接与 7段数码管相连的连接方式的设置是为了便于对 7
段显示译码器的设计学习。以图 5.7为例，图中所标 PIO46～
PIO40接 g,f,e,d,c,b,a表示 PIO46～ PIO40分别与数码管的 7段输入 g,f,e,d,c,b,a相接。
(5) 图 5.4 (d)是单次脉冲发生器，每按一次键，输出一个脉冲，与此键对应的发光管也会闪亮一次，时间 20 ms。
第 5章 EDA实验开发系统
(6) 实验电路结构图 N0.5,NO.5A,NO.5B,NO.5C是同一种电路结构，只不过是为了清晰起见，将不同的接口方式分别画出而已。由此可见，它们的接线有一些是重合的，因此只能分别进行实验，而实验电路结构图模式都选 5。
(7) 图 5.4(e)是琴键式信号发生器，当按下键时，输出为高电平，对应的发光管发亮；当松开键时，输出为低电平。此键的功能可用于手动控制脉冲的宽度，具有琴键式信号发生器的实验结构图是图 5.8。
第 5章 EDA实验开发系统图 5.4 实验电路信号资源符号图译码器
( a ) ( b )
H E X
( c )
单脉冲
( d ) ( e )
第 5章 EDA实验开发系统
5.2.2 各实验电路结构特点与适用范围简述
(1) 结构图 NO.0 (图 5.5)：目标芯片的 PIO16～ PIO47共 8组 4位二进制码输出，经译码器可显示于实验系统上的 8个数码管。键
1和键 2可分别输出两个 4位二进制码。一方面这 4位码输入目标芯片的 PIO11～ PIO8和 PIO15～ PIO12，另一方面，可以观察发光管 D1～ D8来了解输入的数值。例如，当键 1控制输入 PIO11～
PIO8的数为 HA时，则发光管 D4和 D2亮,D3和 D1灭。电路的键
8至键 3分别控制一个高低电平信号发生器向目标芯片的 PIO7～
PIO2输入高电平或低电平，扬声器接在 SPEAKER上，具体接在哪一引脚要看目标芯片的类型，这需要查阅 5.3节。例如目标芯片为 FLEX10K10，则扬声器接在 3引脚上。目标芯片的时钟输入未在图上标出，也需查阅 5.3节。例如，目标芯片为 XC95108，
则输入此芯片的时钟信号有 CLOCK0～ CLOCK10，共 11个可选的输入端，对应引脚为 65～ 80。具体的信号输入方法，可参阅
5.1节。此电路可用于设计频率计、周期计和计数器等。
第 5章 EDA实验开发系统
(2) 结构图 NO.1 (图 5.6)：适用于作加法器、减法器、比较器或乘法器。如欲设计加法器，可利用键 4和键 3输入 8位加数，
键 2和键 1输入 8位被加数，输入的加数和被加数将显示于键对应的数码管 4～ 1，相加的和显示于数码管 6和 5。可令键 8控制此加法器的最低位进位。
第 5章 EDA实验开发系统图 5.5 实验电路结构图 NO.0
数码 8 数码 7 数码 6 数码 5 数码 4 数码 3 数码 2 数码 1
F P G A / C P L D
目标芯片实验电路结构图
N O,0
P I O 1 9 - P I O 1 6
P I O 2 3 - P I O 2 0
P I O 2 7 - P I O 2 4
P I O 3 1 - P I O 2 8
P I O 3 5 - P I O 3 2
P I O 3 9 - P I O 3 6
P I O 4 3 - P I O 4 0
P I O 4 7 - P I O 4 4
S
P
E
A
K
E
R
译码器 译码器 译码器 译码器 译码器译码器译码器译码器
D7D8 D5D6 D3D4 D1D2
P I O 7
键 8
D 1 6
P I O 6
键 7
D 1 5
P I O 5
键 6
D 1 4
P I O 4
键 5
D 1 3
P I O 3
键 4
D 1 2
P I O 2
键 3
D 1 1
H E X
键 2
H E X
键 1
P I O 7 - P I O 2
P I O 1 1 - P I O 8
P I O 1 5 - P I O 1 2
8 7 6 5 4 3 2 1
扬声 器第 5章 EDA实验开发系统图 5.6 实验电路结构图 NO.1
F P G A / C P L D
目标芯片实验电路结构图
N O,1
P I O 1 9 - P I O 1 6
P I O 2 3 - P I O 2 0
P I O 2 7 - P I O 2 4
P I O 3 1 - P I O 2 8 S
P
E
A
K
E
R
译码器 译码器 译码器译码器键 8
D 1 6
键 7
D 1 5
键 6 键 5
H E X
键 4
H E X
键 3
H E X
键 2
H E X
键 1
8 7 6 5 4 3 2 1
扬声 器
D8
P I O 3 8
D7
P I O 3 7
D6
P I O 3 6
D5
P I O 3 5
D4
P I O 3 4
D3
P I O 3 3
D2
P I O 3 2
D1
P I O 3 9
P I O 3 9 - P I O 3 2
P I O 4 9
P I O 4 8
P I O 1 5 - P I O 1 2
P I O 1 1 - P I O 8
P I O 7 - P I O 4
P I O 3 - P I O 0
第 5章 EDA实验开发系统
(3) 结构图 NO.2 (图 5.7)：可用于作 VGA视频接口逻辑设计，
或使用数码管 8至数码管 5作 7段显示译码方面的实验。
(4) 结构图 NO.3 (图 5.8)：特点是有 8个琴键式键控发生器，
可用于设计作八音琴等电路系统。
第 5章 EDA实验开发系统
(5) 结构图 NO.4 (图 5.9)：适合于设计移位寄存器、环形计数器等。电路特点是,当在所设计的逻辑中有串行二进制数从
PIO10输出时，若利用键 7作为串行输出时钟信号，则 PIO10的串行输出数码可以在发光管 D8～ D1上逐位显示出来，这能很直观地看到串出的数值。
第 5章 EDA实验开发系统图 5.7 实验电路结构图 NO.2
F P G A / C P L D
目标芯片实验电路结构图
N O,2
P I O 3 - P I O 0
P I O 7 - P I O 4
P I O 1 1 - P I O 8
P I O 1 5 - P I O 1 2
P I O 2 2 - P I O 1 6
P I O 3 0 - P I O 2 4
P I O 3 8 - P I O 3 2
P I O 4 6 - P I O 4 0
译码器 译码器译码器译码器键 8 键 7 键 6 键 5 键 4 键 3 键 2 键 1
P I O 4 8
8 7 6 5 4 3 2 1
P I O 4 6 - P I O 4 0接 g,f,e,d,c,b,a
直接与数码管的 7 段相接
P I O 3 8 - P I O 3 2接 g,f,e,d,c,b,a
P I O 3 0 - P I O 2 4接 g,f,e,d,c,b,a
P I O 2 2 - P I O 1 6接 g,f,e,d,c,b,a
D 1 0 D9
P I O 4 9
J6
V G A
视频接口
6
7
8
4
5
10
1
2
3
13
14
R 7 6 2 0 0
R 7 7 2 0 0
R 7 8 2 0 0
P I O 4 1
P I O 4 0
P I O 4 3
P I O 4 2
P I O 4 4
第 5章 EDA实验开发系统图 5.8 实验电路结构图 NO.3
F P G A / C P L D
目标芯片实验电路结构图
N O,3
P I O 1 9 - P I O 1 6
P I O 2 3 - P I O 2 0
P I O 2 7 - P I O 2 4
P I O 3 1 - P I O 2 8
P I O 3 5 - P I O 3 2
P I O 3 9 - P I O 3 6
P I O 4 3 - P I O 4 0
P I O 4 7 - P I O 4 4
S
P
E
A
K
E
R
译码器 译码器 译码器 译码器 译码器译码器译码器译码器
8 7 6 5 4 3 2 1
扬声器键 8 键 7 键 6 键 5 键 4 键 3 键 2 键 1
D8
P I O 1 4
D7
P I O 1 3
D6
P I O 1 2
D5
P I O 1 1
D4
P I O 1 0
D3
P I O 9
D2
P I O 8
D1
P I O 1 5
D 1 6 D 1 5 D 1 4 D 1 3 D 1 2 D 1 1 D 1 0
D9
P I O 0
P I O 1
P I O 2
P I O 3
P I O 4
P I O 5
P I O 6
P I O 7
P I O 1 5 - P I O 8
第 5章 EDA实验开发系统图 5.9 实验电路结构图 NO.4
F P G A / C P L D
目标芯片实验电路结构图
N O,4
P I O 3 5 - P I O 3 2
P I O 3 9 - P I O 3 6
P I O 4 3 - P I O 4 0
P I O 4 7 - P I O 4 4
译码器 译码器 译码器译码器键 8
D 1 6
键 7
D 1 5
键 6 键 5 键 4
H EX
键 3
H EX
键 2
H EX
键 1
8 7 6 5 4 3 2 1
P I O 8
P I O 9
P I O 1 1
P I O 1 5 - P I O 1 2
P I O 7 - P I O 4
P I O 3 - P I O 0
时钟计数器单脉冲 单脉冲
D 1 4
串行输出
P I O 1 0D8 D7 D6 D5 D4 D3 D2 D1
LO A D
C LO C K
C LEA R
第 5章 EDA实验开发系统
(6) 结构图 NO.5 (图 5.10)：特点有 3个单次脉冲发生器。
图 5.10 实验电路结构图 NO.5
F P G A / C P L D
目标芯片实验电路结构图
N O,5
P I O 1 9 - P I O 1 6
P I O 2 3 - P I O 2 0
P I O 2 7 - P I O 2 4
P I O 3 1 - P I O 2 8
P I O 3 5 - P I O 3 2
P I O 3 9 - P I O 3 6
P I O 4 3 - P I O 4 0
P I O 4 7 - P I O 4 4
S
P
E
A
K
E
R
译码器 译码器 译码器 译码器 译码器译码器译码器译码器
8 7 6 5 4 3 2 1
扬声 器键 8 键 7 键 6 键 5 键 4 键 3 键 2 键 1
D8
P I O 1 4
D7
P I O 1 3
D6
P I O 1 2
D5
P I O 1 1
D4
P I O 1 0
D3
P I O 9
D2
P I O 8
D1
P I O 1 5
D 1 6 D 1 5 D 1 4 D 1 3 D 1 2 D 1 1 D 1 0
D9
P I O 0
P I O 1
P I O 2
P I O 3
P I O 4
P I O 5
P I O 6
P I O 7
P I O 1 5 - P I O 8
单脉冲 单脉冲单脉冲第 5章 EDA实验开发系统
(7) 结构图 NO.6 (图 5.11)：此电路与图 5.7相似，但增加了两个 4位二进制发生器，数值分别输入目标芯片的 PIO7～ PIO4和
PIO3～ PIO0。例如，当按键 2时，输入 PIO7～ PIO4的数值将显示于对应的数码管 2上，以便了解输入的数值。
第 5章 EDA实验开发系统图 5.11 实验电路结构图 NO.6
D 1 1D 1 2D 1 3
F P G A / C P L D
目标芯片实验电路结构图
N O,6
P I O 2 2 - P I O 1 6
P I O 3 0 - P I O 2 4
P I O 3 8 - P I O 3 2
P I O 4 6 - P I O 4 0
S
P
EA
K
E
R
键 8
D 1 6
键 7
D 1 5
键 6 键 5 键 4 键 3
H EX
键 2
H EX
键 1
8 7 6 5 4 3 2 1
扬声 器
P I O 1 9
P I O 2 0
P I O 2 1
P I O 2 2
P I O 2 3
P I O 1 3 - P I O 8
P I O 4 6 - P I O 4 0接 g,f,e,d,c,b,a
直接与数码管的 7 段相接
P I O 3 8 - P I O 3 2接 g,f,e,d,c,b,a
P I O 3 0 - P I O 2 4接 g,f,e,d,c,b,a
P I O 2 2 - P I O 1 6接 g,f,e,d,c,b,a
D8 D7 D6 D5 D4 D3 D2 D1
D 1 4
P I O 1 3 P I O 1 2 P I O 1 1 P I O 1 0 P I O 9
P I O 1 7
P I O 1 8
P I O 1 6
P I O 7 - P I O 4
P I O 3 - P I O 0
P I O 8
第 5章 EDA实验开发系统
(8) 结构图 NO.7 (图 5.12)：此电路适合于设计时钟、定时器、
秒表等。可利用键 8和键 5分别控制时钟的清零和设置时间的使能；利用键 7,5和 1进行时、分、秒的设置。
第 5章 EDA实验开发系统图 5.12 实验电路结构图 NO.7
F P G A / C P L D
目标芯片实验电路结构图
N O,7
P I O 1 9 - P I O 1 6
P I O 2 3 - P I O 2 0
P I O 2 7 - P I O 2 4
P I O 3 1 - P I O 2 8
P I O 3 5 - P I O 3 2
P I O 3 9 - P I O 3 6
S
P
E
A
K
E
R
译码器 译码器 译码器 译码器译码器译码器
8 7 6 5 4 3 2 1
扬声 器键 8 键 7 键 6 键 5 键 4 键 3 键 2 键 1
D8
P I O 4 6
D7
P I O 4 5
D6
P I O 4 4
D5
P I O 4 3
D4
P I O 4 2
D3
P I O 4 1
D2
P I O 4 0
D1
P I O 4 7
D 1 6 D 1 5 D 1 4 D 1 3 D 1 2 D 1 1 D9
P I O 0
P I O 2
P I O 3
P I O 4
P I O 5
P I O 6
P I O 7
P I O 4 7 - P I O 4 0
单脉冲 单脉冲单脉冲第 5章 EDA实验开发系统
(9) 结构图 NO.8 (图 5.13),此电路适用于作并进 /串出或串进 /并出等工作方式的寄存器、序列检测器、密码锁等逻辑设计。
它的特点是利用键 2、键 1能序置 8位二进制数，而键 6能发出串行输入脉冲。每按键一次，即发出一个单脉冲，则此 8位序置数的高位在前，向 PIO10串行输入一位，同时能从 D8～ D1的发光管上看到串行左移的数据，十分形象直观。
第 5章 EDA实验开发系统图 5.13 实验电路结构图 NO.8
F P G A / C P L D
目标芯片实验电路结构图
N O,8
P I O 3 9 - P I O 3 6
P I O 4 3 - P I O 4 0
P I O 4 7 - P I O 4 4
S P EA K E R译码器 译码器 译码器键 8
D 1 6
键 7
D 1 5
键 6 键 5
H EX
键 4
H EX
键 3
H EX
键 2
H EX
键 1
8 7 6 5 4 3 2 1
扬声 器
P I O 9
P I O 1 5 - P I O 1 2
P I O 7 - P I O 4
P I O 3 - P I O 0
H EX单脉冲 单脉冲串行输入脉冲
D 1 4
P I O 1 1
P I O 8
P I O 1 0
D7D8 D5D6 D3D4 D1D2
预置串行输入数
D C B A D C B A
第 5章 EDA实验开发系统
(10) 结构图 NO.9 (图 5.14)：若欲验证交通灯控制等类似的逻辑电路，可选此电路结构。
图 5.14 实验电路结构图 NO.9
F P G A / C P L D
目标芯片实验电路结构图
N O,9
P I O 1 9 - P I O 1 6
P I O 2 3 - P I O 2 0
P I O 2 7 - P I O 2 4
P I O 3 1 - P I O 2 8 S
P
E
A
K
E
R
译码器 译码器 译码器译码器键 8 键 7 键 6 键 5 键 4 键 3
H E X
键 2
H E X
键 1
8 7 6 5 4 3 2 1
扬声 器
P I O 3 8 P I O 3 7 P I O 3 6 P I O 3 5 P I O 3 4 P I O 3 3 P I O 3 2P I O 3 9
P I O 3 9 - P I O 3 2
D8 D7 D6 D5 D4 D3 D2 D1
P I O 1 4 P I O 1 3 P I O 1 2 P I O 1 1 P I O 1 0 P I O 9 P I O 8P I O 1 5
D 1 6 D 1 5 D 1 4 D 1 3 D 1 2 D 1 1 D 1 0 D9
P I O 1 5 - P I O 8
P I O 7 - P I O 4
P I O 3 - P I O 0
第 5章 EDA实验开发系统
(11) 结构图 NO.5A (图 5.15)：此电路即为 NO.5电路，可用于完成 A/D转换方面的实验。
(12) 结构图 NO.5B (图 5.16)：此电路可用于单片机接口逻辑方面的设计和 PS/2键盘接口方面的逻辑设计 (平时不要把单片机接上，以防口线冲突 )。
(13) 结构图 NO.5C (图 5.17)：可用于 D/A转换接口实验和比较器 LM311的控制实验。
(14) 当系统上的“模式指示”数码管显示,A”时，系统将变成一台频率计，数码管 8将显示,F”，数码管 6至数码管 1显示频率值，最低位单位是 Hz。
(15) 结构图 NO.B(图 5.18)：此电路适用于 8位译码扫描显示电路方面的实验。
第 5章 EDA实验开发系统图 5.15 实验电路结构图 NO.5A
P I O 0
P I O 1
P I O 2
P I O 3
P I O 4
P I O 5
P I O 6
P I O 7
P I O 1 5
P I O 1 4
P I O 1 3
P I O 1 2
P I O 1 1
P I O 1 0
P I O 9
单脉冲单脉冲 单脉冲键 2 键 1键 8 键 7 键 6 键 5 键 4 键 3
D 1 0D 1 5 D 1 4 D 1 2 D 1 1D 1 3D 1 6 D9
译码 器
A D E N
D8 D5 D2D7 D6 D4 D3 D1
J P 2 (5 / 6 )
21
20
P I O 2 3
P I O 2 1
P I O 2 2
P I O 2 0
F I T
1 0 3
C2 9
1 0 2
C3 0
DA － 5— ＋ 5
D A 0 — ＋ 5
20
18
16
14
12
10
8
6
4
2
P I O 3 8
P I O 3 7
P I O 8
P I O 3 5
J P 2
19
17
15
13
11
9
7
5
3
1
CO M
M
D A W R
CO M P
A D E O C
V C C
IN -0
IN -1
m s b 2 - 1
27
26
7 5 0 k H z A
Is b 2 -8
17
A D C0 8 0 9
E U 1
2 - 6
2 - 5
2 - 4
2 - 2
2 - 3
14
15
8
18
P I O 8
P I O 1 9
P I O 1 8
P I O 1 7
P I O 1 6
7
25
19
A L E
A D D -
A
A D D - C( 2 3 )
22
E N A B L E
9
P I O 3 3
P I O 3 5
P I O 8
扬声器
S
P
E
A
K
E
R
A I N 1
16
12
+ 5 V
2
0
1
A I N 0
7 5 0 k H z A
10
re f( -)
re f( + )
CL O C K
S T A R T
A D D - B( 2 4 )
E O C
J P S (1 / 2,3 / 4 )
6
P I O 3 4
P I O 3 2
P I O 3 9 -P IO 3 6
目标芯片
F P G A / CP L D
P I O 4 7 -P IO 4 4
P I O 4 3 -P IO 4 0
1 0 k
V R 1
数码 7 数码 6 数码 5 数码 4 数码 3 数码 2 数码 1数码 8
译码 器 译码 器实验 电路结 构图 N O,5 A
第 5章 EDA实验开发系统图 5.16 实验电路结构图 NO.5B
实验电路结构图 N O,5 B
扬声器接 PC 机
5 23
串行通信接口接口电路
R S - 2 3 2
B4
单片机接口电路键复位
1 2 M H z A
1
2
3
4
5
6
7
8
9
10
V C C
20
A T 8 9 C 2 0 5 1
G N D
P 3 5
P 3 4
P 3 3
R S T
P 3 0
P 3 1
X2
X1
P 3 2
V C C
P I O 3 1
P I O 3 0
P I O 2 9
P I O 2 8
P I O 2 7
P I O 2 6
P I O 2 4
P I O 2 5
目标芯片
F P G A / C P L D
1
4
5
P I O 4 5
J7
P S / 2 接口
3
P 1 7
P 1 6
E U 3
P 1 3
P 1 2
P 1 1
P 1 0
P 1 5
P 1 4
P 3 7
19
18
17
16
15
14
13
12
11
P I O 4 6
P I O 3 9 - P I O 3 6
P I O 1 5
P I O 1 4
P I O 1 3
P I O 1 2
P I O 1 1
P I O 1 3
P I O 1 2
P I O 1 1
P I O 1 0
P I O 5
P I O 6
P I O 4
P I O 0
P I O 1
P I O 2
P I O 3
P I O 7
P I O 1 5
D8 D5 D2D7 D6 D4 D3 D1
译码器 译码器译码器数码 7 数码 6 数码 5 数码 4 数码 3 数码 2 数码 1数码 8
P I O 1 4
P I O 9
P I O 8
S
P
E
A
K
E
R
键 2 键 1键 8 键7 键 6 键 5 键 4 键 3
P I O 4 7 - P I O 4 4
P I O 4 3 - P I O 4 0
D9D 1 0D 1 5 D 1 4 D 1 2 D 1 1D 1 3D 1 6
单脉冲单脉冲 单脉冲第 5章 EDA实验开发系统图 5.17 实验电路结构图 NO.5C
实验电路结构图 N O,5 B
扬声器接 PC 机
5 23
串行通信接口接口电路
R S - 2 3 2
B4
单片机接口电路键复位
1 2 M H z A
1
2
3
4
5
6
7
8
9
10
V C C
20
A T 8 9 C 2 0 5 1
G N D
P 3 5
P 3 4
P 3 3
R S T
P 3 0
P 3 1
X2
X1
P 3 2
V C C
P I O 3 1
P I O 3 0
P I O 2 9
P I O 2 8
P I O 2 7
P I O 2 6
P I O 2 4
P I O 2 5
目标芯片
F P G A / C P L D
1
4
5
P I O 4 5
J7
P S / 2 接口
3
P 1 7
P 1 6
E U 3
P 1 3
P 1 2
P 1 1
P 1 0
P 1 5
P 1 4
P 3 7
19
18
17
16
15
14
13
12
11
P I O 4 6
P I O 3 9 - P I O 3 6
P I O 1 5
P I O 1 4
P I O 1 3
P I O 1 2
P I O 1 1
P I O 1 3
P I O 1 2
P I O 1 1
P I O 1 0
P I O 5
P I O 6
P I O 4
P I O 0
P I O 1
P I O 2
P I O 3
P I O 7
P I O 1 5
D8 D5 D2D7 D6 D4 D3 D1
译码器 译码器译码器数码 7 数码 6 数码 5 数码 4 数码 3 数码 2 数码 1数码 8
P I O 1 4
P I O 9
P I O 8
S
P
E
A
K
E
R
键 2 键 1键 8 键7 键 6 键 5 键 4 键 3
P I O 4 7 - P I O 4 4
P I O 4 3 - P I O 4 0
D9D 1 0D 1 5 D 1 4 D 1 2 D 1 1D 1 3D 1 6
单脉冲单脉冲 单脉冲第 5章 EDA实验开发系统图 5.18 实验电路结构图 NO.B
F P G A / C P L D
目标芯片
P
I
O
8 P I O 1 4
P I O 1 3
P I O 1 2
P I O 1 1
P I O 1 0
P I O 9
P I O 8
实验电路结构图
N O,B
共阴 共阴 共阴 共阴 共阴 共阴 共阴 共阴
7 6 5 4 3 2 18
P
I
O
1
P
I
O
2
P
I
O
3
P
I
O
4
P
I
O
5
P
I
O
6
P
I
O
7
第 5章 EDA实验开发系统
5.3 GW48系统结构图信号名与芯片引脚对照表表 5.3 GW48系统结构图信号名与芯片引脚对照表
i s p L S I 1032E
P L CC - 84
i s p L S I1 0 4 8 E
- P Q F P - 128
E P F 1 0 K 1 0
- P L CC 8 4
X CS 0 5 / X CS 1 0
- P L CC 8 4
E P M 7 1 2 8 S P L 8 4
E P M 7 1 6 0 S P L 8 4 结构图上的信号名 引脚号引脚名称引脚号引脚名称引脚号引脚名称引脚号引脚名称引脚号引脚名称
P IO 0 2 6 I/ O 0 21 I/ O 0 5 I/ O 0 3 I/ O 0 4 I/ O 0
P IO 1 27 I/ O 1 22 I/ O 1 6 I/ O 1 4 I/ O 1 5 I/ O 1
P IO 2 28 I/ O 2 23 I/ O 2 7 I/ O 2 5 I/ O 2 6 I/ O 2
P IO 3 29 I/ O 3 24 I/ O 3 8 I/ O 3 6 I/ O 3 8 I/ O 3
P IO 4 30 I/ O 4 25 I/ O 4 9 I/ O 4 7 I/ O 4 9 I/ O 4
P IO 5 31 I/ O 5 26 I/ O 5 10 I/ O 5 8 I/ O 5 10 I/ O 5
P IO 6 32 I/ O 6 27 I/ O 6 11 I/ O 6 9 I/ O 6 11 I/ O 6
P IO 7 33 I/ O 7 28 I/ O 7 16 I/ O 7 10 I/ O 7 12 I/ O 7
P IO 8 34 I/ O 8 29 I/ O 8 17 I/ O 8 13 I/ O 8 15 I/ O 8
P IO 9 35 I/ O 9 30 I/ O 9 18 I/ O 9 14 I/ O 9 16 I/ O 9
P IO 1 0 36 I/ O 10 31 I/ O 10 19 I/ O 10 15 I/ O 10 17 I/ O 10
第 5章 EDA实验开发系统表 5.3 GW48系统结构图信号名与芯片引脚对照表
P IO 1 1 37 I/ O 11 32 I/ O 11 21 I/ O 11 16 I/ O 11 18 I/ O 11
P IO 1 2 38 I/ O 12 34 I/ O 12 22 I/ O 12 17 I/ O 12 20 I/ O 12
P IO 1 3 39 I/ O 13 35 I/ O 13 23 I/ O 13 18 I/ O 13 21 I/ O 13
P IO 1 4 40 I/ O 14 36 I/ O 14 24 I/ O 14 19 I/ O 14 22 I/ O 14
P IO 1 5 4 1 I/ O 15 37 I/ O 15 25 I/ O 15 20 I/ O 15 24 I/ O 15
P IO 1 6 45 I/ O 16 38 I/ O 16 27 I/ O 16 23 I/ O 16 25 I/ O 16
P IO 1 7 46 I/ O 17 39 I/ O 17 28 I/ O 17 24 I/ O 17 27 I/ O 17
P IO 1 8 47 I/ O 1 8 40 I/ O 18 29 I/ O 18 25 I/ O 18 28 I/ O 18
P IO 1 9 48 I/ O 19 41 I/ O 19 30 I/ O 19 26 I/ O 19 29 I/ O 19
P IO 2 0 49 I/ O 20 42 I/ O 20 35 I/ O 20 27 I/ O 20 3 0 I/ O 20
P IO 2 1 50 I/ O 21 43 I/ O 21 36 I/ O 21 28 I/ O 21 31 I/ O 21
P IO 2 2 51 I/ O 22 44 I/ O 22 37 I/ O 22 29 I/ O 22 33 I/ O 22
P IO 2 3 52 I/ O 23 45 I/ O 23 38 I/ O 23 35 I/ O 23 34 I/ O 23
P IO 2 4 53 I/ O 24 52 I/ O 24 39 I/ O 24 36 I/ O 24 35 I/ O 24
P IO 2 5 54 I/ O 25 53 I/ O 25 47 I/ O 25 37 I/ O 25 36 I/ O 25
P IO 2 6 55 I/ O 26 54 I/ O 26 48 I/ O 26 38 I/ O 26 37 I/ O 26
第 5章 EDA实验开发系统表 5.3 GW48系统结构图信号名与芯片引脚对照表
i s p L S I 1032E
P L CC - 84
i s p L S I1 0 4 8 E
- P Q F P - 128
E P F 1 0 K 1 0
- P L CC 8 4
X CS 0 5 / X CS 1 0
- P L CC 8 4
E P M 7 1 2 8 S P L 8 4
E P M 7 1 6 0 S P L 8 4
结构图上的信号名引脚号引脚名称引脚号引脚名称引脚号引脚名称引脚号引脚名称引脚号引脚名称
P IO 2 7 56 I/ O 27 55 I/ O 27 49 I/ O 27 39 I/ O 27 39 I/ O 27
P IO 2 8 57 I/ O 28 56 I/ O 28 50 I/ O 28 4 0 I/ O 28 40 I/ O 28
P IO 2 9 5 8 I/ O 29 57 I/ O 29 51 I/ O 29 41 I/ O 29 41 I/ O 29
P IO 3 0 59 I/ O 30 58 I/ O 30 52 I/ O 30 44 I/ O 30 44 I/ O 30
P IO 3 1 60 I/ O 31 59 I/ O 31 53 I/ O 31 45 I/ O 31 45 I/ O 31
P IO 3 2 68 I/ O 32 60 I/ O 32 54 I/ O 32 46 I/ O 32 46 I/ O 32
P IO 3 3 69 I/ O 33 61 I/ O 33 58 I/ O 33 47 I/ O 33 48 I/ O 33
P IO 34 70 I/ O 34 62 I/ O 34 59 I/ O 34 48 I/ O 34 49 I/ O 34
P IO 3 5 71 I/ O 35 63 I/ O 35 60 I/ O 35 49 I/ O 35 50 I/ O 35
P IO 3 6 72 I/ O 36 66 I/ O 36 61 I/ O 36 50 I/ O 36 51 I/ O 36
P IO 3 7 73 I/ O 37 67 I/ O 37 62 I/ O 37 51 I/ O 37 52 I/ O 37
P IO 3 8 74 I/ O 38 68 I/ O 38 64 I/ O 38 56 I/ O 38 54 I/ O 38
P IO 39 75 I/ O 39 69 I/ O 39 65 I/ O 39 57 I/ O 39 55 I/ O 39
P IO 40 76 I/ O 40 70 I/ O 40 66 I/ O 40 58 I/ O 40 56 I/ O 40
P IO 41 77 I/ O 41 71 I/ O 41 67 I/ O 41 59 I/ O 41 57 I/ O 41
第 5章 EDA实验开发系统表 5.3 GW48系统结构图信号名与芯片引脚对照表
P IO 42 78 I/ O 42 72 I/ O 42 70 I/ O 42 60 I/ O 42 58 I/ O 42
P IO 43 79 I/ O 43 73 I/ O 43 71 I/ O 43 61 I/ O 43 60 I/ O 43
P IO 44 80 I/ O 44 74 I/ O 44 72 I/ O 44 62 I/ O 44 61 I/ O 44
P IO 45 81 I/ O 45 75 I/ O 45 73 I/ O 45 65 I/ O 45 63 I/ O 45
P IO 46 82 I/ O 46 76 I/ O 46 78 I/ O 46 66 I/ O 46 64 I/ O 46
P IO 47 83 I/ O 47 77 I/ O 47 79 I/ O 47 67 I/ O 47 65 I/ O 47
P IO 48 3 I/ O 48 85 I/ O 48 80 I/ O 48 68 I/ O 48 67 I/ O 48
P IO 49 4 I/ O 49 86 I/ O 49 81 I/ O 49 69 I/ O 49 68 I/ O 49
S P E A K E R 5 I/ O 50 87 I/ O 50 3 C L R n 70 I/ O 50 81 I/ O 59
C L O C K 0 6 I/ O 51 88 I/ O 51 2 IN 1 72 I/ O 52
C L O C K 1 66 Y1 83 Y1 42 IN 2 77 I/ O 53 69 I/ O 50
C L O C K 2 7 I/ O 52 89 I/ O 52 43 G C K 2 78 I/ O 54 70 I/ O 51
C L O C K 3 8 I/ O 53 90 I/ O 53 44 IN 3 79 I/ O 55 73 I/ O 52
C L O C K 4 9 I/ O 54 91 I/ O 54 80 I/ O 56 74 I/ O 53
C L O C K 5 63 Y2 80 Y2 83 OE 81 I/ O 57 75 I/ O 54
C L O C K 6 10 I/ O 55 92 I/ O 55 82 I/ O 58 76 I/ O 55
C L O C K 7 61 I/ O 56 93 I/ O 56 79 I/ O 57
第 5章 EDA实验开发系统表 5.3 GW48系统结构图信号名与芯片引脚对照表
C L O C K 8 62 Y3 79 Y3 84 IN 4 83 I/ O 59 80 I/ O 5 8
C L O C K 9 12 I/ O 57 94 I/ O 57 1 G C K 1 84 I/ O 60 83 IN 1
C L O C K 10 13 I/ O 58 95 I/ O 58 2 IN 4
i s p L S I1 0 1 6 / E
i s p L S I2 0 3 2 / E
- P L C C 4 4
X C 9 5 1 0 8
X C 9 5 7 2
- P L C C 8 4
E P F 6 0 1 6 / A
E P F 6 0 2 4 / A
208 - P IN P / R Q F P
F L E X 1 0 K 2 0
1 0 K 3 0 / 1 0 K 4 0
208 - P IN P / R Q F
P
M A C H 4 - 128
100 - P IN P
/ R Q F P
结构图上的信号名引脚号引脚名称引脚号引脚名称引脚号引脚名称引脚号引脚名称引脚号引脚名称
P IO 0 15 I/ O 0 1 I/ O 0 1 I/ O 7 I/ O 93 I/ O 0
P IO 1 16 I/ O 1 2 I/ O 1 2 I/ O 8 I/ O 94 I/ O 1
P IO 2 17 I/ O 2 3 I/ O 2 3 I/ O 9 I/ O 95 I/ O 2
P IO 3 18 I/ O 3 4 I/ O 3 4 I/ O 101 I/ O 96 I/ O3
P IO 4 19 I/ O 4 5 I/ O 4 5 I/ O 11 I/ O 97 I/ O 4
P IO 5 20 I/ O 5 6 I/ O 5 10 I/ O 12 I/ O 98 I/ O 5
P IO 6 21 I/ O 6 7 I/ O 6 11 I/ O 13 I/ O 99 I/ O 6
P IO 7 22 I/ O 7 9 I/ O 7 12 I/ O 14 I/ O 100 I/ O 7
第 5章 EDA实验开发系统表 5.3 GW48系统结构图信号名与芯片引脚对照表
i s p L S I1 0 1 6 / E
i s p L S I2 0 3 2 / E
- P L CC4 4
X C9 5 1 0 8
X C9 5 7 2
- P L CC8 4
E P F 6 0 1 6 / A
E P F 6 0 2 4 / A
208 - P IN P / RQ F P
F L E X 1 0 K 2 0
1 0 K 3 0 / 1 0 K 4 0
208 - P IN P / RQ F
P
M A CH 4 - 128
100 - P IN P
/ RQ F P
结构图上的信号名引脚号引脚名称引脚号引脚名称引脚号引脚名称引脚号引脚名称引脚号引脚名称
P IO 8 25 I/ O 8 10 I/ O 8 13 I/ O 15 I/ O 5 I/ O 8
P IO 9 26 I/ O 9 11 I/ O 9 14 I/ O 17 I/ O 6 I/ O 9
P IO 1 0 27 I/ O 1 0 12 I/ O 1 0 15 I/ O 18 I/ O 7 I/ O 1 0
P IO 1 1 28 I/ O 1 1 13 I/ O 1 1 16 I/ O 24 I/ O 8 I/ O 1 1
P IO 1 2 29 I/ O 1 2 14 I/ O 1 2 17 I/ O 25 I/ O 9 I/ O 1 2
P IO 1 3 30 I/ O 1 3 15 I/ O 1 3 18 I/ O 26 I/ O 10 I/ O 1 3
P IO 1 4 31 I/ O 1 4 17 I/ O 1 4 20 I/ O 27 I/ O 11 I/ O 1 4
P IO 1 5 32 I/ O 1 5 18 I/ O 1 5 21 I/ O 28 I/ O 12 I/ O 1 5
P IO 16 37 I/ O 16 19 I/ O 16 22 I/ O 29 I/ O 19 I/ O 16
P IO 17 38 I/ O 17 20 I/ O 17 23 I/ O 30 I/ O 20 I/ O 17
P IO 18 39 I/ O 18 21 I/ O 18 29 I/ O 31 I/ O 21 I/ O 18
第 5章 EDA实验开发系统表 5.3 GW48系统结构图信号名与芯片引脚对照表
P IO 19 40 I/ O 19 23 I/ O 19 30 I/ O 36 I/ O 22 I/ O 19
P IO 20 41 I/ O 20 24 I/ O 20 31 I/ O 37 I/ O 23 I/ O 20
P IO 21 42 I/ O 21 25 I/ O 21 32 I/ O 38 I/ O 24 I/ O 21
P IO 22 43 I/ O 22 26 I/ O 22 33 I/ O 39 I/ O 25 I/ O 22
P IO 23 44 I/ O 23 31 I/ O 23 34 I/ O 40 I/ O 26 I/ O 23
P IO 24 3 I/ O 24 32 I/ O 24 35 I/ O 41 I/ O 31 I/ O 24
P IO 25 4 I/ O 25 33 I/ O 25 36 I/ O 44 I/ O 32 I/ O 25
P IO 26 5 I/ O 26 34 I/ O 26 37 I/ O 45 I/ O 33 I/ O 26
P IO 27 6 I/ O 27 35 I/ O 27 39 I/ O 46 I/ O 34 I/ O 27
P IO 28 7 I/ O 28 36 I/ O 28 40 I/ O 47 I/ O 35 I/ O 28
P IO 29 8 I/ O 29 37 I/ O 29 41 I/ O 53 I/ O 36 I/ O 29
P IO 30 9 I/ O 30 39 I/ O 30 42 I/ O 54 I/ O 37 I/ O 30
P IO 31 10 I/ O 31 40 I/ O 31 48 I/ O 55 I/ O 38 I/ O 31
P IO 32 41 I/ O 32 49 I/ O 56 I/ O 43 I/ O 32
P IO 33 43 I/ O 33 50 I/ O 57 I/ O 44 I/ O 33
P IO 34 44 I/ O 34 51 I/ O 58 I/ O 45 I/ O 34
P IO 35 45 I/ O 35 52 I/ O 60 I /O 46 I/ O 35
第 5章 EDA实验开发系统表 5.3 GW48系统结构图信号名与芯片引脚对照表
P IO 36 46 I/ O 36 53 I/ O 61 I/ O 47 I/ O 36
P IO 37 47 I/ O 37 54 I/ O 62 I/ O 48 I/ O 37
P IO 38 48 I/ O 38 55 I/ O 63 I/ O 49 I/ O 38
P IO 39 50 I/ O 39 56 I/ O 64 I/ O 50 I/ O 39
P IO 40 51 I/ O 40 57 I/ O 65 I/ O 55 I/ O 40
P IO 41 2 I/ O 41 58 I/ O 67 I/ O 56 I/ O 41
P IO 42 53 I/ O 42 59 I/ O 68 I/ O 57 I/ O 42
P IO 43 54 I/ O 43 60 I/ O 69 I/ O 58 I/ O 43
P IO 44 55 I/ O 44 61 I/ O 71 I/ O 59 I/ O 44
P IO 45 56 I/ O 45 64 I/ O 73 I/ O 60 I/ O 45
P IO 46 57 I/ O 46 65 I/ O 74 I/ O 61 I/ O 46
P IO 47 58 I/ O 47 66 I/ O 75 I/ O 62 I/ O 47
P IO 48 61 I/ O 48 67 I /O 85 I/ O 69 I/ O 48
P IO 49 62 I/ O 49 68 I/ O 86 I/ O 70 I/ O 49
S P E A K E R 10 I/ O 3 1 63 I/ O 50 69 I/ O 87 I/ O 71 I/ O 50
CL O CK 0 2 IN 3 65 I/ O 51 70 I/ O 88 I/ O 72 I/ O 51
CL O CK 1 11 Y0 66 I/ O 52 71 I/ O 89 I/ O 73 I/ O 52
CL O CK 2 35 Y1 67 I/ O 53 72 I/ O 90 I/ O 74 I/ O 53
CL O CK 3 68 I/ O 54 73 I/ O 92 I/ O 75 I/ O 54
第 5章 EDA实验开发系统表 5.3 GW48系统结构图信号名与芯片引脚对照表
i s p L S I1 0 1 6 / E
i s p L S 2 0 3 2 / E
- P L CC4 4
X C9 5 1 0 8
X C9 5 7 2
- P L CC8 4
E P F 6 0 1 6 / A
E P F 6 0 2 4 A
208 - P IN P / R - QP
F L E X 1 0 K 2 0 /
1 0 K 3 0 / 1 0 K 4 0
2 0 8 P IN P / RQ P
M A T CH 4 - 128
1 0 0 P IN P
/ RQ F P
结构图上的信号名引脚号引脚名称引脚号引脚名称引脚号引脚名称引脚号引脚名称引脚号引脚名称
CL O CK 4 69 I/ O 55 74 I/ O 93 I/ O 76 I/ O 55
C L O CK 5 70 I/ O 56 75 I/ O 94 I/ O 81 I/ O 56
CL O CK 6 71 I/ O 57 76 I/ O 95 I/ O 82 I/ O 57
CL O CK 7 72 I/ O 58 81 I/ O 96 I/ O 13 CL K 0
CL O CK 8 75 I/ O 60 82 I/ O 97 I/ O 18 CL K 1
CL O CK 9 79 I/ O 63 83 I/ O 99 I/ O 63 CL K 2
第 5章 EDA实验开发系统
5.4 GW48型 EDA实验开发系统使用示例综合前面介绍的情况，我们可知使用 GW48型 EDA实验开发系统的基本步骤如下：
(1) 根据所设计的实体的输入和输出的要求，根据 5.2节介绍的实验电路结构图选择合适的实验电路结构图，并记下对应的实验模式。
第 5章 EDA实验开发系统
(2) 根据所选的实验电路结构图、拟采用的实验芯片的型号以及 5.3节介绍的 GW48系统结构图信号名与芯片引脚对照表，
确定各个输入和输出所对应的芯片引脚号，并根据所采用的开发软件工具，编写符合要求的管脚锁定文件，以供设计中的有关步骤使用。
第 5章 EDA实验开发系统
(3) 进入 VHDL的 EDA设计中的编程下载步骤时，首先将实验开发系统的下载接口通过实验开发系统提供的并行下载接口扁平电缆线与计算机的并行接口 (打印机接口 )连接好，将实验开发系统提供的实验电源输入端接上 220 V的交流电，输出端与实验开发系统的 +5 V电源输入端相接，这时即可进行编程下载的有关操作。
第 5章 EDA实验开发系统
(4) 编程下载成功后，首先通过模式选择键 (SW9)将实验模式转换到前面选定的实验模式，若输入和输出涉及时钟、声音、
视频等信号，还应将相应部分的短路帽或接口部分连接好，之后输入设计实体所规定的各种输入信号即可进行相应的实验。
为了加深对上面所述 GW48型 EDA实验开发系统的使用基本步骤的理解，下面特给出一个使用实例。
第 5章 EDA实验开发系统
【 例 5.4.1】 设计一个将给定时钟信号进行 4位二进制加法计数的 7段 LED译码显示电路。
1) 设计思路该 7段 LED显示译码电路，应首先对输入的时钟信号进行 4
位二进制加法计数，之后再由 7段译码器将计数值译为对应的十六进制码，并由数码显示器显示出来。电路的原理图如图
5.19所示。
第 5章 EDA实验开发系统图 5.19 7段 LED译码显示电路
C LK
计数 译码器
D O U T( 6 )
D O U T( 5 )
D O U T( 4 )
D O U T( 3 )
D O U T( 2 )
D O U T( 1 )
D O U T( 0 )
g
f
e
d
c
b
a
a
d
g
f b
e c
C LK
第 5章 EDA实验开发系统
2) VHDL源程序
LIBRARY IEEE；
USE IEEE.STD_LOGIC_1164.ALL；
USE IEEE.STD_LOGIC_UNSIGNED.ALL；
ENTITY DECLED IS
PORT(CLK,IN STD_LOGIC；
DOUT,OUT STD_LOGIC_VECTOR(6 DOWNTO 0))；
--7段输出
END DECLED；
ARCHITECTURE ART OF DECLED IS
第 5章 EDA实验开发系统
SIGNAL CNT4B,STD_LOGIC_VECTOR(3 DOWNTO 0)；
--4 位加法计数器定义
BEGIN
PROCESS(CLK) --4位二进制计数器工作进程
BEGIN
IF CLK’EVENT AND CLK='1' THEN
CNT4B<=CNT4B+1；
--当 CLK上升沿到来时计数器加 1，否则保持原值
END IF；
END PROCESS；
PROCESS(CNT4B)
BEGIN
第 5章 EDA实验开发系统
CASE CNT4B IS
--CASE_WHEN语句构成的译码输出电路，功能类似于真值表
WHEN "0000"=>DOUT<= "0111111"； --显示 0
WHEN "0001"=>DOUT<= "0000110"； --显示 1
WHEN "0010"=>DOUT<= "1011011"； --显示 2
WHEN "0011"=>DOUT<= "1001111"； --显示 3
WHEN "0100"=>DOUT<= "1100110"； --显示 4
WHEN "0101"=>DOUT<= "1101101"； --显示 5
WHEN "0110"=>DOUT<= "1111101"； --显示 6
WHEN "0111"=>DOUT<= "0000111"； --显示 7
WHEN "1000"=>DOUT<= "1111111"； --显示 8
WHEN "1001"=>DOUT<= "1101111"； --显示 9
WHEN "1010"=>DOUT<= "1110111"； --显示 A
第 5章 EDA实验开发系统
WHEN "1011"=>DOUT<= "1111100"； --显示 B
WHEN "1100"=>DOUT<= "0111001"； --显示 C
WHEN "1101"=>DOUT<= "1011110"； --显示 D
WHEN "1110"=>DOUT<= "1111001"； --显示 E
WHEN "1111"=>DOUT<= "1110001"； --显示 F
WHEN OTHERS=>DOUT<= "0000000"； --必须有此项
END CASE；
END PROCESS；
END ART；
第 5章 EDA实验开发系统
3) 硬件逻辑验证操作
(1) 本设计实体输入为一个时钟信号 CLK,输出为时钟信号计数译码后的 7个显示驱动端 a,b,c,d,e,f,g，据此可选择实验电路结构图 NO.6，对应的实验模式为 6。
根据 5.2节可选择实验电路结构图 NO.6,CLK接到 CLOCK1
上，每输入一个脉冲，则由数码管 5显示计数器的计数结果 0～ F。
由实验电路结构图 NO.6知数码管 5的 a,b,c,d,e,f,g 七段分别 PIO16～ PIO22相接。
第 5章 EDA实验开发系统
(2) 根据实验电路结构图 NO.6、拟采用的实验芯片的型号为
Lattice的 ispLSI1032E PLCC-84，再根据 5.3节的 GW48系统结构图信号名与芯片引脚对照表，可选择输入 CLK接到系统提供的时钟信号 CLOCK1端。此时 CLK接入芯片的 Y1，即 6号管脚；输出 DOUT(0)～ DOUT(6)七段分别与 PIO16～ PIO22相接，亦即接到数码管 5上，对应地接入芯片的 I/O16～ I/O22，即 45～ 51号管脚。若采用 ispEXPERT开发软件，其管脚锁定文件
DECLED.PPN如下：
第 5章 EDA实验开发系统
//PART,ispLSI1032E-70LJ84
//FORMAT,PINNAME PINTYPE LOCK
CLK IN 66
DOUT(0) OUT 45
DOUT(1) OUT 46
DOUT(2) OUT 47
DOUT(3) OUT 48
DOUT(4) OUT 49
DOUT(5) OUT 50
DOUT(6) OUT 51
第 5章 EDA实验开发系统
(3) 进入 VHDL的 EDA设计中的编程下载步骤时，首先将实验开发系统的下载接口通过实验开发系统提供的并行下载接口扁平电缆线与计算机的并行接口 (打印机接口 )连接好，将实验开发系统提供的实验电源输入端接上 220 V的交流电，输出端与实验开发系统的 +5V电源输入端相接，这时即可进行编程下载的有关操作。
第 5章 EDA实验开发系统
(4) 编程下载成功后，首先通过模式选择键 (SW9)将实验模式转换到实验模式 6，并将输入时钟信号 CLK1的短路帽接好,
即可进行相应的实验,看到数码管 5随着计数的变化而显示 0～ F。
5.1 GW48型 EDA实验开发系统原理与使用介绍
5.2 GW48实验电路结构图
5.3 GW48系统结构图信号名与芯片引脚对照表
5.4 GW48型 EDA实验开发系统使用示例第 5章 EDA实验开发系统
5.1 GW48型 EDA实验开发系统原理与使用介绍
5.1.1 系统主要性能及特点
(1) GW48系统设有通用的在系统编程下载电路，可对 Lattice、
Xilinx,Altera,Vantis,Atmel和 Cypress世界六大 PLD公司各种
isp编程下载方式或现场配置的 CPLD/FPGA系列器件进行实验或开发。其主系统板与目标芯片板采用接插式结构，动态电路结构自动切换工作方式，含可自动切换的 12种实验电路结构模式。
第 5章 EDA实验开发系统
(2) GW48系统基于“电路重构软配置”的设计思想，采用了 I/O口可任意定向目标板的智能化电路结构设计方案。利用在系统微控制器对 I/O口进行任意定向设置和控制，从而实现了
CPLD/FPGA目标芯片 I/O口与实验输入 /输出资源可以各种不同方式连接来构造形式各异的实验电路的目的。
(3) 系统除丰富的实验资源外，还扩展了 A/D,D/A,VGA
视频,PS/2接口,RS232通信、单片机独立用户系统编程下载接口,48 MHz 高频时钟源及在板数字频率计。在上面可完成 200
多种基于 FPGA和 CPLD的各类电子设计和数字系统设计实验与开发项目，从而能使实验更接近实际的工程设计。
第 5章 EDA实验开发系统图５,1 GW48实验开发系统的板面结构图
c
扬声器
S
W
9
键模式选择实验电路结构变换选择键
CL
O
C
K
0
单片机接口电路扬声器 连接
V
G
A
视频接口
RS
-2
3
2
串行接口
J8
键 8
散热器
C
O
N
2
目标板插座
2
2
1
J6
J4
高频时钟源
4
8M
H
z
晶体
J2
G A L 1 6V 8 / 4
J P 2
G A L 1 6V 8 / 3
74 H C 37 3
74 H C 24 5
频率计测频输入
D1D2
目标板插座
1
发光管
J1
高频组中频组低频组电源输出 J5
+
5
V
GN
D
S
W
G
9
C
O
N
1
J7
C3
8
+
1
2V
G
N
D
-1
2V
D
/
A
工作电源座电源开关数码 7 数码 6 数码 5 数码 4 数码 3 数码 2 数码1
键 1键 2键 3键 4键 5键 6键 7
V R 1
I N 1
I N 0
A O U T
A I N 1
A I N 0
主板信号输入A /D
接口P S / 2
J 3 A
S1
J P 1CJ P 1BJ P 1A
B8
RS -2 3 2B4
V G A
B3
时钟频率选择时钟发生电路接口电路视频接口电路模式指示
2
在线下载接口电源输入接口电路切换座模拟接口电路
E U 3
E U 2
数/模 转换接口电路模 / 数转换接口电路键系统复位
S W 10
D9D 1 0D 1 1D 1 2D 1 3D 1 4D 1 5D 1 6
数码 8
B2
适配座目标芯片
CP L D / F P G A
目标芯片
E D A 实验开发
J 3 B
在线下载接口 1
D3D4D5D6D7D8k1
信号输入A /D
信号输出D /A
第 5章 EDA实验开发系统
5.1.2 系统工作原理图５,1为 GW48系列 EDA实验开发系统的板面结构图，图
5.2为 GW48系统目标板插座引脚信号图，图 5.3为其功能结构模块图。图 5.3中所示的各主要功能模块对应于图 5.1的器件位置恰好处于目标芯片适配座 B2的下方，由一微控制器担任。其各模块的功能分述如下。
第 5章 EDA实验开发系统图 5.2 GW48系统目标板插座引脚信号图
2
V C C
C L O C K 3
C L O C K 5
C L O C K 7
C L O C K 9
C L O C K 1
P I O 4 8
V C C
P I O 4 6
P I O 4 4
P I O 4 2
P I O 4 0
P I O 3 8
P I O 3 6
P I O 3 4
P I O 3 2
P I O 3 0
P I O 2 8
P I O 2 6
S P E A K E R
P I O 3 1
P I O 2 9
P I O 2 7
P I O 3 3
G N D
P I O 3 5
P I O 3 7
P I O 3 9
P I O 4 1
P I O 4 3
P I O 4 5
P I O 4 7
P I O 4 9
C L O C K 8
G N D
C L O C K 6
C L O C K 0
C L O C K 2
C L O C K 4
C L O C K 1 0
在线编程座
J 3 B / J 3 A
V C C
S E L 0
S E L 1
G N D
G N D
T D I
n S T A
T D O
T M S
T C K
C O N 2C O N 1
目标板插座 2目标板插座 1
40394039
G N D
V C C
S E L 0
S E L 1
G N D
21
T C K
T D O
T M S
n S T A
T D I
V C CG N D
P I O 7
P I O 5
P I O 3
P I O 1
P I O 9
P I O 2 5
P I O 2 3
P I O 2 1
P I O 1 9
P I O 1 7
P I O 1 5
P I O 1 3
P I O 1 1P I O 1 0
P I O 2
P I O 4
P I O 6
P I O 8
P I O 1 2
P I O 1 4
P I O 1 6
P I O 1 8
P I O 2 0
P I O 2 2
P I O 2 4
P I O 0
1
第 5章 EDA实验开发系统图 5.3 GW48实验开发系统功能结构图择器实验与接口方式选
I / O 接口信息交换通道信息显示方式控制接口控制信息信息矢量通道信号源选择控制矢量转换接口信息示模块输出显
i s p L S I
i s p L S I
B L 7
模块
B L 5B L 3B L 2
接口方式与接口信息矢量总控制模块
B L 6
模块矢量转换接口信息
B L 4
块源发生模实验信号
B L 1
第 5章 EDA实验开发系统
(1) BL1：实验或开发所需的各类基本信号发生模块。其中包括最多 8通道的单次脉冲信号发生器、高低电平信号发生器、
BCD码或 8421码 (十六进制 )信号发生器。所有这些信号的发生主要由 BL6主控单元产生，并受控于系统板上的 8个控制键。
(2) Ｂ L5,CPLD/FPGA输出信息显示模块，其中包括直通非译码显示,BCD码 7段译码显示,8421码 7段译码显示、两组 8
位发光管显示、十六进制输入信号显示指示、声响信号指示等。
同样，所有这些显示形式及形式的变换皆由 BL6转换和独立控制。
第 5章 EDA实验开发系统
(3) 在 BL6的监控程序中安排了多达 11种形式各异的信息矢量分布，即 "电路重构软配置 "。由此可见，虽然 GW48系统从硬件结构上看，是一个完全固定下来的实验系统，但其功能结构却等同于 11套接口迥异的实验系统 (参见第 5.2节 )。
(4) BL3：此模块主要是由一目标芯片适配座以及上面的
CPLD/FPGA目标芯片和编程下载电路构成。通过更换插有不同型号目标器件的目标板，就能对多种目标芯片进行实验。
第 5章 EDA实验开发系统
(5) BL6使 GW48系统的应用结构灵活多变。实际应用中，
该模块自动读取 BL7的选择信息，以确定信息矢量分布。实验前，可根据实验类型，以及所需的 CPLD/FPGA目标芯片的 I/O
接口位置，从 15张实验电路结构图 (第 5.2节 )找到相适应的实验系统功能结构，并将该图的编号键入 BL7，系统即进入了所需要的接口和实验模式。
第 5章 EDA实验开发系统
5.1.3 系统主板结构与使用方法如前所述,GW48系统的电路结构是可控的，即可通过控制接口键，使之改变连接方式以适应不同的实验需要。因此，
从物理结构上看，实验板的电路结构是固定的，但其内部的信息流在控制器的控制下将发生很大的变化。采用这种“电路重构软配置”设计方案的目的有三个：适应更多的实验与开发项目；适应更多的 PLD公司的器件；适应更多的不同封装的 FPGA
和 CPLD器件。系统板面主要部件及其使用方法的说明如下。
第 5章 EDA实验开发系统
(1) SWG9/SW9：图 5.3的 BL7主要由图 5.1上的 SWG9和
SW9构成。通过它的选择，能使实验板产生 10种不同的实验结构。控制方法如下：实验前，根据某一实验对 FPGA/CPLD目标芯片的接口需求，在 5.2节的 15张实验电路结构图中选择一种适用的结构，例如选择了图 5.8，需按动系统板上的 SW9键，
直至数码管 SWG9显示 "3"，于是系统即进入了图 5.8所示的实验电路结构。但当 SWG9显示为 A时，系统板即变成一台数字频率计，测频输入端为系统板右下角的 JP1B插座，测频范围为
1 Hz～ 500 kHz。
第 5章 EDA实验开发系统
(2) B2：这是一块插于主系统板上的目标芯片适配座。对于不同的目标芯片将有不同的适配座。可用的目标芯片包括目前世界上最大的六家 FPGA/CPLD厂商的所有具备 isp下载功能的
CPLD和 FPGA。目标板上的芯片引脚由,I/Ox”或单纯输入引脚表示，其中的 x为 I/O口的序号，它们又对应各自的引脚序号。如
ispLSI1032E的,I/O25”对应第 54引脚，而 XCS05的,I/O25”则对应第 37引脚 (参见 5.3节 )，其他公司不同的芯片也对应不同的引脚数。但是,GW48系统板上只有一对目标板插座 (图 5.2)，如何适应不同公司的不同的 CPLD/FPGA目标芯片呢？方法是如图 5.2
那样，将系统板上的两条共 78芯的目标板插座 CON1/CON2与目标芯片引脚相连的端口定义为 PIOx或 CLOCKx，而使它们又对应于 5.2节的实验电路结构图上的 PIOx引脚。
第 5章 EDA实验开发系统然后将此目标板插座上的信号名与不同的 FPGA和 CPLD芯片的引脚信号列出对照表 (5.3节 )。例如，对于一块插有 ispLSI1032E
的目标板，在实验中，此芯片的 I/O57(2引脚号 )将与系统板定义的 CLOCK9相连,CLOCK9又恰好与系统板右下方 (图 5.1)的高频组时钟信号相接。于是，对于不同的适配座上目标芯片的引脚号将与主系统板上的适配引脚 PIOx和 CLOCKx有不同的对应关系。第 5.3节列出了 10种芯片对系统板引脚的对应关系，以利在实验时经常查用。
第 5章 EDA实验开发系统
(3) J3B/J3A：如果仅是作为教学实验之用，系统板上的目标芯片适配座无须拔下，但如果要进行应用系统开发、产品开发、电子设计竞赛等开发实践活动，在系统板上完成初步仿真设计后，就有必要将连有目标芯片的适配座拔下插在自己的应用系统上进行调试测试。为了避免由于需要更新设计程序和编程下载而反复插拔目标芯片适配座,GW48系统设置了一对在线编程下载接口座 J3A和 J3B。图 5.2列出了此接口座的连接信号，此接口插座可适用于不同 PLD公司的 FPGA/CPLD的配置和编程下载，具体的引脚连接方式可参见表 5.1。 J3B在目标芯片适配座上,J3A在主系统板上。只要用一根系统附带的通信线就能用自己系统上的目标芯片进行在线编程了，从而可直接感受在系统 (ISP)，或现场可编程 (FPGA)的巨大优越性。
第 5章 EDA实验开发系统表 5.1 在线编程座各引脚与不同 PLD公司器件编程下载接口说明
L a t t i c e A l t e ra / A t m e l X i l i n x V a n t i s
P L D 公司在线编程座引脚
i s p L S I i s p CP L D F P G A i s p CP L D F P G A CP L D
T CK S CL K T CK D CL K T CK CCL K T CK
T D O M O D E DO CO N F _ D O N E T D O DONE T M S
T M S IS P E N T M S N CO N F IG T M S / P RO G RA M T D I
N S T A S D O N S T A T U S T D O
T D I S D I T D I D A T A 0 T D I D IN T RS T
S E L 0 G N D V CC V CC G N D G N D V CC
S E L 1 G N D V CC V CC V CC V CC G N D
第 5章 EDA实验开发系统
(4) J2：为并行通信接口，通过通信线与微机的打印机口相连。 EDA软件的下载控制信号和 CPLD/FPGA的目标码将通过 J2
接口，完成对 B2上的目标芯片的编程下载。编程电路模块能自动识别目标芯片适配座上不同 PLD公司的 CPLD/FPGA芯片及其下载方式，并作出相应的下载适配操作，这为实验和系统开发带来极大的方便。此外应注意，下载结束后，一般不必拔下并行口的插头，目标芯片也能正常工作。但在刚开机后，由于 PC
机的并行口复位电平与各公司芯片下载电平的不一致，将会影响芯片的工作。
第 5章 EDA实验开发系统
(5) 键 1～ 8：为实验信号控制键，它的功能及其与主系统的连接方式随 SW9的模式选择而变，使用中需参见 5.2节。
(6) 数码 1～ 8/D1～ D16：前者是 LED数码显示器，后者是发光管，它们的显示方式和连线形式也与 SW9的输入码有关，
使用中也需参见 5.2节。
第 5章 EDA实验开发系统
(7) JP1A/JP1B/JP1C：为时钟频率选择模块。通过短路帽的不同接插方式，使目标芯片获得不同的时钟频率信号。对于
JP1C，同时只能插一个短路帽，以便选择输向 CLOCK0的一种频率。由于 CLOCK0可选的频率比较多，所以比较适合于目标芯片对信号频率或周期测量等设计项目的信号输入端。 JP1B分三个频率源组，即如系统板所示的高频组、中频组和低频组，
它们分别对应三组时钟输入端。例如，将三个短路帽分别插于
JP1B座的 2 Hz,1024 Hz和 12 MHz，而另三个短路帽分别插于
JP1A座的 CLOCK4,CLOCK7和 CLOCK8，这时输向目标芯片的三个引脚 CLOCK4,CLOCK7和 CLOCK8分别获得上述三个信号频率。需要特别注意的是，每一组频率源及其对应时钟输入端，分别只能插一个短路帽。也就是说，通过 JP1A/B的组合频率选择，最多只能提供三个时钟频率。
第 5章 EDA实验开发系统
(8) 目标芯片的声讯输出 S1：可以通过在 JP1B最上端是否插短路帽来选择是否将扬声器接到目标芯片的 SPEAKER(图 5.2)
口上，即 PIO50。如对于 ispLSI1032，此口对应其 I/O50(PIN5)，
对于 FLEX10K，对应 CLRn(PIN3)。
(9) J7：为 PS/2接口。通过此接口，可以将 PC机的键盘或鼠标与 GW48系统的目标芯片相连，从而完成 PS/2通信与控制方面的接口实验。连接方式参见“结构图 NO.5B”(图 5.16)。
第 5章 EDA实验开发系统
(10) J6,J6为 VGA视频接口，通过它可完成目标芯片对
VGA显示器的控制。比如使目标芯片向 VGA显示器输出一个标准的 VGA显示信号。连接方式参见“电路结构图 NO.2”(图 5.7)。
(11) EU3：单片机接口电路，它与目标板的连接方式也已标于主系统板上。连接方式可参见“实验电路结构图 NO.5B”(图
5.16)。注意：平时不能插单片机，以防冲突。
第 5章 EDA实验开发系统
(12) J8/B8,J8为 RS-232串行通信接口,B4是其接口电路，
此接口电路是为单片机与 PC机通信准备的。当目标板上
FPGA/CPLD器件需要直接与 PC机进行串行通信时，可参见
“实验电路结构图 NO.5B”(图 5.16)，用两根短线短接主板上的
“单片机系统”座上的两对孔。例如希望 PC机串口的 RXT和
TXT分别与系统上的目标器件的 PIO29和 PIO30相接，则可将此 20个 PIN座的 PIN2与 PIN18,PIN3和 PIN17分别短接。
第 5章 EDA实验开发系统
(13) EU2/AOUT/JP2,EU2为 D/A转换接口电路。利用此电路模块，可以完成目标板芯片与 D/A转换器的接口实验或相应的开发。它们之间的连接方式可参阅 5.2节的“实验电路结构图
NO.5C”(图 5.17),PIO24～ 31→D0 ～ D7,PIO38→WR 。 D/A的模拟信号的输出接口是 AOUT。 JP2为转换方式和输出方式选择座。
如系统板于 JP2处所示：① 当短路,D/A锁存”时，则 D/A的信号
WR将受 PIO36信号的控制，完成数据锁存的输入方式；② 当短路
,D/A直通”，则 D/A的信号 WR不受 PIO36信号的控制，数据将直通输入；③ 当短路,0 to +5”时,D/A的模拟输出幅度处于 0～
+12 V间；④ 当分别短路,-5 to +５”时,D/A的模拟输出幅度处于 -12 V～ +12 V间：⑤ 当分别短路“滤波 0”与“滤波 1”时,D/A
的模拟输出将获得不同程度的滤波效果。另外需注意，进行 D/A
接口实验时，需要接上 ± 12 V工作电源，插座在主板的左上角，
请注意极性。
第 5章 EDA实验开发系统
(14) ADC0809/AIN0/AIN1：外界模拟信号可以分别通过系统板左下侧的两个输入端 AIN0和 AIN1进入 A/D转换器 ADC0809
的输入通道 IN0和 IN1,ADC0809与目标芯片直接相连。通过适当设计，目标芯片可以完成对 ADC0809的工作方式确定、输入端口选择、数据采集与处理等所有控制工作，并可通过系统板提供的译码显示电路，将测得的结果显示出来。此项实验首先需参阅 5.2节的“实验电路结构图 NO.5A”(图 5.15)的有关 0809与目标芯片的接口方式，同时仔细了解系统板上的接插方法以及有关 0809工作时序和引脚信号功能方面的资料。注意：不用
0809时，需将左下角 JP2的,A/D禁止”用短路帽短接。
第 5章 EDA实验开发系统
(15) JP2(左下角座 ),它们的接口方式是,D0～
D7→PI016 ～ 23,Addr.PIO32→A25,PIO33→ALE(22),
PIO34→START(6) 。若将插座 JP2的,A/D使能”短路,"A/D禁止 "开路，则有 PIO35→ENABLE(9) ；使,A/D使能”开路、
,A/D禁止”短路，则使 0→ENABLE(9),表示禁止 0809的工作，使它的所有输出端为高阻态。若将插座 JP2的“转换结束”
短路，则使 PIO36→EOC(7),由此可使目标芯片对 ADC0809的转换状态进行测控。
第 5章 EDA实验开发系统
(16) VR1/AIN1,VR1电位器，通过它可以产生 0～ +5 V幅度可调的电压，其输入口是 0809的 IN1(与外接口 AIN1相连，
但当 AIN1插入外输入插头时,VR1将与 IN1自动断开 )。若利用
VR1产生被测电压，则需使 0809的 25脚置高电平，即选择 IN1
通道。
第 5章 EDA实验开发系统
(17) AD574A：就一般的工业应用来说,AD574A属高速高精度 A/D器件，应用十分广泛。对于 GW48-C附有一个
AD574A插座。主板上已接成双极性输入方式，信号输入口是
AIN0。 AD574A内置有 10 V精密参考电压源，输入采样电压范围是 -10 V～ +10 V，精度 12位，最高位是符号位，转换速度 20
μs(AD574)或 10 μs(AD1674)。接线方式如表 5.2所示。
使用时，需将系统板上的两个 3针座 J10短路帽靠右插,J11
短路帽靠左插，以使 PIO33与 STATUS(PIN28)及 AD574的
CE(PIN6)与 VCC相接。注意：用 AD574时要接 -12 V电压；不用
AD574时应将 J10,J11的短路帽还原。使用前需参阅有关
AD574的工作时序和引脚信号功能方面的资料。
第 5章 EDA实验开发系统表 5.2 GW48-C系统上 AD574/1674
引脚端口与目标器件引脚连接对照表
A D 5 7 4 端口 D B 0 D B 1 D B 2 D B 3 D B 4 D B 5 D B 6 D B 7 D B 8
目标芯片引脚 P I O 1 6 P I O 1 7 P I O 1 8 P I O 1 9 P I O 2 0 P I O 2 1 P I O 2 2 P I O 2 3 P I O 4 0
A D 5 7 4 端口 D B 9 D B 1 0 D B 1 1 1 2 / 8 CS A0 R / C CE S T A T U S
目标芯片引脚 P I O 4 1 P I O 4 2 P I O 4 3 P I O 3 4 P I O 3 7 P I O 3 6 P I O 3 5 V C C / G N D P I O 3 3
第 5章 EDA实验开发系统
(18) AIN0的特殊用法：系统板上设置了一个比较器电路，
主要由 LM311组成。若与 D/A电路相结合，可以将目标器件设计成逐次比较型 A/D变换器的控制器件。
(19) SW10：系统复位键。此键是系统板上负责监控的微处理器的复位控制键，同时也与接口单片机 AT89C2051的复位端相连。因此，可兼作单片机的复位键。
第 5章 EDA实验开发系统
(20) J4,48/50 MHz高频时钟源。为了充分利用 FPGA和
CPLD的高速特性，可以用一根线将 J4处的“高频时钟源”插座的一端与“时钟频率选择”插座 JP1A左排的一端相连，但要拔去相应的短路帽。
(21) CON1/2：目标芯片适配座 B2的插座，在目标板的下方。两条插座的 78个插座的连接信号如图 5.2所示，此图为用户对实验开发系统作二次开发提供条件。
第 5章 EDA实验开发系统
5.2 GW48实验电路结构图
5.2.1 实验电路信号资源符号图说明结合图 5.4，以下对实验电路结构图中出现的信号资源符号功能作出一些说明。
(1) 图 5.4 (a)是十六进制 7段全译码器，它有 7位输出，分别接 7段数码管的 7个显示输入端,a,b,c,d,e,f和 g。它的输入端为 D,C,B,A，其中,D为最高位,A为最低位。例如，
若所标输入的口线为 PIO19～ 16，表示 PIO19接 D,18接 C,17接
B,16接 A。
第 5章 EDA实验开发系统
(2) 图 5.4 (b)是高低电平发生器，每按键一次，输出电平由高到低或由低到高变化一次，且输出为高电平时，所按键对应的发光管变亮，反之不亮。
(3) 图 5.4 (c)是十六进制码 (8421码 )发生器，由对应的键控制输出 4位二进制构成的 1位十六进制码，数的范围是 0000～
1111，即 H0～ HF。每按键一次，输出递增 1，输出进入目标芯片的 4位二进制数将显示在该键对应的数码管上。
第 5章 EDA实验开发系统
(4) 直接与 7段数码管相连的连接方式的设置是为了便于对 7
段显示译码器的设计学习。以图 5.7为例，图中所标 PIO46～
PIO40接 g,f,e,d,c,b,a表示 PIO46～ PIO40分别与数码管的 7段输入 g,f,e,d,c,b,a相接。
(5) 图 5.4 (d)是单次脉冲发生器，每按一次键，输出一个脉冲，与此键对应的发光管也会闪亮一次，时间 20 ms。
第 5章 EDA实验开发系统
(6) 实验电路结构图 N0.5,NO.5A,NO.5B,NO.5C是同一种电路结构，只不过是为了清晰起见，将不同的接口方式分别画出而已。由此可见，它们的接线有一些是重合的，因此只能分别进行实验，而实验电路结构图模式都选 5。
(7) 图 5.4(e)是琴键式信号发生器，当按下键时，输出为高电平，对应的发光管发亮；当松开键时，输出为低电平。此键的功能可用于手动控制脉冲的宽度，具有琴键式信号发生器的实验结构图是图 5.8。
第 5章 EDA实验开发系统图 5.4 实验电路信号资源符号图译码器
( a ) ( b )
H E X
( c )
单脉冲
( d ) ( e )
第 5章 EDA实验开发系统
5.2.2 各实验电路结构特点与适用范围简述
(1) 结构图 NO.0 (图 5.5)：目标芯片的 PIO16～ PIO47共 8组 4位二进制码输出，经译码器可显示于实验系统上的 8个数码管。键
1和键 2可分别输出两个 4位二进制码。一方面这 4位码输入目标芯片的 PIO11～ PIO8和 PIO15～ PIO12，另一方面，可以观察发光管 D1～ D8来了解输入的数值。例如，当键 1控制输入 PIO11～
PIO8的数为 HA时，则发光管 D4和 D2亮,D3和 D1灭。电路的键
8至键 3分别控制一个高低电平信号发生器向目标芯片的 PIO7～
PIO2输入高电平或低电平，扬声器接在 SPEAKER上，具体接在哪一引脚要看目标芯片的类型，这需要查阅 5.3节。例如目标芯片为 FLEX10K10，则扬声器接在 3引脚上。目标芯片的时钟输入未在图上标出，也需查阅 5.3节。例如，目标芯片为 XC95108，
则输入此芯片的时钟信号有 CLOCK0～ CLOCK10，共 11个可选的输入端，对应引脚为 65～ 80。具体的信号输入方法，可参阅
5.1节。此电路可用于设计频率计、周期计和计数器等。
第 5章 EDA实验开发系统
(2) 结构图 NO.1 (图 5.6)：适用于作加法器、减法器、比较器或乘法器。如欲设计加法器，可利用键 4和键 3输入 8位加数，
键 2和键 1输入 8位被加数，输入的加数和被加数将显示于键对应的数码管 4～ 1，相加的和显示于数码管 6和 5。可令键 8控制此加法器的最低位进位。
第 5章 EDA实验开发系统图 5.5 实验电路结构图 NO.0
数码 8 数码 7 数码 6 数码 5 数码 4 数码 3 数码 2 数码 1
F P G A / C P L D
目标芯片实验电路结构图
N O,0
P I O 1 9 - P I O 1 6
P I O 2 3 - P I O 2 0
P I O 2 7 - P I O 2 4
P I O 3 1 - P I O 2 8
P I O 3 5 - P I O 3 2
P I O 3 9 - P I O 3 6
P I O 4 3 - P I O 4 0
P I O 4 7 - P I O 4 4
S
P
E
A
K
E
R
译码器 译码器 译码器 译码器 译码器译码器译码器译码器
D7D8 D5D6 D3D4 D1D2
P I O 7
键 8
D 1 6
P I O 6
键 7
D 1 5
P I O 5
键 6
D 1 4
P I O 4
键 5
D 1 3
P I O 3
键 4
D 1 2
P I O 2
键 3
D 1 1
H E X
键 2
H E X
键 1
P I O 7 - P I O 2
P I O 1 1 - P I O 8
P I O 1 5 - P I O 1 2
8 7 6 5 4 3 2 1
扬声 器第 5章 EDA实验开发系统图 5.6 实验电路结构图 NO.1
F P G A / C P L D
目标芯片实验电路结构图
N O,1
P I O 1 9 - P I O 1 6
P I O 2 3 - P I O 2 0
P I O 2 7 - P I O 2 4
P I O 3 1 - P I O 2 8 S
P
E
A
K
E
R
译码器 译码器 译码器译码器键 8
D 1 6
键 7
D 1 5
键 6 键 5
H E X
键 4
H E X
键 3
H E X
键 2
H E X
键 1
8 7 6 5 4 3 2 1
扬声 器
D8
P I O 3 8
D7
P I O 3 7
D6
P I O 3 6
D5
P I O 3 5
D4
P I O 3 4
D3
P I O 3 3
D2
P I O 3 2
D1
P I O 3 9
P I O 3 9 - P I O 3 2
P I O 4 9
P I O 4 8
P I O 1 5 - P I O 1 2
P I O 1 1 - P I O 8
P I O 7 - P I O 4
P I O 3 - P I O 0
第 5章 EDA实验开发系统
(3) 结构图 NO.2 (图 5.7)：可用于作 VGA视频接口逻辑设计，
或使用数码管 8至数码管 5作 7段显示译码方面的实验。
(4) 结构图 NO.3 (图 5.8)：特点是有 8个琴键式键控发生器，
可用于设计作八音琴等电路系统。
第 5章 EDA实验开发系统
(5) 结构图 NO.4 (图 5.9)：适合于设计移位寄存器、环形计数器等。电路特点是,当在所设计的逻辑中有串行二进制数从
PIO10输出时，若利用键 7作为串行输出时钟信号，则 PIO10的串行输出数码可以在发光管 D8～ D1上逐位显示出来，这能很直观地看到串出的数值。
第 5章 EDA实验开发系统图 5.7 实验电路结构图 NO.2
F P G A / C P L D
目标芯片实验电路结构图
N O,2
P I O 3 - P I O 0
P I O 7 - P I O 4
P I O 1 1 - P I O 8
P I O 1 5 - P I O 1 2
P I O 2 2 - P I O 1 6
P I O 3 0 - P I O 2 4
P I O 3 8 - P I O 3 2
P I O 4 6 - P I O 4 0
译码器 译码器译码器译码器键 8 键 7 键 6 键 5 键 4 键 3 键 2 键 1
P I O 4 8
8 7 6 5 4 3 2 1
P I O 4 6 - P I O 4 0接 g,f,e,d,c,b,a
直接与数码管的 7 段相接
P I O 3 8 - P I O 3 2接 g,f,e,d,c,b,a
P I O 3 0 - P I O 2 4接 g,f,e,d,c,b,a
P I O 2 2 - P I O 1 6接 g,f,e,d,c,b,a
D 1 0 D9
P I O 4 9
J6
V G A
视频接口
6
7
8
4
5
10
1
2
3
13
14
R 7 6 2 0 0
R 7 7 2 0 0
R 7 8 2 0 0
P I O 4 1
P I O 4 0
P I O 4 3
P I O 4 2
P I O 4 4
第 5章 EDA实验开发系统图 5.8 实验电路结构图 NO.3
F P G A / C P L D
目标芯片实验电路结构图
N O,3
P I O 1 9 - P I O 1 6
P I O 2 3 - P I O 2 0
P I O 2 7 - P I O 2 4
P I O 3 1 - P I O 2 8
P I O 3 5 - P I O 3 2
P I O 3 9 - P I O 3 6
P I O 4 3 - P I O 4 0
P I O 4 7 - P I O 4 4
S
P
E
A
K
E
R
译码器 译码器 译码器 译码器 译码器译码器译码器译码器
8 7 6 5 4 3 2 1
扬声器键 8 键 7 键 6 键 5 键 4 键 3 键 2 键 1
D8
P I O 1 4
D7
P I O 1 3
D6
P I O 1 2
D5
P I O 1 1
D4
P I O 1 0
D3
P I O 9
D2
P I O 8
D1
P I O 1 5
D 1 6 D 1 5 D 1 4 D 1 3 D 1 2 D 1 1 D 1 0
D9
P I O 0
P I O 1
P I O 2
P I O 3
P I O 4
P I O 5
P I O 6
P I O 7
P I O 1 5 - P I O 8
第 5章 EDA实验开发系统图 5.9 实验电路结构图 NO.4
F P G A / C P L D
目标芯片实验电路结构图
N O,4
P I O 3 5 - P I O 3 2
P I O 3 9 - P I O 3 6
P I O 4 3 - P I O 4 0
P I O 4 7 - P I O 4 4
译码器 译码器 译码器译码器键 8
D 1 6
键 7
D 1 5
键 6 键 5 键 4
H EX
键 3
H EX
键 2
H EX
键 1
8 7 6 5 4 3 2 1
P I O 8
P I O 9
P I O 1 1
P I O 1 5 - P I O 1 2
P I O 7 - P I O 4
P I O 3 - P I O 0
时钟计数器单脉冲 单脉冲
D 1 4
串行输出
P I O 1 0D8 D7 D6 D5 D4 D3 D2 D1
LO A D
C LO C K
C LEA R
第 5章 EDA实验开发系统
(6) 结构图 NO.5 (图 5.10)：特点有 3个单次脉冲发生器。
图 5.10 实验电路结构图 NO.5
F P G A / C P L D
目标芯片实验电路结构图
N O,5
P I O 1 9 - P I O 1 6
P I O 2 3 - P I O 2 0
P I O 2 7 - P I O 2 4
P I O 3 1 - P I O 2 8
P I O 3 5 - P I O 3 2
P I O 3 9 - P I O 3 6
P I O 4 3 - P I O 4 0
P I O 4 7 - P I O 4 4
S
P
E
A
K
E
R
译码器 译码器 译码器 译码器 译码器译码器译码器译码器
8 7 6 5 4 3 2 1
扬声 器键 8 键 7 键 6 键 5 键 4 键 3 键 2 键 1
D8
P I O 1 4
D7
P I O 1 3
D6
P I O 1 2
D5
P I O 1 1
D4
P I O 1 0
D3
P I O 9
D2
P I O 8
D1
P I O 1 5
D 1 6 D 1 5 D 1 4 D 1 3 D 1 2 D 1 1 D 1 0
D9
P I O 0
P I O 1
P I O 2
P I O 3
P I O 4
P I O 5
P I O 6
P I O 7
P I O 1 5 - P I O 8
单脉冲 单脉冲单脉冲第 5章 EDA实验开发系统
(7) 结构图 NO.6 (图 5.11)：此电路与图 5.7相似，但增加了两个 4位二进制发生器，数值分别输入目标芯片的 PIO7～ PIO4和
PIO3～ PIO0。例如，当按键 2时，输入 PIO7～ PIO4的数值将显示于对应的数码管 2上，以便了解输入的数值。
第 5章 EDA实验开发系统图 5.11 实验电路结构图 NO.6
D 1 1D 1 2D 1 3
F P G A / C P L D
目标芯片实验电路结构图
N O,6
P I O 2 2 - P I O 1 6
P I O 3 0 - P I O 2 4
P I O 3 8 - P I O 3 2
P I O 4 6 - P I O 4 0
S
P
EA
K
E
R
键 8
D 1 6
键 7
D 1 5
键 6 键 5 键 4 键 3
H EX
键 2
H EX
键 1
8 7 6 5 4 3 2 1
扬声 器
P I O 1 9
P I O 2 0
P I O 2 1
P I O 2 2
P I O 2 3
P I O 1 3 - P I O 8
P I O 4 6 - P I O 4 0接 g,f,e,d,c,b,a
直接与数码管的 7 段相接
P I O 3 8 - P I O 3 2接 g,f,e,d,c,b,a
P I O 3 0 - P I O 2 4接 g,f,e,d,c,b,a
P I O 2 2 - P I O 1 6接 g,f,e,d,c,b,a
D8 D7 D6 D5 D4 D3 D2 D1
D 1 4
P I O 1 3 P I O 1 2 P I O 1 1 P I O 1 0 P I O 9
P I O 1 7
P I O 1 8
P I O 1 6
P I O 7 - P I O 4
P I O 3 - P I O 0
P I O 8
第 5章 EDA实验开发系统
(8) 结构图 NO.7 (图 5.12)：此电路适合于设计时钟、定时器、
秒表等。可利用键 8和键 5分别控制时钟的清零和设置时间的使能；利用键 7,5和 1进行时、分、秒的设置。
第 5章 EDA实验开发系统图 5.12 实验电路结构图 NO.7
F P G A / C P L D
目标芯片实验电路结构图
N O,7
P I O 1 9 - P I O 1 6
P I O 2 3 - P I O 2 0
P I O 2 7 - P I O 2 4
P I O 3 1 - P I O 2 8
P I O 3 5 - P I O 3 2
P I O 3 9 - P I O 3 6
S
P
E
A
K
E
R
译码器 译码器 译码器 译码器译码器译码器
8 7 6 5 4 3 2 1
扬声 器键 8 键 7 键 6 键 5 键 4 键 3 键 2 键 1
D8
P I O 4 6
D7
P I O 4 5
D6
P I O 4 4
D5
P I O 4 3
D4
P I O 4 2
D3
P I O 4 1
D2
P I O 4 0
D1
P I O 4 7
D 1 6 D 1 5 D 1 4 D 1 3 D 1 2 D 1 1 D9
P I O 0
P I O 2
P I O 3
P I O 4
P I O 5
P I O 6
P I O 7
P I O 4 7 - P I O 4 0
单脉冲 单脉冲单脉冲第 5章 EDA实验开发系统
(9) 结构图 NO.8 (图 5.13),此电路适用于作并进 /串出或串进 /并出等工作方式的寄存器、序列检测器、密码锁等逻辑设计。
它的特点是利用键 2、键 1能序置 8位二进制数，而键 6能发出串行输入脉冲。每按键一次，即发出一个单脉冲，则此 8位序置数的高位在前，向 PIO10串行输入一位，同时能从 D8～ D1的发光管上看到串行左移的数据，十分形象直观。
第 5章 EDA实验开发系统图 5.13 实验电路结构图 NO.8
F P G A / C P L D
目标芯片实验电路结构图
N O,8
P I O 3 9 - P I O 3 6
P I O 4 3 - P I O 4 0
P I O 4 7 - P I O 4 4
S P EA K E R译码器 译码器 译码器键 8
D 1 6
键 7
D 1 5
键 6 键 5
H EX
键 4
H EX
键 3
H EX
键 2
H EX
键 1
8 7 6 5 4 3 2 1
扬声 器
P I O 9
P I O 1 5 - P I O 1 2
P I O 7 - P I O 4
P I O 3 - P I O 0
H EX单脉冲 单脉冲串行输入脉冲
D 1 4
P I O 1 1
P I O 8
P I O 1 0
D7D8 D5D6 D3D4 D1D2
预置串行输入数
D C B A D C B A
第 5章 EDA实验开发系统
(10) 结构图 NO.9 (图 5.14)：若欲验证交通灯控制等类似的逻辑电路，可选此电路结构。
图 5.14 实验电路结构图 NO.9
F P G A / C P L D
目标芯片实验电路结构图
N O,9
P I O 1 9 - P I O 1 6
P I O 2 3 - P I O 2 0
P I O 2 7 - P I O 2 4
P I O 3 1 - P I O 2 8 S
P
E
A
K
E
R
译码器 译码器 译码器译码器键 8 键 7 键 6 键 5 键 4 键 3
H E X
键 2
H E X
键 1
8 7 6 5 4 3 2 1
扬声 器
P I O 3 8 P I O 3 7 P I O 3 6 P I O 3 5 P I O 3 4 P I O 3 3 P I O 3 2P I O 3 9
P I O 3 9 - P I O 3 2
D8 D7 D6 D5 D4 D3 D2 D1
P I O 1 4 P I O 1 3 P I O 1 2 P I O 1 1 P I O 1 0 P I O 9 P I O 8P I O 1 5
D 1 6 D 1 5 D 1 4 D 1 3 D 1 2 D 1 1 D 1 0 D9
P I O 1 5 - P I O 8
P I O 7 - P I O 4
P I O 3 - P I O 0
第 5章 EDA实验开发系统
(11) 结构图 NO.5A (图 5.15)：此电路即为 NO.5电路，可用于完成 A/D转换方面的实验。
(12) 结构图 NO.5B (图 5.16)：此电路可用于单片机接口逻辑方面的设计和 PS/2键盘接口方面的逻辑设计 (平时不要把单片机接上，以防口线冲突 )。
(13) 结构图 NO.5C (图 5.17)：可用于 D/A转换接口实验和比较器 LM311的控制实验。
(14) 当系统上的“模式指示”数码管显示,A”时，系统将变成一台频率计，数码管 8将显示,F”，数码管 6至数码管 1显示频率值，最低位单位是 Hz。
(15) 结构图 NO.B(图 5.18)：此电路适用于 8位译码扫描显示电路方面的实验。
第 5章 EDA实验开发系统图 5.15 实验电路结构图 NO.5A
P I O 0
P I O 1
P I O 2
P I O 3
P I O 4
P I O 5
P I O 6
P I O 7
P I O 1 5
P I O 1 4
P I O 1 3
P I O 1 2
P I O 1 1
P I O 1 0
P I O 9
单脉冲单脉冲 单脉冲键 2 键 1键 8 键 7 键 6 键 5 键 4 键 3
D 1 0D 1 5 D 1 4 D 1 2 D 1 1D 1 3D 1 6 D9
译码 器
A D E N
D8 D5 D2D7 D6 D4 D3 D1
J P 2 (5 / 6 )
21
20
P I O 2 3
P I O 2 1
P I O 2 2
P I O 2 0
F I T
1 0 3
C2 9
1 0 2
C3 0
DA － 5— ＋ 5
D A 0 — ＋ 5
20
18
16
14
12
10
8
6
4
2
P I O 3 8
P I O 3 7
P I O 8
P I O 3 5
J P 2
19
17
15
13
11
9
7
5
3
1
CO M
M
D A W R
CO M P
A D E O C
V C C
IN -0
IN -1
m s b 2 - 1
27
26
7 5 0 k H z A
Is b 2 -8
17
A D C0 8 0 9
E U 1
2 - 6
2 - 5
2 - 4
2 - 2
2 - 3
14
15
8
18
P I O 8
P I O 1 9
P I O 1 8
P I O 1 7
P I O 1 6
7
25
19
A L E
A D D -
A
A D D - C( 2 3 )
22
E N A B L E
9
P I O 3 3
P I O 3 5
P I O 8
扬声器
S
P
E
A
K
E
R
A I N 1
16
12
+ 5 V
2
0
1
A I N 0
7 5 0 k H z A
10
re f( -)
re f( + )
CL O C K
S T A R T
A D D - B( 2 4 )
E O C
J P S (1 / 2,3 / 4 )
6
P I O 3 4
P I O 3 2
P I O 3 9 -P IO 3 6
目标芯片
F P G A / CP L D
P I O 4 7 -P IO 4 4
P I O 4 3 -P IO 4 0
1 0 k
V R 1
数码 7 数码 6 数码 5 数码 4 数码 3 数码 2 数码 1数码 8
译码 器 译码 器实验 电路结 构图 N O,5 A
第 5章 EDA实验开发系统图 5.16 实验电路结构图 NO.5B
实验电路结构图 N O,5 B
扬声器接 PC 机
5 23
串行通信接口接口电路
R S - 2 3 2
B4
单片机接口电路键复位
1 2 M H z A
1
2
3
4
5
6
7
8
9
10
V C C
20
A T 8 9 C 2 0 5 1
G N D
P 3 5
P 3 4
P 3 3
R S T
P 3 0
P 3 1
X2
X1
P 3 2
V C C
P I O 3 1
P I O 3 0
P I O 2 9
P I O 2 8
P I O 2 7
P I O 2 6
P I O 2 4
P I O 2 5
目标芯片
F P G A / C P L D
1
4
5
P I O 4 5
J7
P S / 2 接口
3
P 1 7
P 1 6
E U 3
P 1 3
P 1 2
P 1 1
P 1 0
P 1 5
P 1 4
P 3 7
19
18
17
16
15
14
13
12
11
P I O 4 6
P I O 3 9 - P I O 3 6
P I O 1 5
P I O 1 4
P I O 1 3
P I O 1 2
P I O 1 1
P I O 1 3
P I O 1 2
P I O 1 1
P I O 1 0
P I O 5
P I O 6
P I O 4
P I O 0
P I O 1
P I O 2
P I O 3
P I O 7
P I O 1 5
D8 D5 D2D7 D6 D4 D3 D1
译码器 译码器译码器数码 7 数码 6 数码 5 数码 4 数码 3 数码 2 数码 1数码 8
P I O 1 4
P I O 9
P I O 8
S
P
E
A
K
E
R
键 2 键 1键 8 键7 键 6 键 5 键 4 键 3
P I O 4 7 - P I O 4 4
P I O 4 3 - P I O 4 0
D9D 1 0D 1 5 D 1 4 D 1 2 D 1 1D 1 3D 1 6
单脉冲单脉冲 单脉冲第 5章 EDA实验开发系统图 5.17 实验电路结构图 NO.5C
实验电路结构图 N O,5 B
扬声器接 PC 机
5 23
串行通信接口接口电路
R S - 2 3 2
B4
单片机接口电路键复位
1 2 M H z A
1
2
3
4
5
6
7
8
9
10
V C C
20
A T 8 9 C 2 0 5 1
G N D
P 3 5
P 3 4
P 3 3
R S T
P 3 0
P 3 1
X2
X1
P 3 2
V C C
P I O 3 1
P I O 3 0
P I O 2 9
P I O 2 8
P I O 2 7
P I O 2 6
P I O 2 4
P I O 2 5
目标芯片
F P G A / C P L D
1
4
5
P I O 4 5
J7
P S / 2 接口
3
P 1 7
P 1 6
E U 3
P 1 3
P 1 2
P 1 1
P 1 0
P 1 5
P 1 4
P 3 7
19
18
17
16
15
14
13
12
11
P I O 4 6
P I O 3 9 - P I O 3 6
P I O 1 5
P I O 1 4
P I O 1 3
P I O 1 2
P I O 1 1
P I O 1 3
P I O 1 2
P I O 1 1
P I O 1 0
P I O 5
P I O 6
P I O 4
P I O 0
P I O 1
P I O 2
P I O 3
P I O 7
P I O 1 5
D8 D5 D2D7 D6 D4 D3 D1
译码器 译码器译码器数码 7 数码 6 数码 5 数码 4 数码 3 数码 2 数码 1数码 8
P I O 1 4
P I O 9
P I O 8
S
P
E
A
K
E
R
键 2 键 1键 8 键7 键 6 键 5 键 4 键 3
P I O 4 7 - P I O 4 4
P I O 4 3 - P I O 4 0
D9D 1 0D 1 5 D 1 4 D 1 2 D 1 1D 1 3D 1 6
单脉冲单脉冲 单脉冲第 5章 EDA实验开发系统图 5.18 实验电路结构图 NO.B
F P G A / C P L D
目标芯片
P
I
O
8 P I O 1 4
P I O 1 3
P I O 1 2
P I O 1 1
P I O 1 0
P I O 9
P I O 8
实验电路结构图
N O,B
共阴 共阴 共阴 共阴 共阴 共阴 共阴 共阴
7 6 5 4 3 2 18
P
I
O
1
P
I
O
2
P
I
O
3
P
I
O
4
P
I
O
5
P
I
O
6
P
I
O
7
第 5章 EDA实验开发系统
5.3 GW48系统结构图信号名与芯片引脚对照表表 5.3 GW48系统结构图信号名与芯片引脚对照表
i s p L S I 1032E
P L CC - 84
i s p L S I1 0 4 8 E
- P Q F P - 128
E P F 1 0 K 1 0
- P L CC 8 4
X CS 0 5 / X CS 1 0
- P L CC 8 4
E P M 7 1 2 8 S P L 8 4
E P M 7 1 6 0 S P L 8 4 结构图上的信号名 引脚号引脚名称引脚号引脚名称引脚号引脚名称引脚号引脚名称引脚号引脚名称
P IO 0 2 6 I/ O 0 21 I/ O 0 5 I/ O 0 3 I/ O 0 4 I/ O 0
P IO 1 27 I/ O 1 22 I/ O 1 6 I/ O 1 4 I/ O 1 5 I/ O 1
P IO 2 28 I/ O 2 23 I/ O 2 7 I/ O 2 5 I/ O 2 6 I/ O 2
P IO 3 29 I/ O 3 24 I/ O 3 8 I/ O 3 6 I/ O 3 8 I/ O 3
P IO 4 30 I/ O 4 25 I/ O 4 9 I/ O 4 7 I/ O 4 9 I/ O 4
P IO 5 31 I/ O 5 26 I/ O 5 10 I/ O 5 8 I/ O 5 10 I/ O 5
P IO 6 32 I/ O 6 27 I/ O 6 11 I/ O 6 9 I/ O 6 11 I/ O 6
P IO 7 33 I/ O 7 28 I/ O 7 16 I/ O 7 10 I/ O 7 12 I/ O 7
P IO 8 34 I/ O 8 29 I/ O 8 17 I/ O 8 13 I/ O 8 15 I/ O 8
P IO 9 35 I/ O 9 30 I/ O 9 18 I/ O 9 14 I/ O 9 16 I/ O 9
P IO 1 0 36 I/ O 10 31 I/ O 10 19 I/ O 10 15 I/ O 10 17 I/ O 10
第 5章 EDA实验开发系统表 5.3 GW48系统结构图信号名与芯片引脚对照表
P IO 1 1 37 I/ O 11 32 I/ O 11 21 I/ O 11 16 I/ O 11 18 I/ O 11
P IO 1 2 38 I/ O 12 34 I/ O 12 22 I/ O 12 17 I/ O 12 20 I/ O 12
P IO 1 3 39 I/ O 13 35 I/ O 13 23 I/ O 13 18 I/ O 13 21 I/ O 13
P IO 1 4 40 I/ O 14 36 I/ O 14 24 I/ O 14 19 I/ O 14 22 I/ O 14
P IO 1 5 4 1 I/ O 15 37 I/ O 15 25 I/ O 15 20 I/ O 15 24 I/ O 15
P IO 1 6 45 I/ O 16 38 I/ O 16 27 I/ O 16 23 I/ O 16 25 I/ O 16
P IO 1 7 46 I/ O 17 39 I/ O 17 28 I/ O 17 24 I/ O 17 27 I/ O 17
P IO 1 8 47 I/ O 1 8 40 I/ O 18 29 I/ O 18 25 I/ O 18 28 I/ O 18
P IO 1 9 48 I/ O 19 41 I/ O 19 30 I/ O 19 26 I/ O 19 29 I/ O 19
P IO 2 0 49 I/ O 20 42 I/ O 20 35 I/ O 20 27 I/ O 20 3 0 I/ O 20
P IO 2 1 50 I/ O 21 43 I/ O 21 36 I/ O 21 28 I/ O 21 31 I/ O 21
P IO 2 2 51 I/ O 22 44 I/ O 22 37 I/ O 22 29 I/ O 22 33 I/ O 22
P IO 2 3 52 I/ O 23 45 I/ O 23 38 I/ O 23 35 I/ O 23 34 I/ O 23
P IO 2 4 53 I/ O 24 52 I/ O 24 39 I/ O 24 36 I/ O 24 35 I/ O 24
P IO 2 5 54 I/ O 25 53 I/ O 25 47 I/ O 25 37 I/ O 25 36 I/ O 25
P IO 2 6 55 I/ O 26 54 I/ O 26 48 I/ O 26 38 I/ O 26 37 I/ O 26
第 5章 EDA实验开发系统表 5.3 GW48系统结构图信号名与芯片引脚对照表
i s p L S I 1032E
P L CC - 84
i s p L S I1 0 4 8 E
- P Q F P - 128
E P F 1 0 K 1 0
- P L CC 8 4
X CS 0 5 / X CS 1 0
- P L CC 8 4
E P M 7 1 2 8 S P L 8 4
E P M 7 1 6 0 S P L 8 4
结构图上的信号名引脚号引脚名称引脚号引脚名称引脚号引脚名称引脚号引脚名称引脚号引脚名称
P IO 2 7 56 I/ O 27 55 I/ O 27 49 I/ O 27 39 I/ O 27 39 I/ O 27
P IO 2 8 57 I/ O 28 56 I/ O 28 50 I/ O 28 4 0 I/ O 28 40 I/ O 28
P IO 2 9 5 8 I/ O 29 57 I/ O 29 51 I/ O 29 41 I/ O 29 41 I/ O 29
P IO 3 0 59 I/ O 30 58 I/ O 30 52 I/ O 30 44 I/ O 30 44 I/ O 30
P IO 3 1 60 I/ O 31 59 I/ O 31 53 I/ O 31 45 I/ O 31 45 I/ O 31
P IO 3 2 68 I/ O 32 60 I/ O 32 54 I/ O 32 46 I/ O 32 46 I/ O 32
P IO 3 3 69 I/ O 33 61 I/ O 33 58 I/ O 33 47 I/ O 33 48 I/ O 33
P IO 34 70 I/ O 34 62 I/ O 34 59 I/ O 34 48 I/ O 34 49 I/ O 34
P IO 3 5 71 I/ O 35 63 I/ O 35 60 I/ O 35 49 I/ O 35 50 I/ O 35
P IO 3 6 72 I/ O 36 66 I/ O 36 61 I/ O 36 50 I/ O 36 51 I/ O 36
P IO 3 7 73 I/ O 37 67 I/ O 37 62 I/ O 37 51 I/ O 37 52 I/ O 37
P IO 3 8 74 I/ O 38 68 I/ O 38 64 I/ O 38 56 I/ O 38 54 I/ O 38
P IO 39 75 I/ O 39 69 I/ O 39 65 I/ O 39 57 I/ O 39 55 I/ O 39
P IO 40 76 I/ O 40 70 I/ O 40 66 I/ O 40 58 I/ O 40 56 I/ O 40
P IO 41 77 I/ O 41 71 I/ O 41 67 I/ O 41 59 I/ O 41 57 I/ O 41
第 5章 EDA实验开发系统表 5.3 GW48系统结构图信号名与芯片引脚对照表
P IO 42 78 I/ O 42 72 I/ O 42 70 I/ O 42 60 I/ O 42 58 I/ O 42
P IO 43 79 I/ O 43 73 I/ O 43 71 I/ O 43 61 I/ O 43 60 I/ O 43
P IO 44 80 I/ O 44 74 I/ O 44 72 I/ O 44 62 I/ O 44 61 I/ O 44
P IO 45 81 I/ O 45 75 I/ O 45 73 I/ O 45 65 I/ O 45 63 I/ O 45
P IO 46 82 I/ O 46 76 I/ O 46 78 I/ O 46 66 I/ O 46 64 I/ O 46
P IO 47 83 I/ O 47 77 I/ O 47 79 I/ O 47 67 I/ O 47 65 I/ O 47
P IO 48 3 I/ O 48 85 I/ O 48 80 I/ O 48 68 I/ O 48 67 I/ O 48
P IO 49 4 I/ O 49 86 I/ O 49 81 I/ O 49 69 I/ O 49 68 I/ O 49
S P E A K E R 5 I/ O 50 87 I/ O 50 3 C L R n 70 I/ O 50 81 I/ O 59
C L O C K 0 6 I/ O 51 88 I/ O 51 2 IN 1 72 I/ O 52
C L O C K 1 66 Y1 83 Y1 42 IN 2 77 I/ O 53 69 I/ O 50
C L O C K 2 7 I/ O 52 89 I/ O 52 43 G C K 2 78 I/ O 54 70 I/ O 51
C L O C K 3 8 I/ O 53 90 I/ O 53 44 IN 3 79 I/ O 55 73 I/ O 52
C L O C K 4 9 I/ O 54 91 I/ O 54 80 I/ O 56 74 I/ O 53
C L O C K 5 63 Y2 80 Y2 83 OE 81 I/ O 57 75 I/ O 54
C L O C K 6 10 I/ O 55 92 I/ O 55 82 I/ O 58 76 I/ O 55
C L O C K 7 61 I/ O 56 93 I/ O 56 79 I/ O 57
第 5章 EDA实验开发系统表 5.3 GW48系统结构图信号名与芯片引脚对照表
C L O C K 8 62 Y3 79 Y3 84 IN 4 83 I/ O 59 80 I/ O 5 8
C L O C K 9 12 I/ O 57 94 I/ O 57 1 G C K 1 84 I/ O 60 83 IN 1
C L O C K 10 13 I/ O 58 95 I/ O 58 2 IN 4
i s p L S I1 0 1 6 / E
i s p L S I2 0 3 2 / E
- P L C C 4 4
X C 9 5 1 0 8
X C 9 5 7 2
- P L C C 8 4
E P F 6 0 1 6 / A
E P F 6 0 2 4 / A
208 - P IN P / R Q F P
F L E X 1 0 K 2 0
1 0 K 3 0 / 1 0 K 4 0
208 - P IN P / R Q F
P
M A C H 4 - 128
100 - P IN P
/ R Q F P
结构图上的信号名引脚号引脚名称引脚号引脚名称引脚号引脚名称引脚号引脚名称引脚号引脚名称
P IO 0 15 I/ O 0 1 I/ O 0 1 I/ O 7 I/ O 93 I/ O 0
P IO 1 16 I/ O 1 2 I/ O 1 2 I/ O 8 I/ O 94 I/ O 1
P IO 2 17 I/ O 2 3 I/ O 2 3 I/ O 9 I/ O 95 I/ O 2
P IO 3 18 I/ O 3 4 I/ O 3 4 I/ O 101 I/ O 96 I/ O3
P IO 4 19 I/ O 4 5 I/ O 4 5 I/ O 11 I/ O 97 I/ O 4
P IO 5 20 I/ O 5 6 I/ O 5 10 I/ O 12 I/ O 98 I/ O 5
P IO 6 21 I/ O 6 7 I/ O 6 11 I/ O 13 I/ O 99 I/ O 6
P IO 7 22 I/ O 7 9 I/ O 7 12 I/ O 14 I/ O 100 I/ O 7
第 5章 EDA实验开发系统表 5.3 GW48系统结构图信号名与芯片引脚对照表
i s p L S I1 0 1 6 / E
i s p L S I2 0 3 2 / E
- P L CC4 4
X C9 5 1 0 8
X C9 5 7 2
- P L CC8 4
E P F 6 0 1 6 / A
E P F 6 0 2 4 / A
208 - P IN P / RQ F P
F L E X 1 0 K 2 0
1 0 K 3 0 / 1 0 K 4 0
208 - P IN P / RQ F
P
M A CH 4 - 128
100 - P IN P
/ RQ F P
结构图上的信号名引脚号引脚名称引脚号引脚名称引脚号引脚名称引脚号引脚名称引脚号引脚名称
P IO 8 25 I/ O 8 10 I/ O 8 13 I/ O 15 I/ O 5 I/ O 8
P IO 9 26 I/ O 9 11 I/ O 9 14 I/ O 17 I/ O 6 I/ O 9
P IO 1 0 27 I/ O 1 0 12 I/ O 1 0 15 I/ O 18 I/ O 7 I/ O 1 0
P IO 1 1 28 I/ O 1 1 13 I/ O 1 1 16 I/ O 24 I/ O 8 I/ O 1 1
P IO 1 2 29 I/ O 1 2 14 I/ O 1 2 17 I/ O 25 I/ O 9 I/ O 1 2
P IO 1 3 30 I/ O 1 3 15 I/ O 1 3 18 I/ O 26 I/ O 10 I/ O 1 3
P IO 1 4 31 I/ O 1 4 17 I/ O 1 4 20 I/ O 27 I/ O 11 I/ O 1 4
P IO 1 5 32 I/ O 1 5 18 I/ O 1 5 21 I/ O 28 I/ O 12 I/ O 1 5
P IO 16 37 I/ O 16 19 I/ O 16 22 I/ O 29 I/ O 19 I/ O 16
P IO 17 38 I/ O 17 20 I/ O 17 23 I/ O 30 I/ O 20 I/ O 17
P IO 18 39 I/ O 18 21 I/ O 18 29 I/ O 31 I/ O 21 I/ O 18
第 5章 EDA实验开发系统表 5.3 GW48系统结构图信号名与芯片引脚对照表
P IO 19 40 I/ O 19 23 I/ O 19 30 I/ O 36 I/ O 22 I/ O 19
P IO 20 41 I/ O 20 24 I/ O 20 31 I/ O 37 I/ O 23 I/ O 20
P IO 21 42 I/ O 21 25 I/ O 21 32 I/ O 38 I/ O 24 I/ O 21
P IO 22 43 I/ O 22 26 I/ O 22 33 I/ O 39 I/ O 25 I/ O 22
P IO 23 44 I/ O 23 31 I/ O 23 34 I/ O 40 I/ O 26 I/ O 23
P IO 24 3 I/ O 24 32 I/ O 24 35 I/ O 41 I/ O 31 I/ O 24
P IO 25 4 I/ O 25 33 I/ O 25 36 I/ O 44 I/ O 32 I/ O 25
P IO 26 5 I/ O 26 34 I/ O 26 37 I/ O 45 I/ O 33 I/ O 26
P IO 27 6 I/ O 27 35 I/ O 27 39 I/ O 46 I/ O 34 I/ O 27
P IO 28 7 I/ O 28 36 I/ O 28 40 I/ O 47 I/ O 35 I/ O 28
P IO 29 8 I/ O 29 37 I/ O 29 41 I/ O 53 I/ O 36 I/ O 29
P IO 30 9 I/ O 30 39 I/ O 30 42 I/ O 54 I/ O 37 I/ O 30
P IO 31 10 I/ O 31 40 I/ O 31 48 I/ O 55 I/ O 38 I/ O 31
P IO 32 41 I/ O 32 49 I/ O 56 I/ O 43 I/ O 32
P IO 33 43 I/ O 33 50 I/ O 57 I/ O 44 I/ O 33
P IO 34 44 I/ O 34 51 I/ O 58 I/ O 45 I/ O 34
P IO 35 45 I/ O 35 52 I/ O 60 I /O 46 I/ O 35
第 5章 EDA实验开发系统表 5.3 GW48系统结构图信号名与芯片引脚对照表
P IO 36 46 I/ O 36 53 I/ O 61 I/ O 47 I/ O 36
P IO 37 47 I/ O 37 54 I/ O 62 I/ O 48 I/ O 37
P IO 38 48 I/ O 38 55 I/ O 63 I/ O 49 I/ O 38
P IO 39 50 I/ O 39 56 I/ O 64 I/ O 50 I/ O 39
P IO 40 51 I/ O 40 57 I/ O 65 I/ O 55 I/ O 40
P IO 41 2 I/ O 41 58 I/ O 67 I/ O 56 I/ O 41
P IO 42 53 I/ O 42 59 I/ O 68 I/ O 57 I/ O 42
P IO 43 54 I/ O 43 60 I/ O 69 I/ O 58 I/ O 43
P IO 44 55 I/ O 44 61 I/ O 71 I/ O 59 I/ O 44
P IO 45 56 I/ O 45 64 I/ O 73 I/ O 60 I/ O 45
P IO 46 57 I/ O 46 65 I/ O 74 I/ O 61 I/ O 46
P IO 47 58 I/ O 47 66 I/ O 75 I/ O 62 I/ O 47
P IO 48 61 I/ O 48 67 I /O 85 I/ O 69 I/ O 48
P IO 49 62 I/ O 49 68 I/ O 86 I/ O 70 I/ O 49
S P E A K E R 10 I/ O 3 1 63 I/ O 50 69 I/ O 87 I/ O 71 I/ O 50
CL O CK 0 2 IN 3 65 I/ O 51 70 I/ O 88 I/ O 72 I/ O 51
CL O CK 1 11 Y0 66 I/ O 52 71 I/ O 89 I/ O 73 I/ O 52
CL O CK 2 35 Y1 67 I/ O 53 72 I/ O 90 I/ O 74 I/ O 53
CL O CK 3 68 I/ O 54 73 I/ O 92 I/ O 75 I/ O 54
第 5章 EDA实验开发系统表 5.3 GW48系统结构图信号名与芯片引脚对照表
i s p L S I1 0 1 6 / E
i s p L S 2 0 3 2 / E
- P L CC4 4
X C9 5 1 0 8
X C9 5 7 2
- P L CC8 4
E P F 6 0 1 6 / A
E P F 6 0 2 4 A
208 - P IN P / R - QP
F L E X 1 0 K 2 0 /
1 0 K 3 0 / 1 0 K 4 0
2 0 8 P IN P / RQ P
M A T CH 4 - 128
1 0 0 P IN P
/ RQ F P
结构图上的信号名引脚号引脚名称引脚号引脚名称引脚号引脚名称引脚号引脚名称引脚号引脚名称
CL O CK 4 69 I/ O 55 74 I/ O 93 I/ O 76 I/ O 55
C L O CK 5 70 I/ O 56 75 I/ O 94 I/ O 81 I/ O 56
CL O CK 6 71 I/ O 57 76 I/ O 95 I/ O 82 I/ O 57
CL O CK 7 72 I/ O 58 81 I/ O 96 I/ O 13 CL K 0
CL O CK 8 75 I/ O 60 82 I/ O 97 I/ O 18 CL K 1
CL O CK 9 79 I/ O 63 83 I/ O 99 I/ O 63 CL K 2
第 5章 EDA实验开发系统
5.4 GW48型 EDA实验开发系统使用示例综合前面介绍的情况，我们可知使用 GW48型 EDA实验开发系统的基本步骤如下：
(1) 根据所设计的实体的输入和输出的要求，根据 5.2节介绍的实验电路结构图选择合适的实验电路结构图，并记下对应的实验模式。
第 5章 EDA实验开发系统
(2) 根据所选的实验电路结构图、拟采用的实验芯片的型号以及 5.3节介绍的 GW48系统结构图信号名与芯片引脚对照表，
确定各个输入和输出所对应的芯片引脚号，并根据所采用的开发软件工具，编写符合要求的管脚锁定文件，以供设计中的有关步骤使用。
第 5章 EDA实验开发系统
(3) 进入 VHDL的 EDA设计中的编程下载步骤时，首先将实验开发系统的下载接口通过实验开发系统提供的并行下载接口扁平电缆线与计算机的并行接口 (打印机接口 )连接好，将实验开发系统提供的实验电源输入端接上 220 V的交流电，输出端与实验开发系统的 +5 V电源输入端相接，这时即可进行编程下载的有关操作。
第 5章 EDA实验开发系统
(4) 编程下载成功后，首先通过模式选择键 (SW9)将实验模式转换到前面选定的实验模式，若输入和输出涉及时钟、声音、
视频等信号，还应将相应部分的短路帽或接口部分连接好，之后输入设计实体所规定的各种输入信号即可进行相应的实验。
为了加深对上面所述 GW48型 EDA实验开发系统的使用基本步骤的理解，下面特给出一个使用实例。
第 5章 EDA实验开发系统
【 例 5.4.1】 设计一个将给定时钟信号进行 4位二进制加法计数的 7段 LED译码显示电路。
1) 设计思路该 7段 LED显示译码电路，应首先对输入的时钟信号进行 4
位二进制加法计数，之后再由 7段译码器将计数值译为对应的十六进制码，并由数码显示器显示出来。电路的原理图如图
5.19所示。
第 5章 EDA实验开发系统图 5.19 7段 LED译码显示电路
C LK
计数 译码器
D O U T( 6 )
D O U T( 5 )
D O U T( 4 )
D O U T( 3 )
D O U T( 2 )
D O U T( 1 )
D O U T( 0 )
g
f
e
d
c
b
a
a
d
g
f b
e c
C LK
第 5章 EDA实验开发系统
2) VHDL源程序
LIBRARY IEEE；
USE IEEE.STD_LOGIC_1164.ALL；
USE IEEE.STD_LOGIC_UNSIGNED.ALL；
ENTITY DECLED IS
PORT(CLK,IN STD_LOGIC；
DOUT,OUT STD_LOGIC_VECTOR(6 DOWNTO 0))；
--7段输出
END DECLED；
ARCHITECTURE ART OF DECLED IS
第 5章 EDA实验开发系统
SIGNAL CNT4B,STD_LOGIC_VECTOR(3 DOWNTO 0)；
--4 位加法计数器定义
BEGIN
PROCESS(CLK) --4位二进制计数器工作进程
BEGIN
IF CLK’EVENT AND CLK='1' THEN
CNT4B<=CNT4B+1；
--当 CLK上升沿到来时计数器加 1，否则保持原值
END IF；
END PROCESS；
PROCESS(CNT4B)
BEGIN
第 5章 EDA实验开发系统
CASE CNT4B IS
--CASE_WHEN语句构成的译码输出电路，功能类似于真值表
WHEN "0000"=>DOUT<= "0111111"； --显示 0
WHEN "0001"=>DOUT<= "0000110"； --显示 1
WHEN "0010"=>DOUT<= "1011011"； --显示 2
WHEN "0011"=>DOUT<= "1001111"； --显示 3
WHEN "0100"=>DOUT<= "1100110"； --显示 4
WHEN "0101"=>DOUT<= "1101101"； --显示 5
WHEN "0110"=>DOUT<= "1111101"； --显示 6
WHEN "0111"=>DOUT<= "0000111"； --显示 7
WHEN "1000"=>DOUT<= "1111111"； --显示 8
WHEN "1001"=>DOUT<= "1101111"； --显示 9
WHEN "1010"=>DOUT<= "1110111"； --显示 A
第 5章 EDA实验开发系统
WHEN "1011"=>DOUT<= "1111100"； --显示 B
WHEN "1100"=>DOUT<= "0111001"； --显示 C
WHEN "1101"=>DOUT<= "1011110"； --显示 D
WHEN "1110"=>DOUT<= "1111001"； --显示 E
WHEN "1111"=>DOUT<= "1110001"； --显示 F
WHEN OTHERS=>DOUT<= "0000000"； --必须有此项
END CASE；
END PROCESS；
END ART；
第 5章 EDA实验开发系统
3) 硬件逻辑验证操作
(1) 本设计实体输入为一个时钟信号 CLK,输出为时钟信号计数译码后的 7个显示驱动端 a,b,c,d,e,f,g，据此可选择实验电路结构图 NO.6，对应的实验模式为 6。
根据 5.2节可选择实验电路结构图 NO.6,CLK接到 CLOCK1
上，每输入一个脉冲，则由数码管 5显示计数器的计数结果 0～ F。
由实验电路结构图 NO.6知数码管 5的 a,b,c,d,e,f,g 七段分别 PIO16～ PIO22相接。
第 5章 EDA实验开发系统
(2) 根据实验电路结构图 NO.6、拟采用的实验芯片的型号为
Lattice的 ispLSI1032E PLCC-84，再根据 5.3节的 GW48系统结构图信号名与芯片引脚对照表，可选择输入 CLK接到系统提供的时钟信号 CLOCK1端。此时 CLK接入芯片的 Y1，即 6号管脚；输出 DOUT(0)～ DOUT(6)七段分别与 PIO16～ PIO22相接，亦即接到数码管 5上，对应地接入芯片的 I/O16～ I/O22，即 45～ 51号管脚。若采用 ispEXPERT开发软件，其管脚锁定文件
DECLED.PPN如下：
第 5章 EDA实验开发系统
//PART,ispLSI1032E-70LJ84
//FORMAT,PINNAME PINTYPE LOCK
CLK IN 66
DOUT(0) OUT 45
DOUT(1) OUT 46
DOUT(2) OUT 47
DOUT(3) OUT 48
DOUT(4) OUT 49
DOUT(5) OUT 50
DOUT(6) OUT 51
第 5章 EDA实验开发系统
(3) 进入 VHDL的 EDA设计中的编程下载步骤时，首先将实验开发系统的下载接口通过实验开发系统提供的并行下载接口扁平电缆线与计算机的并行接口 (打印机接口 )连接好，将实验开发系统提供的实验电源输入端接上 220 V的交流电，输出端与实验开发系统的 +5V电源输入端相接，这时即可进行编程下载的有关操作。
第 5章 EDA实验开发系统
(4) 编程下载成功后，首先通过模式选择键 (SW9)将实验模式转换到实验模式 6，并将输入时钟信号 CLK1的短路帽接好,
即可进行相应的实验,看到数码管 5随着计数的变化而显示 0～ F。
