万博科技职院：数字电子技术：数字电子技术课件

2013-3-1
数字电子技术课件
2013-3-1
目 录
第一章 绪论
第二章 逻辑代数基础
第三章 逻辑门电路
第四章 集成触发器
第五章 脉冲信号的产生与整形
第六章 组合逻辑电路
第七章 时序逻辑电路
第八章 数模和模数转换器
第九章 半导体存储器
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第一章 绪 论
内容提要,
1.1 数字电路概述
1.2 数制及编码
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1.1 概 述
主要要求,
了解数字电路的特点。
了解数字电路的分类。
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模拟电路 电子电路分类
数字电路
传递、处理模拟
信号的电子电路
传递、处理数字
信号的电子电路
数字信号
时间上和幅度上都
断续 变化的信号
模拟信号
时间上和幅度上都
连续 变化的信号
一、数字电路与数字信号
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输出信号与输入信号之间的对应逻辑关系
逻辑代数
只有高电平和低电平两个取值
导通 (开 )、截止 (关 )
便于高度集成化, 工作可靠性高,
抗干扰能力强和保密性好等
研究对象
分析工具
信 号
电子器件
工作状态
主要优点
二、数字电路的特点
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三、数字电路的分类
（ 1）按集成度分类：数字电路可分为小规模（ SSI，每
片数十器件）、中规模（ MSI，每片数百器件）、大规模
（ LSI，每片数千器件）和超大规模（ VLSI，每片器件数
目大于 1万）数字集成电路。集成电路从应用的角度又可
分为通用型和专用型两大类型。
（ 2）按所用器件制作工艺的不同：数字电路可分为双极
型（ TTL型）和单极型（ MOS型）两类。
（ 3）按照电路的结构和工作原理的不同：数字电路可分
为组合逻辑电路和时序逻辑电路两类。组合逻辑电路没
有记忆功能，其输出信号只与当时的输入信号有关，而
与电路以前的状态无关。时序逻辑电路具有记忆功能，
其输出信号不仅和当时的输入信号有关，而且与电路以
前的状态有关。
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1.2 数 制和码制
理解 BCD 码的含义，掌握 8421BCD 码,
了解其他常用 BCD 码。
主要要求,
了解八进制和十六进制。
掌握十进制数和二进制数的表示及其相互转换。
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一、数制
(一 ) 十进制
3× 101 2× 100 7× 10-1 9× 10-2
权 权 权 权
数码所处位置不同时，所代表的数值不同
(32.79)10
数码,0,1,2,3,4,5,6,7,8,9
进位规律：逢十进一，借一当十
数码与权的乘积，称为加权系数
十进制数可表示为各位加权系数之和，称为按权展开式
例,(32.79)10 = 3× 101 + 2× 100 + 7× 10-1 + 9× 10-2
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(二 ) 二进制
进位规律：逢二进一，借一当二
数码,0,1
按权展开式表示
(1001.01)2 = 1× 23 + 0× 22 + 0× 21 + 1× 20 + 0× 2-1 + 1× 2-2
将按权展开式按照十进制规律相加，即得对应十进制数 。
(1001.01)2 = 1× 23 + 0× 22 + 0× 21 + 1× 20 + 0× 2-1 + 1× 2-2
= 8+0+0+1+0+0.25
= （ 9.25） 10
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(三 ) 八进制
进位规律：逢八进一，借一当八
数码,0,1, 2,3,4,5,6,7
按权展开式表示
(5001.01)8 = 5× 83 + 0× 82 + 0× 81 + 1× 80 + 0× 8-1 + 1× 8-2
将按权展开式按照十进制规律相加，即得对应十进制数 。
(5001.01)8 = 5× 83 + 0× 82 + 0× 81 + 1× 80 + 0× 8-1 + 1× 8-2
= 2560+0+0+1+0+0.015625
= （ 2561.015625） 10
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(四 ) 十六进制
进位规律：逢十六进一，借一当十六
按权展开式表示
(3A.1)16 = 3× 161 + 10× 160 + 1× 16-1
(3A.1)16 = 3× 161 + 10× 160 + 1× 16-1
= 48+10+0.0625
= （ 58.0625 ） 10
A,B,C,D, E,F
数码,0,1, 2,3,4,5,6,7, 8,9,
将按权展开式按照十进制规律相加，即得对应十进制数 。
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二、不同数制间的转换
1,各种数制转换成十进制 按权展开求和
1.500 1
整数
0.750 0
2,十进制转换为二进制
25
6 1
3 0
1 1
0 1
2
(25 )10 = (11011 ) 2
× 2
× 2
1.000 1
.375
2
2
2
2
0.375
× 2 余数 12 1
整数和小数分别转换 整数部分：除 2 取余法
小数部分：乘 2 取整法
读
数
顺
序
读
数
顺
序
,011
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每位八进制数用三位二进
制数代替，再按原顺序排列。
八进制 →二进制,
3,二进制与八进制间的相互转换
二进制 →八进制,
(11100101.11101011)2
= (345.726)8
(745.361)8 = (111100101.011110001)2
(11100101.11101011)2 = (? )8
11100101.11101011 0 0
3 4 5 7 2 6
11 100 101 111 010 11
从小数点开始，整数部分向左
(小数部分向右 ) 三位一组,最后 不
足三位的加 0 补足 三位，再按顺序
写出各组对应的八进制数 。
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4.二进制和十六进制间的相互转换
(10011111011.111011)2=
(4FB.EC)16
(3BE5.97D)16 = (11101111100101.100101111101)2
(10011111011.111011)2 = (? )16
10011111011.111011 0
4 F B E C
0
十六进制 →二进制, 每位十六进制数用四位二进
制数代替，再按原顺序排列。
二进制 →十六进制, 从小数点开始，整数部分向左
(小数部分向右 ) 四位一组,最后 不
足四位的加 0 补足 四位，再按顺序
写出各组对应的十六进制数 。
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三、二进制代码
将若干个二进制数码 0 和 1 按一定规则排
列起来表示某种特定含义的代码称为二进制代
码，简称二进制码 。
用数码的特定组合表示特定信息的过程称编码
常用二进制代码
自然二进制码
二 - 十进制码
格雷码
奇偶检验码
ASCII 码
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常用 BCD码
十进制数
8421码
余 3码
格雷码
2421码
5421码
0
1
2
3
4
5
6
7
8
9
0000
0001
0010
0011
0100
0101
0110
0111
1000
1001
0011
0100
0101
0110
0111
1000
1001
1010
1011
1100
0000
0001
0011
0010
0110
0111
0101
0100
1100
1101
0000
0001
0010
0011
0100
1011
1100
1101
1110
1111
0000
0001
0010
0011
0100
1000
1001
1010
1011
1100
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用 BCD 码表示十进制数举例,
(4.79)10 = (0100.01111001 )8421BCD
(01010001)8421BCD= (51)10
奇偶校验码,
格雷码 (Gray 码, 又称循环码 ),
相邻项或对称项只有 一位 不同
特点,
传输, 1” 的个数为奇数的称奇校
验, 为偶数的称偶校验 。
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本章小结
1,数字信号的特点与优点
2,十进制二进制八进制与十六进制的相互
转换
3,常用的码制有 8421BCD码 2421码 5421
码余 3码格雷码奇偶校验码
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第二章 逻辑代数基础
内容提要,
2.2 逻辑代数表示法
2.3 逻辑代数的基本定律和规则
2.4 逻辑代数的公式化简法
2.5 逻辑代数的卡诺图化简法
2.1 基本概念
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2.1 基本概念
逻辑, 简单地说，就是表示事物的因果关系，即输入、输
出之间变化的因果关系。
逻辑事件,是这样的一类事物，它们具有如下共性：其存
在或表现形式有且仅有两个相互对立的状态，而且它必定
出现在这两个状态中的一个。
逻辑量,实训中的开关只有“闭合”和“断开”两种状态，
而且开关的状态必为二者之一；发光二极管只有“亮”、
“灭”两种对立状态，等。上述事件都是逻辑事件，又可
以叫做逻辑量。在数字电路中逻辑量是用 0 和 1 来表示的
逻辑变量,实训中的开关 A与 B
实际中有各种复杂的逻辑关系和与之对应的控制电路，
但它们都是由基本的逻辑关系和基本逻辑电路组成的。在
数字电路中，有一些基本的逻辑控制电路，它能反映基本
的逻辑关系（又称逻辑运算）。这些基本的逻辑运算是构
成各种复杂逻辑电路的基础。
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2.2 基本逻辑事件的表示方法
1,真值表
表征逻辑事件输入和输出之间全部可能状态的表格称为逻辑事件的真值
表。 特点,详细、直观、书写繁琐。
● 逻辑事件（逻辑函数）的表示方法
2,逻辑函数表达式
表征逻辑事件输入和输出之间关系的数学表达式。特点：书写简单、抽
象。
3,卡诺图
卡诺图是图形化的真值表。 特点：便于化简。
4,逻辑图
用逻辑符号表示逻辑函数的图形，叫做逻辑电路图，简称逻辑图。 特点：
接近实际的原理接线图。
5,波形图
用各逻辑变量的变化波形来描述各变量的变化规律。 特点：便于观察
各变量的变化规律及某一时刻各变量之间的对应关系。
注意！ 逻辑函数的各种表示 方法彼此可以转换。
逻辑函数表达式
表征逻辑事件输入和输出之间关系的数学表达式。特点：书写简单、抽
逻辑函数表达式
表征逻辑事件输入和输出之间关系的数学表达式。特点：书写简单、抽
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● 基本逻辑关系（逻辑函数）
非、与、与非、或、或非、同或和异或
1,非
（ 1） 实例 （ 2） 真值表
A F
0
1
1
0
（ 3） 逻辑符号 （ 4） 逻辑表达式
AF ?
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2,与
（ 1） 实例 （ 2） 真值表
（ 3） 逻辑符号 （ 4） 逻辑表达式
A B F
0 0
0 1
1 0
1 1
0
0
0
1
F=A·B
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（ 1） 真值表 （ 2） 逻辑符号
（ 3） 逻辑表达式
3,与非
A B F
0 0
0 1
1 0
1 1
1
1
1
0
ABF ?
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4,或
（ 1） 实例 （ 2） 真值表
（ 3） 逻辑符号 （ 4） 逻辑表达式
A B F
0 0
0 1
1 0
1 1
0
1
1
1
F=A+B
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4,或非
（ 1） 真值表 （ 2） 逻辑符号 （ 3） 逻辑表达式
A B F
0 0
0 1
1 0
1 1
1
0
0
0
BAF ??
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5,异或
（ 1） 真值表 （ 2） 逻辑符号 （ 3） 逻辑表达式
A B F
0 0
0 1
1 0
1 1
0
1
1
0
BABAF ??
BAF ??
6,同或
（ 1） 真值表 （ 2） 逻辑符号 （ 3） 逻辑表达式
A B F
0 0
0 1
1 0
1 1
1
0
0
1
ABBAF ??
F=A⊙ B
实训一是异或逻辑关系吗？
异或取非是什么？
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◆ 多变量的函数表达式
● 与 F=A·B·C…
● 或 F=A+B+C…
● 与非
CBAF ???
● 或非
CBAF ???
● 与或非 CDABF ?? 等 等
◆ 运算的优先级别
括号 →非运算 →与运算 →或运算
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2.3 逻辑变量与逻辑函数
逻辑代数是分析研究各种逻辑事
件、逻辑电路的数学工具。在逻辑代数
中的变量称为逻辑变量，用字母 A,B、
C,… 表示，例如前述的照明灯控制开
关 A,B等。逻辑变量只有两种取值：
真和假、是和否、有和无等。一般,1”
表示真、是、有，,0”表示假、否、无，
称为正逻辑。表达式 F=A·B等称为逻辑
函数。掌握逻辑函数的运算是研究数字
电路的基础。
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逻辑代数的基本运算
逻辑函数的运算法则包括公理、基本定律、
基本规则和一些公式。
1,公理和基本定律 逻辑代数的公理有,
（ 1） 01? 10?
（ 2） 111 ?? 000 ??
（ 3） 1·0=0·1=0 ； 1+0=0+1=1
（ 4） 0·0=0 ； 1+1=1
（ 5）如果 A≠0 则 A=1； 如果 A≠1 则 A=0。
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逻辑代数的基本定律有,
（ 1）交换律 A·B = B·A； A+B = B+A
（ 2）结合律 A（ BC） =（ AB） C； A+（ B+C） =（ A+B） +C
（ 3）分配律 A（ B+C） =AB+AC； A+BC=（ A+B）（ A+C）
（ 4） 0 1 律 1·A=A ； A + 0 =A 0·A=0 ； A + 1 =1
（ 5）互补律
0?? AA 1?? AA
（ 6）重叠律 A · A = A ； A + A =A
（ 7）反演律 —摩根定律
BABABABA ??????
口诀：与非等于非或 或非等于非与
（ 8）还原律 AA ?
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A B
0 0 1 1
0 1 1 1
1 0 1 1
1 1 0 0
反演律 —摩根定律的证明
BABABABA ??????
等式两边的真值表如表 1.3所示,
BA? BA ?
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2,逻辑代数的三个基本规则
在任何一个含有变量 A 的逻辑代数等式中，如果将所有出
现 A 的地方都代之以一个逻辑函数，则等式仍然成立，这个规
则称为代入规则。
（ 1） 代入规则
例：在等式中 B（ A+C） = BA+BC 将其中的 A用函数
（ A+D ）代替即,
B [（ A+D ） +C ]= B（ A+D） +BC
证：等式左边 B [（ A+D ） +C ]= BA+BD+BC
等式右边 B（ A+D） +BC = BA+BD+BC
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已知逻辑函数 F，欲求其反函数时，可以将 F 中所有的,
与,·,换成或,+”，所有的或,+”换成与,·”；
, 0”换成,1”，,1”换成,0”；
原变量换成反变量，反变量换成原变量。
经过这种变换后所得到的逻辑函数表达式就是反函数 F。这个
规则称为反演规则。
（ 2）反演规则
◆ 利用反演规则，可以比较容易地求出一个函数的反函数。
但变换时要注意两点,
1.要保持原式中逻辑运算的优先顺序；
2.不是一个变量上的反号应保持不变，否则就要出错。
例题：写出下列逻辑函数的反函数
1,它的反函数是
2,它的反函数是
CDBAF ??
)()( DCBAF ????
EDCBAF ?????
EDCBAF ?????
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对于一个逻辑表达式 F，如果将 F 中的
与,·,· 换成或,+”,或,+” 换成与,·, ；
, 1” 换成,0”,,0” 换成,1” 。
那么就得到一个新的逻辑表达式，这个新的表达式称为 F 的对偶
式 Fˊ 。变换时要注意变量保持不变、原表达式中的优先顺序保
持不变。
(3) 对偶规则
例,F = A·（ B+C） 则对偶式 Fˊ= A+B· C
F = （ A+0） ·（ B·1）则对偶式 Fˊ= A · 1+（ B+0）
◆ 对偶规则,
是指当某个恒等式成立时，则其对偶式也成立；
如果两个逻辑表达式相等,F = G,
那么它们的对偶式也相等,Fˊ= Gˊ 。
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利用上面的公理、定律、规则可以得到一些常用的公式。
3,常用公式
（ 1）吸收律 A+A·B = A
BABAABABAA ??????? )(
（ 2）还原律 ABABAABAAB ?????? )()(
（ 3）冗余律 CAABBCCAAB ????
证明,
CAAB
BCACAA B CAB
BCAA B CCAAB
AABCCAABBCCAAB
??
????
????
??????
)()(
)(
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1,逻辑表达式
用与、或、非等逻辑运算表示逻辑变量之间关系的代数式，
叫逻辑函数表达式。
例如,F = A+B,Y = AB+C+D 等。
◆ 逻辑函数的表示方法
逻辑函数的表示方法主要有,
逻辑函数表达式、真值表、逻辑图、卡诺图、波形图等。
2,真值表
定义,描述逻辑函数各个变量的取值组合和逻辑函数取值之间
对应关系的表格，叫真值表。
方法,每一个输入变量有 0,1两个取值,n个变量就有 2n个不
同的取值组合，如果将输入变量的全部取值组合和对应的输出
函数值一一对应地列举出来，即可得到真值表。
例题 1,
两变量函数真值表
AB
变量 函 数
A B AB A+B
0 0 0 0 1 0
0 1 0 1 1 1
1 0 0 1 1 1
1 1 1 1 0 0
BA ?
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解：该函数有 3个输入变量，共有 23=8种输入取值组合，分别
将它们代入函数表达式，并进行求解，得到相应的输出函数值。
将输入、输出一一对应列出，即可得到真值表。
例 2,列出函数 的真值表 CAABF ??
A B C F
0 0 0 0
0 0 1 1
0 1 0 0
0 1 1 1
1 0 0 0
1 0 1 0
1 1 0 1
1 1 1 1 提示：在列真值表时，输入变量的取值组合应按照二进制递增的
顺序排列，这样做既不容易遗漏，也不容易重复。
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由逻辑符号表示的逻辑函数的图形,叫做逻辑电路图,简称
逻辑图。
3,逻辑图
例：逻辑函数 的逻辑图如下图所示。 CABAF ??
4,卡诺图
5,波形图
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2.4 逻辑函数的化简
◆ 问题的提出,同一逻辑函数的两个不同表达式
BAFBABBAF ????? 21
可见，逻辑函数的表达式需要化简。所谓化简，一般
就是指化为最简的与或表达式。
化简逻辑函数的方法，最常用的有,
公式法
卡诺图法
◆ 判断与或表达式是否最简的条件是,
（ 1）逻辑乘积项最少；
（ 2）每个乘积项中变量最少。
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逻辑函数的公式化简法，就是利用逻辑代数的基本公式、
基本定理和常用公式，将复杂的逻辑函数进行化简的方法。
常用的有并项法、吸收法、消去法和配项法。
1.并项法
1?? AA利用公式,将两项合并为一项，并消去一
个变量，例如,
)()( CCBACCAB ????
BAAB ??
)( BBA ??
A?
BACCBACBACBA ???? )(（ 1）
CABCBACBAA BCCBCBACBBCA ??????? )()(（ 2）
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2,吸收法
ACBAA ??
BAEDCBABA ??? )(
3,消去法
CBAABCBCAAB )( ?????
CABAB ??
CAB ??
BABAA ???利用公式,消去多余的因子，例如,
AABA ??利用公式,吸收掉多余的项，例如,
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4,配项法
)()( CCBAAACBCBBABACBCBBA ?????????
CBABCACBACBACBBA ??????
)()()( BCACBACBACBCBABA ??????
CACBBA ???
)( BBAA ?? )( BB ?利用公式,先添上 作配项用，以
便
消去更多的项。例如,
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例 2.4 用公式法化简逻辑函数 BCCAABF ???
BCCAABF ???
CAAB
BCACAA B CAB
AABCCAAB
??
????
???? )(
下图为该逻辑函数化简前后的逻辑电路图。显然，化简后不仅
使逻辑图得到了简化，而且使用的逻辑器件相对较少。
解,
化简前逻辑图 化简后逻辑图
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例 2.5 用公式法化简 )( GFAD EBDDBBCCBCAABF ????????
CBACBACAAB ???? )(
可得 )( GFA DEBDDBBCCBCBAF ???????
根据公式 BABAA ???
得 CBACBCBA ???
即 )( GFAD EBDDBBCCBAF ???????
根据公式 AABA ??
得 AGFAD EA ??? )(
即 BDDBBCCBAF ?????
解,根据摩根定律
利用配项法再进行化简，可得
BDDBBCCBAF ?????
BCCDDBA
CBDBCBCDDCBDBCDBA
CBDBCDDBBCDCBCDBA
CCBDDBBCDDCBA
????
???????
???????
???????
)()()(
)()(
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2.5 逻辑函数的卡诺图化简法
1,预备知识：最小项和最小项表达式
设由三个变量 A,B,C组成逻辑函数。这三个变量可以组
成许多乘积项,其中有一类乘积项为,
这八个乘积项具有以下特点：每个乘积项包括三个变量；
每个变量都以 原变量 （ ）或 反变量 （ ）的形
式在每个乘积项中出现且仅出现一次。这八个乘积项即是三变
量函数的 最小项 。
ABCCABCBACBABCACBACBACBA,,,,,,,
CBA,,CBA,,
定义：对于有 n 个变量的逻辑函数，如果其与 -或表达式中的每
个乘积项都包含 n 个因子，而这 n个因子分别为 n 个变量的原变
量或反变量，每个变量在乘积项中出现且仅出现一次，这样的乘
积项就称为逻辑函数的最小项。
n 个变量的逻辑函数，就有 2n个最小项。为了分析最小项的
性质，在表 1.7列出三变量所有最小项的真值表。
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变 量
A B C
全 部 最 小 项
m0 m1 m2 m3 m4 m5 m6 m7
ABC
0 0 0 1 0 0 0 0 0 0 0
0 0 1 0 1 0 0 0 0 0 0
0 1 0 0 0 1 0 0 0 0 0
0 1 1 0 0 0 1 0 0 0 0
1 0 0 0 0 0 0 1 0 0 0
1 0 1 0 0 0 0 0 1 0 0
1 1 0 0 0 0 0 0 0 1 0
1 1 1 0 0 0 0 0 0 0 1
表 2.7 三变量所有最小项的真值表
CBA CBA CBA BCA CBA CBA CAB
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（ 2）对于同一个变量取值，任意两个最小项的乘积恒为 0。因为
在相同的变量取值下，不可能使两个不相同的最小项同时取 1
值。
（ 3）任意取值的变量条件下，全体最小项的和为 1。
最小项具有下列性质,
（ 1）对于任意一个最小项，只有变量的一组取值使得它的值
为 1，而取其他值时，这个最小项的值都为 0。不同的最小项，
使它的值为 1 的那一组变量取值也不同。
例如最小项,只有在变量取值为 100时,的值为
1，其他 7组取值下，其值都为 0。
CBA CBA
提示,
为方便起见，常对最小项进行编号。以 为例，因为
它和 100相对应，所以就称 是和 100相对应的最小项，而
100相当于十进制中的 4，所以把 记作 m4。按此规则，三
个变量的最小项编号也列在表 1.7中。
CBA
CBA
CBA
2013-3-1
就是把逻辑函数取值为 1 的最小项，用或,+”逻辑连接而
成的表达式。又称标准的与或表达式。
◆ 逻辑函数的最小项表达式
■ 求逻辑函数最小项表达式的方法
（ 1）从一般表达式求最小项表达式
例 2.6 写出 CBABCBAF ??),,( 的最小项表达式。
CBABCBAF ??),,(
CBACBACABA B C
CBAACCAB
????
???? )()(
上式即为 F的最小项表达式。上式的最小项可分别表示为
m1,m5,m6,m7,
所以又可写为
7651),,( mmmmCBAF ????
)7,6,5,1(),,( mCBAF ?? )7,6,5,1(),,( ??CBAF
解：
2013-3-1
（ 2）由真值表求最小项表达式
首先列出逻辑函数 F 的真值表，然后从真值表中找出使
逻辑函数 F 为 1 的变量取值组合，再写出这些变量组合相对
应的最小项，最后将这些最小项相或，即得到该逻辑函数 F
的最小项表达式。
例 2.7 一个三变量逻辑函数的真值表如表 1-8所示，写出其最小
项表达式。
A B C F
0 0 0 0
0 0 1 1
0 1 0 0
0 1 1 0
1 0 0 1
1 0 1 1
1 1 0 0
1 1 1 0
表 1-8
解：由表可写出其最小项表达式为
CBACBACBACBAF ???),,(
或写成
541),,( mmmCBAF ???
)5,4,1(),,( mCBAF ??
2013-3-1
对于有 n个变量的逻辑函数，其最小项有 2n个。因此该逻
辑函数的卡诺图由 2n 个小方格构成，每个小方格都满足逻辑
相邻项的要求。
图 2.11，图 2.12，图 2.13，图 2.14
分别画出了二、三、四、五个变量的卡诺图。
2.卡诺图
◆ 基本知识
卡诺图是由美国工程师卡诺（ Karnaugh）首先提出的一种
用来描述逻辑函数的特殊方格图。
在这个方格图中，每一个方格代表逻辑函数的一个最小项，
而且几何相邻（在几何位置上，上下或左右相邻）的小方格具
有逻辑相邻性，即两相邻小方格所代表的最小项只有一个变量
取值不同。
2013-3-1
图 2.12 三变量卡诺图
图 2.13 四变量卡诺图 图 2.14 五变量卡诺图
2013-3-1
例 2.8 画出逻辑函数
的卡诺图。
)15,14,11,10,8,7,5,2,1,0(),,,( mDCBAF ??
解,
2013-3-1
◆ 卡诺图相邻性的特点保证了几何相邻两方格所代表的最小
项只有一个变量不同。因此，若相邻的方格都为 1（简称 1格）
时，则对应的最小项就可以合并。合并的结果是消去这个不同
的变量，只保留相同的变量。这是图形化简法的依据。
3,逻辑函数的卡诺图化简法
利用卡诺图化简逻辑函数的方法称为逻辑函数的卡诺图化简法。
综合上述概念，卡诺图具有下述性质,
性质 1：卡诺图中两个相邻 1格的最小项可以合并成一个与项，并
消去一个变量。
例,右图为两个 1格合并时消去一个变量的例
子。图中,m1和 m5为两个相邻 1格，则有,
CBCBAACBACBAmm ?????? )(51
2013-3-1
再如,
B C D
AAB C D
A B C DB C DA
?
??
?
)(
DBA
CCDBA
CDBADCBA
?
??
?
)(
DBA CDB
2013-3-1
性质 2,卡诺图中四个相邻 1格的最小项可以合并成一个与项，并
消去两个变量。
例,
CACCA
BBACBBCA
ABCCBABCACBA
???
????
???
)()(
A
C
2013-3-1
再如,
DCAADC
BBDCABBDCA
DCBADCABDCBADCBA
???
????
???
)(
)()(
CA DB DB
2013-3-1
性质 3：卡诺图中八个相邻 1格的最小项可以合并成一个与项，并
消去三个变量。
综上所述，在 n 个变量卡诺图中，若有 2k个 1格相邻（ k为
0,1,2…, n）,它们可以圈在一起加以合并，合并时可消去
k个不同的变量，简化为一个具有 (n-k)个变量的与项。若 k
=n，则合并时可消去全部变量，结果为 1。
◆ 用卡诺图化简法求最简与或表达式的步骤是,
（ 1）画出函数的卡诺图；
（ 2）合并最小项；
（ 3）写出最简与或表达式。
2013-3-1
（ 2）合并最小项。把图中所有的 1格都圈起来，相邻且能
够合并在一起的 1 格圈在一个大圈中；
例 2.9 用卡诺图化简法求逻辑函数
的最简与或表达式
)7,6,3,2,1(),,,( ??CBAF
解,（ 1） 画出函数 F 的卡诺图。对于在函数 F 的标准与或表
达式中出现的那些最小项，在其卡诺图的对应小方格中填上 1，
其余方格不填；
（ 3）写出最简与或表达式。对卡诺图中所画每一个圈进行
合并，保留相同的变量，去掉互反的变量,
1 1 1
1 1
0 0 11 ?? CBAm
0102 ?? CBAm
0 1 13 ?? BCAm
1106 ?? CABm
1 1 17 ?? ABCm
BCA
CABA B CCBABCABCACBAF
??
?????? )()(
F =（ m1+m3） +（ m2+m3+m6+m7）
2013-3-1
例 2.10 用卡诺图化简函数
CDBADCABDCBACDBADCBAF ????),,,(
解,根据最小项的编号规则，得
131193 mmmmF ????
将这四个最小项填入四变量卡诺图内
化简得
CDBDCAF ??
2013-3-1
例 2.11 用卡诺图化简函数
CBADCBADCACBADCBAF ????),,,(
解,从表达式中可以看出此为四变量的逻辑函数，但是有的
乘积项中缺少一个变量，不符合最小项的规定。因此，每个乘
积项中都要将缺少的变量补上,
DCBADCBADDCBACBA ???? )(
DCBADBCABBDCADCA ???? )(
DCBADCBADDCBACBA ???? )(
DCBADCBADCBADCBADBCADCBADCBADCBAF ???????),,,(
则有
将这七个最小项填入四变量卡诺图内
10986210 mmmmmmmF ???????
化简得 DCADBCBF ???
2013-3-1
提 示
（ 1）列出逻辑函数的最小项表达式，由最小项表达式确定变量
的个数（如果最小项中缺少变量，应按例 1.11的方法补齐）。
（ 2）画出最小项表达式对应的卡诺图。
（ 3）将卡诺图中的 1格画圈，一个也不能漏圈，否则最后得到的
表达式就会与所给函数不等； 1格允许被一个以上的圈所包围。
（ 4）圈的个数应尽可能得少。即在保证 1格一个也不漏圈的前
提下，圈的个数越少越好。因为一个圈和一个与项相对应，圈
数越少，与或表达式的与项就越少。
（ 5）按照 2k个方格来组合（即圈内的 1格数必须为 1,2,4,8
等），圈的面积越大越好。因为圈越大，可消去的变量就越多，
与项中的变量就越少。
（ 6）每个圈应至少包含一个新的 1格，否则这个圈是多余的。
（ 7） 用卡诺图化简所得到的最简与或式不是唯一的。
2013-3-1
练习：判断正确与错误
正确 错误 （多画一个圈）
DCADCACBABCF ???? DBADCABCF ???
例 1
例 2
错误（圈的面积不够大） 正确
CBACF ??
CACF ??
2013-3-1
例 3
错误（圈的面积不够大） 正确
DBCCF ??
DBCF ??
例 4
错
误
（
有
一
个
圈
无
新
的1
格
）
正
确
A C DBCADCACABBDF ?????
A C DBCADCACABF ????
2013-3-1
4,具有约束项的逻辑函数的卡诺图化简法
◆ 什么是约束项
实际中经常会遇到这样的问题，在真值表内对应于变量的
某些取值下，函数的值可以是任意的，或者说这些变量的取值
根本不会出现。
例如：一个逻辑电路的输入为 8421-BCD码，显然信息中有
六个变量组合（ 1010～ 1111）是不使用的，这些变量取值所对
应的最小项称为约束项。
如果电路正常工作，这些约束项决不会出现，那么与这些
约束项所对应的电路的输出是什么，也就无所谓了，可以假定
为 1，也可以假定为 0。
约束项的意义在于，它的值可以取 0或取 1，具体取什么值，
可以根据使函数尽量得到简化而定。
◆ 约束项的表示方法
● 在逻辑函数表达式中用 表示约束项，例
如, 说明最小项 m2,m4,m5为约束项；
● 也用逻辑表达式表示函数中的约束项，例如
说明 所包含的最小项为约束项。
● 约束项在真值表或卡诺图中用 × 来表示。
(......)d?
ACBAd ??
ACBA ?
)5,4,2(d?
2013-3-1
例 2.13 用卡诺图化简逻辑函数
)9,2,0()15,11,7,3,1(),,,( dmDCBAF ????
解：该逻辑函数的卡诺图如下图所示。
对该图可以有两种化简方案,
化简结果为
CDBAF ??
化简结果为
CDDBF ??
2013-3-1
3.1 概 述
第 3 章 逻辑门电路
3.2 三极管的开关特性
3.3 TTL 集成逻辑门
3.4 CMOS 集成逻辑门
3.5 集成逻辑门的应用
3.6 本章小结
3.1 概 述
主要要求,
1.了解逻辑门电路的作用和常用类型 。
2.理解高电平信号和低电平信号的含义。
2013-3-1
TTL 即 Transistor-Transistor Logic CMOS 即 Complementary Metal-Oxide-Semiconductor
一、门电路的作用和常用类型
按功能特点不同分
普通门
(推拉式输出 )
CMOS
传输门
输出
开路门 三态门
门电路 (Gate Circuit) 指用以实现基本逻辑关系和 常用复合逻辑关系的电子电路 。
是构成数字电路的基本单元之一
按逻辑功能不同分
与门 或门 非门 异或门 与非门 或非门 与或非门
按电路结构不同分
TTL 集成门电路 CMOS 集成门电路
输入端和输出端都用
三极管的逻辑门电路 。
用互补对称 MOS
管构成的逻辑门电路。
2013-3-1
二、高电平和低电平的含义
高电平和低电平为某 规定范围 的电位值，而非一固定值。
高电平信号是多大的信号？低
电平信号又是多大的信号？
1
0
高电平
低电平
0
1
高电平
低电平
正逻辑体制 负逻辑体制
由门电路种类等决定
2013-3-1
主要要求,
理解 三极管的开关特性 。
掌握三极管开关工作的条件。
3.2 三极管的开关特性
2013-3-1
三极管为什么能用作开关？
怎样控制它的开和关？
当输入 uI 为低电平，使
uBE < Uth时，三极管截止。
iB ? 0,iC ? 0,C,E 间相当
于开关断开。
三极管关断的条件和等效电路
IC(sat)
Q
A
uCE UCE(sat) O
iC
M
N
IB(sat)
T S
负载线
临界饱和线
饱
和
区
放大区
一、三极管的开关作用及其条件
截止区
uBE < Uth
B
E
C 三极管
截止状态
等效电路
uI=UIL uBE
+
-
Uth为门限电压
2013-3-1
IC(sat)
Q
A
uCE UCE(sat) O
iC
M
N
IB(sat)
T S
临界饱和线
饱
和
区
放大区 uI 增大 使 iB 增大，从而工作点上移,i
C 增
大,uCE 减小。
截止区
uBE < Uth
B
E
C 三极管
截止状态
等效电路
S 为放大和饱和的交界点，这时的
iB 称临界饱和基极电流，用 IB(sat) 表示；
相应地,IC(sat) 为临界饱和集电极电流；
UBE(sat) 为饱和基极电压；
UCE(sat) 为饱和集电极电压。对硅管,
UBE(sat) ? 0.7V,UCE(sat) ? 0.3V。在临
界饱和点三极管仍然具有放大作用。
uI 增大 使 uBE > Uth
时，三极管开始导通，
iB > 0，三极管工作于放
大导通状态。
2013-3-1
IC(sat)
Q
A
uCE UCE(sat) O
iC
M
N
IB(sat)
T S
临界饱和线
饱
和
区
放大区
截止区
uBE < Uth
B
E
C 三极管
截止状态
等效电路
uI=UIH
三极管开通的条件和等效电路
当输入 uI 为高电平, 使
iB ≥ IB(sat)时, 三极管饱和 。
uBE +
-
uBE ? UCE(sat) ? 0.3 V ? 0,
C,E 间相当于开关合上。
iB ≥ IB(sat)
B
E
UBE(sat)
C
UCE(sat)
三极管
饱和状态
等效电路
2013-3-1
iB 愈大于 IB(Sat),
则饱和愈深。
由于 UCE(Sat) ? 0,因此饱和后 iC 基本上为恒值,
iC ? IC(Sat) =
C
CC
C
C E ( s a t )CC
R
V
R
UV ??
C
CCC ( s a t )B ( s a t )
R
VII
?? ??
开关工作的条件
截止条件 饱和条件
uBE ＜ Uth iB ＞ IB(Sat)
可靠截止条件为
uBE ≤ 0
2013-3-1
[例 ]下图电路中 ? = 50,UBE(on) = 0.7 V,UIH = 3.6 V,UIL = 0.3 V,为使
三极管开关工作,试选择 RB 值,并对应输入波形画出输出波形。
解, (1)根据开关工作条件确定 RB 取值
uI = UIL = 0.3 V 时,三极管满足截止条件
uI = UIH = 3.6 V 时,为使三极管饱和,应满足 iB > IB(sat)
因为 iB = IH
B
?0.7 V U
R BB
V,92V 7.06.3
RR ?
??
C
CCB (s a t)
Rβ
VI ? mA 1.0
k 150
V 5 ?
???
所以求得 RB < 29 k?,可取标称值 27 k?。
O
uI
t
UIH
UIL
?k 1
+5 V
2013-3-1
(2) 对应输入波形画出输出波形
O
uI
t
UIH
UIL
可见，该电路在输入低
电平时输出高电平，输入高
电平时输出低电平，因此 构
成三极管非门。 由于输出信
号与输入信号反相，故 又称
三极管反相器。
三极管截止时,
iC ? 0,uO ? +5 V
三极管 饱和时,
uO ? UCE(sat) ? 0.3 V
O
uO/V
t
5
0,3
2013-3-1
IC(sat)
O
O
O
uI
iC
uO
t
t
t
UIH
UIL
VCC
UCE(sat)
上例中三极管反相
器的工作波形是理想波
形，实际波形为,
uI 从 UIL 正跳到 UIH 时，
三极管将由截止转变为饱和,
iC 从 0 逐渐增大到 IC(sat),uC
从 VCC 逐渐减小为 UCE(sat)。
uI 从 UIH 负跳到时 UIL，
三极管不能很快由饱和转变
为截止，而需要经过一段时
间才能退出饱和区。
二、三极管的动态开关特性
2013-3-1
IC(sat)
O
O
O
uI
iC
uO
t
t
t
UIH
UIL
VCC
UCE(sat)
0.9IC(sat)
ton
0.1IC(sat)
toff
uI 正跳变到 iC 上升到
0.9IC(sat) 所需的时间 ton 称
为三极管开通时间。
通常工作频率不高时，
可忽略开关时间，而工作
频率高时，必须考虑开关
速度是否合适，否则导致
不能正常工作。
uI 负跳变到 iC 下降到
0.1IC(sat) 所需的时间 toff 称
为三极管关断时间。 通常
toff > ton
开关时间主要由于 电
荷存储效应 引起，要提高
开关速度，必须降低三极
管饱和深度，加速基区存
储电荷的消散。
2013-3-1
C
E
B
SBD
B
C
E
在普通三极管的基极和集电极之间并
接一个肖特基势垒二极管 (简称 SBD) 。
抗饱和三极管的开关速度高
① 没有电荷存储效应
② SBD 的导通电压只有 0.4 V 而非 0.7 V,
因此 UBC = 0.4 V 时,SBD 便导通，使
UBC 钳在 0.4 V 上，降低了饱和深度。
三,抗饱和三极管简介
2013-3-1
主要要求,
了解 TTL 与非门的组成和工作原理。
了解 TTL 集成逻辑门的主要参数和使用常识。
3.3 TTL 集成逻辑门
掌握 TTL 基本门的逻辑功能和主要外特性。
了解集电极开路门和三态门的逻辑功能和应用。
2013-3-1
A
B C V1 V2
V3
V4
V5
V6 VD1 VD2 VD3
R1 R2 R4
R5
RB RC
B1
C1
C2
E2 Y
VCC
+5V
输入级 中间倒相级 输出级
STTL系列与非门电路
逻辑符号
8.2 k? 900 ? 50 ?
3.5 k?
500 ? 250 ?
一,TTL 与非门的基本组成与外特性
(一 )典型 TTL 与非门电路
除 V4外, 采
用了抗饱和三极
管, 用以提高门
电路工作速度 。
V4不会工作于饱
和状态, 因此用
普通三极管 。
输入级主要由多发射极管 V1 和基
极电阻 R1 组成，用以实现输入变量 A、
B,C 的与运算。
VD1 ~ VD3 为输入钳位二极管，用以
抑制输入端出现的负极性干扰。正常信
号输入时,VD1 ~ VD3不工作，当输入的
负极性干扰电压大于二极管导通电压时，
二极管导通，输入端负电压被钳在 -0.7
V上，这不但抑制了输入端的负极性干
扰，对 V1 还有保护作用。
中间级起倒相放大作
用,V2 集电极 C2 和发射极
E2 同时输出两个逻辑电平
相反的信号，分别驱动 V3
和 V5。
RB,RC 和 V6 构成有
源泄放电路，用以减小 V5
管开关时间，从而提高门
电路工作速度。
输出级
由 V3,V4,
R4,R5和 V5
组成。其中
V3 和 V4 构
成复合管，
与 V5 构成推
拉式输出结
构，提高了
负载能力。
2013-3-1
VD1 ~ VD3 在正常信号输
入时不工作，因此下面的分
析中不予考虑。 RB,RC 和
V6 所构成的有源泄放电路的
作用是提高开关速度，它们
不影响与非门的逻辑功能,
因此下面的工作原理分析中
也不予考虑。
8.2k?
因为抗饱和三极管 V1
的集电结导通电压为 0.4 V，
而 V2,V5 发射结导通电压
为 0.7 V，因此要使 V1 集电
结和 V2,V5 发射结导通，
必须 uB1 ≥ 1.8 V。
0.3 V
3.6 V
3.6 V
? 输入端有一个或数个为
低电平时,输出高电平。
输入低电平端对应的发射结
导通,uB1= 0.7 V + 0.3 V = 1 V
V1管其他发射结因反偏而截止。
1 V
这时 V2,V5 截止。 V2 截止
使 V1 集电极等效电阻很大，使
IB1 >> IB1(sat), V1 深度饱和。
V2 截止使 uC2 ? VCC = 5 V,
5 V
因此，输入有低电平时，输出为高电平。
截止
截止
深度
饱和
V3 微饱和,V4 放大工作。
uY = 5V - 0.7 V - 0.7 V = 3.6 V
电路输出为高电平。
微饱和
放大
(二 )TTL 与非门的工作原理
2013-3-1 综上所述,该电路实现了与非逻辑功能,即 A B CY ?
3.6 V
3.6 V
3.6 V
因此,V1 发射结反偏而集电极
正偏，称 处于倒置放大状态。
1.8 V
这时 V2,V5 饱和。
uC2 = UCE2(sat) + uBE5
= 0.3 V + 0.7 V = 1 V
使 V3 导通，而 V4 截止。
1 V
uY = UCE5(sat) ? 0.3 V
输出为低电平
因此，输入均为高电平时，输出为低电平。
0.3 V
V4 截止使 V5 的等效集电极
电阻很大，使 IB5 >> IB5(sat),因
此 V5 深度饱和。
倒置放大
饱
和
饱和
截止
导通
TTL 电路输入端悬
空时相当于输入高电平。
? 输入均为高电平时,输出低电平
VCC 经 R1 使 V1 集电结和 V2、
V5 发射结导通，使 uB1 = 1.8 V。
深
注意
2,TTL与非门的工作原理
2013-3-1
电压传输特性测试电路
0
uO/V
uI/V
0.3
1.0
2.0
3.0
3.6
1.0 2.0
A
C D
B UOH
UOL
STTL与非门 电压传输特性曲线
(三 ) TTL 与非门的外特性及主要参数
1,电压传输特性 和噪声容限
输出电压随输入电压变化的特性
uI 较小时工作于 AB 段，
这时 V2,V5 截止,V3、
V4 导通，输出恒为高电平，
UOH ? 3.6V，称与非门工
作在截止区或处于关门状
态。
uI 较大时工作于 BC
段，这时 V2,V5 工作于
放大区,uI 的微小增大
引起 uO 急剧下降，称与
非门工作在转折区。
uI 很大时工作于 CD 段，
这时 V2,V5 饱和，输出恒为
低电平,UOL ? 0.3V，称与非
门工作在饱和区或处于开门状
态。
电压传输特性测试电路
0
uO/V
uI/V
0.3
1.0
2.0
3.0
3.6
1.0 2.0
A
C D
B UOH
UOL
STTL与非门 电压传输特性曲线
饱和区：与非门
处于开门状态 。
截止区：与非门
处于关门状态 。
转折区
2013-3-1
下面介绍与 电压传输特
性有关的主要参数,
有关参数
0
uO/V
uI/V
0.3
1.0
2.0
3.0
3.6
1.0 2.0
A
C D
B UOH
UOL
电压传输特性曲线
标准高电平 USH
当 uO ≥ USH 时，则认为输出
高电平，通常取 USH = 3 V。
标准低电平 USL
当 uO ≤ USL 时，则认为输出低
电平，通常取 USL = 0.3 V。
关门电平 UOFF
保证输出 不小于 标准高电平 USH
时,允许的输入低电平的最大值 。
开门电平 UON
保证输出 不高于 标准低电平 USL
时,允许的输入高电平的最小值 。
阈值电压 UTH
转折区中点对应的输入电压,
又称门槛电平 。
USH = 3V
USL = 0.3V
UOFFUON UTH
近似分析时认为,
uI > UTH，则与非门开通,
输出低电平 UOL；
uI < UTH，则与非门关闭,
输出高电平 UOH。
2013-3-1
噪声容限越大，抗干扰能力越强。
指输入低电平时，允许的最大正向噪声电压。
UNL = UOFF – UIL
指输入高电平时，允许的最大负向噪声电压。
UNH = UIH – UON
输入信号上叠加的噪声电压只要不超过允许
值，就不会影响电路的正常逻辑功能，这个允许
值称为 噪声容限 。
输入高电平噪声容限 UNH
输入低电平噪声容限 UNL
2013-3-1
输入负载特性测试电路 输入负载特性 曲线
0
uI /V
R1/k?
UOFF 1.1 F
N
ROFF RON
2,输入负载特性
ROFF 称关门电阻。 RI < ROFF 时，相应输入端相
当于输入低电平。对 STTL 系列,ROFF ? 700 ?。
RON 称开门电阻 。 RI > RON 时, 相应输入端相当
于输入高电平 。 对 STTL 系列, RON ? 2.1 k?。
2013-3-1
[例 ] 下图中，已知 ROFF ? 800 ?,RON ? 3 k?，试对应
输入波形定性画出 TTL与非门的输出波形。
(a) (b) t
A
0.3 V
3.6 V
O
不同 TTL 系列,RON,ROFF 不同。
相应输入端相当于输入低电平，
也即相当于输入逻辑 0 。
逻辑 0
因此 Ya 输出恒为高电平 UOH 。
相应输入端相当于输入高电平，
也即相当于输入逻辑 1 。
逻辑 1
AAY b ??? 1因此，可画出波形如图所示。
Yb
t O
Ya
t
UOH
O
解：图 (a)中,RI = 300 ? < ROFF ? 800 ?
图 (b)中,RI = 5.1 k? > RON ? 3 k?
2013-3-1
3,负载能力 负载电流流入与
非门的输出端。
负载电流从与非门
的输出端流向外负载。
负载电流流入驱动门
IOL
负载电流流出驱动门
IOH
输入均为
高电平
输入有
低电平
输出为低电平
输出为高电平
灌电流负载
拉电流负载
不管是灌电流负载还是拉电流负载, 负载
电流都不能超过其最大允许电流, 否则将导致
电路不能正常工作, 甚至烧坏门电路 。
实用中常用 扇出系数 NOL 表示电路负载能力。
门电路输出低电平时允许带同类门电路的个数 。
通常按照负
载电流的流向将
与非门负载分为
灌电流负载
拉电流负载
2013-3-1
由于三极管存在开关时间, 元, 器件
及连线存在一定的寄生电容, 因此输入矩
形脉冲时, 输出脉冲将延迟一定时间 。
输入信号
UOm 0.5 UOm
0.5 UIm UIm
输出信号
4,传输延迟时间
输入电压波形下降沿 0.5 UIm 处到输出电压上升沿 0.5 Uom
处间隔的时间称 截止延迟时间 tPLH。
输入电压波形上升沿 0.5 UIm 处到输出电压下降沿 0.5 Uom
处间隔的时间称 导通延迟时间 tPHL。
平均传输延迟时间 tpd
2 P L HP H Lpd
ttt ??
tPHL tPLH
tpd 越小，则门电
路开关速度越高，工
作频率越高。
2013-3-1
5,功耗 -延迟积
常用功耗 P 和平均传输延迟时间 tpd 的乘积 (简称
功耗 – 延迟积 )来 综合评价门电路的性能, 即
M = P tpd
性能优越的门电路应具有功耗低、工作速度高的
特点，然而这两者矛盾。
M 又称品质因素，值越小，说明综合性能越好。
2013-3-1
使用时需 外接
上拉电阻 RL
即 Open collector gate,简称 OC 门。 常用的有集电极开路与非门, 三态门, 或非门, 与或非门和异或门等 。 它们都是在与非门基础上发展出来
的, TTL 与非门的上述特性对这些门电路大多适用 。
VC 可以等于 VCC
也可不等于 VCC ?
二、其他功能的 TTL 门电路
(一 )集电极开路与非门
1,电路、逻辑符号和工作原理
输入都为高电平时,
V2 和 V5 饱和导通，输出
为低电平 UOL ? 0.3 V 。
输入有低电平时,V2
和 V5 截止，输出为高电平
UOH ? VC 。
因此具有与非功能。
工作原理
OC门
2013-3-1
相当于与门作用。
因为 Y1,Y2 中有低电
平时,Y 为低电平；只有
Y1,Y2 均为高电平时,Y
才为高电平，故 Y = Y1 · Y2。
2,应用
(1) 实现线与
两个或多个 OC 门的输出端直接相连，
相当于将这些输出信号相与，称为线与。
Y
只有 OC 门才能实现线与。普通 TTL
门输出端不能并联，否则可能损坏器件。
CDABCDABY ????
2013-3-1
(2)驱动显示器和继电器等
[例 ] 下图为用 OC 门驱动发光二极管 LED 的显示电路。
已知 LED 的正向导通压降 UF = 2V，正向工作电流
IF = 10 mA，为保证电路正常工作，试确定 RC 的值。
解, 为保证电路正常工作，应满足 F
C
OLFV5
C IR
UUI
R ?
???
mA 10V 3.0V 2V 5
C
??? R即
因此 RC = 270 ?
分析,
该电路只有在 A,B 均为
高电平，使输出 uO 为低电平时，
LED 才导通发光；否则 LED
中无电流流通，不发光。
要使 LED 发光，应满足
IRc ? IF = 10 mA。
2013-3-1
TTL CMOS
RL
VDD +5 V
(3)实现电平转换
TTL 与非门有时需要驱动其他种类门电路，而不
同种类门电路的高低电平标准不一样。应用 OC 门就
可以适应负载门对电平的要求。
OC 门的 UOL ? 0.3V,UOH ? VDD，正好符合
CMOS 电路 UIH ? VDD,UIL ? 0的要求。
2013-3-1
即 Tri-State Logic 门，
简称 TSL 门。其输出有高
电平态、低电平态和高阻
态三种状态。
三态输出与非门电路
EN = 1 时,P = 0,uP = 0.3V
0
1
1
0.3V
1V
导通
截止
截止 另一方面,V1 导通,uB1 =
0.3V + 0.7V = 1V,V2,V5 截止。
这时，从输出端 Y 看进去，
对地和对电源 VCC 都相当于开
路,输出端呈现高阻态,相当
于输出端开路。
Y=AB
1V
导通
截止
截止
Z 这时 VD 导通，使 uC2 = 0.3 V + 0.7 V = 1 V，使 V
4 截止。
(二 )三态输出门
1,电路、逻辑符号和工作原理 工作原理
EN = 0 时,P = 1,VD 截止
电路等效为一个输入为 A,B 和
1 的 TTL 与非门。 Y = AB
2013-3-1
综上所述，可见,
(二 )三态输出门
1,电路、逻辑符号和工作原理
只有当使能信号 EN = 0 时才允许三态
门工作，故称 EN 低电平有效 。
EN 称使能信号或控制信号，
A,B 称数据信号。
当 EN = 0 时,Y = AB,
三态门处于工作态；
当 EN = 1 时，三态门输出呈
现高阻态，又 称 禁止态。
2013-3-1
EN 即 Enable
功能表
Z 0
AB 1
Y EN
使能端的两种控制方式
使能端低电平有效 使能端高电平有效
功能表
Z 1
AB 0
Y EN
EN
2013-3-1
2,应用
任何时刻 EN1,EN2,
EN3 中只能有一个为有效电平，
使相应三态门工作，而其他三
态输出门处于高阻状态，从而
实现了总线的复用。
总线
(1)构成单向总线
2013-3-1
DI
DO/DI
DO
0
0
高阻态
工作
DI
EN = 0 时，
总线上的数据 DI
经反相后在 G2 输
出端输出。
(2)构成双向总线
DI
DO/DI
DO
1
1
工作
DO
高阻态
EN = 1 时，
数据 DO 经 G1
反相后传送到
总线上。
经
反相后传送到
2013-3-1
TTL 集成门的类型很多,那么
如何识别它们?各类型之间有何异
同?如何选用合适的门?
三,TTL 集成门应用要点
1,各系列 TTL 集成门的比较与选用
用于民品 用于军品
具有完全相同的电路结构和电气性能
参数，但 CT54 系列更适合在温度条件恶
劣、供电电源变化大的环境中工作。
按工作温度和电源允许变化范围不同分为
CT74 系列 CT54 系列
2013-3-1
向高速
发展
向低功
耗发展
按平均传输延迟时间和平均功耗不同分
向减小
功耗 -
延迟积
发展
措施：增大电阻值
措施,
(1) 采用 SBD 和抗饱和三极管；
(2) 采用有源泄放电路；
(3) 减小电路中的电阻值。
其中,LSTTL 系列综合性能优越、品种多、
价格便宜； ALSTTL 系列性能优于 LSTTL，但品
种少、价格较高，因此 实用中多选用 LSTTL。
CT
74
系
列(
即
标
准 T
TL
)
CT74L 系列
(即低功耗 TTL
简称 LTTL)
CT74H 系列
(即高速 TTL
简称 HTTL)
CT74S 系列
(即肖特基 TTL
简称 STTL)
CT74AS 系列
(即先进肖特基 TTL
简称 ASTTL)
CT74LS 系列
(即低功耗肖特基 TTL
简称 LSTTL)
CT74ALS 系列
(即先进低功耗肖特基 TTL
简称 LSTTL)
2013-3-1
集成门的选用要点
(1)实际使用中的最高工作频率 fm 应不大于逻辑门最高工作
频率 fmax 的一半 。
实
物
图
片
(2)不同系列 TTL 中，器件型号后面几位数字相同时，通
常逻辑功能、外型尺寸、外引线排列都相同。但工作速
度 (平均传输延迟时间 tpd )和平均功耗不同。实际使用
时,高速门电路可以替换低速的；反之则不行。
例如 CT7400
CT74L00
CT74H00
CT74S00
CT74LS00
CT74AS00
CT74ALS00 xx74xx00 引脚图
双列直插
14 引脚
四 2 输入与非门
2013-3-1
2,TTL 集成逻辑门的使用要点
(1)电源电压用 + 5 V,74 系列应满足 5 V ? 5% 。
(2)输出端的连接
普通 TTL 门输出端不允许直接并联使用。
三态输出门的输出端可并联使用，但同一时刻只能有
一个门工作，其他门输出处于高阻状态。
集电极开路门输出端可并联使用，但公共输出端和
电源 VCC 之间应接负载电阻 RL。
输出端不允许直接接电源 VCC 或直接接地。
输出电流应小于产品手册上规定的最大值。
2013-3-1
3,多余输入端的处理
与门和与非门的多余输入端接逻辑 1 或者与有用输入端并接。
接 VCC 通过 1 ~ 10 k? 电阻接 VCC
与有用输入端并接
TTL 电路输入端悬空时相当于输入高电平,
做实验时与门和与非门等的 多余输入端可悬空,
但使用中多余输入端一般不悬空, 以防止干扰 。
2013-3-1
或门和或非门的多余输入端接逻辑 0
或者与有用输入端并接
2013-3-1
[例 ] 欲用下列电路实现非运算, 试改错 。
(ROFF ? 700 ?,RON ? 2.1 k?)
2013-3-1
解,
OC 门输出
端需外接
上拉电阻 R
C
5.1kΩ
Y = 1 Y = 0
RI > RON,相应输入
端为高电平。
510Ω
RI < ROFF,相应
输入端为低电平。
2013-3-1
是由增强型 PMOS 管和增强型 NMOS 管组成
的互补对称 MOS 门电路。比之 TTL，其突出优点
为：微功耗、抗干扰能力强。
主要要求,
掌握 CMOS 反相器的电路, 工作原理
和主要外特性 。
了解 CMOS 数字集成电路的应用要点 。
了解 CMOS 与非门, 或非门, 开路门,
三态门和传输门的电路和逻辑功能 。
3.4 CMOS 集成逻辑门
2013-3-1
A
uI
Y
uO
VDD S
G
D
D
G
S
B
VP
VN
B 增强型 NMOS 管
(驱动管 )
增强型 PMOS 管
(负载管 )
构成互补
对称结构
一,CMOS 反相器
(一 )电路基本结构
要求 VDD > UGS(th)N +｜ UGS(th)P｜且 UGS(th)N =｜ UGS(th)P｜
增强型 NMOS 管开启电压
NMOS 管的衬底接
电路最低电位,PMOS
管的衬底接最高电位，
从而 保证衬底与漏源间
的 PN 结始终反偏。,
uGSN
+
-
增强型 PMOS 管开启电压
uGSP
+
-
uGSN > UGS(th)N 时，增强型 NMOS 管导通
uGSN < UGS(th)N 时，增强型 NMOS 管截止
O
iD
uGS UGS(th)N
增强型 NMOS 管
转移特性
时,增强型 PMOS 管导通
时,增强型 PMOS 管截止
O
iD
uGS UGS(th)P
增强型 PMOS 管
转移特性
PG S ( t h )G S P Uu ?
PG S ( t h )G S P Uu ?
一 电路基本结构
UIL = 0 V,UIH = VDD
2013-3-1
A
uI
Y
uO
VDD S
G
D
D
G
S
VP
衬底 B
VN
衬底 B
(二 )工作原理
ROFFN
RONP
uO
+VDD
S
D
D
S
导通电阻 RON << 截止电阻 ROFF
RONN
ROFFP
uO
+VDD
S
D
D
S
可见该电路构成 CMOS 非门，又称 CMOS 反相器。
无论输入高低,VN,VP 中总有一管截止，使静态漏
极电流 iD ? 0。因此 CMOS 反相器静态功耗极微小。
◎ 输入为低电平,UIL = 0V 时,
uGSN = 0V < UGS(th)N,
UIL = 0V
截止
uGSN
+
-
VN 截止,
VP 导通,导通
uGSP
+
-
PG S ( t h )DDSPGP V0 UVuu ?????
GSPu
uO ? VDD 为高电平。 衬底
衬底
截止
uGSP
+
-
导通
uGSN
+
-
◎ 输入为高电平 UIH = VDD 时,
uGSN = VDD > UGS(th)N,VN 导通,
VP 截止,
PG S ( t h )DDDDG S P V0 UVVu ????
◎ 输入为低电平 UIL = 0 V 时,
，
O VDD,为高电平。
H VDD
uO ? 0 V,为低电平。
2013-3-1
二、其他功能的 CMOS 门电路
(一 )CMOS 与非门和或非门
1,CMOS
A
B
VDD
VPB VPA
VNA
VNB
Y
每个输入端对应一
对 NMOS 管和 PMOS
管。 NMOS 管为驱动管，
PMOS 管为负载管。输
入端与它们的栅极相连。
与非门结构特点,
驱动管相串联,
负载管相并联 。
2013-3-1
A
B
VDD
VPB VPA
VNA
VNB
Y
CMOS 与非门工作原理
1
1
导通
导通
截止 截止
0
驱动管均导通,
负载管均截止,
输出为低电平。
◆ 当输入均为
高电平时,
低电平输入端
相对应的驱动管截
止，负载管导通,
输出为高电平。
◆ 当输入中有
低电平时,
0
截止
导通
1
因此 Y = AB
2013-3-1
2,CMOS 或非门
A
B
VDD
VPB
VPA
VNA VNB
Y
或非门结构特点,
驱动管相并联,
负载管相串联 。
2013-3-1
Y
A
B
uO
uI
VDD1
漏极开路的 CMOS与非 门电路
(二 )漏极开路的 CMOS 门 简称 OD 门
与 OC 门相似，常用作驱动器、电平转换器和实现线与等。
Y = AB 构成与门
构成输
出端开
路的非
门
需外接上
拉电阻 RD
2013-3-1
C,C 为互补
控制信号
由一对参数对称一致的增
强型 NMOS 管和 PMOS 管并联
构成。
PMOS
C
uI/uO
VDD
CMOS传输 门电路结构
uO/uI
VP
C
NMOS
VN
(三 )CMOS 传输门
工作原理
MOS 管的漏极和源极结构对称，
可互换使用，因此 C OS 传输门的
输出端和输入端也可互换。
当 C = 0V,uI = 0 ~ VDD 时,VN,
VP 均截止，输出与输入之间呈现高
电阻，相当于开关断开。
uI 不能传输到输出端，称传输门
关闭。
当 C = VDD,uI = 0 ~ VDD 时,VN,
VP 中至少有一管导通，输出与输入
之间呈现低电阻，相当于开关闭合。 uO = uI，称传输门开通。
C = 1,C = 0 时，传输门开通,uO = uI；
C = 0,C = 1 时，传输门关闭，信号不能传输。
2013-3-1
PMOS
C
uI/uO
VDD
CMOS传输 门电路结构
uO/uI
VP
C
NMOS
VN
传输门是一个理想的 双向开关,
可传输模拟信号,也可传输 数字信号 。
TG uI/uO uO/uI
C
C
传输门逻辑符号
TG 即 Transmission Gate 的缩写
2013-3-1
在反相器基础上串接
了 PMOS 管 VP2 和 NMOS
管 VN2，它们的栅极分别
受 EN 和 EN 控制。
(四 )CMOS 三态输出门
A
EN
VDD
Y
VP2
VP1
VN1
VN2
低电平使能的 CMOS 三态输出门
工作原理
0
0
1
导通
导通
Y=A
1
1
0
截止
截止
Z
EN = 1 时,VP2,VN2
均截止，输出端 Y 呈现高
阻态。
因此构成使能端低
电平有效的三态门。
EN = 0 时,VP2 和 VN2
导通，呈现低电阻，不影
响 CMOS 反相器工作。
Y = A
EN
2013-3-1
三,CMOS 数字集成电路应用要点
(一 )CMOS 数字集成电路系列
CMOS4000 系列
功耗极低、抗干扰能力强；
电源电压范围宽 VDD = 3 ~ 15 V；
工作频率低,fmax = 5 MHz；
驱动能力差 。
高速 CMOS 系列
(又称 HCMOS 系列 )
功耗极低、抗干扰能力强；电
源电压范围 VDD = 2 ~ 6 V；
工作频率高,fmax = 50 MHz；
驱动能力强。
提高速度措施：减小
MOS 管的极间电容。
由于 CMOS电路
UTH ? VDD / 2，噪声容限
UNL ? UNH ? VDD / 2，因
此抗 干扰能力很强。电
源电压越高，抗干扰能
力越强。
2013-3-1
民品
军品
VDD = 2 ~ 6 V
T 表示与 TTL 兼容
VDD = 4.5 ~ 5.5 V
CC54HC / 74HC 系列
CC54HC / 74HC 系列 T T
按 电源电压 不同分为
按工作温度不同分为
CC74 系列
CC54 系列 高
速 C
M
OS
系
列
2013-3-1
1,注意不同系列 CMOS 电路允许的电源电压范围不同,
一般多用 + 5 V。电源电压越高，抗干扰能力也越强。
(二 )CMOS 集成逻辑门使用要点
2,闲置输入端的处理
不允许悬空。
可与使用输入端并联使用。但这样会增大输入电容,
使速度下降，因此工作频率高时不宜这样用。
与门和与非门的闲置输入端可接正电源或高电平；
或门和或非门的闲置输入端可接地或低电平。
2013-3-1
主要要求,
了解 TTL 和 CMOS 电路的主要差异。
了解集成门电路的选用和应用 。
3.5 集成逻辑门电路的应用
2013-3-1
一,CMOS 门 电路比之 TTL 的主要特点
注意,CMOS 电路的扇出系数大是由于其负载门
的输入阻抗很高，所需驱动功率极小,并非 CMOS 电
路的驱动能力比 TTL 强。 实际上 CMOS4000 系列驱动
能力远小于 TTL,HCMOS 驱动能力与 TTL 相近。
功耗极低
抗干扰能力强
电源电压范围宽
输出信号摆幅大 (UOH ? VDD,UOL ? 0 V)
输入阻抗高
扇出系数大
2013-3-1
二、集成逻辑门电路的选用
根据电路工作要求和市场因素等综合决定
若对功耗和抗干扰能力要求一般，可选用
TTL 电路。 目前多用 74LS 系列，它的功
耗较小，工作频率一般可用至 20 MHz；
如工作频率较高，可选用 CT74ALS 系列，
其工作频率一般可至 50 MHz。
若要求功耗低、抗干扰能力强，则应选用
CMOS 电路。 其中 CMOS4000 系列一般用于
工作频率 1 MHz 以下、驱动能力要求不高的
场合； HCMOS 常用于工作频率 20 MHz 以下、
要求较强驱动能力的场合。
2013-3-1
解,
三、集成逻辑门电路应用举例
[例 ] 试改正下图电路的错误, 使其正常工作 。
CMOS 门 TTL 门 OD 门
(a) (b) (c) (d)
VDD
CMOS 门
Ya = AB Yb = A + B
TTL 门 OD 门
Yc = A
VDD
EN
Yd= A B EN = 1 时 EN
= 0 时
门
&
门
悬空
≥
门
悬空
2013-3-1
可用两级电路 2 个与非门实现之
[例 ] 试分别采用与非门和或非门实现与门和或门 。
解,(1) 用与非门实现与门 设法将 Y = AB 用与非式表示
因为 Y = AB = AB
因此, 用与非门实现的与门电路为
Y = AB
将与非门多余输入端与有用端并联使用构成非门
2013-3-1
可用两级电路
3 个与非门实现
(2) 用与非门实现或门
因此, 用与非门实现的或门电路为
Y = A + B
因为 Y = A + B = A + B = A · B
设法将 Y = A + B 用与非式表示
实现 A
实现 B
2013-3-1
可用两级电路
3 个或非门实现之。
(3) 用或非门实现与门 设法将 Y = AB 用或非式表示
因此, 用或非门实现的与门电路为
因为 Y = AB = A · B = A + B
将或非门多余输入端与
有用端并联使用构成非门
Y = AB
2013-3-1
可用两级电路
2 个或非门实现之
(4) 用或非门实现或门 设法将 Y = A + B 用或非式表示
因为 Y = A + B = A + B
因此, 用或非门实现的或门电路为
Y = A + B
2013-3-1
[例 ] 有一个火灾报警系统，设有烟感、温感和紫外光
感三种不同类型的火灾探测器。为了防止误报警，只有
当其中两种或三种探测器发出探测信号时，报警系统才
产生报警信号，试用与非门设计产生报警信号的电路。
输 入 输 出
A B C Y
0 0 0
0 0 1
0 1 0
0 1 1
1 0 0
1 0 1
1 1 0
1 1 1
解,(1) 分析设计要求，建立真值表
感三种不同类型的火灾探测器
有烟感、温感和紫外光
产生报警信号
两种或三种探测器发出探测信号时，报警系统才
与非门设计
报警电路的输入信号为烟感、温感
和紫外光感三种探测器的输出信号，设
用 A,B,C 表示，且规定有火灾探测信
号时用 1 表示，否则用 0 表示。
报警电路的输出用 Y 表示，且规
定需报警时 Y 为 1,否则 Y 为 0。
由此可列出真值表如右图所示 1 1
1
1
0
0
0
0
(2) 根据 真值表画函数卡诺图
2013-3-1
1 1
A
BC
0
1
00 01 11 10
1
1
(3) 用卡诺图化简法求
出输出逻辑函数的最
简与或表达式，再变
换为与非表达式。
Y = AB + AC + BC
(4) 画逻辑图 根据 Y 的与非表达式画逻辑图
=AB · AC · BC
A
B
C
Y
2013-3-1
门电路是组成数字电路的基本单元之一，最基
本的逻辑门电路有与门、或门和非门。实用中
通常采用集成门电路，常用的有与非门、或非
门、与或非门、异或门、输出开路门、三态门
和 CMOS 传输门等。门电路的学习重点是常
用集成门的逻辑功能、外特性和应用方法 。
本章小结
2013-3-1
在数字电路中, 三极管作为开关使用 。
硅 NPN 管的截止条件为 UBE ＜ 0.5 V, 可
靠截止条件为 UBE ≤ 0 V,这时 iB ? 0,iC ? 0,集
电极和发射极之间相当于开关断开；饱和条件
为 iB ≥ IB(sat), 这时, 硅管的 UBE(sat) ? 0.7 V，
UCE(sat) ? 0.3 V,集电极和发射极之间相当于开
关闭合 。
三极管的开关时间限制了开关速度 。 开关
时间主要由电荷存储效应引起, 要提高开关速
度, 必须降低三极管饱和深度, 加速基区存储
电荷的消散 。
2013-3-1
TTL 数字集成电路主要有 CT74 标准系列,
CT74L 低功耗系列, CT74H 高速系列,
CT74S 肖特基系列, CT74LS 低功耗肖特基
系列, CT74AS 先进肖特基系列和 CT74ALS
先进低功耗肖特基系列 。 其中, CT74L 系列
功耗最小, CT74AS 系列工作频率最高 。
通常用功耗 - 延迟积来综合评价门电路性能 。
CT74LS 系列功耗 -延迟积很小, 性能优越,
品种多, 价格便宜, 实用中多选用之 。
ALSTTL 系列性能更优于 LSTTL,
但品种少, 价格较高 。
2013-3-1
CMOS 数字集成电路主要有 CMOS4000 系列
和 HCMOS 系列 。 CMOS4000 系列工作速度低,
负载能力差, 但功耗极低, 抗干扰能力强, 电
源电压范围宽, 因此, 在工作频率不高的情况
下应用很多 。 CC74HC 和 CC74HCT 两个系
列的工作频率和负载能力都已达到 TTL 集成
电路 CT74LS的水平, 但功耗, 抗干扰能力和
对电源电压变化的适应性等比 CT74LS 更优越 。
因此, CMOS 电路在数字集成电路中, 特别是
大规模集成电路应用更广泛, 已成为数字集成
电路的发展方向 。
2013-3-1
应用集成门电路时，应注意,
TTL电路只能用＋ 5 V(74系列允许误差 ± 5%)； CMOS
4000 系列可用 3 ~ 15 V； HCMOS系列可用 2 ~ 6 V；
CTMOS 系列用 4.5 ~ 5.5 V。 一般情况下, CMOS 门多
用 5 V,以便与 TTL 电路兼容 。
(1)电源电压的正确使用
(2)输出端的连接
开路门的输出端可并联使用实现线与,还可用来驱动需
要一定功率的负载。
三态输出门的输出端也可并联，用来实现总线结构，
但三态输出门必须分时使能。 使用三态门时，需注
意使能端的有效电平。
普通门 (具有推拉式输出结构 )的输出端不
允许直接并联实现线与 。
2013-3-1
(3) 闲置输入端的处理
(4)信号 的正确使用
TTL 电路输入端悬空时相当于输入高电平,
CMOS 电路多余输入端不允许悬空。
CMOS
电路多余输
入端与有用
输入端的并
接仅适用于
工作频率很
低的场合。
数字电路中的信号有高电平和低电平两
种取值, 高电平和低电平为某规定范围的电
位值, 而非一固定值 。 门电路种类不同, 高
电平和低电平的允许范围也不同 。
或门和或非门
与门和与非门
多余输入端接地或
与有用输入端并接
多余输入端接正电源
或与有用输入端并接
2013-3-1
UIL≤UOFF
UIH≥UON
UIL≤USL
UIH≥USH
通
常
以保证有较大的
噪声容限
噪声容限越大，则电路抗干扰能力越强。
UIL ? UOL ? 0 V
UIH ? UOH ? VDD
UNL ? UNH ? VDD / 2,噪声容限很大,
因此电路抗干扰能力很强。
CMOS 传输门既可传输数字信号,
也可传输模拟信号。
当输入端外
接电阻 RI 时
RI ＜ ROFF 相当于输入逻辑 0
RI ＞ RON 相当于输入逻辑 1
TT
L
电
路
CM
OS
电
路 CMOS 门电路由于输入电流为 零, 因此不存在开门电阻和关门电阻。
2013-3-1
第四章 触发器
4.2 JK触发器
4.3 D触发器
4.1 RS触发器
2013-3-1
4.1 RS触发器
& &G G
QQ
1 2
R S
一、基本 RS触发器
1,用与非门组成的基本 RS触发器
（ 1） 电路结构,由两个门电路交叉连接而成 。
置 0端 置 1端
低电平
有效
_ _
Q
SR
Q
_ _
2013-3-1
触发器有两个互补的输出端,
（ 2）逻辑功能
& &G G
QQ
1 2
R S
当 Q=1,=0时，称为触发器的 1状态。 Q
当 =1,Q=0时，称为触发器的 0状态。 Q
Qn+1 R S 功能 Qn
功能表
0 1
0 1
1
1
0
0
置 0 0 0 0 1
1
R称为置 0输入端
低电平有效
_ _
_ _
2013-3-1
& &G G
QQ
1 2
R S
Qn+1 R S 功能 Qn
功能表
0 1 置 0 0 0 0 1
触发器有两个互补的输出端,
（ 2）逻辑功能
当 Q=1,=0时，称为触发器的 1状态。 Q
当 =1,Q=0时，称为触发器的 0状态。 Q
1 0
1 0
0
0
1
1
置 1 1 1 0 1
S称为置 1输入端
低电平有效
_ _
_ _
2013-3-1
& &G G
QQ
1 2
R S
Qn+1 R S 功能 Qn
功能表
0 1 置 0 0 0 0 1
触发器有两个互补的输出端,
（ 2）逻辑功能
当 Q=1,=0时，称为触发器的 1状态。 Q
当 =1,Q=0时，称为触发器的 0状态。 Q
1 0 置 1 1 1 0 1
1 1
1 1
1 0
0
0
1
_
_ _
保持
1
0
_ 1
2013-3-1
& &G G
QQ
1 2
R S
Qn+1 R S 功能 Qn
功能表
0 1 置 0 0 0 0 1
触发器有两个互补的输出端,
（ 2）逻辑功能
当 Q=1,=0时，称为触发器的 1状态。 Q
当 =1,Q=0时，称为触发器的 0状态。 Q
1 0 置 1 1 1 0 1
1 1
0 0 1
1 1
1 0
0
1
1
保持
0 0 不定 ×
×
0
1
_ _
_ _
2013-3-1
Qn+1 R S 功能 Qn
功能表
0 1 置 0 0 0 0 1
1 0 置 1 1 1 0 1
1 1 0 0
1
1
保持
0 0 不定 ×
×
0
1
（ 3）特性方程
nn QRSQ ??? 1
? 0?RS （约束条件）
_ _
Qn+1
R
S Qn 00 01 11 10
0
1 0 1 1 1
0 0
_
_
以上是由与非门构成的基本 RS触发器,也可以用或非门构
成的基本 RS触发器,同学们下课后自己分析它们的功能。
2013-3-1
（ 3）波形分析
例 4.1.1 在用与非门组成的基本 RS触发器中，设初始状态为 0，已
知输入 R,S的波形图，画出两输出端的波形图。
R
S
Q
Q
0 0
0 0 1 1 1 1 1 1 1
1 1 1 1 1 1 1
1
1
nn QRSQ ??? 1
? 0?RS （约束条件）
2013-3-1
基本触发器的特点总结,
（ 1）具有直接置 1、置 0, 保持功能。
（ 2） 与非门组成的基本 RS触发器中,触发信号
低电平有效。
（ 3） 是构成其他触发器的基本单元 。
（ 4）输入信号具有约束。
2013-3-1
二,同步 RS触发器
给触发器加一个时钟控制端 CP,只有在 CP端上出现时钟脉冲时,
触发器的状态才能改变 。 这种触发器称为 同步触发器 。
1,同步 RS触发器的电路结构
& &G G
QQ
1 2
& &
R SCP
3
G
4
G
QQ
1S1R C1
CP
2013-3-1
2．逻辑功能 当 CP＝ 0时, 控制门 G
3,G4关闭, 触发器的状态保持不变 。
当 CP＝ 1时, G3,G4打开, 其输出状态由 R,S端的输入信号决定 。
同步 RS触发器的状态转换分别由 R,S和 CP控制, 其中, R,S控制
状态转换的方向； CP控制状态转换的时刻 。
& &G G
QQ
1 2
& &
R SCP
3
G
4
G
Qn+1 R S 功能 Qn
功能表
0 1
0 1
输出状态
同 S状态
1
1
0
1
1 0
1 0
输出状态
同 S状态
0
0
0
1
1 1
1 1
0
1
×
×
不定
0 0
0 0 保持
0
1
0
1
1 0
0 1
0 1
1
0 1
2013-3-1
3．触发器功能的几种表示方法
触发器的功能除了可以用功能表表示外, 还有几种表示方法,
（ 1） 特性方程
由功能表画出卡诺图得特性方程,
Qn+1 R S 功能 Qn
功能表
0 1
0 1
输出状态
同 S状态
1
1
0
1
1 0
1 0
输出状态
同 S状态
0
0
0
1
1 1
1 1
0
1
×
×
不定
0 0
0 0 保持
0
1
0
1
nn QRSQ ??? 1
0
1
Q
1011
R
×
S
1
01
0100
0
×
Q
n + 1
1
n
0
? 0?RS （约束条件）
(CP上升沿和 CP=1)
卡诺图
2013-3-1
（ 2） 状态转换图
状态转换图表示触发器从一个状态变化到另一个状态或保持原
状不变时, 对输入信号的要求 。
Qn+1 R S 功能 Qn
功能表
0 1
0 1
输出状态
同 S状态
1
1
0
1
1 0
1 0
输出状态
同 S状态
0
0
0
1
1 1
1 1
0
1
×
×
不定
0 0
0 0 保持
0
1
0
1
R= ×
S= 0
1 S=
R= 0
S= ×
R= 0
S= 0
1 R=
1 0
2013-3-1
（ 3） 驱动表
驱动表是用表格的方式表示触发器从一个状态变化到另一
个状态或保持原状态不变时, 对输入信号的要求 。
Qn+1 R S 功能 Qn
功能表
0 1
0 1
输出状态
同 S状态
1
1
0
1
1 0
1 0
输出状态
同 S状态
0
0
0
1
1 1
1 1
0
1
×
×
不定
0 0
0 0 保持
0
1
0
1 0 0
0 1
1 0
1 1
Qn→ Qn+1
× 0
0 1
1 0
0 ×
R S
RS触发器的驱动表
S=
1
S=
×
R= ×
S=
S=
R=
0
0
0 1 R=
0
1
0
R=
驱动表是 状态转换图 的表格表示方式方式
2013-3-1
（ 4） 波形图
已知同步 RS触发器的输入波形, 画出输出波形图 。
S
R
CP
Q
Q
2013-3-1
4,同步触发器存在的问题 ——空翻
由于在 CP=1期间,G3,G4门都是开着的, 都能接收 R,S信号, 所以,如果在
CP=1期间 R,S发生多次变化, 则触发器的状态也可能发生多次翻转 。
在一个时钟脉冲周期中, 触发器发生多次翻转的现象叫做 空翻 。
& &G G
QQ
1 2
& &
R SCP
3
G
4
G
R
S
CP
Q
有效翻转 空翻
QQ
1S1R C1
CP
2013-3-1
三, 主从 RS触发器
由两级同步 RS触发器串联
组成。
G1～ G4组成从触发器,
G5～ G8组成主触发器。
CP 与 CP’互补，使两个触
发器工作在两个不同的
时区内。
1．电路结构
器
& G 1 &
&
2 触
G & G
发
4
G
3
Q
从
Q
' Q
&
G &
G &
'
触
器
主
发
CP
Q
R
&
S
5
7
G
'
6
G
CP
1
G 9
CP
Q Q
1S 1R C1
Q Q
1S 1R C1
' CP
G 9 1
R S
2013-3-1
& G
'
CP
器
G &
&
G
6
G
'
9
G
1
&
&
&
2
'
触
触
G &
器
主
G
发
发
4
G
3
Q
CP
Q
R
Q
从
&
S
8
Q
5
7
G
1
2．工作原理
Qn+1 R S 功能 Qn
功能表
0 1
0 1
输出状态
同 S状态
1
1
0
1
1 0
1 0
输出状态
同 S状态
0
0
0
1
1 1
1 1
0
1
×
×
不定
0 0
0 0 保持
0
1
0
1
主从触发器的触发翻转分为两个节拍,
（ 1） 当 CP＝ 1时, CP’＝ 0,” 从, 保持 。
” 主, 工作, 接收 R和 S端的输入信号 。
（ 2） 当 CP 时, 即 CP=0,CP’＝ 1。
, 主, 保持, 不再接收 R,S信号；
” 从, 工作, 接收主触发器输出端的状态 。
1 0
0 1
0 1
1 0
1
0
1
0 1
1 0
1
2013-3-1
主从触发器的特点,
（ 1） 上升沿到 CP=1期间主触发器工作, 接收 RS输
入信号；从触发器保持 。
（ 2） 下降沿期间从触发器工作, 接收 主触发器 Q`Q
输出信号；主触发器保持 。
（ 3） 从根本上解决了直接控制作用, 提高了抗干
扰能力 。
（ 4） 缺点是存在约束 。
主从 RS 触 发器的符号,
CP
Q Q
1S
┌
C1
┌
1R
2013-3-1
一,主从 JK触发器
主从 RS触发器的缺点,
使用时有约束条件
RS=0
1,电路结构
为此, 将触发器
的两个互补的输出
端信号通过两根反
馈线分别引到输入
端的 G7,G8门, 这
样, 就构成了 JK触
发器 。
4.2 JK触发器
& G
'
CP
器
G &
&
G
6
G
'
9
G
1
&
&
&
2
'
触
触
G &
器
主
G
发
发
4
G
3
Q
CP
Q
R
Q
从
&
S
8
Q
5
7
G
1& G
'
CP
器
G &
&
G
6
G
'
9
G
1
&
&
&
2
'
触
触
G &
器
主
G
发
发
4
G
3
Q
CP
Q
R
Q
从
&
S
8
Q
5
7
G
1
器
Q
9
发
触
& &
主
Q
2 G
3
从 G
触
Q
1
'
G
器
Q
发
'
1
G
G G
&
G
5
&
4
& & 6
G
CP
8 G & 7
K
&
J
& &
2013-3-1
2．工作原理
Qn+1 J K 功能 Qn
JK触发器
功能表
0 1
0 1
输出状态
同 J状态
0
0
0
1
1 0
1 0
输出状态
同 J状态
1
1
0
1
1 1
1 1
0
1
1
0
0 0
0 0 保持
0
1
0
1
Qn=Qn
1 1
0 1
0 1
1 0
1
0
1
0 1
1 0
1
1 0
器
Q
9
发
触
& &
主
Q
2
G
3
从
G
触
Q
1
'
G
器
Q
发
'
1
G
GG
&
G
5
&
4
&
&
6
G
CP
8
G&
7
K
&
J
CP
1K
┌
Q
┌
1J
Q
C1
2013-3-1
3,JK触发器逻辑功能的几种表示方法
(1） 功能表,（ 2） 特性方程,
Qn+1 J K 功能 Qn
JK触发器
功能表
0 1
0 1
输出状态
同 J状态
0
0
0
1
1 0
1 0
输出状态
同 J状态
1
1
0
1
1 1
1 1
0
1
1
0
0 0
0 0 保持
0
1
0
1
Qn=Qn
nnn QKQJQ ??? 1
1101
00
J
00
1 1
1
K
n
0
10
0
Q
Q
n + 1
1 0 1
卡诺图
2013-3-1
（ 3）状态转换图
（ 4）驱动表
0 0
0 1
1 0
1 1
Qn→ Qn+1
0 ×
1 ×
× 1
× 0
J K
JK触发器的驱动表
0 1
J=
K=
0
×
J= K=1 ×
K=×
J=
K= 0
×
1J=
2013-3-1
（三）,JK触发器应用
1,将 JK触发器 构成 T触发器 。
CP
Q
1J1K
Q
C1
┌ ┌
T
Q
┌
Q
┌
C1 1T
Qn+1 J K 功能 Qn
JK功能表
0 1
0 1
输出状态
同 J状态
0
0
0
1
1 0
1 0
输出状态
同 J状态
1
1
0
1
1 1
1 1
0
1
1
0
0 0
0 0 保持
0
1
0
1
Qn=Qn
n n n Q K Q J Q
K J
? ?
?
? 1
触发器特性方程
0 0
0 1
1 0
1 1
T Qn
0
1
1
0
Qn+1 功能
T触发器的功能表
Qn+1= Qn
Qn+1= Qn
nnn QTQTQ ??? 1
T触发器特性方程
,
2013-3-1
当 T触发器的输入端为 T=1时,
称为 T’触发器 。
nn QQ ?? 1
T’触发器的特性方程,T=1时
CP
Q
Q
┌
Q
┌
C1 1T
1 CP nnn QTQTQ ??? 1
T触发器特性方程,
2013-3-1
第三节 D触发器 一, 电平有效的 D触发器
1,D触发器的逻辑功能
D触发器只有一个触发输入端 D,因此, 逻辑关系非常简单；
D触发器的特性方程为,Qn+1=D（ CP=1有效 ）
0
0
1
1
D
0
1
0
1
Qn
0
0
1
1
Qn+1
输出状态
同 D状态
功能
D触发器的功能表
2013-3-1
D触发器的状态转换图,
0 0
0 1
1 0
1 1
Qn→ Qn+1
0
1
0
1
D
D触发器的驱动表
0
0
1
1
D
0
1
0
1
Qn
0
0
1
1
Qn+1
输出状
态同 D
状态
功能
D触发器的
功能表
0D= 0 1
D= 0
D= 1
D= 1
2013-3-1
二、边沿 D触发器
1K
┌
Q
┌
1J
Q
C1
CP D
┌
Q
┌
D
Q
C1
图 4-14 边沿 D触发器
┌
Q
┌
D
Q
C1
图 4-15B 下降
沿 D触发器
图 4-15 A上升
沿 D触发器
由边沿 JK触发器构成 D触发器如图 4-14
所示, 令Ｊ =D,
DJK ??
由 JK触发器的特性方程可得,
DDQQD
QDQDQKQJQ
nn
nnnn1n
???
?????
DQ 1n ?? （ ＣＰ下降后生效 ）
CP
D
Q
图 4-15B 下降沿 D触发器
2013-3-1
（ 1） D→ T
（ 2） D→ T’
1D
C1
∧
=1
CP
Q Q
T
C1
∧1D
CP
Q Q
写出 D触发器和 T触发器的
特性方程,nnn QTQTQ ??? 1
DQ n ??1
nn QQ ?? 1
2013-3-1
本章小结 1,触发器有两个基本性质,（ 1） 在一定条件下, 触发器可维持在两种稳
定状态 （ 0或 1状态 ） 之一而保持不变； （ 2） 在一定的外加信号作用下,
触发器可从一个稳定状态转变到另一个稳定状态 。
2,描写触发器逻辑功能的方法主要有特性表, 特性方程, 驱动表, 状态
转换图和波形图 (又称时序图 )等 。
3,按照结构不同, 触发器可分为,
(1) 基本 RS触发器, 为电平触发方式 。
(2) 同步触发器, 为脉冲触发方式 。
(3) 主从触发器, 为脉冲触发方式 。
(4) 边沿触发器, 为边沿触发方式 。
4,根据逻辑功能的不同, 触发器可分为,
(1) RS触发器 (2) JK触发器
(3) D触发器 (4) T触发器 （ T’触发器 ）
5,同一电路结构的触发器可以做成不同的逻辑功能；同一逻辑功能的触
发器可以用不同的电路结构来实现 。
6,利用特性方程可实现不同功能触发器间逻辑功能的相互转换 。
2013-3-1
第五章 脉冲波形的产生与整形
5.1 555定时器
5.2 555定时器的应用
5.3 CMOS多谐波发生器
2013-3-1
一,电路组成
5.1 555定时器
电压比较器的功能,
v+> v-,vO=1
v+< v-,vO=0
由以下几部分组成,
（ 1） 三个 5k电阻组
成的分压器 。
（ 2） 两个电压比较器
C1和 C2。
C 1v +
－v
v O
C
C
&
& & 1
R
S
5k |?
5k |?
5k |?
1
2
V R
C-V
TR
OUT
DD D
(2)
(6)
(5)
(8) (4)
(3)
电源 复位
TH
阈值输入
控制电压
触发输入
(7) DIS VT
放电端
(1)
G1
G2
G3 G2
2013-3-1
（ 3） 基本 RS触发器,
（ 4） 放电三极管 T及缓冲器 G。
电路符号
C
C
&
& & 1
R
S
5k |?
5k |?
5k |?
1
2
V R
C-V
TR OUT
DD D
(2)
(6)
(5)
(8) (4)
(3)
电源 复位
TH
阈值输入
控制电压
触发输入
(7) DIS VT
放电端
(1)
G1
G2
G3 G2
1
2
6
5
8 4
3
7
DIS
TR
TH
C-V
V DD
OUT
555
D R
2013-3-1
二,逻辑功能
（ 1） 4脚为复位输入
端（ RD ），当 RD
为低电平时，不管
其他输入端的状态
如何，输出 vo为低
电平。正常工作时，
应将其接高电平。
（ 2） 5脚为电压控制
端，当其悬空时，
比较器 C1和 C2的比
较电压分别为
2/3VCC 和 1/3VCC 。
1/3VCC
2/3VCC
C
C
&
& & 1
R
S
5k |?
5k |?
5k |?
1
2
V R
C-V
TR OUT
DD D
(2)
(6)
(5)
(8) (4)
(3)
电源 复位
TH
阈值输入
控制电压
触发输入
(7) DIS VT
放电端
(1)
G1
G2
G3 G2
2013-3-1
（ 3） 2脚为触发输入端,6脚为阈值输入端，两端的电位高低
控制比较器 C1和 C2的输出，从而控制 RS触发器，决定输出
状态。
1/3VCC
2/3VCC
阈值
输入
阈值
输入
复
位
输
出
vI1 vI2 RD vo
×
＜ 2/3VCC
＞ 2/3VCC
＜ 2/3VCC
×
＜ 1/3VCC
＞ 1/3VCC
＞ 1/3VCC
0
1
1
1
0
1
0
不变
功能表
C
C
&
& & 1
R
S
5k |?
5k |?
5k |?
1
2
V R
C-V
TR OUT
DD D
(2)
(6)
(5)
(8) (4)
(3)
电源 复位
TH
阈值输入
控制电压
触发输入
(7) DIS VT
放电端
(1)
G1
G2
G3 G2
2013-3-1
5.2 555定时器的应用
一,用 555定时器构成的施密特触发器
施密特触发器 —— 具有回差电压特性, 能将边沿变化
缓慢的电压波形整形为边沿陡峭的矩形脉冲 。
（ 一 ） 电路组成及工作原理
1
2
6
5
V CC R D
O5 5 5 3
O
v7
v
v
I2
I1v
IC
8 4
1
2
I
v
CCV V CC 2
R
v
v
I
t
O1
v
t
1/3VCC
2/3VCC
2013-3-1
OVIV
电路符号
C
OUT
5k
S
1
(2)
2/3V
(7)
(6)
v
&
放电端
I1
(3)
G
V
&
v
|?
CC
|?
(4)
T
CC
|?
C
I2
(8)
5k
5k
2
R CC
(1)
& 1 1/3V
V
O2
1 R
v I
v
CC2
2013-3-1
2,电压滞回特性和主要参数
（ 2 ） 主要静态参数
（ a） 上限阈值电压 VT+
vI上升过程中, 输出电压 vO由
高电平 VOH跳变到低电平 VOL时,
所对应的输入电压值 。
VT+=2/3VCC。
（ b） 下限阈值电压 VT —
vI下降过程中, vO由低电平
VOL跳变到高电平 VOH时, 所对
应的输入电压值 。 VT— =1 /3VCC。
（ 3） 回差电压 ΔVT
ΔVT= VT+－ VT— =1 /3VDD
（ 1）电压滞回特性
1/3VCC
Vo
Vi 0
传输特性
VOH
VOL
2/3VCC
1/3VCC
2/3VCC VT+
VT —
ΔVT
VT+ VT —
ΔVT
v I
t
O1 v
t
2013-3-1
OVIV
电路符号
O2 v
t
O1 v
t
VCC2
1
2
6
5
V CC R D
O 555 3
O v 7
v
v
I2
I1 v
IC
8 4
1
2
I v
DD V V CC
R
v
Vout
vO1
C
5k
S
1
(2)
2/3V
(7)
(6)
v
&
放电端
I1
(3)
G
V
&
v
|?
DD
|?
(4)
T
CC
|?
C
I2
(8)
5k
5k
2
R CC
(1)
& 1 1/3V
V
O2
1 R
v I
v
CC
2013-3-1
（二） 施密特触发器的应用
1,用作接口电路 —— 将缓慢变化的输入信号, 转换成为符合
TTL系统要求的脉冲波形 。
2,用作整形电路 —— 把不规则的输入信号整形成为矩形脉冲 。
正弦波振荡器
1 V
O
输入
输出
VT+
VT-
2013-3-1
3,用于脉冲鉴幅 —— 从一系列幅度不同的脉冲信号中,
选出那些幅度大于 VT+的输入脉冲 。
V I OV1
I
t
V
T-
T+
V
0
V
OV
0 t
2013-3-1
0
vc
t
vo
0 t
二,多谐波发生器
多谐波发生器 ——能产生矩形脉冲波的自激振荡器 。
（ 一 ） 电路组成及工作原理
2
6
V CC R D
O
555
3
v
I2
I1v
8 4
v
7
R
R
V
CC
1
2
C
1 5
0,01 μF
C 1
v
C
P
2/3VCC
1/3VCC
2013-3-1
振荡频率的估算 （ 1） 电容充电时间 T
1,（ 用三要素法计算 ）
（ 2） 电容放电时间 T2
（ 3） 电路振荡周期 T
T=T1+T2=0.7(R1+2R2)C
（ 5） 输出波形占空比 q
)()(
)0()(ln
1
11 Tvv
vvT
CC
CC
??
??? ?? CRR )(7.0
21 ??
CCCC
CCCC
VV
VV
3
2
3
1
ln1
?
?
? ?
CRT 22 7.0?
CRRTf )2(
43.11
21 ?
??
21
211
2 RR
RR
T
Tq
?
???
（ 4） 电路振荡频率 f
vc
t
v0UT
t
2/3VDD
T
T1 T2
0
0
1/3VDD
2013-3-1
占空比可调的多谐波发生器
利用二极管的单向导电性, 把电容 C充电和放电回路隔离开,
再加上一个电位器, 便可构成占空比可调的多谐振荡器 。
可计算得,T1=0.7R1C
T2=0.7R2C
占空比,
21
1
21
1
21
11
7.07.0
7.0
RR
R
CRCR
CR
TT
T
T
T
q
?
?
?
?
?
??
2
6
V CC R D
OUT
555
3
v I2
I1 v
8 4
v
7
V CC
C 1 5
0.01 |ìF
C 1
v C
D
D 1
2
RP’
PR”
2013-3-1
（二）多谐波发生器的应用 1,简易温控报警器
2
6
V
CC
R D
5 55
3
v
I2
I1
v
8 4
7
R
R
V
CC
1
2
C 1 5
0, 0 1
C
1
1 0 μ / 1 0 V
C
2
2 0 k
1 0 0 k
0, 0 1
3R2k
（ + 6 V ）
T
3 A X 3 1
μ
μ
2013-3-1
2,双音门铃 。
1
v
I1
8
1
2R
5 55
0, 0 1
1
5
C
R
R
D
4
2
7
V
I2
6
v
CC
3k
3k
0, 1
μ
μ
R 4
4, 7 k
3
C
4 7 μ
C
D
D
1
2
2 C P
3
R
3, 9 k
CC
V
（ + 6 V ）
C
2
4 7 μ
3
8Ω
P
AN
2013-3-1
三, 单稳态触发器 单稳态触发器 —— 有一个稳态和一个暂稳态；在触发脉
冲作用下，由稳态翻转到暂稳态；暂稳状态维持一段时间
后，自动返回到稳态。
（ 1） 无触发信号输入时电路工作
在稳定状态
当 vI=1时, 电路工作在稳定状态,
即 vO=0,vC=0。
（一） 电路组成及工作
原理 2
6
V CC R D
O
5 5 5
3
v
I2
I1v
8 4
v
7
V CC
C
1 5
v
C
v
I
R
C
0, 0 1
1
μF
2013-3-1
2
6
V CC R D
O
5 5 5
3
v
I2
I1v
8 4
v
7
V CC
C
1 5
v
C
v
I
R
C
0, 0 1
1
μF
（ 2） vI下降沿触发
当 vI下降沿到达时, vO由 0跳变为 1,电路由稳态转入暂稳态 。
2
O
v
3
CC
O
t
V
O
t
C
v
O
I
t
v
2013-3-1
（ 3） 暂稳态的维持时间
在暂稳态期间, 三极管 T截止, VCC经 R向 C充电 。 时间常数 τ1=RC,
vC由 0V开始增大, 在 vC上升到 2/3VCC之前, 电路保持暂稳态不变 。
2
6
V CC R D
O
5 5 5
3
v
I2
I1v
8 4
v
7
V CC
C
1 5
v
C
v
I
R
C
0, 0 1
1
μF
2
O
v
3
CC
O
t
V
O
t
C
v
O
I
t
v
（ 4）自动返回时间 —— 当 vC上升至 2/3VCC时,vO变 0，电路由暂稳态重新
转入稳态。
（ 5） 恢复过程 ——当暂稳态结束后, C通过饱和导通的 T放电, 时间常数
τ2=RCESC,由于 RCES很小, 所以放电很快 。 C放电完毕, 恢复过程结
束 。
2013-3-1
2
O
v
3
CC
O
t
V
O
t
C
v
O
I
t
v
主要参数估算
(1) 输出脉冲宽度 Tw（ 用三要素法计算 ）
reW ttT
f ??? 11
m i n
m a x
CR
VV
V
tvv
vvt
CCCC
CC
WCC
CC
W 1.1
3
2
0ln
)()(
)0()(ln
11 ?
?
??
??
??? ? ??
（ 2） 恢复时间 tre
tre=（ 3～ 5） τ2
（ 3） 最高工作频率 fmax
vI周期的最小值,
Tmin= tW＋ tre
最高工作频率,
T
TW
2013-3-1
（二）单稳态触发器的应用
1,延时与定时
（ 1） 延时
图中, v/O的下降沿比 vI的下
降沿滞后了时间 tW。
（ 2） 定时
当 v/O=1时, 与门打开,
vO= vF。 当 v/O=0时,
与门关闭, vO为低电平 。
与门打开的时间是单稳
输出脉冲 v/O的宽度 tW。
1 &
v I
v O
单稳 与门
v F
Ov
v I
t
Wv
O
v
F
Ov
2013-3-1
*附加,2,整
形 单稳态触发器能够把不规则的输入信号 vI,整形成为幅度
和宽度都相同的标准矩形脉冲 vO。 vO的幅度取决于单稳态电
路输出的高, 低电平, 宽度 tW决定于暂稳态时间 。
I
v
v O t W
2013-3-1
*附加, 3,触摸定时控制开关
555定时器构成单稳态触发器 。 只要用手触摸一下金属片 P,由于人体感
应电压相当于在触发
输入端 （ 管脚 2） 加入一个负
脉冲, 555输出端输出高电平,
灯泡 （ RL） 发光, 当暂稳态
时间 （ tW） 结束时, 555输出
端恢复低电平, 灯泡熄灭 。
该触摸开关可用于夜间定时
照明, 定时时间可由 RC参数
调节 。
8 4
7
6
2
1 5
3
5 5 5
+V CC
R L
R
10 0k
C
10 0μ
C 1
0,01 μ
(+ 6 V )
P
2013-3-1
*附加, 4,触摸、声控双功能延时灯
555和 T1,R3,R2,C4组成单稳定时电路, 定时 （ 即灯亮 ） 时间约为 1分钟 。
当击掌声传至压电陶瓷片时, HTD将声音信号转换成电信号, 经 T2、
T1放大, 触发 555,使 555输出高电平, 触发导通晶闸管 SCR,电灯亮；
同样, 若触摸金属片 A时, 人体感应电信号经 R4,R5加至 T1基极, 也能使
T1导通, 触发 555,达到上述效果 。
8 4
7
6
2
1 5
3
C 4
4 7 μ
C
0, 0 1 μ
55 5NE
A
~ 2 2 0 V
R 3
R
1M
2
2 0 k
S C R
M C R 1 0 0
4, 7 M
4, 7 M
R 4
R 5
R 6
R 7
1M
1 0 k
5C
0, 0 2 2 μ
T
T
1
2
9 0 1 4
9 0 1 3
H T D
C 3
2 2 0 μ
D
1 N 4 0 0 4 C 1
0, 5 6 μ / 4 0 0 V
1R
3 3 0
0, 0 1 μ
C 2
V
DD （ + 6V ）
DW
2 C W 1 3
2013-3-1
5.3 CMOS多谐波发生器
一、电路的组成
1
1
G 2
1
G
R
100k
R C
二、电路的工作原理
因为 CMOS电路的输入阻抗很高，其输入电流近似为 0,
又因为，其输出高、低电平分别接近 UDD和 OV，所以
CMOS反相器可以看作是一个电压控制的电子开关。
T=T1+T2=2RCln
DDDD 2
1
0
UU
U DD
?
? ≈ 1.4RC 振荡周期为
2013-3-1
2,基本特性
1,结构,
极板间加电场
极板间加机械力
晶体机械变形
晶体产生电场
压电效应,交变电压 机械振动 交变电压
机械振动的固有频率与晶片尺寸有关, 稳定性高 。
当交变电压频率 = 固有频率时, 振幅最大
VV
晶片
敷银层
符号
V V
压电谐振
（三）石英晶体
2013-3-1
有两个谐振频率 。 当 f=fs时, 为串联谐振, 石英晶体的电抗 X=0；
当 f=fp时, 为并联谐振, 石英晶体的电抗无穷大 。
由晶体本身的特性决定,fs≈ fp≈ f0（ 晶体的标称频率 ）
石英晶体的选频特性极好, f0十分稳定, 其稳定度可达 10-10～ 10-11。
3.石英晶体的选频特性
u
u
石英晶体
f
X 感性
0
f s f p
容性
2013-3-1
4,石英晶体的等效电路与频率特性
等效电路,
LCf ?2
1
s ?
（ 1） 串联谐振
频率特性,
晶体等效纯阻且阻值 ≈0
0
p 12
1
C
C
LCf ?? ?
（ 2） 并联谐振
通常
0CC ??
0
s 1 C
Cf ??
所以 很接近与
ps ff
u
u
石英晶体
u
u
L
C
C
o
R
f
X 感性
0
f s f p
容性
2013-3-1
本章小结
1,多谐振荡器是一种自激振荡电路, 不需要外加输入信号, 就可以自动
地产生出矩形脉冲 。 用 555定时器可以组成多谐振荡器, 用石英晶体也
定时器可以组成多谐振荡器 。 石英晶体振荡器的特点是 fo的稳定性极
好 。
2,施密特触发器和单稳态触发器, 虽然不能自动地产生矩形脉冲, 但却
可以把其它形状的信号变换成为矩形波, 为数字系统提供标准的脉冲
信号 。
3,555定时器是一种用途很广的集成电路, 除了能组成施密特触发器,
单稳态触发器和多谐振荡器以外, 还可以接成各种灵活多变的应用电
路 。
4,除了 555定时器外, 目前还有 556（ 双定时器 ） 和 558（ 四定时器 ） 等 。
2013-3-1
6.1概 述
第 6 章 组合逻辑电路
6.7组合逻辑电路中的竞争冒险
6.6加法器和数值比较器
6.5数据选择器 与数据分配器
6.4译码器
6.3编码器
6.2组合逻辑电路的 分析和设计方法
本章小结
2013-3-1
主要要求,
掌握组合逻辑电路和时序逻辑电路的概念。
了解组合逻辑电路的特点与描述方法。
6.1 概 述
2013-3-1
一、组合逻辑电路的概念
指任何时刻的输出仅取决于
该时刻输入信号的组合，而与电
路原有的状态无关的电路。
数字电路根据逻辑功能特点的不同分为
组合逻辑电路
时序逻辑电路 指任何时刻的输出不仅取决于该时刻输入信号的组合，而且
与电路原有的状态有关的电路。
2013-3-1
二、组合逻辑电路的特点与描述方法
组合逻辑电路的逻辑功能特点,
没有存储和记忆作用。
组合电路的组成特点,
由门电路构成，不含记忆单元，只存在从输入到输
出的通路，没有反馈回路。
组合电路的描述方法主要有逻辑表达式,
真值表、卡诺图和逻辑图等。
2013-3-1
主要要求,
理解组合逻辑电路分析与设计的基本方法。
熟练掌握逻辑功能的逻辑表达式、真值表,
卡诺图和逻辑图表示法及其相互转换。
6.2 组合逻辑电路的
分析方法和设计方法
2013-3-1
一、组合逻辑电路的基本分析方法
分析思路,
基本步骤,
根据给定逻辑电路, 找出输出输入间的逻辑关系,
从而确定电路的逻辑功能 。
根据给定逻辑图 写出输出逻辑式,并进行必要的化简
列真值表
分析逻辑功能
根据给定逻辑图 写出输出逻辑式,并进行必要的化简
分析逻辑功能
2013-3-1
[例 ] 分析下图所示逻辑
电路的功能 。
解,(1)写出输出逻辑函数式
BAY ??1
A B CCBACBACBA ????
CBACBA ????? )(
CYY ?? 1 CBA ??
A
B
C Y
Y1
001 010 100 111
(3)分析逻辑功能
(2)列逻辑函数真值表
1 1 1
0 1 1
1 0 1
0 0 1
1 1 0
0 1 0
1 0 0
0 0 0
Y C B A
输 出 输 入
0
0
0
0
1
1
1
1
根据异或功能可列出真值表如右表；
也可先求标准与或式，然后得真值表。后
者是分析电路的常用方法，下面介绍之。
通过分析真值表
特点来说明功能。
A,B,C 三个输入变量中，有奇数个 1
时，输出为 1，否则输出为 0。因此，图示
电路为三位判奇电路，又称奇校验电路。
2013-3-1
初学者一般从输入向输出逐级写出各
个门的输出逻辑式。熟练后可从输出向输
入直接推出整个电路的输出逻辑式。
由 Si 表达式可知，
当输入有奇数个 1 时，
Si = 1，否则 Si = 0。
[例 ] 分析下图电路的逻辑功能。
解,
(2)列真值表
(1)写出输出逻辑函数式
Ai
Bi
Ci-1
Ci
Si
iiiiii BACBAC ??? ? 1)(
iiiiiiii BACBACBA ??? ?? 11
Ai
Bi Ci-1
0
1
00 01 11 10
1 1 1
1
1 1 1
0 1 1
1 0 1
0 0 1
1 1 0
0 1 0
1 0 0
0 0 0
Ci Si Ci-1 Bi Ai
输 出 输 入
1
1
1
1
0
0
0
0
由 Ci-1 表达
式可画出其
卡诺图为,
1
1
1
0
1
0
0
0
可列出真值表为
1???? iiii CBAS
(3)分析逻辑功能
将两个一位二进制数 Ai, Bi 与低位来的进
位 Ci-1 相加, Si 为本位和, Ci 为向高位产生的
进位 。 这种功能的电路称为全加器 。
2013-3-1
二、组合逻辑电路的基本设计方法
设计思路,
基本步骤,
分析给定逻辑要求，设计出能实现该功能
的组合逻辑电路。
分析设计要求并 列出真值表 → 求最简输出
逻辑式 → 画逻辑图。
首先分析给定问题，弄清楚输入变量和输出变量是
哪些，并规定它们的符号与逻辑取值 (即规定它们何时
取值 0,何时取值 1) 。然后分析输出变量和输入变量
间的逻辑关系，列出真值表。
根据真值表用代数法或卡诺图法求最简与或式,
然后根据题中对门电路类型的要求, 将最简与或式变
换为与门类型对应的最简式 。
2013-3-1
下面通过例题学习
如何设计组合逻辑电路
(一 )单输出组合逻辑电路设计举例
[例 ] 设计一个 A,B,C三人表决电路。当表决某个提案时,
多数人同意，则提案通过，但 A具有否决权。用与非门实现。
解,(1)分析设计要求，列出真值表
设 A,B,C 同意提案时取值
为 1，不同意时取值为 0； Y 表示
表决结果，提案通过则取值为 1，
否则取值为 0。可得真值表如右。
、, 三人表决电路
多数人同意，则提案通过，但 具有否决权
1 1 1
0 1 1
1 0 1
0 0 1
1 1 0
0 1 0
1 0 0
0 0 0
Y C B A
输出 输 入
0
0
0
0
1
1
1
0
(2)化简输出函数
Y=AC+AB A
BC
0
1
00 01 11 10
1 1 1
0 0 0 0
0
用与非门实现
,并求最简与非式
=AC+AB=AC·AB
2013-3-1
(3)根据输出逻辑式画逻辑图
Y
A
B
C
Y =AC·AB
(二 )多 输出组合逻辑电路设计举例
2013-3-1
Bi Ai
输 入
Ci Si
输 出
相加的两个数
本位和
向高位的进位
解,
(2) 求最简输出函数式
Ci = Ai Bi
(3) 画逻辑图
iii BAS ??
1 0 1 1
0 1 0 1
0 1 1 0
0 0
Bi Ai
输 入
Ci Si
输 出
0 0
[例 ] 试设计半加器 电路。
将两个 1 位二进制
数相加，而不考虑低位
进位的运算电路，称为
半加器。
Si
Ci
Ai
Bi
(1)分析设计要求,
列真值表。
2013-3-1
半加器电路能用
与非门实现吗？
用与非门实现的半加器电路为
Ai
Bi Si
Ci 1
i i i B A C ?
ii BA ??
i i i i
i
B A B A
S
? ?
iiii BABA ??
i i i i i i A B A B B A, ?
此式虽非最简，但这样可利用 Ci 中的
信号 Ai Bi, 省去实现 Ai 和 Bi 的两个非门,
从而使整体电路最简。
2013-3-1
主要要求,
理解编码的概念 。
理解常用编码器的类型、逻辑功能和使用方法。
6.3 编码器
2013-3-1
一、编码器的概念与类型
编码 将具有特定含义的信息编
成相应二进制代码的过程。
实现编码功能的电路
编码器
二进制编码器
二 -十进制编码器
优先编码器
编码器 (即 Encoder)
被编
信号
二进制
代码
编
码
器
2013-3-1
I1
I2
I3
I4
I5
I6
I7
Y0
Y1
Y2
3 位二进制 编码器
用 n 位二进制数码对 2n 个
输入信号进行编码的电路。
二、二进制编码器
由图可写出编码器
的输出逻辑函数为
由上式可列出真值表为
原
码
输
出
Y0=I1·I3·I5·I7
Y2=I4·I5·I6·I7
Y1=I2·I3·I6·I7 I
0 省略不画
8 个需要编码
的输入信号 输出 3 位 二进制码
1 1 1 1 0 0 0 0 0 0 0
0 1 1 0 1 0 0 0 0 0 0
1 0 1 0 0 1 0 0 0 0 0
0 0 1 0 0 0 1 0 0 0 0
1 1 0 0 0 0 0 1 0 0 0
0 1 0 0 0 0 0 0 1 0 0
1 0 0 0 0 0 0 0 0 1 0
0 0 0 0 0 0 0 0 0 0 1
Y0 Y1 Y2 I7 I6 I5 I4 I3 I2 I1 I0
输 出 输 入
被编信号高电平有效。
8 线 – 3 线编码器
2013-3-1
I1
I2
I3
I4
I5
I6
I7
Y0
Y1
Y2
I8
I9
Y3
8421BCD
码编码器
三、二－十进制编码器 将 0 ~ 9 十个十进制数转换为二进
制代码的电路。又
称 十进制编码器 。
I0 省略不画
输出 4 位
二进制代码
原码输出
1 0 0 1 1 0 0 0 0 0 0 0 0 0
0 0 0 1 0 1 0 0 0 0 0 0 0 0
1 1 1 0 0 0 1 0 0 0 0 0 0 0
0 1 1 0 0 0 0 1 0 0 0 0 0 0
1 0 1 0 0 0 0 0 1 0 0 0 0 0
0 0 1 0 0 0 0 0 0 1 0 0 0 0
1 1 0 0 0 0 0 0 0 0 1 0 0 0
0 1 0 0 0 0 0 0 0 0 0 1 0 0
1 0 0 0 0 0 0 0 0 0 0 0 1 0
0 0 0 0 0 0 0 0 0 0 0 0 0 1
Y0 Y1 Y2 Y3 I9 I8 I7 I6 I5 I4 I3 I2 I1 I0
输 出 输 入
10 线 – 4 线
编码器
被编信号
高电平有效
2013-3-1
为何要使用
优先编码器？
四、优先编码器 (即 Priority Encoder)
1 1 1 1 0 0 0 0 0 0 0
0 1 1 0 1 0 0 0 0 0 0
1 0 1 0 0 1 0 0 0 0 0
0 0 1 0 0 0 1 0 0 0 0
1 1 0 0 0 0 0 1 0 0 0
0 1 0 0 0 0 0 0 1 0 0
1 0 0 0 0 0 0 0 0 1 0
0 0 0 0 0 0 0 0 0 0 1
Y0 Y1 Y2 I7 I6 I5 I4 I3 I2 I1 I0
输 出 输 入
允许同时输入数个编码信号，并只对其中
优先权最高的信号进行编码输出的电路。
普通编码器在任
何时刻只允许一个输
入端请求编码，否则
输出发生混乱。
2013-3-1
CT74LS147
I8 I1 I2 I3 I4 I5 I6 I7
Y0 Y1 Y2 Y3
I9
二 - 十进制优先编码器 CT74LS147
I9 = 1,I8 = 0 时,
不论 I0 ~ I7 为 0 还是
1，电路只 对 I8 进行编
码，输出反码 0111。
反码输出
被编信号输入,(省
略了 I0)，低电平有效。
0 1 1 1 1 1 1 1 1 1 1 1 0
1 0 1 1 1 1 1 1 1 1 1 0 ×
0 0 1 1 1 1 1 1 1 1 0 × ×
1 1 0 1 1 1 1 1 1 0 × × ×
0 1 0 1 1 1 1 1 0 × × × ×
1 0 0 1 1 1 1 0 × × × × ×
0 0 0 1 1 1 0 × × × × × ×
1 1 1 0 1 0 × × × × × × ×
0 1 1 0 0 × × × × × × × ×
1 1 1 1 1 1 1 1 1 1 1 1 1
Y0 Y1 Y2 Y3 I9 I8 I7 I6 I5 I4 I3 I2 I1
输 出 输 入
I9 = 0 时,不论其他 Ii 为 0
还是 1，电路只 对 I9 进行编
码,输出 Y3Y2Y1Y0 = 0110，
为反码，其原码为 1001。
×××××××
××××××××
无编码请求
Y3Y2Y1Y0=1111
依
次
类
推 被编信号优先级别从高到低依次为 I
9,I8,I7,I6,I5,
I4,I3,I2,I1,I0。
2013-3-1
主要要求,
理解译码的概念 。
掌握二进制译码器 CT74LS138 的逻辑功能和
使用方法。
6.4 译码器
理解其他常用译码器的逻辑功能和使用方法 。
掌握 用二进制译码器实现组合逻辑电路
的方法 。
2013-3-1
一、译码的概念与类型
译码 是 编码 的逆过程。 将表示特定意义信息的二进制代码翻译出来。
实现译码功能的电路
译码器
二进制译码器
二 - 十进制译码器
数码显示译码器
译码器 (即 Decoder)
二进制
代码
与输入代
码对应的
特定信息
译
码
器
2013-3-1
二、二进制译码器 将输入二进制代码译成相应输出信号的电路。
n 位
二进制
代码
2n 位
译码
输出
二进制
译码器
译 码 输 出
1 0 0 0 1 1
0 1 0 0 0 1
0 0 1 0 1 0
0 0 0 1 0 0
Y3 Y2 Y1 Y0 A0 A1
译码输入
译码输出高电平有效
译 码 输 出
0 1 1 1 1 1
1 0 1 1 0 1
1 1 0 1 1 0
1 1 1 0 0 0
Y3 Y2 Y1 Y0 A0 A1
译码输入
译码输出低电平有效
2-4 线译码器电路与工作原理演示
2013-3-1
( 一 ) 3 线 － 8 线译码器 CT74LS138 简介
CT74LS138
A2
A1
A0 Y0
Y1
Y2
Y3
Y4
Y5
Y6
Y7 STC
STB
STA
Y0
Y1
Y2
Y3
Y4
Y5
Y6
Y7
逻辑功能示意图
(一 ) 3 线 － 8 线 译码器 CT74LS138 简介
3 位 二
进制码
输入端
8 个 译码输出端
低电平有效。
使能端 STA 高电平有效,STB,STC 低
电平有效，即当 STA = 1,STB = STC = 0 时
译码,否则禁止译码。
实
物
图
片
2013-3-1
0 1 1 1 1 1 1 1 1 1 1 0 1
1 0 1 1 1 1 1 1 0 1 1 0 1
1 1 0 1 1 1 1 1 1 0 1 0 1
1 1 1 0 1 1 1 1 0 0 1 0 1
1 1 1 1 0 1 1 1 1 1 0 0 1
1 1 1 1 1 0 1 1 0 1 0 0 1
1 1 1 1 1 1 0 1 1 0 0 0 1
1 1 1 1 1 1 1 0 0 0 0 0 1
1 1 1 1 1 1 1 1 × × × × 0
1 1 1 1 1 1 1 1 × × × 1 ×
Y7 Y6 Y5 Y4 Y3 Y2 Y1 Y0 A0 A1 A2 STB+STC STA
输 出 输 入
CT74LS138 真值表
允许译码器工作
禁止
译码
Y7 ~ Y0 由输入二进制码 A2、
A1,A0 的取值决定。
输出逻辑函数式
Y0=A2A1A0=m0
Y1=A2A1A0=m1
Y2=A2A1A0=m2
Y3=A2A1A0=m3
Y4=A2A1A0=m4
Y5=A2A1A0=m5
Y6=A2A1A0=m6
Y7=A2A1A0=m7
二进制译码器能译出输入变量
的全部取值组合, 故又称变量译码
器, 也称全译码器 。 其输出端能提
供输入变量的全部最小项 。
2013-3-1
( 二 ) 用二进制译码器实现组合逻辑函数 (二 ) 用二进制译码器实现组合逻辑函数
由于 二进制译码器的输出端能提供输入变量的全
部最小项, 而任何组合逻辑函数都可以变换为最小项
之和 的标准式, 因此 用二进制译码器和门电路可实现
任何组合逻辑函数 。 当译码器输出低电平有效时, 多
选用与非门；译码器输出高电平有效时, 多选用或门 。
2013-3-1
由于有 A,B,C 三个变量,
故选用 3 线 - 8 线 译码器。
解,(1) 根据逻辑函数选择译码器
[例 ] 试用译码器和门电路实现逻辑函数
CCABCBAY ???
选用 3 线 - 8 线 译码器 CT74LS138,
并令 A2 = A,A1 = B,A0 = C。
(2) 将函数式变换为标准与 - 或式
76531 mmmmm ?????
A B CCABCBABCACBA ?????
CCABCBAY ???
(3)根据译码器的输出有效电平确定需用的门电路
2013-3-1 A B C
Y
Y1 Y0 Y3 Y4 Y2 Y5 Y6 Y7
1 STA
STB
STC A0 A1 A2
CT74LS138
(4)画连线图
&
CT74LS138 输出低电平有效, ii mY ?, i = 0 ~ 7
因此, 将 Y 函数式变换为
76531
mmmmmY ?????
7653 YYYYY ????? 1
采用 5 输入 与非门,其输入取自 Y1,Y3,Y5,Y6 和 Y7 。
2013-3-1
[例 ] 试用译码器实现全加器。
解,(1)分析设计要求，列出真值表
设被加数为 Ai,加数为 Bi,低位进位数为 Ci-1 。
输出本位和为 Si,向高位的进位数为 Ci 。
列出全加器的真值表如下,
1 1 1 1 1
1 0 0 1 1
1 0 1 0 1
0 1 0 0 1
1 0 1 1 0
0 1 0 1 0
0 1 1 0 0
0 0 0 0 0
Ci Si Ci-1 Bi Ai
输 出 输 入
7421 mmmmS i ????
7653 mmmmC i ????
(3)选择译码器
选用 3 线 – 8 线 译码器
CT74LS138。并令 A2 =
Ai,A1 = Bi,A0 = Ci-1。
(2)根据真值表写函数式
2013-3-1
Y1 Y0 Y3 Y4 Y2 Y5 Y6 Y7
1 STA
STB
STC
Ai
Si
Ci-1
A0 A1 A2
CT74LS138
Ci
Bi
(4)根据译码器的输出有效电平确定需用的门电路
(5)画连线图
& &
CT74LS138 输出低电平有效, ii mY ?, i = 0 ~ 7
因此, 将函数式变换为
74217421 YYYYmmmmS i ????????
76537653 YYYYmmmmC i ????????
2013-3-1
CT74LS138(1)
A2
A1
A0 Y0 Y
1 Y
2 Y
3 Y
4 Y
5 Y
6 Y
7
STC
STB
STA
Y0
Y1
Y2
Y3
Y4
Y5
Y6
Y7
CT74LS138(2)
A2
A1
A0 Y0 Y
1 Y
2 Y
3 Y
4 Y
5 Y
6 Y
7
STC
STB
STA
Y8
Y9
Y10
Y11
Y12
Y13
Y14
Y15
A2
A1
A0
E
A3
1
( 三 ) 译码器的扩展
低
位
片
高
位
片
(三 )译码器的扩展
例如 两片 CT74LS138
组成的 4 线 – 16
线 译码器。
16 个译码
输出端
4 位二进制码输入端 低 3 位码从各译码器的码输入端输入。
高位码 A3 与高位片
STA 端和低位片 STB 端
相连，因此, A3 = 0 时
低位片工作,A3 = 1 时
高位片工作。
STA不用，应
接有效电平 1 。
作 4 线 – 16 线译码
器使能端，低电平有效。
2013-3-1
CT74LS138 组成的 4 线 – 16 线 译码器工作原理
E = 1 时，两个译码器
都不工作，输出 Y0 ~ Y15 都
为高电平 1。
CT74LS138(1)
A2
A1
A0 Y0 Y
1 Y
2 Y
3 Y
4 Y
5 Y
6 Y
7
STC
STB
STA
Y0
Y1
Y2
Y3
Y4
Y5
Y6
Y7
CT74LS138(2)
A2
A1
A0 Y0 Y
1 Y
2 Y
3 Y
4 Y
5 Y
6 Y
7
STC
STB
STA
Y8
Y9
Y10
Y11
Y12
Y13
Y14
Y15
A2
A1
A0
E
A3
1
低
位
片
高
位
片
(1)A3 = 0 时，高位片不工
作，低位片工作，译出与
输入 0000 ~ 0111 分别对应
的 8 个输出信号 Y0 ~ Y7 。
(2)A3 = 1 时，低位片不工
作，高位片工作，译出与
输入 1000 ~ 1111分别对应
的 8 个输出信号 Y8 ~ Y15。
E = 0 时，允许译码。
2013-3-1
将 BCD 码的十组代码译成 0 ~ 9 十个对应
输出信号的电路，又称 4 线 – 10 线 译码器。
三、二－十进制译码器
8421BCD 码输入端，
从高位到低位依次为 A3、
A2,A1 和 A0 。
10 个译码输出端,
低电平 0 有效。
4 线 -10 线译码器
CT74LS42逻辑示意图
Y1 Y0 Y3 Y4 Y2 Y5 Y6 Y7 Y8 Y9
A0 A1 A2
CT74LS42
A3
2013-3-1 1 1 1 1 1 1 1 1 1 1 1 1 1 1 1 1 1 1 1 1 1 1 1 1 0 1 1 1
1 1 1 1 1 1 1 1 1 1 1 0 1 1
1 1 1 1 1 1 1 1 1 1 0 0 1 1
1 1 1 1 1 1 1 1 1 1 1 1 0 1
1 1 1 1 1 1 1 1 1 1 0 1 0 1
伪
码
0 1 1 1 1 1 1 1 1 1 1 0 0 1 9
1 0 1 1 1 1 1 1 1 1 0 0 0 1 8
1 1 0 1 1 1 1 1 1 1 1 1 1 0 7
1 1 1 0 1 1 1 1 1 1 0 1 1 0 6
1 1 1 1 0 1 1 1 1 1 1 0 1 0 5
1 1 1 1 1 0 1 1 1 1 0 0 1 0 4
1 1 1 1 1 1 0 1 1 1 1 1 0 0 3
1 1 1 1 1 1 1 0 1 1 0 1 0 0 2
1 1 1 1 1 1 1 1 0 1 1 0 0 0 1
1 1 1 1 1 1 1 1 1 0 0 0 0 0 0
Y9 Y8 Y7 Y6 Y5 Y4 Y3 Y2 Y1 Y0 A0 A1 A2 A3
输 出 输 入 十进
制数
4 线 -10 线译码器 CT74LS42 真值表
伪
码
2013-3-1
Y
A0
A1
A2
数码显示译码器
译
码
器
Y
Y
Y
Y
Y
Y
驱
动
器
Y
Y
Y
Y
Y
Y
Y
A3
a
数码显示器
b
c
d
e
f g
b
c
d
e
f
g
a
b
c
d
e
f
g
a
四、数码显示译码器
将输入的 BCD 码译成相应输出信号，
以驱动显示器显示出相应数字的电路。
(一 ) 数码显示译码器的结构和功能示意
0
1
0
1
数码显示器
数码显示译码器
译
码
器
驱
动
器
b
c
d
e
f
g
a
b
c
d
e
f
g
a
输入 BCD 码 输出驱动七段数码管显示相应数字
0
0
0
1
2013-3-1
(二 )数码显示器简介
数字设备中用得较多的为七段数码显示器，又称数
码管。常用的有半导体数码显示器 (LED)和液晶显示器
(LCD)等。它们由七段可发光的字段组合而成。
1,七段半导体数码显示器 (LED)
a
b
c
d
e
f g
DP
a g f COM b
c e d COM DP
发光字段，由管脚 a ~ g
电平控制是否发光。
小数点，需要时才点亮。
显示的数字形式
2013-3-1
主要优点：字形清晰、工作电压低、体积小、可靠
性高、响应速度快、寿命长和亮度高等。
主要缺点：工作电流大，每字段工作电流约 10 mA 。
共阳接法 共阴接法
半导体数码显示器内部接法
COM
COM DP g f e d c b a
DP g f e d c b a
VCC
+5 V
串接限流电阻
a ~ g 和 DP 为低电平
时才能点亮相应发光段。
a ~ g 和 DP 为高电平
时才能点亮相应发光段。
共阳接法数码显示器需要配
用输出低电平有效的译码器。
共阴接法数码显示器需要配
用输出高电平有效的译码器。
R
R
共阳极
共阴极
2013-3-1
即液态晶体
2,液晶 显示器 (LCD)
点亮七段液晶数码管的方法与半导体数码管类似。
主要优点：工作电压低，功耗极小。
主要缺点：显示欠清晰，响应速度慢。
液晶显示原理：无外加电场作用时，液晶分子排
列整齐，入射的光线绝大部分被反射回来，液晶呈透
明状态，不显示数字；当在 相应字段的电极上加电压
时，液晶中的导电正离子作定向运动，在运动过程中
不断撞击液晶分子,破坏了液晶分子的整齐排列，液
晶对入射光产生散射而变成了暗灰色，于是显示出相
应的数字。 当外加电压断开后，液晶分子又将恢复到
整齐排列状态，字形随之消失。
2013-3-1
3,七段显示译码器
4 线 – 7 段译码器 /
驱动器 CC14547
的逻辑功能示意图
CC14547
BI D C B A
BI
Yg Yf Ye Yd Yc Yb Ya
消隐控制端，
低电平有效。
8421 码输入端
译码驱动输出端，
高电平有效。
2013-3-1
4 线 -7 段译码器 /驱动器 CC14547真值表
消隐 0 0 0 0 0 0 0 0 1 1 1 1
消隐 0 0 0 0 0 0 0 0 1 1 1 1
消隐 0 0 0 0 0 0 0 1 0 1 1 1
消隐 0 0 0 0 0 0 0 0 0 1 1 1
消隐 0 0 0 0 0 0 0 1 1 0 1 1
消隐 0 0 0 0 0 0 0 0 1 0 1 1
9 1 1 0 0 1 1 1 1 0 0 1 1
8 1 1 1 1 1 1 1 0 0 0 1 1
7 0 0 0 0 1 1 1 1 1 1 0 1
6 1 1 1 1 1 0 0 0 1 1 0 1
5 1 1 0 1 1 0 1 1 0 1 0 1
4 1 1 0 0 1 1 0 0 0 1 0 1
3 1 0 0 1 1 1 1 1 1 0 0 1
2 1 0 1 1 0 1 1 0 1 0 0 1
1 0 0 0 0 1 1 0 1 0 0 0 1
0 0 1 1 1 1 1 1 0 0 0 0 1
消隐 0 0 0 0 0 0 0 × × × × 0
Yg Yf Ye Yd Yc Yb Ya A B C D BI
数字
显示
输 出 输 入
4 线 -7 段译码器 /
驱动器 CC14547
的逻辑功能示意图
CC14547
BI D C B A
BI
Yg Yf Ye Yd Yc Yb Ya
×××× 消隐
允
许
数
码
显
示
伪码
相应端口输出
有效电平 1，使显
示相应数字。
输入 BCD 码
a
g f b
c
禁
止
数
码
显
示
数码显示器结构及
译码显示原理 演示
2013-3-1
主要要求,
理解数据选择器和数据分配器的作用 。
理解常用 数据选择器的逻辑功能及其使用 。
掌握用 数据选择器实现组合逻辑电路 的方法 。
6.5 数据选择器和数据分配器
2013-3-1
D0
Y D1 D
2 D
3
4 选 1 数据选择器工作示意图
A1 A0
一、数据选择器和数据分配器的作用
数据选择器, 根据地址码的要求，从多路输入信号中
选择其中一路输出的电路,
又称多路选择器 (Multiplexer，简称 MUX)或多路开关。
多路输入 一路输出
地址码输入 1 0
=D1
常用 2 选 1,4 选 1,8 选 1和 16 选 1
等数据选择器。
数据选择器的输入信号个数 N 与地址
码个数 n 的关系为 N = 2n
2013-3-1
数据分配器, 根据地址码的要求，将一路数据
分配到指定输出通道上去的电路。
Demultiplexer,简称 DMUX
Y0
D Y1 Y
2 Y
3
4 路数据分配器工作示意图
A1 A0
一路输入 多路输出
地址码输入 1 0
1 = D
2013-3-1
二、数据选择器的逻辑功能及其使用
1,8 选 1 数据选择器 CT74LS151
CT74LS151
ST
A2
A1
A0 D
0 D7 D6 D5 D4 D3 D2 D1
ST
Y Y
CT74LS151的逻辑功能示意图
8 路数据输入端
地址信号
输入端
互补输出端 使能端，低电平有效
4 选 1 数据选择器电路与工作原理动画演示
实
物
图
片
2013-3-1
CT74LS151
ST
A2
A1
A0 D
0 D7 D6 D5 D4 D3 D2 D1
ST
Y Y
CT74LS151逻辑功能示意图
ST = 1 时禁止 数据选择器工作
ST = 0 时,数据选择器
工作。 选择哪一路信号输出
由地址码决定。
8 选 1 数据选择器
CT74LS151 真值表
D7 D7 1 1 1 0
D6 D6 0 1 1 0
D5 D5 1 0 1 0
D4 D4 0 0 1 0
D3 D3 1 1 0 0
D2 D2 0 1 0 0
D1 D1 1 0 0 0
D0 D0 0 0 0 0
1 0 × × × 1
Y Y A0 A1 A2 ST
输 出 输 入
2013-3-1
因为若 A2A1A0=000，则
因为若 A2A1A0=010，则
Y=D0
Y=D2
D7 D7 1 1 1 0
D6 D6 0 1 1 0
D5 D5 1 0 1 0
D4 D4 0 0 1 0
D3 D3 1 1 0 0
D2 D2 0 1 0 0
D1 D1 1 0 0 0
D0 D0 0 0 0 0
1 0 × × × 1
Y Y A0 A1 A2 ST
输 出 输 入
CT74LS151 输出函数表达式
1 0
0 0
0 0
0 0
0
1
Y = A2A1A0D0 + A2A1A0D1 +
A2A1A0D2+ A2A1A0D3+
A2A1A0D4+ A2A1A0D5+
A2A1A0D6+ A2A1A0D7
Y = A2A1A0D0 + A2A1A0D1 +
A2A1A0D2+ A2A1A0D3+
A2A1A0D4+ A2A1A0D5+
A2A1A0D6+ A2A1A0D7
= m0D0+ m1D1+m2D2+ m3D3+
m4D4+m5D5+ m6D6+ m7 7
2013-3-1
2,双 4 选 1 数据选择器 CC14539
CC14539
1ST
A1
A0
1D0 1D3 1D2 1D1
1ST
1Y 2Y
双 4选 1数据选择器 CC14539
逻辑功能示意图
2D0 2D3 2D2 2D1 2ST
2ST 两个数据选择器的公共地址输入端。
数据选择器 1 的输出
数据选择器 1 的数
据输入、使能输入。
数据选择器 2 的数
据输入、使能输入。
数据选择器 2 的输出
内含两个相同的
4 选 1 数据选择器。
2013-3-1
1 × × × 1 1 1 0
0 × × × 0 1 1 0
1 × × 1 × 0 1 0
0 × × 0 × 0 1 0
1 × 1 × × 1 0 0
0 × 0 × × 1 0 0
1 1 × × × 0 0 0
0 0 × × × 0 0 0
0 × × × × × × 1
1Y 1D0 1D1 1D2 1D3 A0 A1 1ST
输出 输 入
CC14539 数据选择器 1 真值表
1D0
1D1
1D2
1D3
使能端低电平有效
×××
×××
×××
×××
×××
×××
×××
×××
××××××
数据选择器 2 的逻辑功能同理。
1ST = 1 时，禁止 数据
选择器工作，输出 1Y = 0。
1ST = 0 时,数据选择
器工作。 输出哪一路数据
由地址码 A1 A0 决定 。
2013-3-1
CC14539 数据选择器输出函数式
1Y = A1 A0 1D0 + A1 A0 1D1 + A1 A0 1D2 + A1 A0 1D3
= m0 1D0 + m1 1D1 + m2 1D2 + m3 1D3
2Y = A1 A0 2D0 + A1 A0 2D1+ A1 A0 2D2+ A1 A0 2D3
= m0 2D0 + m1 2D1 + m2 2D2 + m3 2D3
2013-3-1
三、用数据选择器实现组合逻辑函数
由于数据选择器在输入数据全部为 1 时，输出为
地址输入变量全体最小项的和。
例如 4 选 1 数据选择器的输出 Y = m0 D0 + m1 D1+ m2 D2+ m3 D3
当 D0 = D1 = D2 = D3 = 1 时,Y = m0 + m1+ m2 + m3 。
当 D0 ~ D3 为 0,1 的不同组合时,Y 可输出不同的
最小项表达式。
而任何一个逻辑函数都可表示成最小项表达式,
当逻辑函数的变量个数和数据选择器的地址
输入变量个数相同时，可直接 将逻辑函数输入变
量有序地接数据选择器的地址输入端 。
因此 用数据选择器可实现任何组合逻辑函数 。
2013-3-1
CT74LS151 有 A2,A1, A0 三个地址输入端，
正好用以输入三变量 A,B,C 。
[例 ] 试用数据选择器实现函数 Y = AB + AC + BC 。
该题可用代数法或卡诺图法求解。
Y为三变量函数, 故选用 8 选 1 数据选择器，现
选用 CT74LS151。
代 数 法 求 解
解,
(2)写出逻辑函数的 最小项表达式
Y = AB + AC + BC = ABC + ABC + ABC + ABC
(3) 写出数据选择器的输出表达式
Y′= A2A1A0D0 + A2A1A0D1 + A2A1A0D2 + A2A1A0D3 +
A2A1A0D4 + A2A1A0D5 + A2A1A0D6 + A2A1A0D7
(4)比较 Y 和 Y′两式中最小项的对应关系
(1)选择数据选择器
令 A = A2, B = A1, C = A0
则 Y′= ABCD0 + ABCD1 + ABCD2 + ABCD3 +
ABCD4 + ABCD5 + ABCD6 + ABCD7
ABC
ABC ABC ABC
ABC ABC ABC + + +
为使 Y = Y′，应令 D0 = D1 = D2 = D4= 0 D
3 = D5 = D6 = D7 = 1
2013-3-1
(5)画连线图
CT74LS151
A2
A1
A0 D
0 D7 D6 D5 D4 D3 D2 D1
ST
Y Y
Y′
A
B
C
1
即可得输出函数
2013-3-1
(1)选择数据选择器 选用 CT74LS151
(2)画出 Y 和数据选择器输出 Y ? 的卡诺图
(3)比较逻辑函数 Y ?和 Y 的卡诺图
设 Y = Y ?,A = A2,B = A1,C = A0
对比两张卡诺图后得 D0 = D1 = D2 = D4 = 0 D
3 = D5 = D6 = D7 = 1
(4)画连线图
A
BC
0
1
00 01 11 10
1 1 1
1 0 0 0
0
Y
的
卡
诺
图
A2
A1A0
0
1
00 01 11 10
D6 D7 D5
D3 D0 D1 D2
D4
Y′
的
卡
诺
图
卡 诺 图 法 求 解
解,
与代数法所得图相同
2013-3-1
主要要求,
理解加法器的逻辑功能及应用。
了解数值比较器的作用。
6.6 加法器和数值比较器
2013-3-1
一、加法器
(一 ) 加法器基本单元
半加器 Half Adder，简称 HA。它只将两个 1 位
二进制数相加，而不考虑低位来的进位。
1 0 1 1
0 1 0 1
0 1 1 0
0 0 0 0
Ci Si Bi Ai
输 出 输 入
Ai
Bi
Si
Ci CO
∑
??
?
?
????
ABC
BABABAS
2013-3-1
全加器 Full Adder，简称 FA。能将本位的两个二进制数和邻低位来的进位数进行相加。
1 1 1 1 1
1 0 0 1 1
1 0 1 0 1
0 1 0 0 1
1 0 1 1 0
0 1 0 1 0
0 1 1 0 0
0 0 0 0 0
Ci Si Ci-1 Bi Ai
输 出 输 入
Ai
Bi
Si
Ci CO
∑
CI Ci-1
1???? iiii CBAS
iiiiii BACBAC ??? ? 1)(
2013-3-1
(二 ) 多位加法器 实现多位加法运算的电路
其低位进位输出端依次连至相邻高
位的进位输入端，最低位进位输入端接
地。因此，高位数的相加必须等到低位
运算完成后才能进行，这种进位方式称
为串行进位。运算速度较慢。
其进位数直接由加数、被加数
和最低位进位数形成。各位运算并
行进行。运算速度快。
串行进位加法器
超前进位加法器
2013-3-1
串行进位加法器举例
A3
B3
C3
S3
CO ∑
CI
S2
S1
S0
A2
B2
A1
B1
A0
B0
CO ∑
CI
CO ∑
CI
CO ∑
CI
加数 A 输入
加数 B 输入
低位的进位输出
CO 依次加到相邻高位
的进位输入端 CI 。
相加结果读数为
C3S3S2S1S0
和数
进位数
2013-3-1
超前进位加法器举例,CT74LS283
相加结果读数
为 C3S3S2S1S0
4 位二进制加
数 B 输入端
4 位二进制加
数 A 输入端
低位片进位输入端
本位和输出端
向高位片的
进位输出
A3
A2
A1
A0
B3
B2
B1
B0
CI0
CO4
F3
F2
F1
F0
S3
S2
S1
S0
C3
∑
CT74LS283逻辑符号
2013-3-1
二、数值比较器 Digital Comparator，又称数字比
较器。 用于比较两个数的大小。
(一 ) 1 位数值比较器
输 入 输 出
A B Y(A>B) Y(A<B) Y(A=B)
0 0 0 0 1
0 1 0 1 0
1 0 1 0 0
1 1 0 0 1
A
B
A AB
AB B
Y(A<B)
Y(A=B)
Y(A>B)
?
?
?
?
?
? BAABBABAY
BABAY
BAAAY
=+=)=(
=)<(
=)>(
2013-3-1
(二 ) 多位数值比较器 可利用 1 位数值比较器构成
比较原理：从最高位开始逐步向低位进行比较。
例如 比较 A = A3A2A1A0 和 B = B3B2B1B0 的大小,
若 A3 > B3，则 A > B；若 A3 < B3，则 A < B；若
A3 = B3，则需比较次高位。
若次高位 A2 > B2，则 A > B；若 A2 < B2，则 A
< B；若 A2 = B2，则再去比较更低位。
依次类推，直至最低位比较结束。
2013-3-1
主要要求,
了解竞争冒险现象及其产生的原因和消除措施。
6.7 组合逻辑电路中的竞争冒险
2013-3-1
一、竞争冒险现象及其危害
当信号通过导线和门电路时，将产生时间延迟。
因此,同一个门的一组输入信号,由于它们在此前通
过不同数目的门，经过不同长度导线的传输,到达门
输入端的时间会有先有后，这种现象称为竞争。
逻辑门因输入端的 竞争而导致输出产生 不应有的
尖峰干扰脉冲的现象，称为冒险。
可能导致错误动作
2013-3-1
二、竞争冒险的产生原因及消除方法
负尖峰脉冲冒险举例
可见，在组合逻辑电路中，当一个门电路 (如 G2)
输入两个向相反方向变化的互补信号时,则在输出端
可能会产生尖峰干扰脉冲。
正尖峰脉冲冒险举例
G2
G1
A
Y
Y=A+A
A
理
想
考虑门延时
A
Y
1
1
A
Y
1tpd
G2
G1
A
Y
Y=A·A
A
理
想
考虑门延时
Y 0
A
A
Y
1tpd
2013-3-1
由于尖峰干扰脉冲的宽度很窄，在 可能产生尖
峰干扰脉冲的门电路输出端与地之间接入 一个容量
为 几十皮法的电容 就可吸收掉尖峰干扰脉冲。
1,加封锁脉冲
2,加选通脉冲
3,修改逻辑设计
4,接入滤波电容
消除冒险的方法,
2013-3-1
1.组合逻辑电路指任一时刻的输出仅取决
于该时刻输入信号的取值组合, 而与电路
原有状态无关的电路 。 它在逻辑功能上的
特点是：没有存储和记忆作用；在电路结
构上的特点是：由各种门电路组成, 不含
记忆单元, 只存在从输入到输出的通路,
没有反馈回路 。
本章小结
2013-3-1
2.组合逻辑电路的描述方法主要有逻辑表达式,
真值表, 卡诺图和逻辑图等 。
3.组合逻辑电路的基本分析方法是：根据给定电
路逐级写出输出函数式，并进行必要的化简和
变换，然后列出真值表，确定电路的逻辑功能。
4.组合逻辑电路的基本设计方法是：根据给
定设计任务进行逻辑抽象，列出真值表，然
后写出输出函数式并进行适当化简和变换,
求出最简表达式，从而画出最简 (或称
最佳 )逻辑电路。
2013-3-1
6.以 MSI 组件为基本单元的电路设计，其最简
含义是,MSI 组件个数最少，品种最少，组件
之间的连线最少。
5.以逻辑门为基本单元的电路设计，其最简含义
是：逻辑门数目最少，且各个逻辑门输入端的
数目和电路的级数也最少，没有竟争冒险。
7.用于实现组合逻辑电路的 MSI 组件主要有
译码器和数据选择器。
2013-3-1
8.编码器、译码器、数据选择器、数据分配器,
数值比较器和加法器等是常用的 MSI 组合逻辑
部件，学习时应重点掌握其逻辑功能及应用。
9.数据选择器的作用是根据地址码的要求,
从多路输入信号中选择其中一路输出 。
10.数据分配器的作用是根据地址码的要求,
将一路数据分配到指定输出通道上去 。
2013-3-1
12.译码器的作用是将表示特定意义信息的二
进制代码翻译出来, 常用的有二进制译码器,
二 -十进制译码器和数码显示译码器 。
11.编码器的作用是将具有特定含义的信息编
成相应二进制代码输出，常用的有二进制编码
器、二 -十进制编码器和优先编码器。
13.数值比较器用于比较两个二进制数的大
小 。
2013-3-1
14.加法器用于实现多位加法运算, 其单元电路
有半加器和全加器；其集成电路主要有串行进
位加法器和超前进位加法器 。
15.同一个门的一组输入信号到达的时间有先有后,
这种现象称为竞争。竞争而导致输出产生尖峰
干扰脉冲的现象，称为冒险。竞争冒险可能导
致负载电路误动作，应用中需加以注意。
2013-3-1
第七章 时序逻辑电路
7.2 常用时序逻辑
7.3 时序逻辑电路的设计方法
本章小结
7.1 时序逻辑电路的分析方法
2013-3-1
例如：拉线开关有记忆、而计算机的复位开关就没有记忆
若时序电路中所有触发器在同一时钟作用下使能,
叫做 同步时序电路,否则就是 异步时序电路
组合逻辑电路（第三章内容） —— 无记忆
时序逻辑电路 —— 有记忆
任何一个时刻的输出，仅取决于当时的输入，而与电路
以前的状态无关
任何一个时刻的输出，不仅与当时的输入有关，还与
电路以前的状态有关
2013-3-1
分析时序逻辑电路的一般步骤
7.1 时序逻辑电路的分析方法
1,由逻辑图写出下列方程
时钟方程 输出方程 驱动方程
2,将驱动方程代入相应触发器的特性方程, 求状态方程
3,根据状态方程和输出方程, 设定初态,计算状态转换表, 画出状
态转换图, 时序图 （ 在异步电路中应注意使能条件 ）
4,根据状态转换表或状态转换图, 说明给定时序逻辑电路的逻
辑功能
2013-3-1
一、同步时序逻辑电路的分析
n01 QMJ ??{ { n
10 QMJ ??
1K0 ? 1K1 ?
例 7-1：试分析下图所示时序逻辑电路
（ 2） 写输出方程：本例除 Q1,Q0外没有其他输出，无输出方程
解：该电路为同步时序逻辑电路，时钟方程可以不写
（ 1）写出驱动方程,
1
=1
F1
J
C1
K
Q
Q
=1
F0
J
C1
K
Q
Q 1
Q1 Q0
M
CP
2013-3-1
（ 3）求状态方程（即各触发器的次态）
（ 4） 状态转换表及状态图
n1n0n11n111n1 Q)Q(MQKQJQ ?????? n10 QMJ ??
n0n1n00n001n0 Q)Q(MQKQJQ ?????
n0n11n0 QQQ ??1K0 ?
n0n11n0 QQQ ??
1K1 ?n01 QMJ ??
或,M=0时
M=1时
n0n11n1 QQQ ??
n0n11n1 QQQ ??
n1Q n
0Q 1n0Q?
1n1Q?
0 0 0 0 1
M
0 0 1 1 0
0 1 0 0 0
0 1 1 0 0
1 1 0 0 1
1 0 1 0 0
1 0 0 1 0
1 1 1 0 0
Q1Q0
11
M=0时
M=1时
00 01 10
10 01 00 11
nn1n QKQJQ ???
2013-3-1
该电路是一个能自启动的可逆 3进制计数器
11 00 01 10
10 01 00 11
M=0时
M=1时
（ 5）给定时序逻辑电路的逻辑功能
无效状态
无效状态
自启动
自启动
有效循环
有效循环
M=0 3进制加法计数器，能自启动
M=1 3进制减法计数器，能自启动
2013-3-1
例 7-2,试分析如图所示的时序逻辑电路
解,（ 1） 写出驱动方程,
n011 QKJ ??1KJ
00 ??
n0n122 QQKJ ??
n0n00n001n0 QQKQJQ ????
n0n1n0n1n11n111n1 QQQQQKQJQ ?????
n0n1n2n0n1n2n22n221n2 QQQQQQQKQJQ ?????
（ 2）写输出方程,n
0n1n2 QQQC ?
（ 3）求状态方程,
{
F2
J
C1
K
Q
Q
F0
J
C1
K
Q
Q
Q2 Q0
J
C1
K
Q
Q
F1
Q1
&
1
C
CP
2013-3-1
CP C n0n1n2 QQQ 1n
01n11n2 QQQ ???
（ 4）状态转换表、状态转换图
1 0 0 0 0 0 1 0
000 /C 001
/0
010
/0
011
101 100 110 111
1n01n11n2 QQQ ???
2 0 0 1 0 1 0 0
3 0 1 0 0 1 1 0
4 0 1 1 1 0 0 0
5 1 0 0 1 0 1 0
6 1 0 1 1 1 0 0
7 1 1 0 1 1 1 0
8 1 1 1 0 0 0 1
（ 5）时序图
CP
Q
1 2 3 4 5 6 7 8
Q
Q
C
0 0 0 / 0 0 0 1 / 0 0 1 0 / 0 0 1 1 / 0 1 0 0 / 0 1 0 1 / 0 1 1 0 / 0 1 1 1 / 1 0 0 0 / 0
Q Q Q / C
n0n1n2 QQQ
n01n0 QQ ??
n0n1n0n11n1 QQQQQ ???
/0
/0
/0 /0 /0
/1
n0n1n2n0n1n21n2 QQQQQQQ ???
n0n1n2 QQQC ?
2013-3-1
（ 6）电路的功能
CP
Q
1 2 3 4 5 6 7 8
Q
Q
C
0 0 0 / 0 0 0 1 / 0 0 1 0 / 0 0 1 1 / 0 1 0 0 / 0 1 0 1 / 0 1 1 0 / 0 1 1 1 / 1 0 0 0 / 0
Q Q Q / C
同步八进制（ 3位二进制）加法计数器
000 001
/0
010
/0
011
101 100 110 111
/0
/0 /0 /0
/1
进位信
号
Q0对 CP二分频
C对 CP八分频
Q2对 CP八分频
Q1对 CP四分频
/0
思考
时钟的时针、
分针、秒针
之间的关系
和计数器的
关系
2013-3-1
CP1=Q0
例 7-3,试分析如图所示的时序逻辑电路
解：该电路为异步时序逻辑电路
（ 1） 时钟方程
CP0=CP2=CP
二、异步时序逻辑电路的分析
n20 QJ ?
1KJ 11 ??
1K0 ?
1K2 ?n0n12 QQJ ?
（ 2） 驱动方程
F2
J
C1
K
Q
Q
F0
J
C1
K
Q
Q
Q2 Q0
CP
J
C1
K
Q
Q
F1
Q1
1 1 1
2013-3-1
（ 3） 状态方程
n20 QJ ?
1KJ 11 ??
1K0 ?
1K2 ?n
0n12 QQJ ?
n0n21n0 QQQ ??
n0n1n2n2 QQQQ ?
n11n1 QQ ??
(4)状态转换表、状态转换图
CP CP2CP1CP0 n
0n1n2 QQQ 1n01n11n2 QQQ ???
1 0 0 0 0 0 1 ↓ ↓
（ CP0↓）
（ CP2↓）
（ CP1↓）
000 001
1 0 0 1 0 1 0 ↓ ↓ ↓
010
1 0 1 0 0 1 1 ↓ ↓
011
1 0 1 1 1 0 0 ↓ ↓ ↓
100
1 1 0 0 0 0 0 ↓ ↓
1 0 1 0 1 0 ↓ ↓ ↓
1 1 0 0 1 0 ↓ ↓
1 1 1 0 0 0 ↓ ↓ ↓
111 110 101
无效状态
有效循环 无效
状
态
nn1n QKQJQ ???
2013-3-1
（ 6）结论,能自启动得异步五进制加法计数器
（ 5）时序图（设初态为 000） Q
Q
Q
CP
000 001 010 011 100 000
0
1
2
1 2 3 4 5
2013-3-1
（ 一 ） 计数器的基本概念
计数器 ——对时钟脉冲 CP计数的电路 。
按计数器的内容随 CP脉冲的增减可分为加法计
数器, 减法计数器和可逆计数器 。
计数器有几个有效状态构成循环 （ 即有效循环
）, 就叫做几进制计数器
按计数器中触发器翻转是否与 CP脉冲同步分为同
步计数器和异步计数器 。
一, 计数器
7.2 常用时序逻辑电路
2013-3-1
（二）中规模集成计数器
1,74LS90异步计数器
（ 1） 功能：异步 2-5-10进制加法计数器
二进制计数器：时钟端 CP1,输出端为 Q0；
五进制计数器：时钟为 CP2,输出端为 Q3、
Q2,Q1, 有效状态为位,000,001，
010,011,100
R0(1),R0(2) ——— 异步清 0端
S9(1),S9(2) ——— 异步置 9端
如果将 Q0与 CP2相连, CP1作时钟输入端, Q3～ Q0作输出端, 则为
8421BCD码十进制计数器 。 如果将 Q3与 CP0相连, CP2作时钟输入端, 从
高位到低位的输出为 Q0 Q3 Q2 Q1 时, 则构成 5421BCD码十进制计数器
Q3
Q2
Q1
Q0
CP0
CP1 R0(1)
R0(2
)
S9(1
)
S9(2
)
2013-3-1
74LS90的功能表,
注意：清 0和置 9信号不得同时有效，更不能同时由有效变为无效
输入 输出
CP R0(1) R0(2) S9(1) S9(2) QD QC QB QA
0 0 0 0 × 1 1 0 ×
× 1 1 X 0
× 0 X 1 1
× X 0 1 1
↓ X 0 X 0
↓ X 0 0 X
↓ 0 X X 0
↓ 0 X 0 X
0 0 0 0
1 0 0 1
1 0 0 1
计数
异步清 0
异步置 9
2013-3-1
Q
Q
Q
CP
A
B
C
R
000 001 010 011 100 101 110 000
1 2 3 4 5 6 7
（ 2） 74LS90的应用（以 7进制为例）
1
CP
R
( a )电路
Q0
12
Q1
9
Q2
8
Q3
11
S
9(
1
)
6
S
9(
2
)
7
R
0
(
1)
2
R
0
(
2)
3
C P 0
14
C P 1
1
7 4L S 90
&
输出端的清 0速度一般是不一致，假设 QC先回 0，清零信号 R
立即消失,QB,QA来不及清零，造成误动作
先接成 10进制计数器
R
0
(
1)
2
R
0
(
2)
3
S
9(
1
)
6
S
9(
2
)
7
C P 1
14
QA
12
C P 2
1
QB
9
QC
8
QD
11
7 4L S 90
CP
Q Q Q Q
再用反馈归零法，接成 7
进制计数器
因为是异步清 0的，所以 111状态并不能保持，称其为过渡
状态，实际有效状态为 000～ 110
000 001 010 011
100 101 110 111
000 001 010 011
100 101 110 111
过
渡
状
态
2013-3-1
清 0电路的改进
1 2 3 4
A
B
C
D
4321
D
C
B
A
1 G
CP
R
( a ) 电路
Q0
12
Q1
9
Q2
8
Q3
11
S
9(
1
)
6
S
9(
2
)
7
R
0
(
1)
2
R
0
(
2)
3
C P 0
14
C P 1
1
7 4L S 90
&
G
&
G
&
G
利用基本 RS触发
器（由 G3,G4组
成），可将清零
信号加宽（第 7个
CP的下降沿开始，
第 8个 CP的上升
沿结束），使计
数器能可靠清零
2013-3-1
改进后的时序图
1 2 3 4
A
B
C
D
4321
D
C
B
A
1
CP
R
&
&
&
Q A
Q B
Q C
1 2 3 4
A
B
C
D
4321
D
C
B
A
Q
Q
Q
CP
A
B
C
R
1 2 3 4 5 6 7 8
清 0脉
冲被
加宽
清 0信号 R，在第 7个 CP的下降
沿时被置 1，第 8个 CP的上升沿
才置 0，使计数器能可靠清零
2013-3-1
74LS160,74LS161 为 异步清零
A
3
B
4
C
5
D
6
Q0
14
Q1
13
Q2
12
Q3
11
TC
15
P
7
T
10
CP
2
LD
9
R
1
2.同步计数器 74LS160,74LS161,74LS162,74LS163
74LS160,74LS162为十进制计数
-- 同步预置端
TC -- 为进位输出端,
74LS162,74LS163 为同 步清零
74LS161,74LS163为十六进制 （ 4位 2进制 ） 计数
（ 1） 功能
同步计数, 同步置数管脚完全相同
其中
CP— 计数时钟
LD
R -- 同步或异步清 0端
D,C,B,A -- 并行预置数
Q3,Q2,Q1,Q0 – 数据输出端
P, T – 使能端
2013-3-1
74LS160,74LS161的功能表
P T CP LD 0123 QQQQ
0 X X X X X X X X
D B C A
1 0 X X ↑ d c b a
1 1 X 0 X X X X X
1 1 0 1 X X X X X
1 1 1 1 ↑ X X X X
注 1
0 0 0 0
d c b a
计数
注 2
注 1,
注 2,
74LS162,74LS163的功能表
将,X” 换为,↑,
A
3
B
4
C
5
D
6
Q0
14
Q1
13
Q2
12
Q3
11
TC
15
P
7
T
10
CP
2
LD
9
R
1
数据输出保持，
进位 C置 0
数据输出保持，
进位 C也保持
R
2013-3-1
1 2 3 4
A
B
C
D
4321
D
C
B
A
013 2Q Q Q Q
CP
&
+ 5 V
A
3
B
4
C
5
D
6
Q0
14
Q1
13
Q2
12
Q3
11
TC
15
P
7
T
10
CP
2
LD
9
R
1
7 4 L S 1 6 3
1 2 3 4
A
B
C
D
4321
D
C
B
A
013 2Q Q Q Q
CP&
+ 5 V
A
3
B
4
C
5
D
6
Q0
14
Q1
13
Q2
12
Q3
11
TC
15
P
7
T
10
CP
2
LD
9
R
1
7 4 L S 1 6 1
① 反馈归 0法 （ 2） 应用
异步清 0（ 74LS161） 同步清 0（ 74LS163）
0001 0010 0011 0100
0110 0101 0111 1000
0000
1001 1010
异步清 0，
有过渡
状态
同步
清 0
以 74LS161,7SLS163构成十进制计数器为例
注意区别
2013-3-1
② 预置数法
1 2 3 4
A
B
C
D
4321
D
C
B
A
013 2Q Q Q Q
CP
+ 5 V
A
3
B
4
C
5
D
6
Q0
14
Q1
13
Q2
12
Q3
11
TC
15
P
7
T
10
CP
2
LD
9
R
1
U?
7 4 L S 1 6 0
&
0001 0010
0011 0100
0000
1 2 3 4
A
B
C
D
4321
D
C
B
A
013 2Q Q Q Q
CP
+ 5 V
A
3
B
4
C
5
D
6
Q0
14
Q1
13
Q2
12
Q3
11
TC
15
P
7
T
10
CP
2
LD
9
R
1
U?
7 4 L S 1 6 0
1
0010 0011
0100 0101
0001
都是五进制，使用的有效状态不同
2013-3-1
解：先用两片 74LS161接成 100进制 （ 也叫模为 100） 的计数器 。
例 7-4 用 74LS161组成 48进制计数器
1 2 3 4
A
B
C
D
4321
D
C
B
A
CP
2Q
+ 5 V
+ 5 V
A
3
B
4
C
5
D
6
Q0
14
Q1
13
Q2
12
Q3
11
TC
15
P
7
T
10
CP
2
LD
9
R
1
7 4 L S 1 6 1
A
3
B
4
C
5
D
6
Q0
14
Q1
13
Q2
12
Q3
11
TC
15
P
7
T
10
CP
2
LD
9
R
1
7 4 L S 1 6 1
3Q 1Q 0Q 2Q 3Q 1Q 0Q
个位
十位
&
再利用反馈清 0或预置数法构成 84进制 （ 00-83） 计数器 。
虽然 CP同时送到了个位和十位（同步），但只有个位计到 1001时,TC=1，十
位的 T=1，在下一个 CP的上升沿到来时，十位才加 1计数，个位回到 0000
2013-3-1
（ 一 ） 数据寄存器
常用来临时存放数据, 指令
一, 寄存器
1.由 D触发器构成的寄存器
只有最简单的存（写入）、取（读出）功能的寄存器称为数
据寄存器
由高电平有效的 D触发
器构成的两位数据寄存
器。 G1,G0为低电平有
效的三态反相器。
1 2 3 4
A
B
C
D
4321
D
C
B
A
D D
Q Q
OE
CP
0
1
01
1
C1D
F
1
EN
G
0
C1D
F
1
EN
G
1 0
OE
当 CP=1时，存入数据,
当
OE =0时，输出数据。
=1时，输出为高阻状态,
CP=0时，保持数据。
2013-3-1
2,8D数据锁存器 74HC373,74HC573
OE LE D Q
功能表 符号
1 2 3 4
A
B
C
D
4321
D
C
B
A
D0
3
Q0
2
D1
4
Q1
5
D2
7
Q2
6
D3
8
Q3
9
D4
13
Q4
12
D5
14
Q5
15
D6
17
Q6
16
D7
18
Q7
19
OE
1
LE
11
7 4 H C 3 7 3
OE
1
LE
11
1D
2
2D
3
3D
4
4D
5
5D
6
6D
7
7D
8
8D
9
1Q
19
2Q
18
3Q
17
4Q
16
5Q
15
6Q
14
7Q
13
8Q
12
7 4 H C 5 7 3
LE – 锁存 – 输出使能
0 1 0 0
0 0 X 保持
1 X X 高阻
0 1 1 1
74HC373 和 74HC573 的功能完全一样，只是管脚不一样。
74HC373 比较常用，如：单片机的地址锁存，但 74HC573 的管脚分
布更便于排印刷电路板。
OE
2013-3-1
二、移位寄存器
在时钟（移位）脉冲作用下寄存器的数据向左移位或向
右移位，具有移位功能的寄存器称作移位寄存器
1,由 D触发器构成的移位寄存器
1 2 3 4
A
B
C
D
4321
D
C
B
A
210 QQQ
D R
CP
210
Q
Q
D
C1
F
D2
Q
Q
D
C1
F
D2
Q
Q
D
C1
F
D2
DR是数据输入端，它在 CP脉冲（移位脉冲）的作用
下，输入数据逐个地输入寄存器
状态方程为,
R1n0 DQ ?? n01n1 QQ ?? n11n2 QQ ??
2013-3-1
1 2 3 4
A
B
C
D
4321
D
C
B
A
D
R
CP
1
2
0
Q
Q
Q
1 2 3 4 5 6
R1n0 DQ ??
n01n1 QQ ??
n11n2 QQ ??
1 0 1 0 0 0
1 0 1 0 0 0
1 0 1 0 0
1 0 1 0
上升沿有
效
DR端称为串行输入端,Q2端称为串行输出端
移位过程,
移位脉冲
串行输入
并
行
输
出
串
行
输
出
移位过程,Q0,Q1,Q2的波形相同，依次滞后一个 CP的周期
在 CP上升沿时,DR端数据依次移入寄存器、数据依次右移
2013-3-1
2.双向移位寄存器 74LS194
74LS194是具有双向移位和并
行输入数据的四位移位寄存器
S0,S1—— 功能选择端
dR
—— 为异步清零端
QDQCQBQA—— 输出端
CP—— 时钟
SR—— 右移串行输入端
SL—— 左移串行输入端
DCBA—— 并行输入端
dR
1 2 3 4
A
B
C
D
4321
D
C
B
A
Rd
1
S0
9
S1
10
CP
11
SR
2
A
3
QA
15
B
4
QB
14
C
5
QC
13
D
6
S
L
7
QD
12
7 4 L S 1 9 4
CP S 1 S 0 功能
X 0 X X 清零
X 1 0 0 保持
↑ 1 0 1 右移 QD为串行输出
↑ 1 1 0 左移 QA为串行输出
↑ 1 1 1 并行输入
功能表
逻辑符号
QD—— 右移串行输出端
QA—— 左移串行输出端
2013-3-1
0 0 0 0
D C B A
QD QC QB QA
D C B A
QD QC QB QA
DR
D C B A
QD QC QB QA
DL
dR
CP S 1 S 0 功能
X 0 X X 清零
X 1 0 0 保持
↑ 1 0 1 右移
↑ 1 1 0 左移
↑ 1 1 1 并行输入
功能表
2013-3-1
3.8位移位寄存器 74LS164
1 2 3 4
A
B
C
D
4321
D
C
B
A
Rd
9
CP
8
A
1
B
2
QA
3
QB
4
QC
5
QD
6
QE
10
QF
11
QG
12
QH
13
7 4 L S 1 6 4
逻辑符号
功能表
CP
nG1nHnB1nCnA1nB1nA QQQQ,QQA B,Q ?????????? ????
功能
X 0 异步清零
↑ 1
74LS164是一个 8位移位寄存器
A,B—— 串行输入数据端
—— 异步清零端
CP—— 移位脉冲输入端
QH～ QA为输出端
dR
dR
2013-3-1
设初态（ QH～ QA）
为 00000000
QH通过反相器 G反馈
到串行输入端 A,B
1 2 3 4
A
B
C
D
4321
D
C
B
A
1 G
CP
Rd
9
CP
8
A
1
B
2
QA
3
QB
4
QC
5
QD
6
QE
10
QF
11
QG
12
QH
13
7 4 L S 1 6 4
+ 5 V
1
0 0 0 0 0 0 0 0
在 CP上升沿的作用下
其状态转换过程为,
由 74LS164构成 扭环计数器
00000000→0000001→00000011→00000111→00001111→
……→11111111→11111110→11111100→……→10000000→
00000000。 由 16个状态构成一个循环，称它为 16进制扭环形
计数器。
2013-3-1
逻辑符号 CD4017是十进制计数器 /脉冲分配器
RESET—— 异步清零输入
CLK—— 时钟输入
—— 时钟 /使能输入
Cout—— 进位输出
Q0～ Q9—— 脉冲输出
EN/CL K
EN/C L K
EN/C L K
三、顺序脉冲发生器
=0时,CLK上升沿有效
EN/C L K
当 CLK=1时,
在 CLK（或
1 2 3 4
A
B
C
D
4321
D
C
B
A
C
L
K
14
C
L
K
/
E
N
13
R
E
S
E
T
15
Q0
3
Q1
2
Q2
4
Q3
7
Q4
10
Q5
1
Q6
5
Q7
6
Q8
9
Q9
11
C
o
ut
12
C D 4 0 1 7
当
下降沿有效
)有效沿的作用下
Q0～ Q9依次输出一个正脉冲
2013-3-1 输出端依次输出脉冲的电路称为顺序脉冲发生器，或称脉冲分
配器，他它也是周期性的工作，实际上也是一个计数器
1 2 3 4
A
B
C
D
4321
D
C
B
A
C L K
C L K /E N
R E S E T
Q 0
Q 1
Q 2
Q 3
Q 4
Q 5
Q 6
Q 7
Q 8
Q 9
C o u t
1 2 3 4 5 6 7 8 9 10 11 12 13 14 15
异步清 0
这
个
↑
不
起
作
用
时序图
2013-3-1
74LS163接成了 8进制
计数器，其输出 QC、
QB,QA分别接到译
码器 74LS138的 A2、
A1,A0
1 2 3 4
A
B
C
D
4321
D
C
B
A
&
CP
R
200
A0
1
A1
2
A2
3
S1
6
S2
4
S3
5
Y0
15
Y1
14
Y2
13
Y3
12
Y4
11
Y5
10
Y6
9
Y7
7
7 4 L S 1 3 8
R
1
LD
9
T
10
P
7
CP
2
C
15
A
3
QA
14
B
4
QB
13
C
5
QC
12
D
6
QD
11
7 4 L S 1 6 3
+ 5 V
+ 5 V
+ 5 V
VB 0 VB 1 VB 2 VB 3 VB 4 VB 5 VB 6 VB 7
右图是由计数器 74LS163
和译码器 74LS138组成的
顺序脉冲发生器
74LS138的输出依次
输出低电平（即顺序
输出负脉冲），发光
二极管 VB0～ VB7依
次点亮一个 CP周期。
2013-3-1
设计的任务就是根据设计的要求，选用基本逻辑单
元电路或数字部件，通过逻辑设计，画出满足要求的时序
逻辑电路。
时序逻辑电路的设计，是分析的逆过程。
值得一提的是，由于大、中规模集成电路的广泛采用，
利用触发器来组成 N进制计数器的方法已经不大采用了 。
计数器是一种简单而又典型的时序逻辑电路，它的
设计具有普遍性。
7.3 时序逻辑电路的设计方法
2013-3-1
例 7-3：试用 JK触发器设计一个同步六进制加法计数器。
解：设计步骤如下
(1)确定触发器个数 n
按照 2n≥N，来确定
(2)选择状态编码、并画出状态转换图
本例有六个状态,S0～ S5，可设 S0=000； S1=001；
S2=010； S3=011； S4=100； S5=101。
N也称为计数长度,N也称为计数器的模
本例 N=6，现取 n＝３，用３个触发器
N为计数器状态数,
110,111为无效状态
因为是六进制加法计数，状态 S5→S0时，产生进位,C=1
2013-3-1
状态转换图
S0
000
S1
001
S2
010
S3
011
S4
100
S5
101
/0 /0
/0
/0 /0
/1
/C
(3)求状态方程、输出方程 状态方程即计数器的次态方
程
卡诺图
n2Q
1n1Q?
001/0 010/0 100/0 011/0
XXX/0 XXX/0 000/0 101/0
C/QQQ 1n01n11n2 ???
1n2Q?
1n0Q?n0n1QQ
00 01 11 10
0
1
卡诺图
n2Q
0 0 1 0
X X 0 1
n0n1QQ
00 01 11 10
0
1
卡诺图
n2Q
0 1 0 1
X X 0 0
n0n1QQ
00 01 11 10
0
1
卡诺图
n2Q
1 0 0 1
X X 0 1
n0n1QQ
00 01 11 10
0
1
2013-3-1
1n1Q?
1n2Q?
1n0Q?
n2Q
n0n1QQ 00 01 11 10
0
1
0 0 1 0
1 0 X X
C
n2n0n2n0n11n2 QQQQQQ ???
n1n0n1n0n21n1 QQQQQQ ???
n0n2 QQC ?
n2Q
n0n1QQ 00 01 11 10
0
1
0 1 0 1
0 0 X X
n2Q
n0n1QQ 00 01 11 10
0
1
1 0 0 1
1 0 X X
n2Q
n0n1QQ 00 01 11 10
0
1
0 0 0 0
0 1 X X
并不是最简形式，是为了和 JK触发器
的特性方程进行比较，得到驱动方程
为了和 JK触发器的特性方程进
行比较，得到的驱动方程
n0n0n01n0 Q1Q1QQ ??????
输出方程
2013-3-1
n2n0n2n0n11n2 QQQQQQ ???
nn1n QKQJQ ???
输出方程, n
0n2 QQC ?
(4)求驱动方程
n0n0n01n0 Q1Q1QQ ??????
n0n12 QQJ ?
n02 QK ?
n0n21 QQJ ?
n01 QK ?
1J0 ?
1K 0 ?
n1n0n1n0n21n1 QQQQQQ ???
JK触发器的特性方程
将状态方程和 JK触发器的特性方程进行比较，即可求
得驱动方程
2013-3-1
(5)根据驱动方程和输出方程画逻辑图
n0n12 QQJ ?
n02 QK ?
n0n21 QQJ ?
n01 QK ?
1J0 ?
1K 0 ?
1 2 3 4
A
B
C
D
4321
D
C
B
A
1
Q Q Q
CP
C
012
012
J
C1
K
Q
Q
F
J
C1
K
Q
Q
F
J
C1
K
Q
Q
F
&
n0n2 QQC ?
2013-3-1
计数器可以从无效状态进入有效状态，所以该计数器可以
自启动。
(6)检查能否自启动
n2n0n2n0n11n2 QQQQQQ ???
n1n0n1n0n21n1 QQQQQQ ???
S0
000
S1
001
S2
010
S3
011
S4
100
S5
101
/0 /0
/0 /0
/1
n01n0 QQ ??
将两个无效状态,110、
111分别代入状态方程和输
出方程，计算
111 110
n0n2 QQC ?
2013-3-1
时序电路结构特点：电路中一定有触发器。
时序电路逻辑功能特点：有记忆功能。
时序电路逻辑功能的描述方法,
时序图,适用于时序电路的调试、故障分析。
次态方程 （注意使能条件特别是对于异步计数器）和输出
方程：它是分析、设计时序电路所必需的描述方法。
状态转换表和状态转换图,非常直观地反映了时序电路
工作的全过程和逻辑功能
常见的时序逻辑电路有：计数器、寄存器、顺序脉冲发
生器等，他们都是在时钟脉冲作用下工作的
本章系统地介绍了时序电路的分析方法和设计方法，重点
介绍了典型中规模计数器、寄存器、顺序脉冲发生器的功
能和应用。
本章小结
2013-3-1
8.1 概 述
第 8 章 数模和模数转换器
本章小结
8.3 A/D 转换器
8.2 D/A 转换器
2013-3-1
8.1 概 述
主要要求,
理解数模和模数转换器的概念和作用。
2013-3-1
一、数模和模数转换的概念和作用
数模转换 即将数字量转换为模拟电量 (电压或电
流 )，使输出的模拟电量与输入的数字量成正比。
实现数模转换的电路称数模转换器
Digital - Analog Converter,简称 D/A 转换器或 DAC。
模数转换 即将模拟电量转换为数字量，使输出
的数字量与输入的模拟电量成正比。
实现模数转换的电路称模数转换器
Analog - Digital Converter,简称 A/D 转换器或 ADC。
2013-3-1
模拟量
数字量
模拟量
数字量
传感器 被控对象
自然界物理量
为何要进行数模和模数转换？
2013-3-1
二、数模和模数转换器应用举例
数字
信号 物理量 模拟信号
压力传感器
温度传感器
流量传感器
四
路
模
拟
开
关
数
字
控
制
计
算
机
DAC 模拟控制器
模拟控制器 液位传感器
DAC
DAC
…
…
…
…
模拟控制器
模拟控制器
生 产 控 制 对 象
DAC
ADC
二、数模和模数转换器应用举例
2013-3-1
主要要求,
了解数模转换的基本原理。
了解常用 D/A 转换器的类型和主要参数 。
了解 R - 2R 倒 T 形电阻网络 D/A 转换器的
电路与工作原理。
8.2 D/A 转换器
2013-3-1
一、数模转换的基本原理
输出模拟电压
uO = D△ = (Dn?1 2n?1 + Dn?2 2n?2 + ??? + D1 21 + D0 20 )△
可见,uO ∝ D,uO 的大小反映了数字量 D 的大小。
DAC
D0
D1
Dn?2
Dn?1
…
uO
n 位二
进制数
输入
模拟电压输出
一、数模转换的基本原理
LSB — Least Significant Bit
输入数字量 D = (Dn?1 Dn?2 ??? D1 D0 ) 2
= Dn?1 2n?1 + Dn?2 2n?2 + ??? + D1 21 + D0 20
△ 是 DAC 能输出的最小电压值，称为 DAC 的单
位量化电压,它等于 D 最低位 (LSB)为 1、其余各位均
为 0 时的模拟输出电压 (用 ULSB 表示 )。
2013-3-1
S0
+
+
-
△
∞ u
O
S1 S2 S3
D3 D2 D1 D0 i
Σ
RF
I I3 I2 I1 I0
VREF
2R 2R I0 2R I1 2R I2 2R I3
0 1 1 1 1 0 0 0
R R R
(一 ) 电路组成与转换原理
二,R - 2R 倒 T 形电阻网络 DAC
由倒 T 型电阻网络、模拟开关和一个电流
电压转换电路 (简称 I/U 转换电路 )组成。
模拟开关 Si 打向, 1” 侧 时, 相应 2R 支路 接虚
地 ； 打向, 0” 侧 时, 相应 2R 支路 接地 。 故无论开
关打向哪一侧, 倒 T 型电阻网络均可等效为下图,
2013-3-1
I I3 I2 I1 I0
VREF
2R 2R I0 2R I1 2R I2 2R I3
R R R
A B C
从 A,B,C 节点向左看去，各节点对地的等效电阻均为 2R。
因此,I = VREF R
I3 = I 2 = 23 ( ),I 24 I2 = I3 2 = 22 ( ),I 24 = I 4
I1 = I2 2 = 21 ( ),I 24 = I 8 I0 =
I1
2 = 2
0 ( ) I
24 =
I
16
可见，支路电流值 Ii 正好代表了 二进制数位 Di 的权值 2i 。
即 I3 = 23 I0,I2 = 22 I0,I1 = 21 I0,I0 = 20 I0 RVI ??? 4R E F4 22
2013-3-1
模拟开关 Si 受相应数字位 Di 控制。当 Di = 1 时，开
关合向, 1” 侧，相应 支路电流 Ii 输出 ； Di = 0 时，开关
合向, 0” 侧,Ii 流入地而不能输出。
S0
+
+
-
△
∞
uO
S1 S2 S3
D3 D2 D1 D0 i
Σ
RF
I I3 I2 I1 I0
VREF
2R 2R I0 2R I1 2R I2 2R I3
0 1 1 1 1 0 0 0
R R R
u0 = - iΣ RF = - D I0 RF = - D · RRV ??4 FR E F2
iΣ = D3 I3 + D2 I2 + D1 I1 + D0 I0
= ( D3 23 + D2 22 + D1 21 + D0 20 ) I0 = D I0
对 n 位 DAC,uO= - D · RRV n ??2 FR E F
若取 RF = R,则 uO= - D · nV2REF
n 位 DAC 将参考电压 VREF 分成 2n 份,uO 是
每份的 D 倍。调节 VREF 可调节 DAC 的输出电压。
uO= - D · RRV ??4 FR E F2
2013-3-1
三、常用 DAC 的类型和主要参数
(一 ) 常用 DAC 的类型
常用 DAC 主要有权电阻网络 DAC,R - 2R
T 形电阻网络 DAC,R - 2R 倒 T 形电阻网络 DAC
和权电流网络 DAC。其中，后两者转换速度快,
性能好，因而被广泛采用，权电流网络 DAC 转换
精度高，性能最佳。
2013-3-1
(二 ) 主要参数
1,分辨率 DAC 的最小输出电压变化量，
也即 DAC 的最小输出电压值
12
1
F S R
L S B
??? nU
U分辨率
表示满度输出电压值,FSR 即 Full Scale Range
指 D/A 转换器模拟输出所能产生的最
小电压变化量与满刻度输出电压之比。
UFSR = uO|D = 11 ??? 1 = ( 2n – 1 ) ULSB
n 位均为 1
例如，一个 10 位的 DAC，分辨率为 0.000 978。
DAC 的位数越多，分辨率值就越小,
能分辨的 最小输出电压值也越小。
2013-3-1
要获得较高精度的 D/A 转换结果，除了正确选用
DAC 的位数外，还要选用低漂移高精度的求和运算放
大器。
3,转换时间
指 DAC 在输入数字信号开始转换，到输
出的模拟信号达到稳定值所需的时间。
转换时间越小，转换速度就越高。
2,转换精度 指 DAC 实际输出模拟电压与理想输出模拟电压间的最大误差。
它是一个综合指标，不仅与 DAC 中元件参数的精
度有关，而且与环境温度、求和运算放大器的温度漂
移以及转换器的位数有关。
通常要求 DAC的误差小于 ULSB / 2。
2013-3-1
四、集成 DAC应用举例
四、集成 DAC 应用举例
1,集成 DAC 简介
常用集成 DAC 有两类：一类内部仅含有电阻
网络和电子模拟开关两部分, 常用于一般的电子电
路 。 另一类内部除含有电阻网络和电子模拟开关外,
还带有数据锁存器, 并具有片选控制和数据输入控
制端, 便于和微处理器进行连接, 多用于微机控制
系统中 。
2013-3-1
2,8 位 CMOS 集成 D/A 转换器 CDA7524 简介
数 据 锁 存 器
20 k? 20 k? 20 k? 20 k? 20 kΩ …
…
10 k? 10 k? 10 k?
10 k?
…
VDD
VREF 15
12
13 CS WR
4 5 6 11
D7
(MSB)
D6 D5 D0
(LSB)
S0 S1 S2 S7
OUT1 1 2
3
16
iΣ RFB
OUT2
GND
基准电压输入端
VREF 可正可负
片选控制端
电源电压范围 + 5 V ~ + 15 V
8 位数据输入端，
其电平与 TTL 电平兼
容。 MSB 表示最高位，
LSB 表示最低位。
接地端
内部反馈电阻
RF 的引出端
两个输出端，一般将 OUT2
接地,OUT1 接运放反向端。
写信号控制端
2013-3-1
[例 ] 右图为
CDA7524 的单极性
输出应用电路。图
中电位器 R1 用于调
整运放增益，电容
C 用以消除运放的
自激。已知 ULSB =
VREF / 256，试求满
度输出电压及满度
输出时所需的输入
信号。
CDA7524
4
5
7
8
9
10
6
11
12
13
D7
D6
D4
D3
D2
D1
D5
D0
CS
3
14
VDD
15
16
1
2
VREF = 10V
+
+
-
△
∞
OUT1
OUT2 uO
C
2 k?
R2
R1
1 k?
15 pF
WR
? ? ＶＦＳＲ 961.9256 550225625512 R E FL S B8 ?????? VUU
解,当 D7 D6 D5 D4 D3 D2 D1 D0 = 11111111 时，输出为满度值。
uO = - UFSR ? - 9.961 V。
2013-3-1
主要要求,
了解模数转换的基本原理。
了解 A/D 转换器的主要参数 。
了解常用 A/D 转换器。
8.3 A/D 转换器
2013-3-1
一,A /D 转换的基本原理和一般步骤
,[ ]” 表示取整。
基本原理
ADC
D0
D1
Dn-2
Dn-1
…
uI
模拟输
入信号
n 位二进制数输出
D = Dn-1 Dn-2 ??? D1 D0
可见，输出数字量 D 正比于输入模拟量 uI 。
△ 称为 ADC 的单位量化电压或量化单位，
它是 ADC 的最小分辨电压。
???????? Ｉ
uD
2013-3-1
采样,把时间连续变化的信号变换为时间离散的信号。
保持,保持采样信号, 使有充分时间转换为数字信号。
量化,把采样保持电路的输出信号用单位量化电压的
整数倍表示。
编码,把量化的结果用二进制代码表示。
A /D 转换的一般步骤
uI(t)
C
量化
编码
电路
Dn-1
D1 D
0
…
u
I?(t) S
采样保持电路
输入模拟量 输出数字量
2013-3-1
采样信号是否会丢
失原信号的信息呢？
对信号进行量化会
引起误差吗？
量化误差大小与 ADC 的位数,
基准电压 VREF 和量化方法有关。
采样定理,当采样频率不小于输入模拟信号频谱
中最高频率的两倍时，采样信号可以
不失真地恢复为原模拟信号。
量化误差,因模拟电压不一定能被 ULSB 整除,
量化时舍去余数而引起的误差。
2013-3-1
划分量化电平的两种方法
最大量化误差 = ? = (1/8)V
最大量化误差
= ?/2 = (1/15)V
1? = 1/8V
4? = 4/8V
0
(6/8)V
(7/8)V
000
001
010
011
100
101
110
111
模拟
电平
二进制
代码
代表的
模拟电平
0? = 0V
2? = 2/8V
3? = 3/8V
5? = 5/8V
6? = 6/8V
7? = 7/8V
(5/8)V
(4/8)V
(3/8)V
(2/8)V
(1/8)V
(8/8)V
模拟
电平
二进制
代码
代表的
模拟电平
0? = 0V
1? = 2/15V
2? = 4/15V
3? = 6/15V
4? = 8/15V
5? = 10/15V
6? = 12/15V
7? =14/15V
(13/15)V
0 000
001
010
011
100
101
110
111
(11/15)V
(15/15)V
(9/15)V
(3/15)V
(7/15)V
(1/15)V
(5/15)V
2013-3-1
VREF
uI
R
R/2
R
R
R
R
R
R
D2
(MSB)
CP
1D
1D
1D
1D
1D
1D
1D
D1
D0
(LSB)
比较器 寄存器 编码器
编
码
器
二、并联比较型 ADC
REF151 V
REF153 V
REF155 V
REF1513 V
REF157 V
REF159 V
REF1511 V
0
0
0
0
0
0
0
0
0
0
uI
电阻构成分压器
2013-3-1
VREF
uI
R
R/2
R
R
R
R
R
R
D2
(MSB)
CP
1D
1D
1D
1D
1D
1D
1D
D1
D0
(LSB)
比较器 寄存器 编码器
编
码
器
二、并联比较型 ADC
REF151 V
REF153 V
REF155 V
REF1513 V
REF157 V
REF159 V
REF1511 V
0
0
0
0
0
0
1
0
0
1 uI
2013-3-1
VREF
uI
R
R/2
R
R
R
R
R
R
D2
(MSB)
CP
1D
1D
1D
1D
1D
1D
1D
D1
D0
(LSB)
比较器 寄存器 编码器
编
码
器
二、并联比较型 ADC
REF151 V
REF153 V
REF155 V
REF1513 V
REF157 V
REF159 V
REF1511 V
0
0
0
0
0
1
1
0
1
0
uI
2013-3-1
VREF
uI
R
R/2
R
R
R
R
R
R
D2
(MSB)
CP
1D
1D
1D
1D
1D
1D
1D
D1
D0
(LSB)
比较器 寄存器 编码器
编
码
器
二、并联比较型 ADC
REF151 V
REF153 V
REF155 V
REF1513 V
REF157 V
REF159 V
REF1511 V
0
0
0
0
1
1
1
0
1
1
2013-3-1
VREF
uI
R
R/2
R
R
R
R
R
R
D2
(MSB)
CP
1D
1D
1D
1D
1D
1D
1D
D1
D0
(LSB)
比较器 寄存器 编码器
编
码
器
二、并联比较型 ADC
REF151 V
REF153 V
REF155 V
REF1513 V
REF157 V
REF159 V
REF1511 V
0
0
0
1
1
1
1
1
0
0
uI
2013-3-1
VREF
uI
R
R/2
R
R
R
R
R
R
D2
(MSB)
CP
1D
1D
1D
1D
1D
1D
1D
D1
D0
(LSB)
比较器 寄存器 编码器
编
码
器
二、并联比较型 ADC
REF151 V
REF153 V
REF155 V
REF1513 V
REF157 V
REF159 V
REF1511 V
0
0
1
1
1
1
1
1
0
1
uI
2013-3-1
VREF
uI
R
R/2
R
R
R
R
R
R
D2
(MSB)
CP
1D
1D
1D
1D
1D
1D
1D
D1
D0
(LSB)
比较器 寄存器 编码器
编
码
器
二、并联比较型 ADC
REF151 V
REF153 V
REF155 V
REF1513 V
REF157 V
REF159 V
REF1511 V
0
1
1
1
1
1
1
1
1
0
uI
2013-3-1
VREF
uI
R
R/2
R
R
R
R
R
R
D2
(MSB)
CP
1D
1D
1D
1D
1D
1D
1D
D1
D0
(LSB)
比较器 寄存器 编码器
编
码
器
二、并联比较型 ADC
REF151 V
REF153 V
REF155 V
REF1513 V
REF157 V
REF159 V
REF1511 V
1
1
1
1
1
1
1
1
1
1
uI
2013-3-1
三、常用 ADC 的类型和主要参数
(一 )常用 ADC 的类型
常用 ADC 主要有并联比较型、双积分型和逐次
逼近型。其中，并联比较型 ADC 转换速度最快，但
价格贵；双积分型 ADC 精度高、抗干扰能力强，但
速度慢；逐次逼近型速度较快、精度较高、价格适中,
因而被广泛采用。
2013-3-1
指 ADC 实际输出数字量与理想输出数字量之间的
最大差值。通常用最低有效位 LSB 的倍数来表示。
(二 ) 主要参数
2,相对精度 (又称转换误差 )
指 ADC 输出数字量的最低位变化一
个数码时，对应输入模拟量的变化量。 1,分辨率
例如 最大输出电压为 5V 的 8 位 ADC 的分辨率为,
5V / 28 = 19.6 mA
分辨率也可用 ADC 的位数表示。位数越多，能
分辨的最小模拟电压值就越小。
例如 转换误差不大于 1/2 LSB，即说明
实际输出数字量与理想输出数字量
之间的最大误差不超过 1/2 LSB。
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3,转换时间
转换速度比较：并联比较型 > 逐次逼近型 > 双积分型
数十 ns 数十 ?s 数十 ms
指 ADC 完成一次转换所需要的时间，即从转换
开始到输出端出现稳定的数字信号所需要的时间。
转换时间越小，转换速度越高。
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1.D/A 转换是将输入的数字量转换为与之成正比
的模拟电量。常用的 DAC 主要有权电阻网络
DAC,R - 2R T 形电阻网络 DAC,R - 2R 倒
T 形电阻网络 DAC 和权电流网络 DAC。其中,
后两者转换速度快，性能好，因而被广泛采用,
权电流网络 DAC 转换精度高，性能最佳。
本 章 小 结
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2.A/D 转换是将输入的模拟电压转换为与之
成正比的数字量 。 常用 ADC 主要有并联比
较型, 双积分型和逐次 逼近 型 。 其中, 并联
比较型 ADC 属于直接转换型, 其转换速度
最快, 但价格贵；双积分型 ADC 属于间接
转换型, 其速度慢, 但精度高, 抗干扰能力
强；逐次逼近型也属于直接转换型, 其速度
较快, 精度较高, 价格适中, 因而被广泛采
用 。
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3.A/D 转换要经过采样 - 保持和量化与编码两
步实现 。 采样 - 保持电路对输入模拟信号抽取
样值, 并展宽 (保持 )； 量化是对样值脉冲进行
分级, 编码是将分级后的信号转换成二进制代
码 。 在对模拟信号采样时, 必须满足采样定理：
采样脉冲的频率 fS 必须大于输入模拟信号最
高频率分量的 2 倍 。 这样才能不失真地恢复出
原模拟信号 。
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4.DAC 和 ADC 的分辨率和转换精度都与转换
器的位数有关, 位数越多, 分辨率和精度越
高 。 基准电压 VREF 是重要的应用参数, 要理
解基准电压的作用, 尤其是在 A/D 转换中,
它的值对量化误差, 分辨率都有影响 。 一般
应按器件手册给出的范围确定 VREF 值, 并且
保证输入的模拟电压最大值不大于 VREF 值 。