宿州学院：数字电子技术：课件

分类：电子与通信格式：ppt 日期：2006年05月10日

数字电子技术
宿州学院
王红艳朱光黄利军
第 1章数字电子技术基础
学习要点：
? 二进制、二进制与十进制的相互转换
? 逻辑代数的公式与定理、逻辑函数化简
? 基本逻辑门电路的逻辑功能
第 1章数字电子技术基础
1.1 数字电子技术基础
1.2 数制与编码
1.3 逻辑代数基础
1.4 逻辑函数的化简
1.5 逻辑函数的表示方法及其相互转换
1.6 门电路
退出
1.1 数字电路概述
1.1.1 数字信号与数字电路
1.1.2 数字电路的特点与分类
退出
1.1.1 数字信号与数字电路
模拟信号：在时间上和
数值上连续的信号。
数字信号：在时间上和
数值上不连续的（即离
散的）信号。
uu
模拟信号波形数字信号波形
t t
对模拟信号进行传输、
处理的电子线路称为
模拟电路。
对数字信号进行传输、
处理的电子线路称为
数字电路。
1.1.2 数字电路的的特点与分类
（ 1）工作信号是二进制的数字信号，在时间上和
数值上是离散的（不连续），反映在电路上就是
低电平和高电平两种状态（即 0和 1两个逻辑值）。
（ 2）在数字电路中，研究的主要问题是电路的逻
辑功能，即输入信号的状态和输出信号的状态之
间的关系。
（ 3）对组成数字电路的元器件的精度要求不高，
只要在工作时能够可靠地区分 0和 1两种状态即可。
1、数字电路的特点
2、数字电路的分类
（ 2）按所用器件制作工艺的不同：数字电路可分为双极型
（ TTL型）和单极型（ MOS型）两类。
（ 3）按照电路的结构和工作原理的不同：数字电路可分为组
合逻辑电路和时序逻辑电路两类。组合逻辑电路没有记忆功
能，其输出信号只与当时的输入信号有关，而与电路以前的
状态无关。时序逻辑电路具有记忆功能，其输出信号不仅和
当时的输入信号有关，而且与电路以前的状态有关。
（ 1）按集成度分类：数字电路可分为小规模（ SSI，每
片数十器件）、中规模（ MSI，每片数百器件）、大规模
（ LSI，每片数千器件）和超大规模（ VLSI，每片器件数
目大于 1万）数字集成电路。集成电路从应用的角度又可
分为通用型和专用型两大类型。
本节小结
数字信号的数值相对于时间的变
化过程是跳变的、间断性的。对数
字信号进行传输、处理的电子线路
称为数字电路。模拟信号通过模数
转换后变成数字信号，即可用数字
电路进行传输、处理。
1,2 数制与编码
1.2.1 数制
1.2.2 数制转换
1.2.3 编码
退出
（ 1）进位制：表示数时，仅用一位数码往往不够用，必
须用进位计数的方法组成多位数码。多位数码每一位的
构成以及从低位到高位的进位规则称为进位计数制，简
称进位制。
1.2.1 数制
（ 2）基数：进位制的基数，就是在该进位制中可能用到
的数码个数。
（ 3）位权（位的权数）：在某一进位制的数中，每一位
的大小都对应着该位上的数码乘上一个固定的数，这个固
定的数就是这一位的权数。权数是一个幂。
数码为,0～ 9；基数是 10。
运算规律：逢十进一，即,9＋ 1＝ 10。
十进制数的权展开式：
1、十进制
５５５５
５ × １０３＝５０００
５ × １０２＝５００
５ × １０１＝５０
５ × １００＝５
＝５５５５
103,102,101,100称
为十进制的权。各数
位的权是 10的幂。
同样的数码在不同的数
位上代表的数值不同。
＋
任意一个十进制数都
可以表示为各个数位
上的数码与其对应的
权的乘积之和，称权
展开式。
即,(5555)10＝ 5× 103 ＋ 5× 102＋ 5× 101＋ 5× 100
又如,(209.04)10＝ 2× 102 ＋ 0× 101＋ 9× 100＋ 0× 10－ 1＋ 4 × 10－ 2
2、二进制
数码为,0,1；基数是 2。
运算规律：逢二进一，即,1＋ 1＝ 10。
二进制数的权展开式：
如,(101.01)2＝ 1× 22 ＋ 0× 21＋ 1× 20＋ 0× 2－ 1＋ 1 × 2－ 2
＝ (5.25)10
加法规则,0+0=0,0+1=1,1+0=1,1+1=10
乘法规则,0.0=0,0.1=0, 1.0=0,1.1=1
运算
规则
各数位的权是２的幂
二进制数只有 0和 1两个数码，它的每一位都可以用电子元
件来实现，且运算规则简单，相应的运算电路也容易实现。
数码为,0～ 7；基数是 8。
运算规律：逢八进一，即,7＋ 1＝ 10。
八进制数的权展开式：
如,(207.04)10＝ 2× 82 ＋ 0× 81＋ 7× 80＋ 0× 8－ 1＋ 4 × 8－ 2
＝ (135.0625)10
3、八进制
4、十六进制
数码为,0～ 9,A～ F；基数是 16。
运算规律：逢十六进一，即,F＋ 1＝ 10。
十六进制数的权展开式：
如,(D8.A)2＝ 13× 161 ＋ 8× 160＋ 10 × 16－ 1＝ (216.625)10
各数位的权是 8的幂
各数位的权是 16的幂
结论
① 一般地,N进制需要用到 N个数码，基数是 N；运算
规律为逢 N进一。
②如果一个 N进制数 M包含ｎ位整数和ｍ位小数，即
(an-1 an-2 … a 1 a0 · a－ 1 a－ 2 … a － m)2
则该数的权展开式为：
(M)2 ＝ an-1× Nn-1 ＋ an-2 × Nn-2 ＋ … ＋ a1× N1＋ a0 × N0
＋ a－ 1 × N-1＋ a－ 2 × N-2＋ … ＋ a－ m× N-m
③ 由权展开式很容易将一个 N进制数转换为十进制数。
几种进制数之间的对应关系
十进制数二进制数八进制数十六进制数
0
1
2
3
4
5
6
7
8
9
10
11
12
13
14
15
0 0 0 0 0
0 0 0 0 1
0 0 0 1 0
0 0 0 1 1
0 0 1 0 0
0 0 1 0 1
0 0 1 1 0
0 0 1 1 1
0 1 0 0 0
0 1 0 0 1
0 1 0 1 0
0 1 0 1 1
0 1 1 0 0
0 1 1 0 1
0 1 1 1 0
0 1 1 1 1
0
1
2
3
4
5
6
7
10
11
12
13
14
15
16
17
0
1
2
3
4
5
6
7
8
9
A
B
C
D
E
F
1.2.2 数制转换
（ 1）二进制数转换为八进制数,将二进制数由小数点开始，
整数部分向左，小数部分向右，每 3位分成一组，不够 3位补
零，则每组二进制数便是一位八进制数。
将 N进制数按权展开，即可以转换为十进制数。
1、二进制数与八进制数的相互转换
1 1 0 1 0 1 0, 0 10 0 0 ＝ (152.2)8
（ 2）八进制数转换为二进制数：将每位八进制数用 3位二进
制数表示。
= 011 111 100, 010 110(374.26)8
2、二进制数与十六进制数的相互转换
1 1 1 0 1 0 1 0 0, 0 1 10 0 0 0 ＝ (1E8.6)16
= 1010 1111 0100, 0111 0110(AF4.76)16
二进制数与十六进制数的相互转换，按照每 4位二进制数
对应于一位十六进制数进行转换。
3、十进制数转换为二进制数
采用的方法 — 基数连除、连乘法
原理,将整数部分和小数部分分别进行转换。
整数部分采用基数连除法，小数部分
采用基数连乘法。转换后再合并。
2 4 4 余数低位
2 2 2 ??? 0 = K
0
2 1 1 ??? 0 = K
1
2 5 ??? 1 = K
2
2 2 ??? 1 = K
3
2 1 ??? 0 = K
4
0 ??? 　 1= K
5
高位
0,375
× 2 整数高位
0,750 ??? 0 = K
－ 1
0,750
× 2
1,500 ??? 1 = K
－ 2
0,500
× 2
1,000 ??? 1 = K
－ 3
低位
整数部分采用基数连除法，
先得到的余数为低位，后
得到的余数为高位。
小数部分采用基数连乘法，
先得到的整数为高位，后
得到的整数为低位。
所以,(44.375)10＝ (101100.011)2
采用基数连除、连乘法，可将十进制数转换为任意的 N进制数。
用一定位数的二进制数来表示十进制数码、字母、符
号等信息称为编码。
用以表示十进制数码、字母、符号等信息的一定位数的
二进制数称为代码。
1.2.3 编码
数字系统只能识别 0和 1，怎样才能表示更多的数码、符
号、字母呢？用编码可以解决此问题。
二 -十进制代码：用 4位二进制数 b3b2b1b0来表示十进
制数中的 0 ~ 9 十个数码。简称 BCD码。
2421码的权值依次为 2,4,2,1；余 3码由 8421码加 0011
得到；格雷码是一种循环码，其特点是任何相邻的两个码字，
仅有一位代码不同，其它位相同。
用四位自然二进制码中的前十个码字来表示十进制数码，
因各位的权值依次为 8,4,2,1，故称 8421 BCD码。
常用 B C D 码
十进制数 8421 码余 3 码格雷码 2421 码 5421 码
0
1
2
3
4
5
6
7
8
9
0000
0001
0010
0011
0100
0101
0110
0111
1000
1001
0011
0100
0101
0110
0111
1000
1001
1010
1011
1100
0000
0001
0011
0010
0110
0111
0101
0100
1100
1101
0000
0001
0010
0011
0100
1011
1100
1101
1110
1111
0000
0001
0010
0011
0100
1000
1001
1010
1011
1100
权 8421 2421 5421
本节小结
日常生活中使用十进制，但在计算机中基
本上使用二进制，有时也使用八进制或十六进
制。利用权展开式可将任意进制数转换为十进
制数。将十进制数转换为其它进制数时，整数
部分采用基数除法，小数部分采用基数乘法。
利用 1位八进制数由 3位二进制数构成,1位十六
进制数由 4位二进制数构成，可以实现二进制数
与八进制数以及二进制数与十六进制数之间的
相互转换。
二进制代码不仅可以表示数值, 而且可以
表示符号及文字, 使信息交换灵活方便。 BCD
码是用 4位二进制代码代表 1位十进制数的编码,
有多种 BCD码形式, 最常用的是 8421 BCD码。
1.3 逻辑代数基础
1.3.1 逻辑代数的基本概念
1.3.2 逻辑代数的公式、定理和规则
1.3.3 逻辑函数的表达式
退出
事物往往存在两种对立的状态，在逻辑代数中可以抽
象地表示为 0 和 1,称为逻辑 0状态和逻辑 1状态。
逻辑代数是按一定的逻辑关系进行运算的代数，是分
析和设计数字电路的数学工具。在逻辑代数，只有０和１
两种逻辑值，有与、或、非三种基本逻辑运算，还有与或、
与非、与或非、异或几种导出逻辑运算。
逻辑代数中的变量称为逻辑变量，用大写字母表示。
逻辑变量的取值只有两种，即逻辑 0和逻辑 1,0 和 1 称为
逻辑常量，并不表示数量的大小，而是表示两种对立的逻
辑状态。
逻辑是指事物的因果关系，或者说条件和结果的关系，
这些因果关系可以用逻辑运算来表示，也就是用逻辑代数
来描述。
1.3.1 基本逻辑运算
1、与逻辑（与运算）
与逻辑的定义：仅当决定事件（ Y）发生的所有条件
（ A,B,C,… ）均满足时，事件（ Y）才能发生。表达
式为：
开关 A,B串联控制灯泡 Y
电路图
L = A B
E
A B
Y
Ｙ＝ＡＢＣ …
E
A B
YE
A B
Y
E
A B
YE
A B
Y
两个开关必须同时接通，
灯才亮。逻辑表达式为,Ｙ＝ＡＢ
A,B都断开，灯不亮。 A断开,B接通，灯不亮。
A接通,B断开，灯不亮。 A,B都接通，灯亮。
这种把所有可能的条件组合及其对应
结果一一列出来的表格叫做真值表。
将开关接通记作 1，断开记作 0；
灯亮记作 1，灯灭记作 0。可以作
出如下表格来描述与逻辑关系：
A B Y
0 0
0 1
1 0
1 1
0
0
0
1
开关 A 开关 B 灯 Y
断开断开
断开闭合
闭合断开
闭合闭合
灭
灭
灭
亮
功能表
实现与逻辑的电路
称为与门。与门的
逻辑符号,YAB & Ｙ＝ＡＢ
真
值
表
逻辑符号
2、或逻辑（或运算）
或逻辑的定义：当决定事件（ Y）发生的各
种条件（ A,B,C,…) 中,只要有一个或多个
条件具备，事件（ Y）就发生。表达式为：
开关 A,B并联控制灯泡 Y
Ｙ＝Ａ＋Ｂ＋Ｃ＋ …
电路图
L = A B
E
A
B
Y
E
A
B
Y
E
A
B
Y
两个开关只要有一个接通，
灯就会亮。逻辑表达式为,Ｙ＝Ａ +Ｂ
A,B都断开，灯不亮。 A断开,B接通，灯亮。
A接通,B断开，灯亮。 A,B都接通，灯亮。
E
A
B
YE
A
B
Y
A B Y
0 0
0 1
1 0
1 1
0
1
1
1
实现或逻辑的电
路称为或门。或
门的逻辑符号,AB ≥ 1
Y=A+B
真值表
开关 A 开关 B 灯 Y
断开断开
断开闭合
闭合断开
闭合闭合
灭
亮
亮
亮
功能表
逻辑符号
3、非逻辑（非运算）
非逻辑指的是逻辑的否定。当决定事件
（ Y）发生的条件（ A）满足时，事件不发
生；条件不满足，事件反而发生。表达式为：
Ｙ＝Ａ
开关 A控制灯泡 Y
电路图
E A Y
R
A Y
0
1
1
0
实现非逻辑的电
路称为非门。非
门的逻辑符号,YA 1 Y=A
E A Y
R
A断开，灯亮。
E A Y
R
A接通，灯灭。
真
值
表
功
能
表
逻辑符号
开关 A 灯 Y
断开
闭合
亮
灭
4、常用的逻辑运算
（ 1）与非运算：逻辑表达式为：
ABY ?
A B Y
0 0
0 1
1 0
1 1
1
1
1
0
真值表
Y
A
B
与非门的逻辑符号
L = A + B
&
（ 2）或非运算：逻辑表达式为：
BAY ??
A B Y
0 0
0 1
1 0
1 1
1
0
0
0
真值表
Y
A
B
或非门的逻辑符号
L = A + B
≥ 1
（ 3）异或运算：逻辑表达式为：
BABABAY ????
A B Y
0 0
0 1
1 0
1 1
0
1
1
0
真值表
Y
A
B
异或门的逻辑符号
L = A + B
=1
CDABY ??
Y
≥ 1&A
B
C
D
与或非门的逻辑符号
A
B
C
D
&
&
≥ 1 Y
与或非门的等效电路
（ 4）与或非运算：逻辑表达式为：
5、逻辑函数及其相等概念
（ 1）逻辑表达式：由逻辑变量和与、或、非 3种运算符
连接起来所构成的式子。在逻辑表达式中，等式右边的字母
A,B,C,D等称为输入逻辑变量，等式左边的字母 Y称为
输出逻辑变量，字母上面没有非运算符的叫做原变量，有非
运算符的叫做反变量。
（ 2）逻辑函数：如果对应于输入逻辑变量 A,B、
C,… 的每一组确定值, 输出逻辑变量 Y就有唯一确定的值,
则称 Y是 A,B,C,… 的逻辑函数。记为
),,,( ?CBAfY ?
注意,与普通代数不同的是，在逻辑代数中，不管是变
量还是函数，其取值都只能是 0或 1，并且这里的 0和 1只表示两
种不同的状态，没有数量的含义。
（ 3）逻辑函数相等的概念：设有两个逻辑函数
),,,( ),,,( 21 ?? CBAgYCBAfY ??
它们的变量都是 A,B,C,…,如果对应于变量 A,B、
C,… 的任何一组变量取值,Y1和 Y2的值都相同，则称 Y1和 Y2
是相等的，记为 Y1=Y2。
若两个逻辑函数相等，则它们的真值表一定相同；反之，
若两个函数的真值表完全相同，则这两个函数一定相等。因此，
要证明两个逻辑函数是否相等，只要分别列出它们的真值表，
看看它们的真值表是否相同即可。
A B AB AB A B A + B
0 0
0 1
1 0
1 1
0
0
0
1
1
1
1
0
1 1
1 0
0 1
0 0
1
1
1
0
BAAB ??
证明等式：
1.3.2 逻辑代数的公式、定理和规则
1,逻辑代数的公式和定理
与运算,111 001 010 000 ????????
（ 1）常量之间的关系
（ 2）基本公式
0 - 1 律：
?
?
?
??
??
AA
AA
1
0
?
?
?
??
??
00
11
A
A
或运算,111 101 110 000 ????????
非运算,10 01 ??
互补律,0 1 ???? AAAA
等幂律,AAAAAA ????
双重否定律,AA ?
分别令 A=0及
A=1代入这些
公式，即可证
明它们的正确
性。
（ 3）基本定理
交换律：
?
?
?
???
???
ABBA
ABBA
结合律：
?
?
?
?????
?????
)()(
)()(
CBACBA
CBACBA
分配律：
?
?
?
??????
??????
)()(
)(
CABACBA
CABACBA
反演律（摩根定律）,
??
?
?
?
???
???
BABA
BABA,
利用真值表很容易证
明这些公式的正确性。
如证明 A·B=B·A：
A B A, B B, A
0 0
0 1
1 0
1 1
0
0
0
1
0
0
0
1
(A+B)(A+C)=AA+AB+AC+BC 分配率A(B+C)=AB+AC
=A+AB+AC+BC 等幂率 AA=A
=A(1+B+C)+BC 分配率A(B+C)=AB+AC
=A+BC 0-1率 A+1=1
证明分配率,A+BA=(A+B)(A+C)
证明：
（ 4）常用公式
还原律：
?
?
?
????
????
ABABA
ABABA
)()(
证明,))(( BAAABAA ????
吸收率：
??
?
?
?
????
????
?
?
?
???
???
BABAA
BABAA
ABAA
ABAA )(
)(
)(1 BA ???
BA ??
分配率
A+BC=(A+B)(A+C)
互补率 A+A=1
0-1率 A·1=1
冗余律,CAABBCCAAB ????
证明,BCCAAB ??
BCAA B CCAAB ????
BCAACAAB )( ????
互补率 A+A=1
分配率
A(B+C)=AB+AC
)1()1( BCACAB ????
CAAB ?? 0-1率 A+1=1
例如，已知等式,用函数 Y=AC代替等式中
的 A，根据代入规则，等式仍然成立，即有：
2,逻辑代数运算的基本规则
（ 1）代入规则：任何一个含有变量 A的等式, 如果将所有出
现 A的位置都用同一个逻辑函数代替, 则等式仍然成立。这个规
则称为代入规则。
BAAB ??
CBABACBAC ?????)(
（ 2）反演规则：对于任何一个逻辑表达式 Y,如果将表达式
中的所有, ·”换成, ＋,,, ＋, 换成, ·”,,0”换成, 1”,,1”
换成, 0”,原变量换成反变量, 反变量换成原变量, 那么所得
到的表达式就是函数 Y的反函数 Y（或称补函数）。这个规则称
为反演规则。例如：
EDCBAY ?? ))(( EDCBAY ????
EDCBAY ????? EDCBAY ?????
（ 3）对偶规则：对于任何一个逻辑表达式 Y,如果将表达式中
的所有, ·”换成, ＋,,, ＋, 换成, ·”,,0”换成, 1”,,1”换
成, 0”,而变量保持不变, 则可得到的一个新的函数表达式 Y＇,
Y＇称为函 Y的对偶函数。这个规则称为对偶规则。例如：
EDCBAY ??
对偶规则的意义在于,如果两个函数相等, 则它们的对偶函
数也相等。利用对偶规则,可以使要证明及要记忆的公式数目减少
一半。例如：
注意,在运用反演规则和对偶规则时，必须按照逻辑运算
的优先顺序进行：先算括号，接着与运算，然后或运算，最后非
运算，否则容易出错。
ACABCBA ??? )( ))(( CABABCA ????
ABABA ???? ABABA ???? )()(
))(( EDCBAY ?????
EDCBAY ????? EDCBAY ??????
1.3.3 逻辑函数的表达式
（ 1 ）与或表达式,ACBAY ??
（ 2 ）或与表达式,Y ))(( CABA ???
（ 3 ）与非 - 与非表达式,Y ACBA ??
（ 4 ）或非 - 或非表达式,Y CABA ????
（ 5 ）与或非表达式,Y
CABA ??
一个逻辑函数的表达式可以有与或表达式、或与表达式、
与非 -与非表达式、或非 -或非表达式、与或非表达式 5种表示
形式。
一种形式的函数表达式相应于一种逻辑电路。尽管一个
逻辑函数表达式的各种表示形式不同，但逻辑功能是相同的。
1,逻辑函数的最小项及其性质
（ 1）最小项：如果一个函数的某个乘积项包含了函数的
全部变量，其中每个变量都以原变量或反变量的形式出现，且
仅出现一次，则这个乘积项称为该函数的一个标准积项，通常
称为最小项。
3个变量 A,B,C可组成 8个最小项：
A B CCABCBACBABCACBACBACBA,、、、、、、
（ 2）最小项的表示方法：通常用符号 mi来表示最小项。下
标 i的确定：把最小项中的原变量记为 1，反变量记为 0，当变量
顺序确定后，可以按顺序排列成一个二进制数，则与这个二进
制数相对应的十进制数，就是这个最小项的下标 i。
3个变量 A,B,C的 8个最小项可以分别表示为：
A B CmCABmCBAmCBAm
BCAmCBAmCBAmCBAm
????
????
7654
3210
、、、
、、、
（ 3）最小项的性质：
3 变量全部最小项的真值表
A B C m
0
m
1
m
2
m
3
m
4
m
5
m
6
m
7
0 0 0
0 0 1
0 1 0
0 1 1
1 0 0
1 0 1
1 1 0
1 1 1
1
0
0
0
0
0
0
0
0
1
0
0
0
0
0
0
0
0
1
0
0
0
0
0
0
0
0
1
0
0
0
0
0
0
0
0
1
0
0
0
0
0
0
0
0
1
0
0
0
0
0
0
0
0
1
0
0
0
0
0
0
0
0
1
① 任意一个最小项，只有一组变量取值使其值为 1。
③ 全部最小项的和必为 1。
ABC ABC
② 任意两个不同的最小项的乘积必为 0。
2,逻辑函数的最小项表达式
任何一个逻辑函数都可以表示成唯一的一组最小项之和，称
为标准与或表达式，也称为最小项表达式
对于不是最小项表达式的与或表达式，可利用公式 A＋ A＝ 1
和 A(B+C)＝ AB＋ BC来配项展开成最小项表达式。
??
?????
?????
??????
?????
??
)7,3,2,1,0(
)())((
73210
m
mmmmm
A B CBCACBACBACBA
BCAA B CCBACBACBABCA
BCAACCBBA
BCAY
如果列出了函数的真值表，则只要将函数值为 1的那些最小
项相加，便是函数的最小项表达式。
A B C Y 最小项
0 0 0
0 0 1
0 1 0
0 1 1
1 0 0
1 0 1
1 1 0
1 1 1
0
1
1
1
0
1
0
0
m
0
m
1
m
2
m
3
m
4
m
5
m
6
m
7
m1＝ ABC
m5＝ ABC
m3＝ ABC
m1＝ ABC
CBACBACBACBA
mmmmmY
????
????? ? )5,3,2,1(5321
将真值表中函数值为 0的那些最小项相加，便可得到
反函数的最小项表达式。
本节小结
逻辑代数是分析和设计数字电路的重
要工具。利用逻辑代数，可以把实际逻
辑问题抽象为逻辑函数来描述，并且可
以用逻辑运算的方法，解决逻辑电路的
分析和设计问题。
与, 或, 非是 3种基本逻辑关系, 也
是 3种基本逻辑运算。与非, 或非, 与或
非, 异或则是由与, 或, 非 3种基本逻辑
运算复合而成的 4种常用逻辑运算。
逻辑代数的公式和定理是推演, 变
换及化简逻辑函数的依据。
1.4 逻辑函数的化简
1.4.1 逻辑函数的最简表达式
1.4.2 逻辑函数的公式化简法
1.4.3 逻辑函数的图形化简法
1.4.4 含随意项的逻辑函数的化简
退出
逻辑函数化简的意义：逻辑表达式越简单，实现它
的电路越简单，电路工作越稳定可靠。
1.4.1 逻辑函数的最简表达式
1,最简与或表达式
乘积项最少、并且每个乘积项中的变量也最少的与或
表达式。
CABA
CBCABA
DCBCBECACABAEBAY
??
???
??????
最简与或表达式
2,最简与非 -与非表达式
非号最少、并且每个非号下面乘积项中的变量也最少的与非
-与非表达式。
CABACABACABAY ??????
① 在最简与或表达式的基础上两次取反
② 用摩根定律去
掉下面的非号
3,最简或与表达式
括号最少、并且每个括号内相加的变量也最少的或与表达式。
CABAY ??
ACBACBACBA
CABACABAY
?????
????? ))(( ))(( CABAY ???
① 求出反函数的
最简与或表达式 ② 利用反演规则写出函
数的最简或与表达式
4,最简或非 -或非表达式
非号最少、并且每个非号下面相加的变量也最少的或非 -或
非表达式。
CABACABA
CABACABAY
???????
?????
))((
))((
① 求最简或非 -或非表达式
② 两次取反
５,最简与或非表达式
非号下面相加的乘积项最少、并且每个乘积项中相乘的变量
也最少的与或非表达式。
ACBACABACABAY ????????
① 求最简或非 -或非表达式
③ 用摩根定律去
掉下面的非号
②
用
摩
根
定
律
去
掉
大
非
号
下
面
的
非
号
1.4.2 逻辑函数的公式化简法
1、并项法
逻辑函数的公式化简法就是运用逻辑代数的基本公式、定
理和规则来化简逻辑函数。
利用公式Ａ＋Ａ＝ 1，将两项合并为一项，并消去一个变量。
BCCBCBBC
CBBCAACBBCAABCY
?????
??????
)(
)(1
ABCBCABCAABC
CBAABCCABAABCY
?????
??????
)(
)(2
若
两
个
乘
积
项
中
分
别
包
含
同
一
个
因
子
的
原
变
量
和
反
变
量
，
而
其
他
因
子
都
相
同
时
，
则
这
两
项
可
以
合
并
成
一
项
，
并
消
去
互
为
反
变
量
的
因
子
。
运用摩根定律
运用分配律
运用分配律
2、吸收法
BAFEB C DABAY ???? )(1
BAB C DBADA
BADB C DABADCDBAY
??????
????????
)()(
2
如
果
乘
积
项
是
另
外
一
个
乘
积
项
的
因
子
，
则
这
另
外
一
个
乘
积
项
是
多
余
的
。
运用摩根定律
（１）利用公式Ａ＋ＡＢ＝Ａ，消去多余的项。
（２）利用公式Ａ＋ＡＢ＝ＡＢ，消去多余的变量。
CAB
CABAB
CBAAB
CBCAABY
??
??
???
???
)(
DCBA
DBACBA
DBACBA
DBACCBA
DCBDCACBAY
???
???
????
????
????
)(
)(
如
果
一
个
乘
积
项
的
反
是
另
一
个
乘
积
项
的
因
子
，
则
这
个
因
子
是
多
余
的
。
３、配项法
（１）利用公式Ａ＝Ａ（Ｂ＋Ｂ），为某一项配上其所缺的变
量，以便用其它方法进行化简。
CACBBA
BBCAACBCBA
CBABCACBACBACBBA
CCBACBAACBBA
BACBCBBAY
???
??????
??????
??????
????
)()1()1(
)()(
（２）利用公式Ａ＋Ａ＝Ａ，为某项配上其所能合并的项。
BCACAB
BCAA B CCBAA B CCABA B C
BCACBACABA B CY
???
??????
????
)()()(
４、消去冗余项法
利用冗余律ＡＢ＋ＡＣ＋ＢＣ＝ＡＢ＋ＡＣ，
将冗余项ＢＣ消去。
DCACBA
A D EDCACBA
DCA D EACBAY
???
????
????
)(
1
CBAB
FGDEACCBABY
??
???? )(2
例,化简函数
))()()()(( GEAGCECGADBDBY ?????????
解,①先求出 Y的对偶函数 Y＇,并对其进行化简。
GCCEDB
A E GGCCED A GBDBY
???
??????
② 求 Y＇的对偶函数，便得Ｙ的最简或与表达式。
))()(( GCECDBY ????
1.4.3 逻辑函数的图形化简法
1、卡诺图的构成
逻辑函数的图形化简法是将逻辑函数用卡诺图来表示，利
用卡诺图来化简逻辑函数。
将逻辑函数真值表中的最小项重新排列成矩阵形式，并且使
矩阵的横方向和纵方向的逻辑变量的取值按照格雷码的顺序排列,
这样构成的图形就是卡诺图。
卡诺图的特点是任意两个相邻的最小项在图中也是相邻的。
（相邻项是指两个最小项只有一个因子互为反变量，其余因子均
相同，又称为逻辑相邻项）。
A
B 0 1
0 m 0 m 2
1 m 1 m 3
A B
C 00 01 11 10
0 m 0 m 2 m 6 m 4
1 m 1 m 3 m 7 m 5
2 变量卡诺图 3 变量卡诺图
每
个
2
变
量
的
最
小
项
有
两
个
最
小
项
与
它
相
邻每
个
3
变
量
的
最
小
项
有
3
个
最
小
项
与
它
相
邻
A B
CD 00 01 11 10
00
m
0
m
4
m
12
m
8
01
m
1
m
5
m
13
m
9
11
m
3
m
7
m
15
m
1 1
10 m
2
m
6 m 14 m 1 0
4 变量卡诺图
每个 4变量的最小项有 4个最小项与它相邻
最
左
列
的
最
小
项
与
最
右
列
的
相
应
最
小
项
也
是
相
邻
的
最
上
面
一
行
的
最
小
项
与
最
下
面
一
行
的
相
应
最
小
项
也
是
相
邻
的
两个相邻最小项可以合并消去一个变量
BACCBACBACBA ???? )(
DCADCBADCAB ??
逻辑函数化简的实质就是相邻最小项的合并
2、逻辑函数在卡诺图中的表示
（ 1）逻辑函数是以真值表或者以最小项表达式给出：在卡诺
图上那些与给定逻辑函数的最小项相对应的方格内填入 1，其余
的方格内填入 0。
AB
CD 00 01 11 10
00 0 1 0 0
01 1 0 0 0
11 1 1 1 1
10 0 1 1 0
?? )15,14,11,7,6,4,3,1(),,,( mDCBAY
m1
m3
m4
m6 m7
m11
m14 m15
（ 2）逻辑函数以一般的逻辑表达式给出：先将函数变换为与或
表达式（不必变换为最小项之和的形式），然后在卡诺图上与每
一个乘积项所包含的那些最小项（该乘积项就是这些最小项的公
因子）相对应的方格内填入 1，其余的方格内填入 0。
))(( CBDAY ???
CBDAY ??
A B
CD 00 01 11 10
00 1 1 0 0
01 0 0 0 0
11 1 0 0 1
10 1 1 0 1
变
换
为
与
或
表
达
式
ＡＤ的公因子
ＢＣ的公因子
说明,如果求得
了函数Ｙ的反函数Ｙ，
则对Ｙ中所包含的各
个最小项，在卡诺图
相应方格内填入 0，其
余方格内填入 1。
3、卡诺图的性质
A B
CD 00 01 11 10
00 0 1 0 0
01 0 0 0 1
11 0 0 0 1
10 0 1 0 0
（ 1）任何两个（ 21个）标 1的相邻最小项，可以合并为一项，
并消去一个变量（消去互为反变量的因子，保留公因子）。
A B
C 00 01 11 10
0 1 0 0 1
1 0 1 1 0
CBACBA ?
A B CBCA ?
DBCADCBA ?
CDBADCBA ?
CB?
BC?
DBA?
DBA?
A B
CD 00 01 11 10
00 0 1 0 0
01 1 1 1 1
11 0 1 1 0
10 0 1 0 0
（ 2）任何 4个（ 22个）标 1的相邻最小项，可以合并为一项，
并消去 2个变量。
A B
C 00 01 11 10
0 1 1 1 1
1 0 1 1 0C
CBAABBABA
CBACABCBACBA
?
????
???
)(
BBACCACACAABCCABBCACBA ???????? )(
BA
DC
AB
CD 00 01 11 10
00 1 0 0 1
01 0 1 1 0
11 0 1 1 0
10 1 0 0 1
A B
CD 00 01 11 10
00 0 1 1 0
01 1 0 0 1
11 1 0 0 1
10 0 1 1 0
ＡＤ
ＢＤ
ＢＤＢＤ
AB
CD 00 01 11 10
00 0 0 0 0
01 1 1 1 1
11 1 1 1 1
10 0 0 0 0 A B
CD 00 01 11 10
00 1 0 0 1
01 1 0 0 1
11 1 0 0 1
10 1 0 0 1
（ 3）任何 8个（ 23个）标 1的相邻最小
项，可以合并为一项，并消去 3个变量。
Ｄ
Ｂ
小
结
：
相
邻
最
小
项
的
数
目
必
须
为
个
才
能
合
并
为
一
项
，
并
消
去
个
变
量
。
包
含
的
最
小
项
数
目
越
多
，
即
由
这
些
最
小
项
所
形
成
的
圈
越
大
，
消
去
的
变
量
也
就
越
多
，
从
而
所
得
到
的
逻
辑
表
达
式
就
越
简
单
。
这
就
是
利
用
卡
诺
图
化
简
逻
辑
函
数
的
基
本
原
理
。
4、图形法化简的基本步骤
逻辑表达式
或真值表
卡诺图
?? )15,13,12,11,8,7,5,3(),,,( mDCBAY
A B
CD 00 01 11 10
00 0 0 1 1
01 0 1 1 0
11 1 1 1 1
10 0 0 0 0
1
1
合并最小项
①
圈
越
大
越
好
，
但
每
个
圈
中
标
１
的
方
格
数
目
必
须
为
个
。
②
同
一
个
方
格
可
同
时
画
在
几
个
圈
内
，
但
每
个
圈
都
要
有
新
的
方
格
，
否
则
它
就
是
多
余
的
。
③
不
能
漏
掉
任
何
一
个
标
１
的
方
格
。
i2
最简与或表达式
A B
CD 00 01 11 10
00 0 0 1 1
01 0 1 1 0
11 1 1 1 1
10 0 0 0 0
DCACDBDDCBAY ),,,( ???
ＢＤ
ＣＤ
ＡＣＤ
冗余项
2
2
3
3
将
代
表
每
个
圈
的
乘
积
项
相
加
A B
CD 00 01 11 10
A B
CD 00 01 11 10
00 1 1 0 1 00 1 1 0 1
01 0 1 1 1 01 0 1 1 1
11 0 0 1 1 11 0 0 1 1
10 0 0 0 0 10 0 0 0 0
两点说明：
① 在有些情况下，最小项的圈法不只一种，得到
的各个乘积项组成的与或表达式各不相同，哪个是最
简的，要经过比较、检查才能确定。
ＡＣＤ＋ＢＣＤ＋ＡＢＣ＋ＡＤ
不是最简
ＢＣＤ＋ＡＢＣ＋ＡＤ
最简
A B
CD 00 01 11 10
A B
CD 00 01 11 10
00 1 1 0 0 00 1 1 0 0
01 1 1 1 0 01 1 1 1 0
11 0 0 1 0 11 0 0 1 0
10 1 0 1 0 10 1 0 1 0
② 在有些情况下，不同圈法得到的与或表达
式都是最简形式。即一个函数的最简与或表达式
不是唯一的。
ＡＣ＋ＡＢＤ＋ＡＢＣ＋ＢＣＤＡＣ＋ＡＢＤ＋ＡＢＣ＋ＡＢＤ
1.4.4 含随意项的逻辑函数的化简
随意项,函数可以随意取值（可以为 0，也可以为 1）或不会出现
的变量取值所对应的最小项称为随意项，也叫做约束项或无关项。
1,含随意项的逻辑函数
例如：判断一位十进制数是否为偶数。
不会出现
不会出现
不会出现
不会出现
不会出现
不会出现
说明
×1 1 1 100 1 1 1
×1 1 1 010 1 1 0
×1 1 0 100 1 0 1
×1 1 0 010 1 0 0
×1 0 1 100 0 1 1
×1 0 1 010 0 1 0
01 0 0 100 0 0 1
11 0 0 010 0 0 0
YA B C DYA B C D
A B
CD 00 01 11 10
00 1 1 × 1
01 0 0 × 0
11 0 0 × ×
10 1 1 × ×
输入变量 A,B,C,D取值为 0000～ 1001时，逻辑函数 Y有
确定的值，根据题意，偶数时为 1，奇数时为 0。
)8,6,4,2,0(),,,( mDCBAY ??
A,B,C,D取值为 1010 ～ 1111的情况不会出现或不允许出
现，对应的最小项属于随意项。用符号,φ”、,×,或,d”表示。
随意项之和构成的逻辑表达式叫做随意条件或约束条件，用
一个值恒为 0 的条件等式表示。
0)15,14,13,12,11,10( ?? d
含有随意条件的逻辑函数可以表示成如下形式：
)15,14,13,12,11,10()8,6,4,2,0(),,,( dmDCBAF ????
2,含随意项的逻辑函数的化简
在逻辑函数的化简中，充分利用随意项可以得到更加简单的
逻辑表达式，因而其相应的逻辑电路也更简单。在化简过程中，
随意项的取值可视具体情况取 0或取 1。具体地讲，如果随意项对
化简有利，则取 1；如果随意项对化简不利，则取 0。
A B
CD 00 01 11 10
00 1 1 × 1
01 0 0 × 0
11 0 0 × ×
10 1 1 × ×
不利用随意项
的化简结果为：
DCADAY ??
利用随意项的化
简结果为：
DY ?
3,变量互相排斥的逻辑函数的化简
在一组变量中，如果只要有一个变量取值为 1，则其它变量
的值就一定为 0，具有这种制约关系的变量叫做互相排斥的变量。
变量互相排斥的逻辑函数也是一种含有随意项的逻辑函数。
A B C Y
0 0 0
0 0 1
0 1 0
0 1 1
1 0 0
1 0 1
1 1 0
1 1 1
0
1
1
×
1
×
×
×
A B
C 00 01 11 10
0 0 1 × 1
1 1 × × ×
Y
A
B
C
1
1
1
简化真值表
CBAY ???
本节小结
逻辑函数的化简有公式法和图形法
等。公式法是利用逻辑代数的公式,
定理和规则来对逻辑函数化简, 这种
方法适用于各种复杂的逻辑函数, 但
需要熟练地运用公式和定理, 且具有
一定的运算技巧。图形法就是利用函
数的卡诺图来对逻辑函数化简, 这种
方法简单直观, 容易掌握, 但变量太
多时卡诺图太复杂, 图形法已不适用。
在对逻辑函数化简时, 充分利用随意
项可以得到十分简单的结果。
1.5 逻辑函数的表示
方法及其相互转换
1.5.1 逻辑函数的表示方法
1.5.2 逻辑函数表示方法之间的转换
退出
1.5.1 逻辑函数的表示方法
1,真值表
真值表：是由变量的所有可
能取值组合及其对应的函数值所构
成的表格。
真值表列写方法：每一个变量均
有 0,1两种取值,n个变量共有 2i种不
同的取值，将这 2i种不同的取值按顺
序（一般按二进制递增规律）排列起
来，同时在相应位置上填入函数的值，
便可得到逻辑函数的真值表。
A B C Y
0 0 0
0 0 1
0 1 0
0 1 1
1 0 0
1 0 1
1 1 0
1 1 1
0
0
0
1
0
0
1
1
例如：当 A=B=1、或则 B=C=1时，
函数 Y=1；否则 Y=0。
2,逻辑表达式
逻辑表达式：是由逻
辑变量和与、或、非 3种
运算符连接起来所构成的
式子。
函数的标准与或表达
式的列写方法：将函数的
真值表中那些使函数值为
1的最小项相加，便得到
函数的标准与或表达式。
??
???
)7,6,3(m
ABCCABBCAY
3,卡诺图
卡诺图：是由表示变量的所有可
能取值组合的小方格所构成的图形。
逻辑函数卡诺图的填写方法：
在那些使函数值为 1的变量取值组
合所对应的小方格内填入 1，其余
的方格内填入 0，便得到该函数的
卡诺图。
A B
C 00 01 11 10
0 0 0 1 0
1 0 1 1 0
4,逻辑图
逻辑图：是由表
示逻辑运算的逻辑符
号所构成的图形。
Ｙ＝ＡＢ＋ＢＣ
Y
&
≥ 1
&
A
B
B
C
ＡＢ
ＢＣ
５、波形图
波形图：是由输入变量的
所有可能取值组合的高、低电
平及其对应的输出函数值的高、
低电平所构成的图形。
Ｙ＝ＡＢ＋ＢＣ
Ａ
Ｂ
Ｃ
Ｙ
０
０
０
０
０
０
１
０
０
１
０
０
０
１
１
１
１
０
０
０
１
０
１
０
１
１
０
１
１
１
１
１
０
０
０
０
Ｙ
1.5.2 逻辑函数表示方法之间的转换
1、由真值表到逻辑图的转换
真值表
逻辑表
达式或
卡诺图
A B C Y
0 0 0
0 0 1
0 1 0
0 1 1
1 0 0
1 0 1
1 1 0
1 1 1
0
0
1
0
0
1
1
1
??
????
)7,6,5,2(m
ABCCABCBACBAY
1 1
A B
C 00 01 11 10
0 0 1 0 1
1 0 0 1 1
最简与或
表达式
化
简 2
或
ACBACBAY ???
2
&
画逻辑图
3 &
&
≥1
ABCA
最简与或
表达式
ACBACBAY ???
&
C
B
B
A
A
C
AB
AC
Y
A
C
B
B
A
A
C
Y
&
&
&
ABC
AB
AC
若用与非门实
现，将最简与
或表达式变换
乘最简与非 -
与非表达式
ACBACBAY ???
3
2、由逻辑图到真值表的转换
逻辑图
逻辑表
达式
1
1
最简与或
表达式
化
简 2
&
A ≥1
C
B
B
A
A
C
Y≥1
≥1
CBAY ???1
BAY ??2
CAY ??3
1Y
2Y
3Y
))()((
321
CABACBA
YYYY
?????
???
2
CAABCBA
CBACBACABACBAY
???
????????? ))(())()((
从
输
入
到
输
出
逐
级
写
出
A B C Y
0 0 0
0 0 1
0 1 0
0 1 1
1 0 0
1 0 1
1 1 0
1 1 1
0
1
0
0
1
0
1
1
最简与或
表达式
3
真值表
CAABCBAY ???
3
本节小结
① 逻辑函数可用真值表, 逻辑表达式,
卡诺图, 逻辑图和波形图 5种方式表示,
它们各具特点, 但本质相通, 可以互
相转换。
② 对于一个具体的逻辑函数, 究竟
采用哪种表示方式应视实际需要而定。
③ 在使用时应充分利用每一种表示
方式的优点。由于由真值表到逻辑图
和由逻辑图到真值表的转换, 直接涉
及到数字电路的分析和设计问题, 因
此显得更为重要。
1.6 门电路
1.6.1 半导体器件的开关特性
1.6.2 分立元件门电路
1.6.3 TTL集成门电路
1.6.4 CMOS集成门电路
退出
获得高、低电平的基本方法：利用半导体开关元件
的导通、截止（即开、关）两种工作状态。
逻辑 0和 1,电子电路中用高、低电平来表示。
1.6.1 半导体器件的开关特性
1,二极管的开关特性
逻辑门电路：用以实现基本和常用逻辑运算的电子电
路。简称门电路。
基本和常用门电路有与门、或门、非门（反相器）、
与非门、或非门、与或非门和异或门等。
二极管符号,正极负极
＋ uD －
+
u
i
R
L
－
+
u
o
－
D
开关电路
I
F
0,5 0,7
i
D
( mA )
u
D
( V )
伏安特性
U
BR
0
+
u i = 0 V R L
－
+
u o
－
D
u i = 0 V 时的等效电路
+ + －
u i = 5 V R L
－
+
u o
－
D
0, 7 V
u i = 5 V 时的等效电路
uo uo
ui＝ 0V时，二极管截止，
如同开关断开,uo＝ 0V。
ui＝ 5V时, 二极管导通, 如
同 0.7V的电压源, uo＝ 4.3V。
二极管的反向恢复时间限制了二极管的开关速度。
Ui<0.5V时，二
极管截止,iD=0。
Ui>0.5V时，
二极管导通。
2、三极管的开关特性
N PN 型三极管截止、放大、饱和 3 种工作状态的特点
工作状态截止放大饱和
条件 i
B
＝ 0 0 ＜ i
B
＜ I
BS
i
B
＞ I
BS
偏置情况
发射结反偏
集电结反偏
u
BE
<0, u
BC
<0
发射结正偏
集电结反偏
u
BE
>0, u
BC
<0
发射结正偏
集电结正偏
u
BE
>0, u
BC
>0
集电极电流 i
C
＝ 0 i
C
＝ β i
B
i
C
＝ I
CS
ce 间电压 u
CE
＝ V
CC
u
CE
＝ V
CC
－
i
C
R
c
u
CE
＝ U
C E S
＝
0.3V
工
作
特
点
ce 间等效电阻
很大，
相当开关断开
可变
很小，
相当开关闭合
Q
2
u
i
i
B
e
R
b
b
i
C
( m A ) 直流负载线
V
CC
R
c
0
+ V
CC
i
C
u
o
工作原理电路输出特性曲线
80 μ A
60 μ A
40 μ A
20 μ A
i
B
=0
0 U
C E S
V
CC
u
CE
(V ) 0 0,5 u BE ( V )
输入特性曲线
i
B
( μ A )
Q
1
Q
R
c
c
＋
－
Rb Rc
+VCC
b c
e
＋
－
截止状态饱和状态
iB≥IBSui=UIL<0.5V uo=+VCC u
i=UIH uo=0.3V
＋
－
Rb Rc
+VCC
b c
e
＋
－
＋＋
－－0.7V 0.3V
饱
和
区
截止区
放
大
区
10k Ω
u
i
i
B
e
R
b
b
+ V
CC
= + 5 V
i
C
u
o
R
c
1k Ω
c
β = 4 0
② ui=0.3V时，因为 uBE<0.5V，
iB=0，三极管工作在截止状
态,ic=0。因为 ic=0，所以输
出电压：
① ui=1V时, 三极管导通, 基极电流：
因为 0<iB<IBS，三极管工作在放大
状态。 iC=βiB=50× 0.03=1.5mA，
输出电压：
mA03.0mA10 7.01 ?????
b
BEi
B R
uui
三极管临界饱和时的基极电流：
mA0 9 4.0mA150 3.05 ??????
c
C E Si
BS R
uuI
?
uo=uCE=UCC-iCRc=5-1.5× 1=3.5V
uo=VCC=5V
③ ui＝ 3V时，三极管导通，
基极电流：
mA23.0mA10 7.03 ???Bi
而
mA094.0?BSI
因为 iB>IBS，三极管工作在
饱和状态。输出电压：
uo＝ UCES＝ 0.3V
3、场效应管的开关特性
i
D
( m A )
0 u
DS
(V )0 U T u GS (V )
i
D
( m A )
u
GS
= 10V
8V
6V
4V
2V
工作原理电路转移特性曲线输出特性曲线
ui
ui
G
D
S
RD
+VDD
G D
S
RD
+VDD
G D
S
RD
+VDD截止状态
ui<UT
uo=+VDD
导通状态
ui>UT uo≈0
1.6.2 分立元件门电路
1,二极管与门
+ V
CC
(+ 5 V )
R
3 k Ω
Y
D
1
A
D
2
B
5V
0V
A
B
Y
&
u
A
u
B
u
Y
D
1
D
2
0 V 0V
0 V 5 V
5 V 0 V
5 V 5V
0,7 V
0,7 V
0,7 V
5V
导通导通
导通截止
截止导通
截止截止
A B Y
0 0
0 1
1 0
1 1
0
0
0
1
Y=AB
A
D
1
B
D
2
5V
0 V
Y
R
3k Ω
2,二极管或门
A
B
Y
≥ 1
u
A
u
B
u
Y
D
1
D
2
0 V 0V
0 V 5 V
5 V 0 V
5 V 5V
0V
4,3 V
4,3 V
4,3 V
截止截止
截止导通
导通截止
导通导通
A B Y
0 0
0 1
1 0
1 1
0
1
1
1
Y=A+B
A β = 4 0
+5 V
Y
电路图
1
逻辑符号
A Y
1k Ω
4, 3 k Ω
3,三极管非门
① uA＝ 0V时，三极管截止,iB＝ 0,iC＝ 0，
输出电压 uY＝ VCC＝ 5V
② uA＝ 5V时, 三极管导通。基极电流为：
iB＞ IBS，三极管工作
在饱和状态。输出电
压 uY＝ UCES＝ 0.3V。
mA1mA3.4 7.05 ???Bi
三极管临界饱和时
的基极电流为：
mA16.0130 3.05 ????BSI
A Y
0
1
1
0
AY ?
A
A 1
电路图逻辑符号
Y
YG
S
D
B
+ V
DD
+ 1 0 V R
D
20k Ω
① 当 uA＝ 0V时, 由于 uGS＝ uA＝ 0V,小于开启电压 UT，
所以 MOS管截止。输出电压为 uY＝ VDD＝ 10V。
② 当 uA＝ 10V时，由于 uGS＝ uA＝ 10V，大于开启电压 UT，
所以 MOS管导通，且工作在可变电阻区，导通电阻很小，
只有几百欧姆。输出电压为 uY≈0V。
AY ?
T
4
+ V
CC
( + 5 V )
b
1
A
B
R
1
3k Ω
T
3
T
2T
1
Y
R
4
100 Ω
+ V
CC
( + 5 V )
T
5
A
B
TTL 与非门电路 T
1
的等效电路
D
3
c
1
R
1
3k Ω
R
2
750 Ω
R
3
360 Ω
R
5
3k Ω
D
1
D
2
1.6.3 TTL集成门电路
1,TTL与非门
① 输入信号不全为 1：如 uA=0.3V,uB=3.6V
R
4
100 Ω
T
4
A
B
R
1
3k Ω
T
3
T
2T
1
Y
+ V
CC
(+ 5V )
T
5
R
2
750 Ω
R
3
360 Ω
R
5
3k Ω
0.7V
0.7V
+
+
-
-
3.6V
0.3V
1V
则 uB1=0.3+0.7=1V,T2,T5截止,T3,T4导通
忽略 iB3，输出端的电位为：
输出 Y为高电平。
uY≈5―0.7―0.7 ＝ 3.6V
T
4
A
B
R
1
3k Ω
T
3
T
2
T
1
Y
R
4
100 Ω
+ V
CC
( + 5 V )
T
5
R
2
750 Ω
R
3
360 Ω
R
5
3k Ω
0,7 V
0,7 V
+
+
-
-
+
-
0,3 V
+
-
0,3 V
3.6V
3.6V
② 输入信号全为 1：如 uA=uB=3.6V
2.1V
则 uB1=2.1V,T2,T5导通,T3,T4截止
输出端的电位为,uY=UCES＝ 0.3V
输出 Y为低电平。
BAY ??
u
A
u
B
u
Y
0.3 V 0.3V
0.3 V 3,6V
3.6 V 0,3V
3.6 V 3.6V
3.6V
3.6V
3.6V
0.3V
A B Y
0 0
0 1
1 0
1 1
1
1
1
0
功能表真值表
逻辑表达式输入有低，输出为高；
输入全高，输出为低。
74 L S 00 的引脚排列图
V
CC
3 A
3 B
3 Y
4 A
4 B
4 Y
1 A 1 B 1 Y 2 A 2 B 2 Y G N D
14 13 1 2 1 1 1 0 9 8
74 L S 20
1 2 3 4 5 6 7
V
CC
2 A
2 B
NC
2 C
2 D
2 Y
1 A
1 B NC
1 C
1 D
1 Y
G N D
74 L S 20 的引脚排列图
14 13 1 2 1 1 1 0 9 8
74 L S 00
1 2 3 4 5 6 7
74LS00内含 4个 2输入与非门，
74LS20内含 2个 4输入与非门。
2,TTL非门、或非门、与或非门、与门、或门及异或门 14 13 1 2 1 1 1 0 9 8
74L S 04
1 2 3 4 5 6 7
V
CC
4 A
4 Y
5 A
5 Y
6 A
6 Y
1 A
1 Y 2 A
2 Y
3 A
3 Y
G N D
6 反相器 74L S 04 的引脚排列图
T
4
A
R
1
3k Ω
T
3
T
2T
1
Y
R
4
100 Ω
+ V
CC
T
5
R
2
750 Ω
R
3
360 Ω
R
5
3k Ω
TTL 反相器电路
① A=0时,T2,T5截止,T3,T4导通,Y=1。
② A=1时,T2,T5导通,T3,T4截止,Y=0。
AY ?
TTL非门
14 13 1 2 1 1 1 0 9 8
74 L S 02
1 2 3 4 5 6 7
V
CC
3 Y
3 B
3 A
4 Y
4 B
4 A
1 Y
1 B 1 A
2 Y
2 B
3 A
G ND
74 L S 02 的引脚排列图
T
4
A
B
R
1
T
3
T
2T
1
Y
R
4
+ V
CC
T
5
R
2
R
3
R
5
T '
2T '
1
R '
1
TTL 或非门电路
① A,B中只要有一个为 1，即高电平，如 A＝ 1，则 iB1就会经过 T1集
电结流入 T2基极，使 T2,T5饱和导通，输出为低电平，即 Y＝ 0。
② A＝ B＝ 0时,iB1,i'B1均分别流入 T1,T'1发射极，使 T2,T'2,T5均
截止,T3,T4导通，输出为高电平，即 Y＝ 1。
BAY ??
TTL或非门
14 13 1 2 1 1 1 0 9 8
74 L S 51
1 2 3 4 5 6 7
V
CC
2 B
2 C
2 D
2 E
2 F
2 Y
2 A
1 A 1 B
1 C
1 D
1 Y
G N D
74 L S 51 的引脚排列图
T
4
A
B
C
D
R
1
T
3
T
2T
1
Y
R
4
+ V
CC
T
5
R
2
R
3
R
5
T '
2
T '
1
R '
1
TTL 与或非门电路
① A和 B都为高电平（ T2导通）、或 C和 D都为高电平（ T‘2导通）时，
T5饱和导通,T4截止，输出 Y=0。
② A和 B不全为高电平、并且 C和 D也不全为高电平（ T2和 T‘2同时
截止）时,T5截止,T4饱和导通，输出 Y=1。
DCBAY ????
TTL与或非门
与
门
A
B AB& 1
Y=AB=AB
A
B & Y
A
B A + B≥ 1 1或门 AB ≥ 1 Y
Y=A+B=A+B
异
或
门
A
B
&
≥ 1
≥ 1 Y
BA
BABABABA
BABABABAY
??
?????
???????
))((
)(
A
B =1 Y
3,OC门及 TSL门
OC 与非门的电路结构
A
B
+ V
CC
Y
R
Y
A
B
C
D
&
&
OC 门线与图
+ V
CC
R
Y
1
Y
2
T
1
T
2
T
3
u
B1
问题的提出,为解决一般 TTL与非门不能线与而设计的。
① A,B不全为 1时,uB1=1V,T2,T3截止,Y=1。
接入外接电阻 R后：
② A,B全为 1时,uB1=2.1V,T2,T3饱和导通,Y=0。 BAY ??
外接电阻 R的
取值范围为,ILOL
OLCC
mII
UV
?
? max
IHOH
OHCC
mInI
UV
?
? m i n≤ R ≤
OC门
TSL门
国标符号
T
4
A
R
1
3k Ω
T
3
T
2T
1
Y
R
4
100 Ω
+ V
CC
( + 5 V )
T
5
R
2
750 Ω
R
3
360 Ω
R
5
3k Ω
A
E
&
EN
Y
E
D
电路结构
① E＝ 0时，二极管 D导通,T1基极和 T2基极均被钳制在低电平，
因而 T2～ T5均截止，输出端开路，电路处于高阻状态。
结论：电路的输出有高阻态、高电平和低电平 3种状态。
② E＝ 1时，二极管 D截止,TSL门的输出状态完全取决于输入信
号 A的状态，电路输出与输入的逻辑关系和一般反相器相同，即：
Y=A,A＝ 0时 Y＝ 1，为高电平； A＝ 1时 Y＝ 0，为低电平。
TSL门的应用：
G
1
总线
A
B
E
1
EN
Y
1
EN
1
A
E
1
EN
B
1
EN
1
1
EN
E
1
A
1
1
EN
E
2
A
2
1
EN
E
n
A
n
?
( a ) 多路开关 ( b ) 双向传输 ( c ) 单向总线
G
1
G
2
G
1
G
2
G
2 G n
① 作多路开关：
E=0时，门 G1使
能,G2禁止，
Y=A； E=1时，
门 G2使能,G1
禁止,Y=B。
② 信号双向传输：
E=0时信号向右
传送,B=A；
E=1时信号向左
传送,A=B 。
③ 构成数据总线：让各门的控
制端轮流处于低电平，即任何
时刻只让一个 TSL门处于工作
状态，而其余 TSL门均处于高
阻状态，这样总线就会轮流接
受各 TSL门的输出。
4,TTL系列集成电路及主要参数
TTL系列集成电路
① 74：标准系列, 前面介绍的 TTL门电路都属于 74系列, 其典型
电路与非门的平均传输时间 tpd＝ 10ns,平均功耗 P＝ 10mW。
② 74H：高速系列，是在 74系列基础上改进得到的，其典型电路
与非门的平均传输时间 tpd＝ 6ns，平均功耗 P＝ 22mW。
③ 74S：肖特基系列，是在 74H系列基础上改进得到的，其典型电
路与非门的平均传输时间 tpd＝ 3ns，平均功耗 P＝ 19mW。
④ 74LS：低功耗肖特基系列，是在 74S系列基础上改进得到的，
其典型电路与非门的平均传输时间 tpd＝ 9ns，平均功耗 P＝ 2mW。
74LS系列产品具有最佳的综合性能，是 TTL集成电路的主流，是
应用最广的系列。
TTL与非门主要参数
（ 1）输出高电平 UOH,TTL与非门的一个或几个输入为低电平时
的输出电平。产品规范值 UOH≥2.4V,标准高电平 USH＝ 2.4V。
（ 2）高电平输出电流 IOH：输出为高电平时, 提供给外接负载的
最大输出电流, 超过此值会使输出高电平下降。 IOH表示电路的拉
电流负载能力。
（ 3）输出低电平 UOL,TTL与非门的输入全为高电平时的输出电
平。产品规范值 UOL≤0.4V,标准低电平 USL＝ 0.4V。
（ 4）低电平输出电流 IOL：输出为低电平时, 外接负载的最大输出
电流, 超过此值会使输出低电平上升。 IOL表示电路的灌电流负载
能力。
（ 5）扇出系数 NO：指一个门电路能带同类门的最大数目, 它表示
门电路的带负载能力。一般 TTL门电路 NO≥8,功率驱动门的 NO可
达 25。
（ 6）最大工作频率 fmax：超过此频率电路就不能正常工作。
（ 7）输入开门电平 UON：是在额定负载下使与非门的输出电平
达到标准低电平 USL的输入电平。它表示使与非门开通的最小输
入电平。一般 TTL门电路的 UON≈1.8V。
（ 8）输入关门电平 UOFF：使与非门的输出电平达到标准高电平
USH的输入电平。它表示使与非门关断所需的最大输入电平。一
般 TTL门电路的 UOFF≈0.8V。
（ 9）高电平输入电流 IIH：输入为高电平时的输入电流，也即当
前级输出为高电平时，本级输入电路造成的前级拉电流。
（ 10）低电平输入电流 IIL：输入为低电平时的输出电流，也即当
前级输出为低电平时，本级输入电路造成的前级灌电流。
（ 11）平均传输时间 tpd：信号通过与非门时所需的平均延迟时间。
在工作频率较高的数字电路中，信号经过多级传输后造成的时间
延迟，会影响电路的逻辑功能。
（ 12）空载功耗：与非门空载时电源总电流 ICC与电源电压 VCC的
乘积。
1.6.3 CMOS集成门电路
1,CMOS非门
u
A
+ V
DD
+ 10V
T
P
T
N
+ V
DD
+ 10V
+ V
DD
+ 10V
S
S
R
O N P
R
O N N
10V
0V
(a ) 电路 (b) T
N
截止,T
P
导通 (c ) T
N
导通,T
P
截止
u
Y
u
Y
u
Y
（ 1） uA＝ 0V时, TN截止, TP导通。输出电压 uY＝ VDD＝ 10V。
（ 2） uA＝ 10V时, TN导通, TP截止。输出电压 uY＝ 0V。
AY ?
2,CMOS与非门、或非门、与门、或门、与或非门和异或门
CMOS与非门
B
Y
+ V
DD
A
T
P1
T
N1
T
N2
T
P2
BAY ??
① A,B当中有一个或全
为低电平时,TN1,TN2
中有一个或全部截止，
TP1,TP2中有一个或全
部导通，输出 Y为高电
平。
② 只有当输入 A,B全为
高电平时,TN1和 TN2才会
都导通,TP1和 TP2才会都
截止，输出 Y才会为低电
平。
B
Y
+ V
DD
A
T
N1
T
P2
T
N2
T
P1
CMOS或非门
BAY ??
① 只要输入 A,B当
中有一个或全为高电
平,TP1,TP2中有一
个或全部截止,TN1、
TN2中有一个或全部
导通，输出 Y为低电
平。
② 只有当 A,B全为低
电平时,TP1和 TP2才
会都导通,TN1和 TN2
才会都截止，输出 Y
才会为高电平。
与
门
A
B AB& 1
Y=AB=AB
A
B & Y
A
B A + B≥ 1 1或门 AB ≥ 1 Y
Y=A+B=A+B
&
&
& 1
&
&
≥ 1
& ≥ 1
A
B
C
D
A
B
C
D
A
B
C
D
YY Y
( a ) 由与非门和反相器构成 ( b ) 由与门和或非门构成 ( c ) 逻辑符号
CMOS与或非门
DCBADCBAY ???????? DCBAY ????
&
&
&
A
B
Y&
CMOS异或门
BA
BABA
BABABAY
??
??
????
3,CMOS OD门,TSL门及传输门
& 1
Y
A
B
+ V '
DD
R
D
外接
A
B
&
Y
( a ) 电路
( b ) 符号
ABY ?
CMOS OD门
CMOS TSL门
1
1
EN
A
E
T
P2
T
P1
Y
T
N1
T
N2
A
E
Y
+V
DD
( a ) 电路
( b ) 符号
① E=1时,TP2,TN2均截止，
Y与地和电源都断开了，输
出端呈现为高阻态。
② E=0时,TP2,TN2均导通，
TP1,TN1构成反相器。
可见电路的输出有高阻态、
高电平和低电平 3种状态，
是一种三态门。
C
+ V
DD TG
u
i
u
i
u
o
u
o
T
P
T
N
C
C
C
( a ) 电路 ( b ) 符号
CMOS 传输门
① C＝ 0、, 即 C端为低电平（ 0V）, 端为高电平（＋ VDD）
时, TN和 TP都不具备开启条件而截止, 输入和输出之间相当于
开关断开一样。
② C＝ 1、, 即 C端为高电平（＋ VDD）, 端为低电平（ 0V）
时, TN和 TP都具备了导通条件, 输入和输出之间相当于开关接通
一样, uo＝ ui。
1?C
0?C
C
C
4,CMOS数字电路的特点及使用时的注意事项
（ 1） CMOS电路的工作速度比 TTL电路的低。
（ 2） CMOS带负载的能力比 TTL电路强。
（ 3） CMOS电路的电源电压允许范围较大, 约在 3～ 18V,抗干
扰能力比 TTL电路强。
（ 4） CMOS电路的功耗比 TTL电路小得多。门电路的功耗只有
几个 μW,中规模集成电路的功耗也不会超过 100μW。
（ 5） CMOS集成电路的集成度比 TTL电路高。
（ 6） CMOS电路适合于特殊环境下工作。
（ 7） CMOS电路容易受静电感应而击穿, 在使用和存放时应注
意静电屏蔽, 焊接时电烙铁应接地良好, 尤其是 CMOS电路多余
不用的输入端不能悬空, 应根据需要接地或接高电平。
CMOS数字电路的特点
使用集成电路时的注意事项
（ 1）对于各种集成电路，使用时一定要在推荐的工作条件范围
内，否则将导致性能下降或损坏器件。
（ 2）数字集成电路中多余的输入端在不改变逻辑关系的前提下
可以并联起来使用，也可根据逻辑关系的要求接地或接高电平。
TTL电路多余的输入端悬空表示输入为高电平；但 CMOS电路，
多余的输入端不允许悬空，否则电路将不能正常工作。
（ 3） TTL电路和 CMOS电路之间一般不能直接连接，而需利用接
口电路进行电平转换或电流变换才可进行连接，使前级器件的输
出电平及电流满足后级器件对输入电平及电流的要求，并不得对
器件造成损害。
①利用半导体器件的开关特性，可以构成与门、
或门、非门、与非门、或非门、与或非门、异或门
等各种逻辑门电路，也可以构成在电路结构和特性
两方面都别具特色的三态门,OC门,OD门和传输门。
②随着集成电路技术的飞速发展，分立元件的
数字电路已被集成电路所取代。
③ TTL电路的优点是开关速度较高，抗干扰能
力较强，带负载的能力也比较强，缺点是功耗较大。
④ CMOS电路具有制造工艺简单、功耗小、输入
阻抗高、集成度高、电源电压范围宽等优点，其主
要缺点是工作速度稍低，但随着集成工艺的不断改
进,CMOS电路的工作速度已有了大幅度的提高。
本节小结
第２章组合逻辑电路
学习要点：
? 组合电路的分析方法和设计方法
? 利用数据选择器和可编程逻辑器件进行
逻辑设计的方法
? 加法器、编码器、译码器等中规模集成
电路的逻辑功能和使用方法
第２章组合逻辑电路
2.1 组合逻辑电路的分析与设计方法
2.2 加法器
2.3 数值比较器
2.4 编码器
2.5 译码器
2.6 数据选择器
2.7 数据分配器
2.8 只读存储器 (ROM)
2.9 可编程逻辑器件 (PLD)
退出
２,1 组合逻辑电路的分
析与设计方法
2.1.1 组合逻辑电路的分析方法
2.1.2 组合逻辑电路的设计方法
2.1.3 组合逻辑电路中的竞争冒险
退出
组合电路,输出仅由输入决定，与电路当前状
态无关；电路结构中无反馈环路（无记忆）
组合逻辑电路
…
…
…
…
I 0
I 1
I n -1
Y 0
Y 1
Y m -1
… …
输
入
输
出
?
?
?
?
?
?
?
?
?
?
???
?
?
),,,(
),,,(
),,,(
11011
11011
11000
nmm
n
n
IIIfY
IIIfY
IIIfY
?
?
?
?
A
B
C
Y
&
&
& &
2.1.1 组合逻辑电路的分析方法
逻辑图
逻辑表
达式
1
1
最简与或
表达式
化
简 2
ABY ?1
BCY ?2
CAY ?3
1Y
2Y
3Y
Y
2
CABCABY ???
从
输
入
到
输
出
逐
级
写
出
ACBCABYYYY 321 ??
A B C Y
0 0 0
0 0 1
0 1 0
0 1 1
1 0 0
1 0 1
1 1 0
1 1 1
0
0
0
1
0
1
1
1
最简与或
表达式
3
真值表
CABCABY ???
3
4
电路的逻
辑功能
当输入 A,B、
C中有 2个或 3
个为 1时，输
出 Y为 1，否
则输出 Y为 0。
所以这个电路
实际上是一种
3人表决用的
组合电路：只
要有 2票或 3票
同意，表决就
通过。
4
Y 3
≥ 1
≥ 1
1
1
A
B
C Y
Y 1
Y 2
≥ 1逻辑图
BBACBABYYYY
BYXY
BAY
CBAY
??????????
?
?
?
?
?
?
?
???
??
???
213
3
2
1
逻辑表
达式
例：
BABBABBACBAY ???????
最简与或
表达式
真值表
A B C Y
0 0 0
0 0 1
0 1 0
0 1 1
1 0 0
1 0 1
1 1 0
1 1 1
1
1
1
1
1
1
0
0
A
B
C
Y&
用与非门实现
电路的输出 Y只与输入 A,B
有关，而与输入 C无关。 Y和 A、
B的逻辑关系为,A,B中只要一
个为 0,Y=1； A,B全为 1时，
Y=0。所以 Y和 A,B的逻辑关系
为与非运算的关系。
电路的逻辑功能
ABBAY ???
真值表
电路功
能描述
2.1.2 组合逻辑电路的设计方法
例, 设计一个楼上、楼下开关的控制逻辑电路
来控制楼梯上的路灯，使之在上楼前，用楼下
开关打开电灯，上楼后，用楼上开关关灭电灯；
或者在下楼前，用楼上开关打开电灯，下楼后，
用楼下开关关灭电灯。
设楼上开关为 A，楼下开关为 B，灯泡为 Y。并
设 A,B闭合时为 1，断开时为 0；灯亮时 Y为 1，
灯灭时 Y为 0。根据逻辑要求列出真值表。
A B Y
0 0
0 1
1 0
1 1
0
1
1
0
1
穷
举
法
1
2
逻辑表达式
或卡诺图
最简与或
表达式
化
简 3
2
BABAY ??
已为最简与
或表达式
4
逻辑变换
5
逻辑电路图
A
B
Y
&
&
& &
A
B
Y=1
用与非
门实现 BABAY ??
BAY ??
用异或
门实现
真值表
电路功
能描述
例, 用与非门设计一个举重裁判表决电路。设举重
比赛有 3个裁判，一个主裁判和两个副裁判。杠铃完
全举上的裁决由每一个裁判按一下自己面前的按钮
来确定。只有当两个或两个以上裁判判明成功，并
且其中有一个为主裁判时，表明成功的灯才亮。
设主裁判为变量 A，副裁判分别为 B和 C；表示
成功与否的灯为 Y，根据逻辑要求列出真值表。1
穷
举
法
1
A B C Y A B C Y
0 0 0
0 0 1
0 1 0
0 1 1
0
0
0
0
1 0 0
1 0 1
1 1 0
1 1 1
0
1
1
1
2
ABCCABCBAmmmY ?????? 765
2
逻辑表达式
A B
C 00 01 11 10
0
1
A
B
A
C
Y
&
&
&
3
卡诺图
最简与或
表达式
化
简 4
5
逻辑变换
6
逻辑电
路图
3
化
简 4
1
1 1
Y= AB +AC 5 ACABY ??
6
2.1.3 组合电路中的竞争冒险
1、产生竞争冒险的原因
在组合电路中，当输入信号的状态改变时，输出端可能会出
现不正常的干扰信号，使电路产生错误的输出，这种现象称
为竞争冒险。
产生竞争冒险的原因：主要是门电路的延迟时间产生的。
AA 1
& Y
1
A
A
Y
1
( a)
( b)
1 ≥ 1 Y
2
A
A
Y
2
( a)
( b)
干扰信号
01 ?? AAY 12 ??? AAY
2、消除竞争冒险的方法
BCBAY ??
Y
1
AB
C 00 01 11 10
0 0 0 0 1
1 0 1 1 1
A
B
C
1
2
3
≥ 1
4&
&
有圈相切，则有竞争冒险
ACBCBAY ???
增加冗余项，
消除竞争冒险
Y
1
A
B
C
1
2
5
3
4
≥ 1
&
&
&
本节小结
① 组合电路的特点：在任何时刻的输出只取决于当
时的输入信号, 而与电路原来所处的状态无关。实现
组合电路的基础是逻辑代数和门电路。
② 组合电路的逻辑功能可用逻辑图, 真值表, 逻辑
表达式, 卡诺图和波形图等 5种方法来描述, 它们在本
质上是相通的, 可以互相转换。
③ 组合电路的设计步骤：逻辑图 → 写出逻辑表达式
→ 逻辑表达式化简 → 列出真值表 → 逻辑功能描述。
④ 组合电路的设计步骤：列出真值表 → 写出逻辑表
达式或画出卡诺图 → 逻辑表达式化简和变换 → 画出逻
辑图。
在许多情况下, 如果用中, 大规模集成电路来实现
组合函数, 可以取得事半功倍的效果。
２,2 加法器
2.2.1 半加器和全加器
2.2.2 加法器
2.2.3 加法器的应用
退出
1、半加器
2.2.1 半加器和全加器
能对两个 1位二进制数进行相加而求得和及进位的逻辑
电路称为半加器。
半加器真值表
A
i
B
i
S
i
C
i
0 0
0 1
1 0
1 1
0 0
1 0
1 0
0 1
iii
iiiiiii
BAC
BABABAS
?
????
=1
&
A
i
B
i
S
i
C
i
A
i
B
i
S
i
C
i
∑
CO
半加器符号
半加器电路图
加数
本位
的和
向高
位的
进位
1、全加器
能对两个 1位二进制数进行相加并考虑低位来的进位，即相当
于 3个 1位二进制数相加，求得和及进位的逻辑电路称为全加器。
A
i
B
i
C
i- 1
S
i
C
i
0 0 0
0 0 1
0 1 0
0 1 1
1 0 0
1 0 1
1 1 0
1 1 1
0 0
1 0
1 0
0 1
1 0
0 1
0 1
1 1
A i B i
C i -1 00 01 11 10
0 0 1 0 1
1 1 0 1 0
S i 的卡诺图
A i B i
C i -1 00 01 11 10
0 0 0 1 0
1 0 1 1 1
C i 的卡诺图
17421 ???????? iiii CBAmmmmS
iiiii
iii
BACBA
BAmmC
???
???
? 1
53
)(
Ai,Bi：加数,Ci-1,低位
来的进位,Si：本位的和，
Ci：向高位的进位。
iiiii
iiiiiiiiiiiiiiiii
BACBA
BACBABABACBACBABAmmC
???
?????????
?
???
1
11153
)(
)(
全加器的逻辑图和逻辑符号
=1
&
&
A
i
B
i
C
i -1
S
i
C
i
( a ) 逻辑图 ( c ) 国标符号
A
i
B
i
C
i -1
S
i
C
i
A
i
B
i
C
i -1
S
i
C
i
(b) 曾用符号
C I C O
∑
&
FA=1
1
111111
11117421
)()()()(
?
??????
????
???
????????
????????
iii
iiiiiiiiiiiiiiii
iiiiiiiiiiiii
CBA
CBACBACBCBACBCBA
CBACBACBACBAmmmmS
11 ?? ??? iiiiiii CBCABAC
用与门和或门实现
1111 ???? ???? iiiiiiiiiiiii CBACBACBACBAS
S
i
C
i
1 1 1
A
i
B
i
C
i -1
& &
& & & & & & &
用与或非门实现
A i B i
C i -1 00 01 11 10
0 0 1 0 1
1 1 0 1 0
S i 的卡诺图
A i B i
C i -1 00 01 11 10
0 0 0 1 0
1 0 1 1 1
C i 的卡诺图
1111 ???? ???? iiiiiiiiiiiii CBACBACBACBAS 11 ?? ??? iiiiiii CBCABAC
先求 Si和 Ci。为此，合并值为 0的最小项。
再取反，得：
1111 ???? ????? iiiiiiiiiiiiii CBACBACBACBASS
11 ?? ???? iiiiiiii CBCABACC
C
i
S
i
&
≥ 1
&
≥ 1
A
i
B
i
C
i -1
1
1
1
1111 ???? ???? iiiiiiiiiiiii CBACBACBACBAS
11 ?? ??? iiiiiii CBCABAC
实现多位二进制数相加的电路称为加法器。
1、串行进位加法器
2.2.2 加法器
构成,把 n位全加器串联起来，低位全加器的进位输出连接
到相邻的高位全加器的进位输入。
C
3
S
3
C
2
S
2
C
1
S
1
C
0
S
0
C
0 - 1A
3
B
3
A
2
B
2
A
1
B
1
A
0
B
0
∑ CO
CI
CO
CI
∑ ∑ ∑CO
CI
CO
CI
CI
CI
CI
CI
CI
CI
CI
CI
特点,进位信号是由低位向高位逐级传递的，速度不高。
2、并行进位加法器（超前进位加法器）
iii BAG ? iii BAP ??进位生成项进位传递条件
11)( ?? ????? iiiiiiiii CPGCBABAC
进位表达式
?
?
?
???????
??
?
?
?
??????
??
?
?
?
?????
??
?
?
?
??
??
?
?
?
?
?
10012301231232332333
233
100120121221222
122
10010110111
011
10000
1000
CPPPPGPPPGPPGPGCPGC
CPS
CPPPGPPGPGCPGC
CPS
CPPGPGCPGC
CPS
CPGC
CPS
11 ?? ????? iiiiii CPCBAS
和表达式
4位超前进位加
法器递推公式
S
0
S
1
S
2
S
3
C
3
C
0 -1
A
0
B
0
A
1
B
1
A
2
B
2
A
3
B
3
=1
&
&
≥ 1
P
0
G
0
P
1
G
1
P
2
G
2
P
3
G
3
≥ 1
≥ 1
=1
&
&
&
&
=1
&
&
&
C
0
C
1
C
2
≥ 1
&
&
=1
=1
=1
=1
&
=1
&
&
超前进位发生器
1 6 15 1 4 1 3 1 2 1 1 1 0 9
74L S 283
1 2 3 4 5 6 7 8
V
CC
B
2
A
2
S
2
B
3
A
3
S
3
C
3
TTL 加法器 74L S 283 引脚图
1 6 15 1 4 1 3 1 2 1 1 1 0 9
4008
1 2 3 4 5 6 7 8
V
DD
B
3
C
3
S
3
S
2
S
1
S
0
C
0 - 1
CM O S 加法器 4008 引脚图
A
3
B
2
A
2
B
1
A
1
B
0
A
0
V
SSS 1 B 1 A 1 S 0 B 0 A 0 C 0 - 1 G ND
A
15
~ A
12
B
15
~ B
12
A
11
~ A
8
B
11
~ B
8
A
7
~ A
4
B
7
~ B
4
A
3
~ A
0
B
3
~ B
0
S
15
S
14
S
13
S
12
S
11
S
10
S
9
S
8
S
7
S
6
S
5
S
4
S
3
S
2
S
1
S
0
4 位加法器 4 位加法器 4 位加法器 4 位加法器
C
15
C
11
C
7
C
3
C
0 -1
加法器的级连
集
成
二
进
制
4
位
超
前
进
位
加
法
器
2.2.2 加法器的应用
1,8421 BCD码转换为余 3码
B C D 码 0 0 1 1
余 3 码
S
3
S
2
S
1
S
0
C
3
C
0 -1
A
3
A
2
A
1
A
0
B
3
B
2
B
1
B
0
S
3
S
2
S
1
S
0
C
3
C
0 -1
A
3
A
2
A
1
A
0
B
3
B
2
B
1
B
0
=1 =1 =1 =1
被加数 / 被减数加数 / 减数加减控制
BCD码 +0011=余 3码
2、二进制并行加法 /减法器
C0-1＝ 0时,B?0=B，电路
执行 A+B运算；当 C0-1＝ 1
时,B?1=B，电路执行 A
－ B=A+B运算。
3、二 -十进制加法器
C
&
进位
输出
被加数加数
,0,
1
&
&
8 4 2 1 B C D 输出
S
3
' S
2
' S
1
' S
0
'
C
3
4 位二进制加法器 C
0 - 1
A
3
A
2
A
1
A
0
B
3
B
2
B
1
B
0
S
3
S
2
S
1
S
0
C
3
4 位二进制加法器 C
0 - 1
A
3
A
2
A
1
A
0
B
3
B
2
B
1
B
0
进位输入
13233 SSSSCC ???
修正条件
本节小结
能对两个 1位二进制数进行相加而求得和及进位的
逻辑电路称为半加器。
能对两个 1位二进制数进行相加并考虑低位来的进
位, 即相当于 3个 1位二进制数的相加, 求得和及进
位的逻辑电路称为全加器。
实现多位二进制数相加的电路称为加法器。按照
进位方式的不同, 加法器分为串行进位加法器和超
前进位加法器两种。串行进位加法器电路简单, 但
速度较慢, 超前进位加法器速度较快, 但电路复杂。
加法器除用来实现两个二进制数相加外, 还可用
来设计代码转换电路, 二进制减法器和十进制加法
器等。
２,3 数值比较器
2.3.1 1位数值比较器
2.3.2 4位数值比较器
2.3.3 数值比较器的位数扩展
退出
用来完成两个二进制数的大小比较的逻辑电路称
为数值比较器，简称比较器。
2.3.1 1位数值比较器
设 A＞ B时 L1＝ 1； A＜ B时 L2＝ 1； A＝ B时 L3＝ 1。
得 1位数值比较器的真值表。
A B L
1
( A > B ) L
2
( A B )
L 3 ( A = B )
L 2 ( A B ' A ' B A B
3
A
3
 B
2
A
2
 B
1
A
1
 B
0
A
0
< B
0
A
0
= B
0
A
0
= B
0
A
0
= B
0
× × ×
× × ×
× × ×
× × ×
× × ×
× × ×
× × ×
× × ×
1 0 0
0 1 0
0 0 1
1 0 0
0 1 0
1 0 0
0 1 0
1 0 0
0 1 0
1 0 0
0 1 0
1 0 0
0 1 0
0 0 1
设 )(1 BAL ?????, )(2 BAL ?????, )(3 BAL ?????,
)( 333331 BABAL ???, )( 333332 BABAL ???,
)( 33333333 BABABAL ????,余类推。由真值表可得：
?
?
?
?
?
??
??????
??????
3031323333
203132333021323331223332233322
103132333011323331123332133311
LLLLLL
LLLLLLLLLLLLLLLL
LLLLLLLLLLLLLLLL
真值表中的输入变量包括 A3与 B3,A2与 B2,A1与 B1, A0与 B0
和 A＇与 B＇的比较结果,A＇ >B＇,A＇ <B＇和 A＇ =B＇。
A＇与 B＇是另外两个低位数，设置低位数比较结果输入端，
是为了能与其它数值比较器连接，以便组成更多位数的数值
比较器； 3个输出信号 L1(A＞ B),L2(A＜ B)、和 L3(A＝ B)分
别表示本级的比较结果。
A
3
B
3
A
2
B
2
A
1
B
1
A
0
B
0
A ' > B ' A ' B ) L
2
( A < B ) L
3
( A = B )
≥ 1
1
1
&
≥ 1
1 1
≥ 1
1 1
≥ 1
1
≥ 1 ≥ 1
&&&&&& & & & &
1
&& && && &&
逻辑图
2.3.3 比较器的级联
16 15 1 4 1 3 1 2 11 1 0 9
74L S 85
1 2 3 4 5 6 7 8
V
CC
A
3
B
2
A
2
A
1
B
1
A
0
B
0
B
3
A ' B ' A > B A = B A B A B ' A ' B A ' > B '
A B A ' > B '
A B A ' > B '
AB＇, A＇
<B＇和 A＇ =B＇必须预先分别预置为 0,0,1。
A 11 B 11 ? A 8 B 8 A 7 B 7 ? A 4 B 4 A 3 B 3 ? A 0 B 0
1
0
1
比
较
输
出
11
A> B A ' > B '
A B A ' > B '
A B A ' > B '
AB＇必须预先
预置为 0,最低 4位的级联输入端 A＇ <B＇和 A＇
=B＇必须预先预置为 0,1。
并联扩展
B
3
A
2
B
2
A
1
B
1
A
0
B
0
A> B A B '
A ' B '
A ' B '
A ' B '
A ' B A B A < BA> B A B A B '
A ' < B '
A ' = B '
本节小结
在各种数字系统尤其是在计算机中, 经
常需要对两个二进制数进行大小判别, 然
后根据判别结果转向执行某种操作。用来
完成两个二进制数的大小比较的逻辑电路
称为数值比较器, 简称比较器。在数字电
路中, 数值比较器的输入是要进行比较的
两个二进制数, 输出是比较的结果。
利用集成数值比较器的级联输入端, 很
容易构成更多位数的数值比较器。数值比
较器的扩展方式有串联和并联两种。扩展
时需注意 TTL电路与 CMOS电路在连接方
式上的区别。
２,4 编码器
2.4.1 二进制编码器
2.4.2 二 -十进制编码器
退出
实现编码操作的电路称为编码器。
输入
输出
Y
2
Y
1
Y
0
I
0
I
1
I
2
I
3
I
4
I
5
I
6
I
7
0 0 0
0 0 1
0 1 0
0 1 1
1 0 0
1 0 1
1 0 0
1 1 1
2.4.1 二进制编码器
1,3位二进制编码器
输
入
8
个
互
斥
的
信
号
输
出
3
位
二
进
制
代
码
真
值
表
753175310
763276321
765476542
IIIIIIIIY
IIIIIIIIY
IIIIIIIIY
?????
?????
?????
I
7
I
6
I
5
I
4
I
3
I
2
I
1
I
0
Y
2
Y
1
Y
0
I
7
I
6
I
5
I
4
I
3
I
2
I
1
I
0
Y
2
Y
1
Y
0
( a ) 由或门构成 ( b ) 由与非门构成
≥ 1 ≥ 1≥ 1 & &&
逻
辑
表
达
式
逻辑图
2,3位二进制优先编码器
在优先编码器中优先级别高的信号排斥级别低的，即具有单
方面排斥的特性。
输入
I
7
I
6
I
5
I
4
I
3
I
2
I
1
I
0
输出
Y
2
Y
1
Y
0
1 　×　×　×　×　×　×　×
0 　 1 　×　×　×　×　×　×
0 　 0 　 1 　×　×　×　×　×
0 0 0 　 1 ×　×　×　×
0 0 0 0 1 ×　×　×
0 0 0 0 0 1 ×　×
0 0 0 0 0 0 1 ×
0 0 0 0 0 0 0 1
1 1 1
1 1 0
1 0 1
1 0 0
0 1 1
0 1 0
0 0 1
0 0 0
设 I7的优先级别最高,I6次之，依此类推,I0最低。
真
值
表
?
?
?
?
?
?
?
?
?
?
?
????
????
????
????
????
????
1246346567
12345673456756770
24534567
234567345676771
4567
45675676772
IIIIIIIIII
IIIIIIIIIIIIIIIIY
IIIIIIII
IIIIIIIIIIIIIIY
IIII
IIIIIIIIIIY
逻辑表达式
逻辑图
1 1 1 1
≥ 1 ≥ 1
&
≥ 1
&
Y
2
Y
1
Y
0
I
7
I
6
I
5
I
4
I
3
I
2
I
1
I
0
8
线
-3
线
优
先
编
码
器
如果要求输出、输入均为反变量，则只要在图中
的每一个输出端和输入端都加上反相器就可以了。
2、集成 3位二进制优先编码器
V
CC
Y
S
Y
EX
I
3
I
2
I
1
I
0
Y
0
I
4
I
5
I
6
I
7
ST
Y
2
Y
1
G ND
16 15 1 4 1 3 1 2 11 1 0 9
74L S 14 8
1 2 3 4 5 6 7 8
Y
2
Y
1
Y
0
Y
S
Y
EX
ST
I
7
I
6
I
5
I
4
I
3
I
2
I
1
I
0
6 7 9 1 5 14
74L S 14 8
5 4 3 2 1 13 12 11 10
(a ) 引脚排列图 (b) 逻辑功能示意图
ST为使能输入端, 低电平有效。 YS为使能输出端, 通常接至低
位芯片的端。 YS和 ST配合可以实现多级编码器之间的优先级别
的控制。 YEX为扩展输出端, 是控制标志。 YEX ＝ 0表示是编
码输出； YEX ＝ 1表示不是编码输出。
集成 3位二进制优先编码器 74LS148
输入输出
ST 01234567
IIIIIIII
012
YYY
EX
Y
S
Y
1
0
0
0
0
0
0
0
0
0
×　×　×　×　×　×　×　×
1 1 1 1 1 1 1 1
0 ×　×　×　×　×　×　×
1 0 ×　×　×　×　×　×
1 1 0 ×　×　×　×　×
1 1 1 0 ×　×　×　×
1 1 1 1 0 ×　×　×
1 1 1 1 1 0 ×　×
1 1 1 1 1 1 0 ×
1 1 1 1 1 1 1 0
1 1 1
1 1 1
0 0 0
0 0 1
0 1 0
0 1 1
1 0 0
1 0 1
1 1 0
1 1 1
1 1
1 0
0 1
0 1
0 1
0 1
0 1
0 1
0 1
0 1
集成 3位二进制优先编码器 74LS148的真值表
输入,逻辑 0(低电平）有效输出,逻辑 0(低电平）有效
Y
0
Y
1
Y
2
Y
3
Y
EX
Y
0
Y
1
Y
2
Y
EX
Y
S
低位片 S T
I
0
I
1
I
2
I
3
I
4
I
5
I
6
I
7
Y
0
Y
1
Y
2
Y
EX
Y
S
高位片 S T
I
0
I
1
I
2
I
3
I
4
I
5
I
6
I
7
I
0
I
1
I
2
I
3
I
4
I
5
I
6
I
7
I
8
I
9
I
1 0
I
1 1
I
1 2
I
1 3
I
1 4
I
15
& & & &
集成 3位二进制优先编码器 74LS148的级联
16线 -4线优先编码器
优先级别从 015 ~ II 递降
输入
I
输出
Y
3
Y
2
Y
1
Y
0
0( I
0
)
1( I
1
)
2( I
2
)
3( I
3
)
4( I
4
)
5( I
5
)
6( I
6
)
7( I
7
)
8( I
8
)
9( I
9
)
0 0 0 0
0 0 0 1
0 0 1 0
0 0 1 1
0 1 0 0
0 1 0 1
0 1 1 0
0 1 1 1
1 0 0 0
1 0 0 1
2.4.2 二 -十进制编码器
1,8421 BCD码编码器
输
入
10
个
互
斥
的
数
码
输
出
4
位
二
进
制
代
码
真
值
表
97531
975310
7632
76321
7654
76542
98
983
IIIII
IIIIIY
IIII
IIIIY
IIII
IIIIY
II
IIY
?
?????
?
????
?
????
?
??
逻辑表达式
I
9
I
8
I
7
I
6
I
5
I
4
I
3
I
2
I
1
I
0
Y
3
Y
2
Y
1
Y
0
(a ) 由或门构成
≥ 1≥ 1 ≥ 1≥ 1
I
9
I
8
I
7
I
6
I
5
I
4
I
3
I
2
I
1
I
0
(b) 由与非门构成
Y
3
Y
2
Y
1
Y
0
&& &&
逻辑图
I
9
I
8
I
7
I
6
I
5
I
4
I
3
I
2
I
1
I
0
Y
3
Y
2
Y
1
Y
0
1 ×　×　×　×　×　×　×　×　×
0 1 ×　×　×　×　×　×　×　×
0 0 1 ×　×　×　×　×　×　×
0 0 0 1 　×　×　×　×　×　×
0 0 0 0 　 1 ×　×　×　×　×
0 0 0 0 　 0 1 ×　×　×　×
0 0 0 0 　 0 0 1 ×　×　×
0 0 0 0 　 0 0 0 1 ×　×
0 0 0 0 　 0 0 0 0 1 ×
0 0 0 0 　 0 0 0 0 0 1
1 0 0 1
1 0 0 0
0 1 1 1
0 1 1 0
0 1 0 1
0 1 0 0
0 0 1 1
0 0 1 0
0 0 0 1
0 0 0 0
2,8421 BCD码优先编码器
真值表
优先级别从 I 9 至 I 0 递降
逻辑表达式
?
?
?
?
?
?
?
?
?
?
?
?
?
?????
?????
????
????
????
????
????
124683468568789
12345678934567895678978990
2458934589689789
23456789345678967897891
489589689789
4567895678967897892
898993
IIIIIIIIIIIIIII
IIIIIIIIIIIIIIIIIIIIIIIIIY
IIIIIIIIIIIIIIII
IIIIIIIIIIIIIIIIIIIIIIY
IIIIIIIIIIII
IIIIIIIIIIIIIIIIIIY
IIIIIY
逻辑图
1 1 1 1 1 1 1 1
I
9
I
8
I
7
I
6
I
5
I
4
I
3
I
2
I
1
I
0
Y
3
Y
2
Y
1
Y
0
≥ 1
&
≥ 1
&
≥ 1
&
≥ 1
在每一个输入端和输出端都加上反相器，便可得到
输入和输出均为反变量的 8 4 2 1 B C D 码优先编码器。
10 线 -4 线优先编码器
16 15 1 4 1 3 1 2 11 1 0 9
74 L S 14 7
1 2 3 4 5 6 7 8
V
CC
NC Y
3
I
3
I
2
I
1
I
9
Y
0
I
4
I
5
I
6
I
7
I
8
Y
2
Y
1
G N D
3、集成 10线 -4线优先编码器
输入端和输出端都是低电平有效
本节小结
用二进制代码表示特定对象的过程
称为编码；实现编码操作的电路称为
编码器。
编码器分二进制编码器和十进制编
码器, 各种译码器的工作原理类似,
设计方法也相同。集成二进制编码器
和集成十进制编码器均采用优先编码
方案。
２,5 译码器
2.5.1 二进制译码器
2.5.2 二 -十进制译码器
2.5.3 显示译码器
退出
2.5.4 译码器的应用
译码器就是把一种代码转换为另一种代码的电路。
把代码状态的特定含义翻译出来的过程称为译码，实
现译码操作的电路称为译码器。
2.5.1 二进制译码器
设二进制译码器的输入端为 n个，则输出端为 2n个，
且对应于输入代码的每一种状态,2n个输出中只有一
个为 1（或为 0），其余全为 0（或为 1）。
二进制译码器可以译出输入变量的全部状态，故又
称为变量译码器。
1,3位二进制译码器
A
2
A
1
A
0
Y
0
Y
1
Y
2
Y
3
Y
4
Y
5
Y
6
Y
7
0 0 0
0 0 1
0 1 0
0 1 1
1 0 0
1 0 1
1 1 0
1 1 1
1 0 0 0 0 0 0 0
0 1 0 0 0 0 0 0
0 0 1 0 0 0 0 0
0 0 0 1 0 0 0 0
0 0 0 0 1 0 0 0
0 0 0 0 0 1 0 0
0 0 0 0 0 0 1 0
0 0 0 0 0 0 0 1
真值表
输入, 3位二进制代码
输出, 8个互斥的信号
?
?
?
?
?
?
?
?
?
?
?
?
?
?
?
?
?
?
?
?
?
?
?
0127
0126
0125
0124
0123
0122
0121
0120
AAAY
AAAY
AAAY
AAAY
AAAY
AAAY
AAAY
AAAY
& & & & & && &
1 1 1
A
2
A
1
A
0
Y
7
Y
6
Y
5
Y
4
Y
3
Y
2
Y
1
Y
0
逻辑表达式逻辑图
电路特点,与门组成的阵列
3 线 -8 线译码器
2、集成二进制译码器 74LS138
16 15 1 4 1 3 1 2 11 1 0 9
7 4 L S 1 3 8
1 2 3 4 5 6 7 8
V
C C
Y
0
Y
1
Y
2
Y
3
Y
4
Y
5
Y
6
A
0
A
1
A
2
G
2A
G
2B
G
1
Y
7
G N D
7 4 L S 1 3 8
Y
0
Y
1
Y
2
Y
3
Y
4
Y
5
Y
6 　
Y
7
A
0
A
1
A
2
G
2A
G
2B
G
1
Y
0
Y
1
Y
2
Y
3
Y
4
Y
5
Y
6 　
Y
7
A
0
A
1
A
2
ST
B
ST
C
ST
A
( a ) 引脚排列图 ( b ) 逻辑功能示意图
A2,A1,A0为二进制译码输入端,为译码输出端（低电平
有效）,G1、, 为选通控制端。当 G1＝ 1,时，
译码器处于工作状态；当 G1＝ 0,时，译码器处于
禁止状态。
07 ~YY
AG2 BG2 022 ?? BA GG
122 ?? BA GG
真值表
输入
使能选择
输出
G
1
2
G A
2
A
1
A
0
01234567
YYYYYYYY
× 1
0 ×
1 0
1 0
1 0
1 0
1 0
1 0
1 0
1 0
×　×　×
×　×　×
0 0 0
0 0 1
0 1 0
0 1 1
1 0 0
1 0 1
1 1 0
1 1 1
1 1 1 1 1 1 1 1
1 1 1 1 1 1 1 1
1 1 1 1 1 1 1 0
1 1 1 1 1 1 0 1
1 1 1 1 1 0 1 1
1 1 1 1 0 1 1 1
1 1 1 0 1 1 1 1
1 1 0 1 1 1 1 1
1 0 1 1 1 1 1 1
0 1 1 1 1 1 1 1
输入,自然二进制码输出,低电平有效
BA GGG 222 ??
Y
0
Y
1
Y
2
Y
3
Y
4
Y
5
Y
6
Y
7
Y
8
Y
9
Y
10
Y
11
Y
1 2
Y
1 3
Y
14
Y
15
使能
译码输出
A
0
A
1
A
2
A
3
, 1,
译码输入
A
0
A
1
A
2
S T
A
S T
B
S T
C
低位片
Y
0
Y
1
Y
2
Y
3
Y
4
Y
5
Y
6
Y
7
A
0
A
1
A
2
S T
A
S T
B
S T
C
高位片
Y
0
Y
1
Y
2
Y
3
Y
4
Y
5
Y
6
Y
7
3,74LS138的级联
4 线 - 1 6 线译码器
二 -十进制译码器的输入是十进制数的 4
位二进制编码（ BCD码），分别用 A3,A2、
A1,A0表示；输出的是与 10个十进制数字相
对应的 10个信号，用 Y9～ Y0表示。由于二 -十
进制译码器有 4根输入线,10根输出线，所
以又称为 4线 -10线译码器。
2.5.2 二 -十进制译码器
1,8421 BCD码译码器
把二 -十进制代码翻译成 10个十进制数
字信号的电路, 称为二 -十进制译码器。
A
3
A
2
A
1
A
0
Y
9
Y
8
Y
7
Y
6
Y
5
Y
4
Y
3
Y
2
Y
1
Y
0
0 0 0 0
0 0 0 1
0 0 1 0
0 0 1 1
0 1 0 0
0 1 0 1
0 1 1 0
0 1 1 1
1 0 0 0
1 0 0 1
0 0 0 0 0 0 0 0 0 1
0 0 0 0 0 0 0 0 1 0
0 0 0 0 0 0 0 1 0 0
0 0 0 0 0 0 1 0 0 0
0 0 0 0 0 1 0 0 0 0
0 0 0 0 1 0 0 0 0 0
0 0 0 1 0 0 0 0 0 0
0 0 1 0 0 0 0 0 0 0
0 1 0 0 0 0 0 0 0 0
1 0 0 0 0 0 0 0 0 0
真值表
0123901238
01237012360123501234
01233012320123101230
AAAA YAAAAY
AAAA YAAAAYAAAA YAAAAY
AAAA YAAAAYAAAA YAAAAY
??
????
????
A
0
A
1
A
2
A
3
Y
0
Y
1
Y
2
Y
3
Y
4
Y
5
Y
6
Y
7
Y
8
Y
9
11 1 1
& & & & & && & &&
逻辑表达式
逻辑图
采用完全译码方案
A
0
A
1
A
2
A
3
Y
0
Y
1
Y
2
Y
3
Y
4
Y
5
Y
6
Y
7
Y
8
Y
9
11 1 1
& & & & & && & &&将与门换成与非门，则输出
为反变量，即为低电平有效。
２、集成 8421 BCD码
译码器 74LS42
16 15 1 4 1 3 1 2 11 1 0 9
74L S 42
1 2 3 4 5 6 7 8
V
CC
A
0
A
1
A
2
A
3
Y
9
Y
8
Y
7
Y
0
Y
1
Y
2
Y
3
Y
4
Y
5
Y
6
G ND
74L S 42
A
0
A
1
A
2
A
3
Y
0
Y
1
Y
2
Y
3
Y
4
Y
5
Y
6
Y
7
Y
8
Y
9
Y
0
Y
1
Y
2
Y
3
Y
4
Y
5
Y
6
Y
7
Y
8
Y
9
A
0
A
1
A
2
A
3
(a ) 引脚排列图 (b) 逻辑功能示意图
输出为反变量，即为低电平有效，
　并且采用完全译码方案。
a
b
c
d
e
f
g
h
a b c d
a
f b
e f g h
g
e c
d
(a ) 外形图 (b) 共阴极 (c ) 共阳极
+ V
CC
a
b
c
d
e
f
g
h
2.5.3 显示译码器
1、数码显示器
用来驱动各种显示器件, 从而将用二进制代码表示
的数字, 文字, 符号翻译成人们习惯的形式直观地显示
出来的电路, 称为显示译码器。
b=c=f=g=1，
a=d=e=0时
c=d=e=f=g=1，
a=b=0时
共阴极
2、显示译码器
真值表仅适用于共阴极 LED
真值表
A
3
A
2
A
1
A
0
00 01 11 10
00 1 0 × 1
01 0 1 × 1
11 1 1 × ×
10 1 0 × ×
0201023 AAAAAAAa ????
a的卡诺图
A
3
A
2
A
1
A
0
00 01 11 10
00 1 1 × 1
01 1 0 × 1
11 1 1 × ×
10 1 0 × ×
b的卡诺图 A 3 A 2
A
1
A
0
00 01 11 10
00 1 1 × 1
01 1 1 × 1
11 1 1 × ×
10 0 1 × ×
c的卡诺图
01012 AAAAAb ??? 012
AAAc ???
A
3
A
2
A
1
A
0
00 01 11 10
00 1 0 × 1
01 0 1 × 0
11 1 0 × ×
10 1 1 × ×
d的卡诺图 A 3 A 2
A
1
A
0
00 01 11 10
00 1 0 × 1
01 0 0 × 0
11 0 0 × ×
10 1 1 × ×
e的卡诺图
012120102 AAAAAAAAAd ???? 0102 AAAe ??
A
3
A
2
A
1
A
0
00 01 11 10
00 1 1 × 1
01 0 1 × 1
11 0 0 × ×
10 0 1 × ×
f的卡诺图 A 3 A 2
A
1
A
0
00 01 11 10
00 0 1 × 1
01 0 1 × 1
11 1 0 × ×
10 1 1 × ×
g的卡诺图
0212013 AAAAAAAf ????
1212013 AAAAAAAg ????
逻辑表达式
1212013
0212013
0102
012120102
012
01012
0201023
AAAAAAAg
AAAAAAAf
AAAAe
AAAAAAAAAd
AAAc
AAAAAb
AAAAAAAa
????
????
??
????
???
???
????
逻辑图
a b c d e f g
A
3
A
2
A
1
A
0
11 1 1
& & & & & & & & &
& & & & & & &
2、集成显示译码器
74LS48
16 15 1 4 1 3 1 2 11 1 0 9
74L S 48
1 2 3 4 5 6 7 8
V
CC
f g a b c d e
A
1
A
2
L T B I/ R B O R B I A
3
A
0
G ND
引脚排列图
输入输出功能或
十进制数
LT
RBI
A
3
A
2
A
1
A
0
R B OBI /
a b c d e f g
R B OBI / ( 灭灯 )
LT
( 试灯 )
RBI
( 动态灭零 )
×　×
0 ×
1 0
××××
××××
0 0 0 0
0( 输入 )
1
0
0 0 0 0 0 0 0
1 1 1 1 1 1 1
0 0 0 0 0 0 0
0
1
2
3
4
5
6
7
8
9
10
11
12
13
14
15
1 1
1 ×
1 ×
1 ×
1 ×
1 ×
1 ×
1 ×
1 ×
1 ×
1 ×
1 ×
1 ×
1 ×
1 ×
1 ×
0 0 0 0
0 0 0 1
0 0 1 0
0 0 1 1
0 1 0 0
0 1 0 1
0 1 1 0
0 1 1 1
1 0 0 0
1 0 0 1
1 0 1 0
1 0 1 1
1 1 0 0
1 1 0 1
1 1 1 0
1 1 1 1
1
1
1
1
1
1
1
1
1
1
1
1
1
1
1
1
1 1 1 1 1 1 0
0 1 1 0 0 0 0
1 1 0 1 1 0 1
1 1 1 1 0 0 1
0 1 1 0 0 1 1
1 0 1 1 0 1 1
0 0 1 1 1 1 1
1 1 1 0 0 0 0
1 1 1 1 1 1 1
1 1 1 0 0 1 1
0 0 0 1 1 0 1
0 0 1 1 0 0 1
0 1 0 0 0 1 1
1 0 0 1 0 1 1
0 0 0 1 1 1 1
0 0 0 0 0 0 0
功
能
表
由真值表可以看出，为了增强器件的功能，在 74L S 48 中还设置了
一些辅助端。这些辅助端的功能如下：
（ 1 ）试灯输入端
LT
：低电平有效。当
LT
＝ 0 时，数码管的七段
应全亮，与输入的译码信号无关。本输入端用于测试数码管的好坏。
（ 2 ）动态灭零输入端
RB I
：低电平有效。当
LT
＝ 1,
RB I
＝
0,且译码输入全为 0 时，该位输出不显示，即 0 字被熄灭；当译码输
入不全为 0 时，该位正常显示。本输入端用于消隐无效的 0 。如数据
003 4,50 可显示为 34, 5 。
（ 3 ）灭灯输入 / 动态灭零输出端
RBOBI /
：这是一个特殊的端
钮，有时用作输入，有时用作输出。当
RBOBI /
作为输入使用，且
RBOBI /
＝ 0 时，数码管七段全灭，与译码输入无关。当
RBOBI /
作
为输出使用时，受控于
LT
和
R B I
：当
LT
＝ 1 且
R B I
＝ 0 时，
RBOBI /
＝ 0 ；其它情况下
RBOBI /
＝ 1 。本端钮主要用于显示多位
数字时，多个译码器之间的连接。
辅助端功能
??
?
?
?
??
??
?
?
?
?
76531
74211
)7,6,5,3(),,(
)7,4,2,1(),,(
mmmmmCBAC
mmmmmCBAS
iiii
iiii
2.5.4 译码器的应用
1、用二进制译码器实现逻辑函数
&
&
A
i
B
i
C
i -1
1
S
i
C
i
A
0
Y
0
A
1
Y
1
A
2
Y
2
Y
3
Y
4
ST
A
Y
5
ST
B
Y
6
ST
C
Y
7
74L S 138
② 画出用二进制译码器和与非门实现这些函数的接线图。
① 写出函数的标准与或表达式，并变换为与非 -与非形式。
2、用二进制译码器实现码制变换
Y
0
A
0
Y
1
Y
2
A
1
Y
3
Y
4
A
2
Y
5
Y
6
A
3
Y
7
Y
8
Y
9
Y
10
Y
1 1
Y
1 2
Y
1 3
Y
1 4
Y
1 5
十
进
制
码
8
4
2
1
码
Y
0
A
0
Y
1
Y
2
A
1
Y
3
Y
4
A
2
Y
5
Y
6
A
3
Y
7
Y
8
Y
9
Y
10
Y
1 1
Y
1 2
Y
1 3
Y
1 4
Y
1 5
十
进
制
码
余
3
码
Y
0
A
0
Y
1
Y
2
A
1
Y
3
Y
4
A
2
Y
5
Y
6
A
3
Y
7
Y
8
Y
9
Y
10
Y
1 1
Y
1 2
Y
1 3
Y
1 4
Y
1 5
十
进
制
码
2
4
2
1
码
1
0 0 0 0 0 0 0 0 1 0 0 1
小
数
点
0 0 1 1 0 1 1 1 0 0 0 0
LT
R B I R B O
A
3
A
2
A
1
A
0
LT
R B I R B O
A
3
A
2
A
1
A
0
LT
R B O R B I
A
3
A
2
A
1
A
0
LT
R B O R B I
A
3
A
2
A
1
A
0
LT
R B O R B I
A
3
A
2
A
1
A
0
LT
R B I R B O
A
3
A
2
A
1
A
0
3、数码显示电路的动态灭零
整数部分：高位的 RBOBI / 与低位的 RBI 相连
小数部分：低位的 RBOBI / 与高位的 RBI 相连
本节小结
把代码状态的特定含义翻译出来的过程称为译
码，实现译码操作的电路称为译码器。实际上译
码器就是把一种代码转换为另一种代码的电路。
译码器分二进制译码器, 十进制译码器及字符
显示译码器, 各种译码器的工作原理类似, 设计
方法也相同。
二进制译码器能产生输入变量的全部最小项,
而任一组合逻辑函数总能表示成最小项之和的形
式, 所以, 由二进制译码器加上或门即可实现任
何组合逻辑函数。此外, 用 4线 -16线译码器还可
实现 BCD码到十进制码的变换。
２,6 数据选择器
2.6.1 4选 1数据选择器
2.6.2 集成数据选择器
2.6.3 用数据选择器实现组合逻辑函数
退出
2.6.1 4选 1数据选择器
输入
D A
1
A
0
输出
Y
D
0
0 0
D
1
0 1
D
2
1 0
D
3
1 1
D
0
D
1
D
2
D
3
?
?
?????
3
0
013012011010
i
ii mDAADAADAADAADY
真值表
逻辑表达式
地
址
变
量
输
入
数
据
由地址码决
定从４路输
入中选择哪
１路输出。
逻辑图
11
11
D
0
D
1
D
2
D
3
A
1
A
0
& & & &
≥ 1
Y
2.6.2 集成数据选择器
16 15 1 4 1 3 1 2 11 1 0 9
74L S 153
1 2 3 4 5 6 7 8
V
CC
2 S
A
0
2 D
3
2 D
2
2 D
1
2 D
0
2 Y
1 S A
1
1 D
3
1 D
2
1 D
1
1D
0
1 Y G N D
集成双 4选 1数据选择器 74LS153
输入输出
S D A
1
A
0
Y
1 × × ×
0 D
0
0 0
0 D
1
0 1
0 D
2
1 0
0 D
3
1 1
0
D
0
D
1
D
2
D
3
选通控制端 S为低电平有效，即 S=0时芯片被选
中，处于工作状态； S=1时芯片被禁止,Y≡0。
集成 8选 1数
据选择器
74LS151
16 15 1 4 1 3 1 2 11 1 0 9
74L S 151
1 2 3 4 5 6 7 8
V
CC
D
4
D
5
D
6
D
7
A
0
A
1
A
2
D
3
D
2
D
1
D
0
Y Y
S G N D
?
?
?????
7
0
012701210120
i
ii mDAAADAAADAAADY ?
?
?
?????
7
0
012701210120
i
ii mDAAADAAADAAADY ?
S ＝ 0 时
S ＝ 1 时，选择器被禁止，无论地址码是什么,Y 总是等于 0
输入输出
D A
2
A
1
A
0
S Y Y
× × × × 1
D
0
0 0 0 0
D
1
0 0 1 0
D
2
0 1 0 0
D
3
0 1 1 0
D
4
1 0 0 0
D
5
1 0 1 0
D
6
1 1 0 0
D
7
1 1 1 0
0 1
D
0
0
D
D
1
1
D
D
2
2
D
D
3
3
D
D
4
4
D
D
5
5
D
D
6
6
D
D
7
7
D
7
4
L
S
1
5
1
的
真
值
表
Y Y
7 4 L S 1 5 1 ( 2 )
D
7
? D
0
A
2
A
1
A
0
E N
Y Y
7 4 L S 1 5 1 ( 1 )
D
7
? D
0
A
2
A
1
A
0
E N
1
≥ 1
D
15
? D
8
D
7
? D
0
A
3
A
2
A
1
A
0
S
2
S
1
Y
2
Y
1
Y
Y
2
Y
1
数据选择器的扩展
A 3 ＝ 0 时,1S ＝ 0, 2S ＝ 1,片 (2 ) 禁止、片 ( 1 ) 工作
A 3 ＝ 1 时,1S ＝ 1, 2S ＝ 0,片 (1 ) 禁止、片 (2 ) 工作
2.6.2 用数据选择器实现逻辑函数
基本原理
数据选择器的主要特点：
?
?
?
?
12
0
n
i
ii mDY
（ 1）具有标准与或表达式的形式。即：
（ 2）提供了地址变量的全部最小项。
（ 3）一般情况下,Di可以当作一个变量处理。
因为任何组合逻辑函数总可以用最小项之和的标准形
式构成。所以，利用数据选择器的输入 Di来选择地址变量
组成的最小项 mi，可以实现任何所需的组合逻辑函数。
基本步骤
确定数据选择器
确定地址变量
2
1
ABCBACBAL ???
n个地址变量的
数据选择器，
不需要增加门
电路，最多可
实现 n＋ 1个变
量的函数。
3个变量，选用 4
选 1数据选择器。
A1=A,A0=B
逻辑函数
1
选用 74LS153
2 74LS153有两个地址变量。
求 Di
3
（ 1）公式法
函数的标准与或表达式,
10 3210 ??????
???
mmCmCm
ABCBACBAL
4选 1数据选择器输出信号的表达式：
33221100 DmDmDmDmY ????
比较 L和 Y，得：
10 3210 ???? DDCDCD,、、
3
画连线图
4
C C 0 1 A B 0
Y
74 L S 15 3
D
0
D
1
D
2
D
3
A
1
A
0
ST
L
2
1
4
求 Di的
方法
（ 2）真值表法
m
i
A B C L
m
0
0 0 0
0 0 1
0
1
m
1
0 1 0
0 1 1
1
0
m
2
1 0 0
1 0 1
0
0
m
3
1 1 0
1 1 1
1
1
C=1时 L=1，
故 D0=C
L=0，故
D2=0
L=1，故
D3=1
C=0时 L=1，
故 D1=C
求 Di的
方法
（ 3）图形法
AB
C
00 01 11 10
0 0 1 1 0
1 1 0 1 0
D0 D1 D3 D2
10 3210 ???? DDCDCD,、、
?? )13,12,11,10,9,5,4,3,0(),,,( mDCBAL
用数据选择器实现函数：例
① 选用 8选 1数据选择器 74LS151
② 设 A2=A,A1=B,A0=C
AB
CD 00 01 11 10
00 1 1 1 0
01 0 1 1 1
11 1 0 0 1
10 0 0 0 1
③ 求 Di D
0=D D2=1 D6=1 D4=D
D1=D D3=0 D7=0 D5=1
D D 1 0 D 1 1 0 A B C 0
L
Y
74 L S 15 1
D
0
D
1
D
2
D
3
D
4
D
5
D
6
D
7
A
2
A
1
A
0
E N
④ 画连线图
本节小结
数据选择器是能够从来自不同地址的多路数字信
息中任意选出所需要的一路信息作为输出的组合电
路，至于选择哪一路数据输出，则完全由当时的选
择控制信号决定。
数据选择器具有标准与或表达式的形式，提供了
地址变量的全部最小项，并且一般情况下,Di可以
当作一个变量处理。因为任何组合逻辑函数总可以
用最小项之和的标准形式构成。所以，利用数据选
择器的输入 Di来选择地址变量组成的最小项 mi，可
以实现任何所需的组合逻辑函数。
用数据选择器实现组合逻辑函数的步骤：选用数
据选择器 → 确定地址变量 → 求 Di→ 画连线图。
２,7 数据分配器
2.7.1 1路 -4路数据分配器
2.6.2 集成数据分配器及其应用
退出
2.7.1 1路 -4路数据分配器
由地址码决
定将输入数
据Ｄ送给哪
１路输出。
输入输出
A
1
A
0
Y
0
Y
1
Y
2
Y
3
D
0 0
0 1
1 0
1 1
D 0 0 0
0 D 0 0
0 0 D 0
0 0 0 D
真值表
逻辑表达式
地
址
变
量
输
入
数
据
013012
011010
ADAYADAY
AADYAADY
??
??
逻辑图
1 1
D
A
1
A
0
Y
0
Y
1
Y
2
Y
3
& & & &
013012
011010
ADAYADAY
AADYAADY
??
??
2.7.２集成数据分配器及其应用
集成数据分配器
把二进制译码器的使能端作为数据输入端，二进制代码输入端作
为地址码输入端，则带使能端的二进制译码器就是数据分配器。 G
2B
G
1
G
2A
数
据
输
出
1
Y
0
Y
1
Y
2
ST
C
74L S 138 Y
3
Y
4
ST
A
Y
5
ST
B
Y
6
Y
7
A
2
A
1
A
0
D由 74LS138构成的 1路 -8路数据分配器
数据输入端
G1=1
G2A=0
地址输入端
G
2B
G
1
G
2A
数据发送端数据接收端
选择控制端
数
据
输
入
数
据
输
出
1S
D
0
D
1
D
2
D
3
73 L S 15 1 Y
D
4
D
5
D
6
E N
D
7
A
2
A
1
A
0
Y
0
Y
1
Y
2
ST
C
74 L S 13 8 Y
3
Y
4
ST
A
Y
5
ST
B
Y
6
Y
7
A
2
A
1
A
0
数据分配器的应用
数据分配器和数据选择器一起构成数据分时传送系统
本节小结
数据分配器的逻辑功能是将 1个输入数据传送到
多个输出端中的 1个输出端，具体传送到哪一个输
出端，也是由一组选择控制信号确定。
数据分配器就是带选通控制端即使能端的二进
制译码器。只要在使用中，把二进制译码器的选
通控制端当作数据输入端，二进制代码输入端当
作选择控制端就可以了。
数据分配器经常和数据选择器一起构成数据传
送系统。其主要特点是可以用很少几根线实现多
路数字信息的分时传送。
２,8 只读存储器
（ ROM）
2.8.1 ROM的结构及工作原理
2.8.2 ROM的应用
2.8.3 ROM容量扩展
退出
ROM的分类
掩膜 ROM：不能改写。
PROM：只能改写一次。
EPROM：可以改写多次。
存储器的分类
RAM：在工作时既能从中读出（取出）信息，又能
随时写入（存入）信息，但断电后所存信息消失。
ROM：在工作时只能从中读出信息，不能写入信息，
且断电后其所存信息在仍能保持。
2.8.1 ROM的结构及工作原理
1,ROM的结构
W
0
W
1
W
i
12 ?
n
W
…
…
D
0
D
1
? D
b -1
? 位线
输出数据
0 单元
1 单元
i 单元
2
n
-1 单元
存储体
地
址
输
入
字线
…
…
地址译码器
…
A
0
A
1
A
n -1
…
…
…
存储容量＝字线数 × 位线数＝ 2n× b（位）
存储单元地址
2,ROM的工作原理
1
1
D
3
D
2
D
1
D
0
A
1
A
0
W
0
W
1
W
2
W
3
≥ 1 ≥ 1 ≥ 1 ≥ 1
&
&
&
&
4
×
4
位
R
O
M
地址译码器存储体
0100 AAmW ??
0111 AAmW ??
0122 AAmW ??
0133 AAmW ??
310310330301
321321220203
mmmWWWDmmWWD
mmmWWWDmmWWD
??????????
??????????
存储内容地址
A
1
A
0
字线
W
0
W
1
W
2
W
3
存储内容
D
3
D
2
D
1
D
0
0 0
0 1
1 0
1 1
1 0 0 0
0 1 0 0
0 0 1 0
0 0 0 1
1 0 1 1
0 1 0 1
1 1 0 0
0 1 1 1
对于给定的地址，相应一条字线输
出高电平，与该字线相连接的或门输出
为 1,未连接的或门输出为 0 。
1
1
D
3
D
2
D
1
D
0
A
1
A
0
W
0
W
1
W
2
W
3
≥ 1 ≥ 1 ≥ 1 ≥ 1
&
&
&
&
地址
A
1
A
0
字线
W
0
W
1
W
2
W
3
存储内容
D
3
D
2
D
1
D
0
0 0
0 1
1 0
1 1
1 0 0 0
0 1 0 0
0 0 1 0
0 0 0 1
1 0 1 1
0 1 0 1
1 1 0 0
0 1 1 1
A1=0
A0=0 W0=1
W1=0
W2=0
W3=0
D3=1 D1=1 D0=1D2=0
地址
A
1
A
0
字线
W
0
W
1
W
2
W
3
存储内容
D
3
D
2
D
1
D
0
0 0
0 1
1 0
1 1
1 0 0 0
0 1 0 0
0 0 1 0
0 0 0 1
1 0 1 1
0 1 0 1
1 1 0 0
0 1 1 1
1
1
D
3
D
2
D
1
D
0
A
1
A
0
W
0
W
1
W
2
W
3
≥ 1 ≥ 1 ≥ 1 ≥ 1
&
&
&
&
A1=0
A0=1 W0=0
W1=1
W2=0
W3=0
D3=0 D1=0 D0=1D2=1
地址
A
1
A
0
字线
W
0
W
1
W
2
W
3
存储内容
D
3
D
2
D
1
D
0
0 0
0 1
1 0
1 1
1 0 0 0
0 1 0 0
0 0 1 0
0 0 0 1
1 0 1 1
0 1 0 1
1 1 0 0
0 1 1 1
1
1
D
3
D
2
D
1
D
0
A
1
A
0
W
0
W
1
W
2
W
3
≥ 1 ≥ 1 ≥ 1 ≥ 1
&
&
&
&
A1=1
A0=0 W0=0
W1=0
W2=1
W3=0
D3=1 D1=0 D0=0D2=1
地址
A
1
A
0
字线
W
0
W
1
W
2
W
3
存储内容
D
3
D
2
D
1
D
0
0 0
0 1
1 0
1 1
1 0 0 0
0 1 0 0
0 0 1 0
0 0 0 1
1 0 1 1
0 1 0 1
1 1 0 0
0 1 1 1
1
1
D
3
D
2
D
1
D
0
A
1
A
0
W
0
W
1
W
2
W
3
≥ 1 ≥ 1 ≥ 1 ≥ 1
&
&
&
&
A1=1
A0=1 W0=0
W1=0
W2=0
W3=1
D3=0 D1=1 D0=1D2=1
A
1
A
1
A
0
A
0
或门阵列 ( 存储矩阵 )
与门阵列 ( 地址译码器 ) Y
3
Y
2
Y
1
Y
0
m
0
m
1
m
2
m
3
ROM的简化画法
地址译码器产
生了输入变量
的全部最小项
存储体实现
了有关最小
项的或运算
与
阵
列
固
定
或
阵
列
可
编
程
连接断开
?
?
?
?
?
?
?
?
?
?
?
?
?
?
?
)13,12,11,10,9,5,4,3,1,0(
)15,14,12,9,7,1(
)15,14,13,12,11,10,7,6(
)13,8,4,1(
4
3
2
1
mY
mY
mY
mY
2.8.2 ROM的应用
1、用 ROM实现组合逻辑函数
逻辑表达式
真值表或最
小项表达式
1
1 ?
?
?
?
?
?
?
????
???
???
???
CBADBCBCAY
DCBB C DDABY
BCACABY
CBAY
4
3
2
1
按 A,B,C、
D排列变量，
并将 Y1,Y2
扩展成为 4
变量的逻辑
函数。
m
0
m
1
m
2
m
3
m
4
m
5
m
6
m
7
m
8
m
9
m
10
m
11
m
12
m
13
m
14
m
15
与门阵列 ( 地址译码器 )
或门阵列 ( 存储矩阵 )
Y
1
Y
2
Y
3
Y
4
A A B B C C D D
2 2
选
择
R
O
M，
画
阵
列
图
2、用 ROM作函数运算表
用 ROM构成能实现函
数 y＝ x2的运算表电路。例
设 x的取值范围为 0～ 15的正整数,
则对应的是 4位二进制正整数, 用
B＝ B3B2B1B0表示。根据 y＝ x2可算
出 y的最大值是 152＝ 225,可以用
8位二进制数 Y＝ Y7Y6Y5Y4Y3Y2Y1Y0
表示。由此可列出 Y＝ B2即 y＝ x2
的真值表。
输入输出注
B
3
B
2
B
1
B
0
Y
7
Y
6
Y
5
Y
4
Y
3
Y
2
Y
1
Y
0
十进制数
0 0 0 0
0 0 0 1
0 0 1 0
0 0 1 1
0 1 0 0
0 1 0 1
0 1 1 0
0 1 1 1
1 0 0 0
1 0 0 1
1 0 1 0
1 0 1 1
1 1 0 0
1 1 0 1
1 1 1 0
1 1 1 1
0 0 0 0 0 0 0 0
0 0 0 0 0 0 0 1
0 0 0 0 0 1 0 0
0 0 0 0 1 0 0 1
0 0 0 1 0 0 0 0
0 0 0 1 1 0 0 1
0 0 1 0 0 1 0 1
0 0 1 1 0 0 0 1
0 1 0 0 0 0 0 0
0 1 0 1 0 0 0 1
0 1 1 0 0 1 0 0
0 1 1 1 1 0 0 1
1 0 0 1 0 0 0 0
1 0 1 0 1 0 0 1
1 1 0 0 0 1 0 0
1 1 1 0 0 0 0 1
0
1
4
9
16
25
36
49
64
81
100
121
144
169
196
225
真
值
表
逻
辑
表
达
式
?
?
?
?
?
?
?
?
?
?
?
?
?
?
?
?
?
?
?
?
?
?
?
?
?
?
?
?
?
?
)15,13,11,9,7,5,3,1(
0
)14,10,6,2(
)13,11,5,3(
)12,11,9,7,5,4(
)15,13,11,10,7,6(
)15,14,11,10,9,8(
)15,14,13,12(
0
1
2
3
4
5
6
7
mY
Y
mY
mY
mY
mY
mY
mY
m
0
m
1
m
2
m
3
m
4
m
5
m
6
m
7
m
8
m
9
m
10
m
11
m
12
m
13
m
14
m
15
与门阵列 ( 地址译码器 )
或门阵列 ( 存储矩阵 )
Y
7
Y
6
Y
5
Y
4
Y
3
Y
2
Y
1
Y
0
B
3
B
3
B
2
B
2
B
1
B
1
B
0
B
0
阵列图
3、用 ROM作字符发生器电路
输出缓冲器
A
2
A
1
A
0
D
4
D
3
D
2
D
1
D
0
地
址
译
码
器
用 ROM存储字符 Z
2.8.3 ROM的容量扩展
2 8 2 7 2 6 2 5 2 4 2 3 2 2 2 1 2 0 1 9 1 8 1 7 1 6 1 5
2 7 2 5 6 ( 3 2 k × 8)
1 2 3 4 5 6 7 8 9 1 0 1 1 1 2 1 3 1 4
V
P P
A
12
A
7
A
6
A
5
A
4
A
3
A
2
A
1
A
0
O
0
O
1
O
2
G N D
V
CC
A
14
A
1 3
A
8
A
9
A
1 1
OE
A
1 0
CS
O
7
O
6
O
5
O
4
O
3
E
P
R
O
M
芯
片
２
７
２
５
６
正常使用时, VCC=5V,VPP=5V。编程时, VPP=25V。
OE为输出使能端,OE=0时允许输出； OE=1时，输出
被禁止,ROM输出端为高阻态。
CS为片选端,CS=0时,ROM工作； CS=1时,ROM停
止工作，且输出为高阻态（不论 OE为何值）。
1、位扩展（字长的扩展）
地址总线 A
14
~ A
0
8 位总线 D
7
~ D
0
8 位总线 D
15
~ D
8
CS
OE
A
0
O
0
A
14
CS O
7
OE
A
0
O
0
A
14
CS O
7
OE
16
位
数
据
总
线
D
15
~
D
0
27256 27256
… …
…
… …
…… …
地址线及控制线分别并联
输出一个作为高 8位，另一个作为低 8位
用两片 27256扩展成 32k× 16位 EPROM
2、字扩展（字数扩展，地址码扩展）
用 4片 27256扩展成 4× 32k× 16位 EPROM
地址总线 A
16
~ A
0
数据总线 D
7
~ D
8
OE
A
0
O
0
A
14
CS O
7
OE
A
0
O
0
A
14
CS O
7
OE
27256(1) 27256(2)
… …
…
… …
…… …
A
0
O
0
A
14
CS O
7
OE
27256(3)
… …
……
A
0
O
0
A
14
CS O
7
OE
27256(4)
… …
……
A
0
Y
0
A
1
Y
1
Y
2
S T Y
3
2
1
74L S 139
Y
0
Y
1
Y
2
Y
3
OE端、输出
线及地址线
分别并联
高位地址 A15,A16作
为 2线 -4线译码器的
输入信号，经译码
后产生的 4个输出信
号分别接到 4个芯片
的 CS端
本节小结
只读存储器在存入数据以后，不能用简单的方法
更改，即在工作时它的存储内容是固定不变的，只能
从中读出信息，不能写入信息，并且其所存储的信息
在断电后仍能保持，常用于存放固定的信息。
ROM由地址译码器和存储体两部分构成。地址译
码器产生了输入变量的全部最小项，即实现了对输入
变量的与运算；存储体实现了有关最小项的或运算。
因此,ROM实际上是由与门阵列和或门阵列构成的组
合电路，利用 ROM可以实现任何组合逻辑函数。
利用 ROM实现组合函数的步骤：（ 1）列出函数
的真值表或写出函数的最小项表达式。（ 2）选择合适
的 ROM，画出函数的阵列图。
２,9 可编程逻辑
器件（ PLD）
2.9.1 PLD的基本结构
2.9.2 PLD的分类
2.9.3 PLA应用
退出
2.9.1 PLD的基本结构
输
入
电
路
与
门
阵
列
或
门
阵
列
… …
输
入
输
出
输入项与项或项输
出
电
路
1 & ≥ 1
A B C D A B C D
Y = A · C · D Y = A + B + C
A
A
A
× ×
( a ) 缓冲器画法 ( b ) 与门画法 ( c ) 或门画法
PLD的基本结构
门电路的简化画法
2.9.1 PLD分类
分类与阵列或阵列输出电路
P R O M 固定可编程固定
P L A 可编程可编程固定
PAL 可编程固定固定
GAL 可编程固定可组态
2.9,PLA的应用
用 PLA实现逻辑函数的基本原理
是基于函数的最简与或表达式
?
?
?
?
?
?
?
????
???
???
???????
CBADBCBCAY
DCBB C DDABY
BCACABY
A B CCBACBACBACBAY
4
3
2
1
例用 PLD实现下列函数
各函数已是最简
1 1 1
A
B
C D
与阵列 ( 可编程 ) 或阵列 ( 可编程 )
1
&
&
&
&
&
&
&
&
&
&
&
&
&
&
≥ 1 ≥ 1 ≥ 1 ≥ 1
Y
1
Y
2
Y
3
Y
4
阵
列
图
本节小结
PLD的主体是由与门和或门构成的与阵列
和或阵列，因此，可利用 PLD来实现任何
组合逻辑函数,GAL还可用于实现时序逻
辑电路。
用 PLA实现逻辑函数的基本原理是基于函
数的最简与或表达式。用 PLA实现逻辑函
数时，首先需将函数化为最简与或式，然
后画出 PLA的阵列图。
第 3章时序逻辑电路
学习要点：
?触发器的逻辑功能及使用
?时序电路的分析方法和设计方法
?计数器、寄存器等中规模集成电路的逻
辑功能和使用方法
第 3章时序逻辑电路
3.1 触发器
3.2 时序逻辑电路的分析与设计方法
3.3 计数器
3.4 寄存器
3.5 顺序脉冲发生器
3.6 随机存取存储器 (ROM)
退出
3.1 触发器
3.1.1 基本 RS触发器
3.1.2 同步触发器
3.1.3 主从触发器
退出
3.1.4 边沿触发器
3.1.5 不同类型触发器间的转换
触发器是构成时序逻辑电路的基本逻辑部件。
?它有两个稳定的状态,0状态和 1状态；
?在不同的输入情况下，它可以被置成 0状
态或 1状态；
?当输入信号消失后，所置成的状态能够保
持不变。
所以，触发器可以记忆 1位二值信号。根据逻
辑功能的不同，触发器可以分为 RS触发器、
D触发器,JK触发器,T和 T′触发器；按照结
构形式的不同，又可分为基本 RS触发器、同
步触发器、主从触发器和边沿触发器。
3.1.1 基本 RS触发器
电
路
组
成
和
逻
辑
符
号
S R
Q Q
S R
Q Q
(a ) 逻辑图 (b ) 逻辑符号
&&
S R
信号输入端，低电平有效。
信号输出端,Q=0,Q=1的状态称 0
状态,Q=1,Q=0的状态称 1状态，
S R
Q Q
&&
工作原理
R S Q
1 0
0 1
1 0 0
① R=0,S=1时：由于 R=0，不论原来 Q为 0还是 1，都有 Q=1；
再由 S=1,Q=1可得 Q＝ 0。即不论触发器原来处于什么状态都
将变成 0状态，这种情况称将触发器置 0或复位。 R端称为触发
器的置 0端或复位端。
S R
Q Q
&&
0 1
1 0 R S Q
1 0 0
② R=1,S=0时：由于 S=0，不论原来 Q为 0还是 1，都有 Q=1；
再由 R=1,Q=1可得 Q＝ 0。即不论触发器原来处于什么状态都
将变成 1状态，这种情况称将触发器置 1或置位。 S端称为触发
器的置 1端或置位端。
0 1 1
S R
Q Q
&&
1 1
1 0
③ R=1,S=1时：根据与非门的逻辑功能不难推知，触发器保
持原有状态不变，即原来的状态被触发器存储起来，这体现了
触发器具有记忆能力。
R S Q
1 0 0
0 1 1
1 1 不变
10
S R
Q Q
&&
0 0
1 1 R S Q
1 0 0
0 1 1
1 1 不变
0 0 不定
？
④ R=0,S=0时,Q=Q=1，不符合触发器的逻辑关系。并且由
于与非门延迟时间不可能完全相等，在两输入端的 0同时撤除
后，将不能确定触发器是处于 1状态还是 0状态。所以触发器不
允许出现这种情况，这就是基本 RS触发器的约束条件。
R S
n
Q
1?n
Q
功能
0 0 0
0 0 1
不用
不用
不允许
0 1 0
0 1 1
0
0
0
1
?
?n
Q
置 0
1 0 0
1 0 1
1
1
1
1
?
?n
Q
置 1
1 1 0
1 1 1
0
1
nn
QQ ?
? 1
保持
特性表（真值表）
现
态
：
触
发
器
接
收
输
入
信
号
之
前
的
状
态
，
也
就
是
触
发
器
原
来
的
稳
定
状
态
。
次
态
：
触
发
器
接
收
输
入
信
号
之
后
所
处
的
新
的
稳
定
状
态
。
Q
n
00 01 11 10
0 × 0 0 1
1 × 0 1 1
RS
次态 Qn+1的卡诺图
??
?
?
?
??
?????
约束条件 1
)(1
SR
QRSQRSQ nnn
特性方程
触发器的特性方程就是触发器次态 Qn+1
与输入及现态 Qn之间的逻辑关系式
状态图
描述触发器的状态转换关系及转换条件的图形称为状态图
0 1× 1/ 1× /
10/
01/
① 当触发器处在 0状态，即 Qn=0时，若输入信号＝ 01或
11，触发器仍为 0状态；
RS
② 当触发器处在 1状态，即 Qn=1时，若输入信号＝ 10或
11，触发器仍为 1状态；
RS
RS若＝ 10，触发器就会翻转成为 1状态。
RS若＝ 01，触发器就会翻转成为 0状态。
波形图
反映触发器输入信号取值和状态之间对应关系的图形称为
波形图
R
S
Q
Q
置 1 置 0置 1 置 1 置 1保持不允许
基本 RS触发器的特点
（ 1）触发器的次态不仅与输入信号状态有关, 而且与触
发器的现态有关。
（ 2）电路具有两个稳定状态, 在无外来触发信号作用时,
电路将保持原状态不变。
（ 3）在外加触发信号有效时, 电路可以触发翻转, 实现
置 0或置 1。
（ 4）在稳定状态下两个输出端的状态和必须是互补关系,
即有约束条件。
在数字电路中, 凡根据输入信号 R,S情况的
不同, 具有置 0,置 1和保持功能的电路, 都
称为 RS触发器。
集成基本 RS触发器
(a ) 74 L S 27 9 的引脚图
16 15 1 4 1 3 1 2 11 1 0 9
74 L S 27 9
1 2 3 4 5 6 7 8
V
C C
4 S
4 R
4 Q 3 S
A
3 S
B
3 R
3 Q
1 R 1 S
A
1 S
B
1 Q
2 R
2 S
2 Q G N D
(b ) C C 40 44 的引脚图
16 15 1 4 1 3 1 2 11 1 0 9
C C 40 44
1 2 3 4 5 6 7 8
V
DD
4 S
4 R
1 Q
2 R
2 S
3 Q
2 Q
4 Q NC
1 S
1 R
EN
1 R
1 S V
SS
EN＝ 1时工作
EN＝ 0时禁止
1S
2S
3.1.2 同步触发器
1、同步 RS触发器G 1 G 2
G
3
G
4
S CP RS CP R
&
Q Q
S CP R
S CP R
Q Q
Q Q
(a ) 逻辑电路
(b) 曾用符号
1S C1 1R
Q Q
(c ) 国标符号
&
&
&
RS
CP＝ 0时,R=S=1，触发器保持原来状态不变。
CP＝ 1时，工作情况与基本 RS触发器相同。
C P R S Q
n
Q
n+ 1
功能
0 × × × Q
n
nn
QQ ?
? 1
保持
1 0 0 0
1 0 0 1
0
1
nn
QQ ?
? 1
保持
1 0 1 0
1 0 1 1
1
1
1
1
?
?n
Q
置 1
1 1 0 0
1 1 0 1
0
0
0
1
?
?n
Q
置 0
1 1 1 0
1 1 1 1
不用
不用
不允许
特
性
表
特性
方程
?
?
?
?
???
0
1
RS
QRSQ nn CP=1期间有效
主
要
特
点
波
形
图
（ 1）时钟电平控制。在 CP＝ 1期间接收输入信号,
CP＝ 0时状态保持不变, 与基本 RS触发器相比, 对触
发器状态的转变增加了时间控制。
（ 2） R,S之间有约束。不能允许出现 R和 S同时为 1
的情况, 否则会使触发器处于不确定的状态。
CP
R
S
Q
Q
不
变
不
变
不
变
不
变
不
变
不
变
置
1
置
0
置
1
置
0
不
变
2、同步 JK触发器
G
3
G
4
G
1
G
2
J CP K J CP KJ CP K
Q Q
J CP K
Q Q
Q Q
(a ) 逻辑电路 (b) 曾用符号
1J C1 1K
Q Q
(c ) 国标符号
&
&&
&
nn
nnnnn
QKQJ
QKQQJQRSQ
??
????? 1 CP=1期间有效
将 S=JQn,R=KQn代入同步 RS触发器的特性方程，得
同步 JK触发器的特性方程：
CP J K Q
n
Q
n+ 1
功能
0 × × × Q
n
nn
QQ ?
? 1
保持
1 0 0 0
1 0 0 1
0
1
nn
QQ ?
? 1
保持
1 0 1 0
1 0 1 1
0
0
0
1
?
?n
Q
置 0
1 1 0 0
1 1 0 1
1
1
1
1
?
?n
Q
置 1
1 1 1 0
1 1 1 1
1
0
nn
QQ ?
? 1
翻转
特性表
JK=00时不变
JK=01时置 0
JK=10时置 1
JK=11时翻转
0 1
JK = 1 × /
× 1/
0 × / × 0/
状
态
图
CP
J
K
Q
Q
波
形
图
在数字电路中, 凡在 CP时钟脉冲控制下, 根据输
入信号 J,K情况的不同, 具有置 0,置 1,保持和
翻转功能的电路, 都称为 JK触发器。
3、同步 D触发器（ D锁存器）
G
3
G
4
G
1
G
2
S R
D
G
1
G
2
CP
Q Q
(a ) D 触发器的构成
1
D
D C P
1D C 1
Q Q
(c ) 逻辑符号
CP
G
3
G
4
& &
Q Q
(b ) D 触发器的简化电路
S R
&&
&& & &
DQDDQRSQ nnn ?????? 1
CP=1期间有效
将 S=D,R=D代入同步 RS触发器的特性方程，得同步
D触发器的特性方程：
0 1
D = 1/
0/
0/ 1/
状
态
图
波
形
图
在数字电路中, 凡在 CP时钟脉冲控制下, 根据输
入信号 D情况的不同, 具有置 0,置 1功能的电路,
都称为 D触发器。
CP
D
Q
Q
(a ) 74 L S 37 5 的引脚图
16 15 1 4 1 3 1 2 11 1 0 9
74 L S 37 5
1 2 3 4 5 6 7 8
V
C C
4 D
4 Q
4 Q
2 G
3 Q
3 Q
3 D
1 D 1 Q
1 Q 1 G
2 Q
2 Q
2 D G N D
(b ) C C 40 4 的引脚图
16 15 1 4 1 3 1 2 11 1 0 9
C C 40 42
1 2 3 4 5 6 7 8
V
DD
4 Q
4 D
3 D
3 Q
3 Q
2 Q
2 Q
4 Q 1 Q
1 Q
1 D
CP
P O L
2 D V
SS
集成同步 D触发器
CP1,2
CP3,4
POL＝ 1时,CP＝ 1有效，锁存
的内容是 CP下降沿时刻 D的值；
POL＝ 0时,CP＝ 0有效，锁存
的内容是 CP上升沿时刻 D的值。
3.1.3 主从触发器
1、主从 RS触发器
G
5
G
6
G
1
G
2
G
7
主触发器 G
8
Q
m
Q
m
G
3
从触发器 G
4&&
Q Q
&&
1
S R C P
CP
G
9
(a ) 逻辑电路
&
&&
&
工作原理
（ 1）接收输入信号过程
CP=1期间：主触发器控制门 G7、
G8打开，接收输入信号 R,S，有：
从触发器控制门 G3,G4封锁, 其
状态保持不变。
?
?
?
?
???
0
1
RS
QRSQ nmnm
1
0
G
5
G
6
G
1
G
2
G
7
主触发器 G
8
Q
m
Q
m
G
3
从触发器 G
4&&
Q Q
&&
1
S R CP
CP
G
9
&
&&
&
0
1
（ 2）输出信号过程
CP下降沿到来时, 主触发器控
制门 G7,G8封锁, 在 CP=1期间
接收的内容被存储起来。同时,
从触发器控制门 G3,G4被打开,
主触发器将其接收的内容送入
从触发器, 输出端随之改变状
态。在 CP=0期间, 由于主触发
器保持状态不变, 因此受其控
制的从触发器的状态也即 Q,Q
的值当然不可能改变。
?
?
?
?
???
0
1
RS
QRSQ nn CP下降沿到来时有效
特性
方程
Q Q
S R
S C P R
Q Q
( b ) 曾用符号
1 S 1 R
S C P R
Q Q
( c ) 国标符号
CP C1
逻辑符号电路特点
主从 RS触发器采用主从控制
结构, 从根本上解决了输入
信号直接控制的问题, 具有
CP＝ 1期间接收输入信号,
CP下降沿到来时触发翻转
的特点。但其仍然存在着约
束问题, 即在 CP＝ 1期间,
输入信号 R和 S不能同时为 1。
G
1
G
2
J K CP
G
7
主 G
8
G
5
G
6
G
3
从 G
4
Q Q
1
G
9
Q
m
Q
m
&&
&&
& &
& &
2、主从 JK触发器
nn KQRQJS ??
下降沿到来时有效CP
QKQJ
QKQQJ
QRSQ
nn
nnn
nn
1
??
??
??
?
代入主从 RS触发器的特性方程,
即可得到主从 JK触发器的特性
方程：
将
主从 JK触发器没有约束。
J K Q
n
Q
n+ 1
功能
0 0 0
0 0 1
0
1
nn
QQ ?
? 1
保持
0 1 0
0 1 1
0
0
0
1
?
?n
Q
置 0
1 0 0
1 0 1
1
1
1
1
?
?n
Q
置 1
1 1 0
1 1 1
1
0
nn
QQ ?
? 1
翻转
特
性
表
CP
J
K
Q
时
序
图
Q Q
J K
J C P K
Q Q
曾用符号
1 J 1 K
J C P K
Q Q
国标符号
CP C1
电路特点逻辑符号
① 主从 JK触发器采用
主从控制结构，从根
本上解决了输入信号
直接控制的问题，具
有 CP＝ 1期间接收
输入信号,CP下降沿
到来时触发翻转的特
点。
②输入信号 J,K之间
没有约束。
③存在一次变化问题。
G
1
G
2
J K CP
G
7
G
8
G
5
G
6
G
3
G
4
Q Q
1 G
9
R
D
S
D
&&
&&
&&
& &
带清零端和预置端的
主从 JK触发器
RD=0，直接置 0
01
1
1
10
0
1
SD=0，直接置 1
G
1
G
2
J K CP
G
7
G
8
G
5
G
6
G
3
G
4
Q Q
1 G
9
R
D
S
D
&&
&&
&&
& &
10
0
0
1
1
1
1
S
D
J C P K R
D
Q Q
S
D
R
D
J K
J C P K
Q Q
曾用符号国标符号
CP
R
D
S
D
S 1J 1K R
Q Q
C1
带清零端和预置端的主从
JK触发器的逻辑符号
集成主从 JK触发器 14 13 1 2 1 1 1 0 9 8
7472
1 2 3 4 5 6 7
V
C C
S
D
R
D
K
3
K
2
K
1
Q
( b ) 7 4 7 2 的引脚图
( a ) 7 4 L S 7 6 的引脚图
16 15 1 4 1 3 1 2 11 1 0 9
7 4 L S 7 6
1 2 3 4 5 6 7 8
1 K
1 Q
1 Q
G N D
2 K
2 Q
2 Q
2 J
1 CP 1 S
D
1 R
D
1 J V
CC
2 CP
2 S
D
2 R
D NC
CP
J
1
J
2
J
3
Q G N D
321 KKKK ?
321 JJJJ ?
低电平有效
低电平有效
CP下降沿触发
1J 2K
S R
S
D
J
1
J
2
J
3
C P K
1
K
2
K
3
R
D
Q Q
CP&
&
与输入主从 JK触发器的逻辑符号
主从 JK触发器功能完善，并且输入信号 J,K之间没有约
束。但主从 JK触发器还存在着一次变化问题，即主从 JK
触发器中的主触发器，在 CP＝ 1期间其状态能且只能变化
一次，这种变化可以是 J,K变化引起，也可以是干扰脉冲
引起，因此其抗干扰能力尚需进一步提高。
3.1.4 边沿触发器
1、边沿 D触发器
工作原理
G
5
G
6
G
1
G
2
CP
G
3
从 G
4&
Q Q
1
G
7
主 G
8
&
&
1
D
1
Q
m
Q
m
&
&
&
&
&
（ 1） CP＝ 0时, 门 G7,G8被封
锁, 门 G3,G4打开, 从触发器
的状态取决于主触发器 Q=Qm、
Q=Qm,输入信号 D不起作用。
（ 2） CP＝ 1时, 门 G7,G8打开,
门 G3,G4被封锁, 从触发器状
态不变, 主触发器的状态跟随
输入信号 D的变化而变化, 即
在 CP＝ 1期间始终都有 Qm=D。
G
5
G
6
G
1
G
2
CP
G
3
从 G
4&
Q Q
1
G
7
主 G
8
&
&
1
D
1
Q
m
Q
m
&
&
&
&
&
DQ n ?? 1 下降沿时刻有效
（ 3） CP下降沿到来时，封锁门
G7,G8，打开门 G3,G4，主触
发器锁存 CP下降时刻 D的值，即
Qm=D，随后将该值送入从触发
器，使 Q=D,Q=D。
（ 4） CP下降沿过后，主触发器
锁存的 CP下降沿时刻 D的值被保
存下来，而从触发器的状态也将
保持不变。
综上所述，边沿 D触发器的特性
方程为：
边沿 D触发器没有一次变化问题。
D C P
Q Q
D
Q Q
曾用符号
D C P
1D
Q Q
国标符号
C P C 1
逻辑符号
14 13 1 2 1 1 1 0 9 8
74 L S 74
1 2 3 4 5 6 7
V
C C
2 R
D
2 D
2 CP
2 S
D
2 Q
2 Q
1 R
D
1 D
1 CP
1 S
D
1 Q
1 Q G ND
14 13 1 2 1 1 1 0 9 8
CC4013
1 2 3 4 5 6 7
V
C C
2 Q
2 Q
2 CP
2 R
D
2 D
2 S
D
1 Q
1 Q
1 CP
1 R
D
1 D
1 S
D
V
SS
( a ) 74 L S 74 引脚排列图 ( b) CC 4 01 3 引脚排列图
集成边沿 D触发器
注意, CC4013的异步输入端 RD和 SD为高电平有效。
CP上升沿触发
2、边沿 JK触发器
D
CP
&
&
Q Q
1
&
&&
1
1
≥ 1
≥ 1
J
K
&
&
&
&
nn
nn
nn
nn
nn
QKQJ
KJQKQJ
QKQJ
KQQJ
KQQJD
??
???
???
???
???
))((
)(
nn
n
QKQJ
DQ
??
?? 1
CP下降沿时刻有效
J C P K
Q Q
J K
Q Q
曾用符号
J C P K
1 J 1 K
Q Q
国标符号
C P
C 1
边沿 JK触发器
的逻辑符号
边沿 JK触发
器的特点
① 边沿触发，无一
次变化问题。
②功能齐全，使用
方便灵活。
③抗干扰能力极强，
工作速度很高。
集成边沿 JK触发器
(a ) 74 L S 11 2 的引脚图
16 15 1 4 1 3 1 2 11 1 0 9
74 L S 11 2
1 2 3 4 5 6 7 8
V
C C
1 R
D
2 R
D
2 CP
2 K
2 J
2 S
D
2 Q
1 CP
1 K
1 J
1 S
D
1 Q
1 Q
2 Q G ND
(b ) CC4 02 7 的引脚图
16 15 1 4 1 3 1 2 11 1 0 9
CC4 02 7
1 2 3 4 5 6 7 8
V
DD
2 Q
2 Q
2 CP
2 R
D
2 K
2 J
2 S
D
1 Q
1 Q
1 CP
1 R
D
1 K
1 J
1 S
D
V
SS
① 74LS112为 CP下降沿触发。
② CC4027为 CP上升沿触发, 且其
异步输入端 RD和 SD为高电平有效。
注
意
3.1.5 不同类型触发器之间的转换
转换步骤：
（ 1）写出已有触发器和待求触发器的特性方程。
（ 2）变换待求触发器的特性方程, 使之形式与
已有触发器的特性方程一致。
（ 3）比较已有和待求触发器的特性方程, 根据
两个方程相等的原则求出转换逻辑。
（ 4）根据转换逻辑画出逻辑电路图。
转换方法：
利用令已有触发器和待求触发器的特性方程相等
的原则，求出转换逻辑。
1、将 JK触发器转换为 RS,D,T和 T＇触发器
JK触发器 → RS触发器
?
?
?
?
???
0
1
RS
QRSQ nn
nn
nnnn
nnn
nnn
nnnnn
QRQS
R S QSQRQRQS
RRSQQRQS
QRSQQS
QRQQSQRSQ
??
????
????
???
?????
?
)(
)(
1
RS触发器特性方程
变换 RS触发器的特性方程, 使之形式与 JK
触发器的特性方程一致：
?
?
?
?
?
RK
SJ
nnn QKQJQ ??? 1
nnn QRQSQ ??? 1
比较，得：
1J
C 1
1K
S
CP
R
Q
Q
电路图
JK触发器 → D触发器
1J
C 1
1K
D Q
Q
1
CP
写出 D触发器的特性方程, 并进行变换, 使之形式与 JK触发
器的特性方程一致：
nnnnn DQQDQQDDQ ?????? )(1
与 JK触发器的特性方程比较, 得：
?
?
?
?
?
DK
DJ
电
路
图
JK触发器 → T触发器
在数字电路中, 凡在 CP时钟脉冲控制下, 根据输入信号 T取值
的不同, 具有保持和翻转功能的电路, 即当 T＝ 0时能保持状态
不变, T＝ 1时一定翻转的电路, 都称为 T触发器。
T Q
n
Q
n+ 1
功能
0 0
0 1
0
1
nn
QQ ?
? 1
保持
1 0
1 1
1
0
nn
QQ ?
? 1
翻转
特性表逻辑符号
T C P
1 T
Q Q
C 1
T触发器特性方程：
nnnn QTQTQTQ ????? 1
与 JK触发器的特性方程比较, 得：
?
?
?
?
?
TK
TJ
电
路
图
1J
C 1
1K
T Q
Q
CP
0 1
T= 1/
1/
0/ 0/
CP
T
Q
Q
状
态
图
时
序
图
JK触发器 → T＇触发器
在数字电路中, 凡每来一个时钟脉冲就翻转一次的电路, 都称
为 T＇触发器。
特性表
逻辑符号
C P
Q Q
C 1
Q n Q n +1 功能
0
1
1
0
nn QQ ?? 1
翻转
T ＇触发器特性方程：
与 JK触发器的特性方程比较, 得：
?
?
?
?
?
TK
TJ
电
路
图
1J
C 1
1K
1 Q
Q
CP
nn QQ ??1
变换 T＇触发器的特性方程：
nnnn QQQQ ?????? 111
CP
Q
Q
0 1
状
态
图
时
序
图
2、将 D触发器转换为 JK,T和 T＇触发器
D触发器 → JK触发器
nn QKQJD ??
J 1D
C1
Q
Q
CP
≥ 1&
&1K
D触发器 → T触发器
nQTD ??
T
1D
C1
Q
Q
CP
=1
D触发器 → T＇触发器
nQD ?
CP
1D
C1
Q
Q
本节小结,
触发器是数字电路的极其重要的基本单元。触发器有两个
稳定状态, 在外界信号作用下, 可以从一个稳态转变为另一个
稳态；无外界信号作用时状态保持不变。因此, 触发器可以作
为二进制存储单元使用。
触发器的逻辑功能可以用真值表, 卡诺图, 特性方程, 状
态图和波形图等 5种方式来描述。触发器的特性方程是表示其逻
辑功能的重要逻辑函数, 在分析和设计时序电路时常用来作为
判断电路状态转换的依据。
各种不同逻辑功能的触发器的特性方程为：
RS触发器,Qn+1=S+RQn,其约束条件为,RS＝ 0
JK触发器,Qn+1=JQn+KQn
D触发器,Qn+1=D
T触发器,Qn+1=TQn+TQn
T＇触发器,Qn+1=Qn
同一种功能的触发器, 可以用不同的电路结构形式来实现；
反过来, 同一种电路结构形式, 可以构成具有不同功能的各种
类型触发器。
3.2 时序逻辑电路的
分析与设计方法
3.2.1 时序逻辑电路概述
退出
3.2.2 时序逻辑电路的分析方法
3.2.3 时序逻辑电路的设计方法
3.2.1 时序逻辑电路概述
1、时序电路的特点
组合电路
存储电路
X
1
X
p
Y
1
Y
m
Q
1
Q
t
W
1
W
r
…
…
…
…
输
入
输
出
时序电路在任何时刻的稳定输出，不仅与该时刻的
输入信号有关，而且还与电路原来的状态有关。
2、时序电路逻辑功能的表示方法
时序电路的逻辑功能可用逻辑表达式, 状态表, 卡诺图, 状态
图, 时序图和逻辑图 6种方式表示, 这些表示方法在本质上是相
同的, 可以互相转换。
逻辑表达式有：
?
?
?
??
?
?
??
??
??
?
tkQQQWWWHQ
rjQQQXXXGW
miQQQXXXFY
n
q
nn
rk
n
k
n
q
nn
pjj
n
q
nn
pii
,,2,1 ),,,;,,,(
,,2,1 ),,,;,,,(
,,2,1 ),,,;,,,(
2121
1
2121
2121
???
???
???
输出方程
状态方程激励方程
3、时序电路的分类
（ 1）根据时钟分类
同步时序电路中，各个触发器的时钟脉冲相同，即电路中有
一个统一的时钟脉冲，每来一个时钟脉冲，电路的状态只改
变一次。
异步时序电路中，各个触发器的时钟脉冲不同，即电路中没
有统一的时钟脉冲来控制电路状态的变化，电路状态改变时，
电路中要更新状态的触发器的翻转有先有后，是异步进行的。
（ 2）根据输出分类
米利型时序电路的输出不仅与现态有关，而且还决定于电路
当前的输入。
穆尔型时序电路的其输出仅决定于电路的现态，与电路当前
的输入无关；或者根本就不存在独立设置的输出，而以电路
的状态直接作为输出。
电路图
时钟方程、
驱动方程和
输出方程
状态方程
状态图、
状态表或
时序图
判断电路
逻辑功能
1 2
3
5
3.2.2 时序逻辑电路的分析方法
时序电路的分析步骤：
计算
4
Y
Q
1
Q
1
Q
2
Q
2
1J
C1
1K
1J
C1
1K
1J
C1
1K
&
Q
0
Q
0
FF
0
F F
1
F F
2
CP
CPCPCPCP ??? 012
例
nn QQY 21?
?
?
?
?
?
??
??
??
nn
nn
nn
QKQJ
QKQJ
QKQJ
2020
0101
1212
时钟方程：
输出方程,输出仅与电路现态有关，为穆尔型时序电路。
同步时序电路的时
钟方程可省去不写。
驱动方程：
1
写
方
程
式
2 求状态方程
JK触发器的特性方程：
nnn QKQJQ ??? 1
将各触发器的驱动方程代入, 即得电路的状态方程：
?
?
?
?
?
?????
?????
?????
?
?
?
nnnnnnnn
nnnnnnnn
nnnnnnnn
QQQQQQKQJQ
QQQQQQKQJQ
QQQQQQKQJQ
202020000
1
0
010101111
1
1
121212222
1
2
现态次态输出
nnn
QQQ
012
1
0
1
1
1
2
??? nnn
QQQ
Y
3 计算、列状态表
nn
nn
nn
nn
QQY
QQ
QQ
QQ
21
2
1
0
0
1
1
1
1
2
?
?
?
?
?
?
?
?
?
?
?
?
0 0 0
0 0 1
0 1 0
0 1 1
1 0 0
1 0 1
1 1 0
1 1 1
0 0 1
0 1 1
1 0 1
1 1 1
0 0 0
0 1 0
1 0 0
1 1 0
0
0
0
0
1
1
0
0
000
10
0
0
1
0
1
1
1
2
???
?
?
?
?
?
??
?
?
?
?
?
Y
Q
Q
Q
n
n
n
1
1
11
01
?
?
?
?
?
?
0
4 画状态图、时序图
000 → 001 → 011
/1 ↑ ↓ /0
100 ← 110 ← 111
/ 0 / 0
/ 0 / 0
( a ) 有效循环
0 1 0 1 0 1
( b ) 无效循环
/0
/1
排列顺序：
/ Y
nnn
QQQ
012
状态图
CP
Q
0
Q
1
Q
2
Y
5
电
路
功
能
时
序
图
有效循环的 6个状态分别是 0～ 5这 6个十进制数字的格
雷码, 并且在时钟脉冲 CP的作用下, 这 6个状态是按
递增规律变化的, 即：
000→001→011→111→110→100→000→…
所以这是一个用格雷码表示的六进制同步加法计数器。
当对第 6个脉冲计数时, 计数器又重新从 000开始计数,
并产生输出 Y＝ 1。
Q 0
Q 0
FF 0 F F 1
CP
Y
Q 1
Q 1
1T
C 1
1T
C 1
&
=1
X
,1,例
输出方程,输出与输入有关，为米利型时序电路。
同步时序电路，时钟方程省去。
驱动方程：
1
写
方
程
式
nn QXQXY 11 ???
?
?
?
?
??
10
01
T
QXT n
??
?
?
?
?????
??????
nnnn
nnnn
QQQTQ
QQXQTQ
00000
1011
1
1
1
2 求状态方程
T触发器的特性方程：
将各触发器的驱动方程代入, 即得电路的状态方程：
nn QTQ ??? 1
3 计算、列状态表
输入现态次态输出
X
nn
QQ
01
1
0
1
1
?? nn
QQ
Y
0
0
0
0
1
1
1
1
0 0
0 1
1 0
1 1
0 0
0 1
1 0
1 1
0 1
1 0
1 1
0 0
1 1
0 0
0 1
1 0
1
1
1
1
0
0
1
1
n
nn
nnn
QXY
QQ
QQXQ
1
00
10
1
1
??
??
?
?
?
?
????
100
10
0000
0
1
1
???
??
?
?
?
??
?????
Y
Q
Q
n
n
100
01
11
0
???
?? ??
?
Y
n
11
10
01
?
? 01 ?
01
01 ? 01 ?
111
01
1111
0
1
1
???
??
?
?
?
??
??
?
Y
Q
n
n
4
00 01
11 10
0/ 1 1/ 0 1/ 1 0/ 1
0/ 1
0/ 0
1/ 1
0/ 1
CP
X
Q
0
Q
1
Y
(a ) 状态图 (b) 时序图
5
电
路
功
能
由状态图可以看出, 当输入 X ＝ 0时, 在时钟脉冲 CP
的作用下, 电路的 4个状态按递增规律循环变化, 即：
00→01→10→11→00→…
当 X＝ 1时, 在时钟脉冲 CP的作用下, 电路的 4个状态
按递减规律循环变化, 即：
00→11→10→01→00→…
可见, 该电路既具有递增计数功能, 又具有递减计数
功能, 是一个 2位二进制同步可逆计数器。
画
状
态
图
时
序
图
CP
Q 2
Q 2
1D
C 1
1D
C 1
Q 1
Q 1
FF 0 F F 1 F F 2
1D
C 1
Q 0
Q 0
例
电路没有单独的输出，为穆尔型时序电路。
异步时序电路，时钟方程：
驱动方程：
1
写
方
程
式
CPCPQCPQCP ??? 00112,，
nnn QDQDQD 001122 ???,，
?
?
?
?
?
??
??
??
?
?
?
上升沿时刻有效
上升沿时刻有效
上升沿时刻有效
CP
Q
Q
00
1
0
011
1
1
122
1
2
nn
nn
nn
QDQ
QDQ
QDQ
DQ n ?? 1
2 求状态方程
D触发器的特性方程：
将各触发器的驱动方程代入, 即得电路的状态方程：
3 计算、列状态表
现态次态注
nnn
QQQ
012
1
0
1
1
1
2
??? nnn
QQQ 时钟条件
0 0 0
0 0 1
0 1 0
0 1 1
1 0 0
1 0 1
1 1 0
1 1 1
1 1 1
0 0 0
0 0 1
0 1 0
0 1 1
1 0 0
1 0 1
1 1 0
CP
0
CP
1
CP
2
CP
0
CP
0
CP
1
CP
0
CP
0
CP
1
CP
2
CP
0
CP
0
CP
1
CP
0
?
?
?
?
?
??
??
??
?
?
?
CP
Q
Q
0
1
0
01
1
1
12
1
2
nn
nn
nn
QQ
QQ
QQ
?
?
?
?
?
???
???
???
?
?
?
CP,10
Q,10
Q,10
1
0
0
1
1
1
1
2
n
n
n
Q
Q
Q
?? CP,01
不变
不变
?
??
?
?
?
CP,10
Q,01
1
0
0
1
1
2
n
n
n
不变
1 不变
?Q,01 1,1 不变
,
,0
不变不变
0 0 0 ← 001 ← 010 ← 011
↓ ↑
111 → 110 → 101 → 100
(a ) 状态图 (b ) 时序图
CP
Q
0
Q
1
Q
2
排列顺序：
nnn
QQQ
012
4
5 电路功能
由状态图可以看出, 在时钟脉冲 CP的作用下, 电路的 8个状
态按递减规律循环变化, 即：
000→111→110→101→100→011→010→001→000→…
电路具有递减计数功能, 是一个 3位二进制异步减法计数器。
画状态图、时序图
设计
要求
原始状
态图
最简状
态图
画电
路图
检查电
路能否
自启动
1 2
4
6
3.2.3 时序逻辑电路的设计方法
时序电路的设计步骤：
选触发器，求时
钟、输出、状态、
驱动方程
5
状态
分配
3
化简
例
1 建立原始状态图
设计一个按自然态序变化的 7进制同步加法计数器，计数
规则为逢七进益，产生一个进位输出。
000 → 001 → 010 → 011
↓ /0
110 ← 101 ← 100
/ 0 / 0
/ 0 / 0 / 0
排列顺序：
/ Y
nnn QQQ
012
/1
状态化简2
状态分配3
已经最简。
已是二进制状态。
4 选触发器，求时钟、输出、状态、驱动方程
因需用 3位二进制代码，选用 3个 CP下降沿触发的 JK触发器，
分别用 FF0,FF1,FF2表示。
由于要求采用同步方案，故时钟方程为：
CPCPCPCP ??? 210
输出方程：
nn QQY 21?
Y 的卡诺图
00 01 11 10
0 0 0 1 0
1 0 0 × 0
nn
QQ
12
n
Q
0
( a )
1
0
?n
Q 的卡诺图
00 01 11 10
0 1 1 0 1
1 0 0 × 0
nn
QQ
12
n
Q
0
( b )
1
1
?n
Q 的卡诺图
00 01 11 10
0 0 1 0 0
1 1 0 × 1
nn
QQ
12
n
Q
0
( c )
1
2
?n
Q 的卡诺图
00 01 11 10
0 0 0 0 1
1 0 1 × 1
nn
QQ
12
n
Q
0
?
?
?
?
?
?
?
??
??
??
??
?
?
?
nnnnnn
nnnnnn
nnnn
nnnnn
QQQQQQ
QQQQQQ
QQQQ
QQQQQ
21201
1
2
10210
1
1
0012
0102
1
0
1
状
态
方
程
不化简，以便使之与 JK触发器的特性方程的形式一致。
nn
QQJ
120
?, 1
0
?K
n
QJ
01
?,
nn
QQK
021
?
nn
QQJ
012
?, nQK
12
?
Y
FF
0
F F
1
F F
2
CP
Q
1
Q
1
Q
2
Q
2
1J
C1
1K
1J
C1
1K
1J
C1
1K
&
Q
0
Q
0
&
1
&
&
比较, 得驱动方程：
?
?
?
?
?
?
?
??
??
??
?
?
?
nnnnnn
nnnnnn
nnnnn
QQQQQQ
QQQQQQ
QQQQQ
21201
1
2
10210
1
1
0012
1
0
1
电
路
图
5
nnn QKQJQ ??? 1
检查电路能否自启动6
?
?
?
?
?
?
?
???
???
???
?
?
?
0
0
01
21201
1
2
10210
1
1
0012
1
0
nnnnnn
nnnnnn
nnnnn
QQQQQQ
QQQQQQ
QQQQQ
将无效状态 111代入状态方程计算：
可见 111的次态为有效状态 000，
电路能够自启动。
设计一个串行数据检测电路, 当连续输入 3个或 3个以
上 1时, 电路的输出为 1,其它情况下输出为 0。例如：
输入 X 101100111011110
输入 Y 000000001000110
例
1 建立原始状态图
S0 S1
S2S3
设电路开始处于初始状态为 S0。
第一次输入 1时，由状态 S0转入
状态 S1，并输出 0；
1/0
X/Y
若继续输入 1，由状态 S1转入状
态 S2，并输出 0；
1/0
如果仍接着输入 1，由状态 S2转
入状态 S3，并输出 1；
1/1
此后若继续输入 1，电路仍停
留在状态 S3，并输出 1。
1/1
电路无论处在什么状态，
只要输入 0，都应回到初
始状态，并输出 0，以便
重新计数。
0/00/0
0/0
0/0
0/ 0
1/ 0
1/ 0
1 /0
1/ 0
0/ 0
(c ) 二进制状态图
1 0
0/ 0
1/ 1
00 01
0/ 0
1/ 0
1/ 0
1 /0
1/ 0
0/ 0
(b) 简化状态图
S
2
0/ 0
1/ 1
S
0
S
1
原始状态图中, 凡是在输入相同时, 输出相同, 要转换到的次态也
相同的状态, 称为等价状态。状态化简就是将多个等价状态合并成
一个状态, 把多余的状态都去掉, 从而得到最简的状态图。
状态化简2 状态分配3
1 / 0
0 / 0
1 / 1
0 / 0 0 /0 1 / 0
1 / 1
(a ) 原始状态图
S
3
S
2
0 / 0 S
0
S
1
所得原始状态图中，状态 S2和 S3等价。因为它们在输入为 1时输出都
为 1，且都转换到次态 S3；在输入为 0时输出都为 0，且都转换到次态
S0。所以它们可以合并为一个状态，合并后的状态用 S2表示。
S0=00
S1=01
S2=10
4 选触发器，求时钟、输出、状态、驱动方程
选用 2个 CP下降沿触发的 JK触发器, 分别用 FF0,FF1表示。采用
同步方案, 即取：
输
出
方
程
nXQY 1?
状
态
方
程
( a )
1
0
?n
Q 的卡诺图
X 00 01 11 10
0 0 0 × 0
1 1 0 × 0
nn
QQ
01
nnn QQXQ 0110 ?? nnnn XQQXQQ 11011 ???
( b )
1
1
?n
Q 的卡诺图
X 00 01 11 10
0 0 0 × 0
1 0 1 × 1
nn
QQ
01
Y 的卡诺图
X 00 01 11 10
0 0 0 × 0
1 0 0 × 1
nn
QQ
01
??
?
?
?
??
???
?
?
nnnn
nnnn
XQQXQQ
QQQXQ
110
1
1
001
1
0 0
nnn QKQJQ ??? 1
比较, 得驱动方程：
电
路
图
5
??
?
?
?
??
??
XKXQJ
KQXJ
n
n
101
010
1
Y
FF
0
F F
1
1
X
Q
1
Q
1
1 J
C 1
1K
1 J
C 1
1K
&
Q
0
Q
0
CP
&
1
&
检查电路能否自启动6
00 ← 11 → 01
0 / 0 1 / 1
将无效状态 11代入输出
方程和状态方程计算：
电路能够
自启动。
例设计一个异步时序电路，要求如
右图所示状态图。
0 0 0 → 001 → 010
↑ ↓
1 0 1 ← 100 ← 011
/ 0 / 0
/ 0 / 0
/ 1 / 0
排列顺序：
/ Y
nnn
QQQ 012
4 选触发器，求时钟、输出、状态、驱动方程
选用 3个 CP上升沿触发的 D触发器，分别用 FF0,FF1,FF2表示。
输
出
方
程
00 01 11 10
0 0 0 × 0
1 0 0 × 1
nn
QQ
12
n
Q
0
Y 的卡诺图
nn QQY
02?
次
态
卡
诺
图
00 01 11 10
0 0 0 1 0 11 ××× 101
1 010 100 ××× 000
n
Q
0
nn
QQ
12
次态卡诺图
CP
Q 0
Q 1
Q 2
t 1 t 2 t 3 t 4 t 5 t 6
时钟方程：
CPCP ?0
01 QCP ?
02 QCP ?
FF0每输入一个 CP翻转一次，只能选 CP。选择时钟脉冲的一个基本原则：在满足翻
转要求的条件下，触
发沿越少越好。
FF1在 t2,t4时刻翻转，可选 Q0。
FF2在 t4,t6时刻翻转，可选 Q0。
CP
Q
0
Q
1
Q
2
t
1
t
2
t
3
t
4
t
5
t
6
( a )
1
0
?n
Q 的卡诺图
00 01 11 10
0 1 1 × 1
1 0 0 × 0
nn
QQ
12
n
Q
0
nn QQ 010 ??
nnn QQQ 1211 ??
nn QQ 112 ??
00 01 11 10
× × × ×
1 0 × 0
nn
1
( b )
1
1
?n
Q
的卡诺图( c )
1
2
?n
Q
的卡诺图
00 01 11 10
× × × ×
0 1 × 0
00 01 11 10
0 0 0 1 0 11 ××× 101
1 010 100 ××× 000
n
Q
0
nn
QQ
12
次态卡诺图
?
?
?
?
?
?
?
?
n
nn
n
QD
QQD
QD
12
121
00
Q
2
Q
2
Y
Q
0
Q
0
FF
0
F F
1
F F
2
Q
1
Q
1
1D
C1
&
CP
1D
C1
&1D
C1电
路
图
5
检查电路能否自启动6
将无效状态 110,111
代入输出方程和状态
方程计算：
电路能够
自启动。
特性方程：
110 → 111 → 100
/ 0 / 1
本节小结：
时序电路的特点是：在任何时刻的输出不仅和
输入有关, 而且还决定于电路原来的状态。为了记忆
电路的状态, 时序电路必须包含有存储电路。存储电
路通常以触发器为基本单元电路构成。
时序电路可分为同步时序电路和异步时序电路
两类。它们的主要区别是, 前者的所有触发器受同一
时钟脉冲控制, 而后者的各触发器则受不同的脉冲源
控制。
时序电路的逻辑功能可用逻辑图, 状态方程,
状态表, 卡诺图, 状态图和时序图等 6种方法来描述,
它们在本质上是相通的, 可以互相转换。
时序电路的分析，就是由逻辑图到状态图的转换；
而时序电路的设计，在画出状态图后，其余就是由状
态图到逻辑图的转换。
3.3 计数器
3.3.1 二进制计数器
退出
3.3.2 十进制计数器
3.3.3 N进制计数器
在数字电路中，能够记忆输入脉冲个数的电路称为计数器。
计
数
器
二进制计数器
十进制计数器
N进制计数器
加法计数器
同步计数器
异步计数器
减法计数器
可逆计数器
加法计数器
减法计数器
可逆计数器
二进制计数器
十进制计数器
N进制计数器
·
·
·
·
·
·
3.3.1 二进制计数器
1、二进制同步计数器
3位二进制同步加法计数器
000 → 001 → 010 → 011
/ 1 ↑ ↓ /0
111 ← 110 ← 101 ← 100
/ 0 / 0 / 0
/ 0 / 0 / 0
排列顺序：
/ C
nnn QQQ
012
选用 3个 CP下降沿触发的 JK触发器，
分别用 FF0,FF1,FF2表示。
状
态
图
nnn QQQC 012?
输出方程：
CPCPCPCP ??? 210时钟方程：
CP
Q
0
Q
1
Q
2
C
时
序
图
FF0每输入一个时钟脉
冲翻转一次
FF1在 Q0=1时，在下一个 CP
触发沿到来时翻转。
FF2在 Q0=Q1=1时，在下一个
CP触发沿到来时翻转。
100 ?? KJ
nQKJ 011 ??
nn QQKJ 0122 ??
Q
0
Q
0
C
FF
0
F F
1
F F
2
CP
Q
1
Q
1
Q
2
Q
2
1J
C 1
1K
1 J
C 1
1 K
1J
C 1
1K
&
&
1
&
电路图
由于没有无
效状态，电
路能自启动。
?
?
?
?
?
?
?
?
?
??
??
??
??
????
nnn
n
n
nnn
nn
n
QQQQKJ
QQKJ
QKJ
KJ
013211
0122
011
00
1
?
??推广到
n位二
进制同
步加法
计数器
驱动方程
输出方程 nnn
nnn QQQQC 0121 ????
3位二进制同步减法计数器
选用 3个 CP下降沿触发的 JK触发器，
分别用 FF0,FF1,FF2表示。
状态图
输出方程：
000 ← 001 ← 010 ← 011
/1 ↓ ↑ /0
111 → 110 → 101 → 100
/ 0 / 0 / 0
/ 0 / 0 / 0
排列顺序：
/ B
nnn
QQQ
012
CPCPCPCP ??? 210时钟方程：
nnn QQQB 012?
CP
Q
0
Q
1
Q
2
B
时
序
图
FF0每输入一个时钟脉
冲翻转一次
FF1在 Q0=0时，在下一个 CP
触发沿到来时翻转。
FF2在 Q0=Q1=0时，在下一个
CP触发沿到来时翻转。
100 ?? KJ
nQKJ 011 ??
nn QQKJ 0122 ??
Q
0
Q
0
B
1
FF
0
F F
1
F F
2
CP
Q
1
Q
1
Q
2
Q
2
1J
C1
1K
1J
C1
1K
1J
C1
1K
&
&
&
电路图
由于没有无
效状态，电
路能自启动。
?
?
?
?
?
?
?
?
?
??
??
??
??
????
nnn
n
n
nnn
nn
n
QQQQKJ
QQKJ
QKJ
KJ
013211
0122
011
00
1
?
??推广到
n位二
进制同
步减法
计数器
驱动方程
输出方程 nnn
nnn QQQQB 0121 ????
3位二进制同步可逆计数器
设用 U/D表示加减控制信号，且 U/D＝ 0时作加计数,U/D ＝ 1
时作减计数，则把二进制同步加法计数器的驱动方程和 U/D相
与，把减法计数器的驱动方程和 U/D相与，再把二者相加，便
可得到二进制同步可逆计数器的驱动方程。
?
?
?
??
?
?
?????
?????
??
nnnn
nn
QQDUQQDUKJ
QDUQDUKJ
KJ
010122
0011
00
//
//
1
输出方程
nnnnnn QQQDUQQQDUBC 210210 /// ????
Q
0
Q
0
C / B
1
FF
0
F F
1
FF
2
CP
Q
1
Q
1
Q
2
Q
2
1J
C 1
1K
1J
C 1
1K
1J
C 1
1K
≥ 1& ≥ 1&≥ 1&
1
U / D
电路图
74 L S 16 1
Q
0
Q
1
Q
2
Q
3
( b) 逻辑功能示意图( a ) 引脚排列图
16 15 1 4 1 3 1 2 11 1 0 9
74 L S 16 1
1 2 3 4 5 6 7 8
V
CC
CO
Q
0
Q
1
Q
2
Q
3
CT
T
LD
C R C P D
0
D
1
D
2
D
3
CT
P
G N D
CR
D
0
D
1
D
2
D
3
CT
T
CT
P
CP
CO
LD
4位集成二进制同步加法计数器 74LS161/163
① CR=0时异步清零。 ② CR=1,LD=0时同步置数。
③ CR=LD=1且 CPT=CPP=1时，按照 4位自然二进制码进行
同步二进制计数。
④ CR=LD=1且 CPT·CPP=0时，计数器状态保持不变。
74LS163的引脚排列和 74LS161相同，不
同之处是 74LS163采用同步清零方式。
C C 45 20
Q
0
Q
1
Q
2
Q
3
(b ) 逻辑功能示意图(a ) 引脚排列图
16 15 1 4 1 3 1 2 11 1 0 9
C C 45 20
1 2 3 4 5 6 7 8
V
DD
2 CR
2 Q
3
2 Q
2
2 Q
1
2 Q
0
2 EN
2 CP
1 CP
1 EN
1 Q
0
1 Q
1
1 Q
2
1 Q
3
1 CR
V
SS
E N C P C R
双 4位集成二进制同步加法计数器 CC4520
① CR=1时，异步清零。
② CR=0,EN=1时，在 CP脉冲上升沿作用下进行加法计数。
③ CR=0,CP=0时，在 EN脉冲下降沿作用下进行加法计数。
④ CR=0,EN=0或 CR=0,CP=1时，计数器状态保持不变。
D
1
Q
1
Q
0
CT
U / D
Q
2
Q
3
G ND
R C
CO / BO
LD
74L S 191
Q
0
Q
1
Q
2
Q
3
(b) 逻辑功能示意图(a ) 引脚排列图
16 15 1 4 1 3 1 2 11 1 0 9
74L S 191
1 2 3 4 5 6 7 8
V
CC
D
0
CP RC CO / BO LD D
2
D
3
D
0
D
1
D
2
D
3
CT
U / D
CP
4位集成二进制同步可逆计数器 74LS191
U/D是加减计数控制端； CT是使能端； LD是异步置数控制端；
D0～ D3是并行数据输入端； Q0～ Q3是计数器状态输出端；
CO/BO是进位借位信号输出端； RC是多个芯片级联时级间串行
计数使能端,CT＝ 0,CO/BO＝ 1时,RC＝ CP，由 RC端产生的
输出进位脉冲的波形与输入计数脉冲的波形相同。
4位集成二进制同步可逆计数器 74LS193
BO
CO
L D
7 4 L S 1 9 3
Q
0
Q
1
Q
2
Q
3
( b ) 逻辑功能示意图( a ) 引脚排列图
16 15 1 4 1 3 1 2 11 1 0 9
7 4 L S 1 9 3
1 2 3 4 5 6 7 8
V
CC
D
0
C R C O B O L D D
2
D
3
D
1
Q
1
Q
0
CP
D
CP
U
Q
2
Q
3
G N D
D
0
D
1
D
2
D
3
CR
CP
U
C P
D
CR是异步清零端，高电平有效； LD是异步置数端，低电平有效；
CPU是加法计数脉冲输入端； CPD是减法计数脉冲输入端； D0～
D3是并行数据输入端； Q0～ Q3是计数器状态输出端； CO是进位
脉冲输出端； BO是借位脉冲输出端；多个 74LS193级联时，只要
把低位的 CO端,BO端分别与高位的 CPU,CPD连接起来，各个芯
片的 CR端连接在一起,LD端连接在一起，就可以了。
2、二进制异步计数器
3位二进制异步加法计数器
000 → 001 → 010 → 011
/ 1 ↑ ↓ /0
111 ← 110 ← 101 ← 100
/ 0 / 0 / 0
/ 0 / 0 / 0
排列顺序：
/ C
nnn
QQQ
012
状
态
图
选用 3个 CP下降沿触发的 JK触发器，
分别用 FF0,FF1,FF2表示。
输出方程：
nnn QQQC
012?
时钟方程：
CP
Q
0
Q
1
Q
2
C
时
序
图
FF0每输入一个时钟脉
冲翻转一次，
FF1在 Q0由 1变 0时翻转，
FF2在 Q1由 1变 0时翻转。
CPCP ?0
01 QCP ?
12 QCP ?
3个 JK触发器都是在需要翻转时就有下降沿，不需要翻转时
没有下降沿，所以 3个触发器都应接成 T＇型。
?
?
?
?
?
??
??
??
1
1
1
22
11
00
KJ
KJ
KJ
C
Q
0
Q
1
Q
2
Q
0
Q
1
Q
2
1
FF
0
F F
1
FF
2
CP
1J
C 1
1K
1J
C 1
1K
1J
C 1
1K
&
驱动方程：
电路图
3位二进制异步减法计数器
000 ← 001 ← 010 ← 011
/ 1 ↓ ↑ /0
111 → 110 → 101 → 100
/ 0 / 0 / 0
/ 0 / 0 / 0
排列顺序：
/ B
nnn
QQQ
012
状
态
图
选用 3个 CP下降沿触发的 JK触发器，
分别用 FF0,FF1,FF2表示。
输出方程：
nnn QQQB
012?
CP
Q
0
Q
1
Q
2
时钟方程：
时
序
图
FF0每输入一个时钟脉
冲翻转一次，
FF1在 Q0由 0变 1时翻转，
FF2在 Q1由 0变 1时翻转。
CPCP ?0
01 QCP ?
12 QCP ?
3个 JK触发器都是在需要翻转时就有下降沿，不需要翻转时
没有下降沿，所以 3个触发器都应接成 T＇型。
?
?
?
?
?
??
??
??
1
1
1
22
11
00
KJ
KJ
KJ驱动方程：
电路图
CP
Q
0 　
Q
1
Q
2
Q
0 　
Q
1
Q
2
　 B
FF
0
F F
1
FF
2
C 1 C 1 C 1
&
T ＇触发器的触发沿
连接规律
上升沿下降沿
加法计数
1?
?
ii
QCP 1?? ii QCP
减法计数 1?
?
ii
QCP
1?
?
ii
QCP
二进制异步计数器
级间连接规律
4位集成二进制异步加法计数器 74LS197 CP 1
CP
0
7 4 L S 1 9 7
Q
0
Q
1
Q
2
Q
3
( b ) 逻辑功能示意图( a ) 引脚排列图
14 13 1 2 1 1 1 0 9 8
7 4 L S 1 9 7
1 2 3 4 5 6 7
V
CC
CR
Q
3
D
3
D
1
Q
1
CP
0
C T / LD
Q
2
D
2
D
0
Q
0
CP
1
G N D
D
0
D
1
D
2
D
3
C T /
LD
C R
① CR=0时异步清零。 ② CR=1,CT/LD=0时异步置数。
③ CR=CT/LD=1时，异步加法计数。若将输入时钟脉冲 CP加在
CP0端、把 Q0与 CP1连接起来，则构成 4位二进制即 16进制异步加
法计数器。若将 CP加在 CP1端，则构成 3位二进制即 8进制计数器，
FF0不工作。如果只将 CP加在 CP0端,CP1接 0或 1，则形成 1位二
进制即二进制计数器。
选用 4个 CP下降沿触发
的 JK触发器，分别用 FF0、
FF1,FF2, FF3表示。
0 0 0 0 → 0001 → 0010 → 0011 → 0100
/ 1 ↑ ↓ /0
1 0 0 1 ← 1000 ← 0111 ← 0110 ← 0101
/ 0 / 0 / 0 / 0
/ 0 / 0 / 0 / 0
排列顺序：
/ C
nnnn
QQQQ 0123
3.3.2 十进制计数器
1、十进制同步计数器
状
态
图
输出方程：
时钟方程：
nn QQC 03?
CPCPCPCPCP ???? 3210
C 的卡诺图
00 01 11 10
00 0 0 × 0
01 0 0 × 1
11 0 0 × ×
10 0 0 × ×
nn
QQ
23
nn
QQ
01
十进制同步
加法计数器
(a )
1
0
?n
Q
的卡诺图
00 01 11 10
00 1 1 × 1
01 0 0 × 0
11 0 0 × ×
10 1 1 × ×
nn
QQ
23
nn
QQ
01
nn
QQ
01
00 01 11 10
00 0 0 01 0 101 ×××× 1001
01 0010 0110 ×××× 0000
11 0100 1000 ×××× ××××
10 00 1 1 0 1 11 ×××× ××××
nn
QQ
23
次态卡诺图
nnnn QQQQ 00010 11 ??????
(b )
1
1
?n
Q
的卡诺图
00 01 11 10
00 0 0 × 0
01 1 1 × 0
11 0 0 × ×
10 1 1 × ×
nn
QQ
23
nn
QQ
01
nnnnnn QQQQQQ 1010311 ?????
00 0 1 × 0
01 0 1 × 0
11 1 0 × ×
10 0 1 × ×
nn
QQ
23
nn
01
(c )
1
2
?n
Q
的卡诺图
nnnnnn
nnnnnnnn
QQQQQQ
QQQQQQQQ
201201
0212012
1
2
????
????
00 01 11 10
00 0 0 × 1
01 0 0 × 0
1 × ×
10 0 0 × ×
nn
23
( d )
3
的卡诺图
nnnnnnn QQQQQQQ 30301213 ?????
状态方程
?
?
?
?
?
?
?
??
??
??
??
nnnn
nn
nnn
QKQQQJ
QQKJ
QKQQJ
KJ
030123
0122
01031
00
,
,
1
C
FF
0
F F
1
F F
2
FF
3
Q
1
Q
1
Q
0
Q
0
1
CP
Q
2
Q
2
1J
C1
1K
1J
C1
1K
1J
C1
1K
&
&
&
Q
3
Q
3
1J
C1
1K
&&
电路图
比较，得驱动方程：
将无效状态 1010～ 1111分别代入状态方程进行计算, 可以验证
在 CP脉冲作用下都能回到有效状态, 电路能够自启动。
?
?
?
?
?
?
?
????
????
????
????
?
?
?
?
nnnnnnn
nnnnnnn
nnnnnn
nnn
QQQQQQQ
QQQQQQQ
QQQQQQ
QQQ
303012
1
3
201201
1
2
10103
1
1
00
1
0
11
nnn QKQJQ ??? 1
十进制同步减法计数器
选用 4个 CP下降沿触发
的 JK触发器，分别用 FF0、
FF1,FF2, FF3表示。
/ 0 / 0 / 0 / 0
0 0 0 0 ← 0001 ← 0010 ← 0011 ← 0100
/ 1 ↓ ↑ /0
1 0 0 1 → 1000 → 0111 → 0110 → 0101
/ 0 / 0 / 0 / 0
排列顺序：
/ B
nnnn
QQQQ 0123
状
态
图
输出方程：
时钟方程：
nnnn QQQQB 0123?
CPCPCPCPCP ???? 3210
B 的卡诺图
00 01 11 10
00 1 0 × 0
01 0 0 × 0
11 0 0 × ×
10 0 0 × ×
nn
QQ
23
nn
QQ
01
(a )
1
0
?n
Q
的卡诺图
00 01 11 10
00 1 1 × 1
01 0 0 × 0
11 0 0 × ×
10 1 1 × ×
nn
QQ
23
nn
QQ
01
nn
QQ
01
00 01 11 10
00 1 0 01 0 0 1 1 ×××× 0111
01 0000 0100 ×××× 1000
11 0010 0110 ×××× ××××
10 0001 0 1 01 ×××× ××××
nn
QQ
23
nnnn QQQQ 00010 11 ??????
(b )
1
1
?n
Q
的卡诺图
00 01 11 10
00 0 1 × 1
01 0 0 × 0
11 1 1 × ×
10 0 0 × ×
nn
QQ
23
nn
QQ
01
nnnnnn
nnnnnnnnn
QQQQQQ
QQQQQQQQQ
101032
01013012
1
1
????
????
nnnnnn
nnnnnnnn
QQQQQQ
QQQQQQQQ
201203
0212023
1
2
????
????
nnnnnnn QQQQQQQ 30301213 ?????
状态方程
00 01 11 10
00 0 0 × 1
01 0 1 × 0
11 0 1 × ×
10 0 1 × ×
nn
QQ
23
nn
QQ
01
(c )
1
2
?n
Q
的卡诺图
00 01 11 10
1 0 × 0
× 1
0 0 × ×
× ×
nn
23
( d )
1
3
?n
Q
的卡诺图
次
态
卡
诺
图
Q
0
Q
0
FF
0
F F
1
F F
2
FF
3
B
Q
1
Q
1
Q
2
Q
2
1
CP
1 J
C 1
1K
1 J
C 1
1 K
1J
C 1
1K
&
&
&
Q
3
Q
3
1 J
C 1
1K
&&
&
比较，得驱动方程：
将无效状态 1010～ 1111分别代入状态方程进行计算, 可以验证
在 CP脉冲作用下都能回到有效状态, 电路能够自启动。
?
?
?
?
?
?
?
??
??
??
??
nnnn
nnnn
nnnn
QKQQQJ
QQKQQJ
QKQQQJ
KJ
030123
012032
010231
00
,
,
,
1
电路图
?
?
?
?
?
?
?
????
????
????
????
?
?
?
?
nnnnnnn
nnnnnnn
nnnnnnn
nnn
QQQQQQQ
QQQQQQQ
QQQQQQQ
QQQ
303012
1
3
201203
1
2
101023
1
1
00
1
0
11
nnn QKQJQ ??? 1
十进制同步可逆计数器
集成十进制同步计数器
集成十进制同步加法计数器 74160,74162的引脚排列图, 逻
辑功能示意图与 74161,74163相同, 不同的是, 74160和
74162是十进制同步加法计数器, 而 74161和 74163是 4位二进
制（ 16进制）同步加法计数器。此外, 74160和 74162的区别
是, 74160采用的是异步清零方式, 而 74162采用的是同步清
零方式。
74190是单时钟集成十进制同步可逆计数器, 其引脚排列图
和逻辑功能示意图与 74191相同。
74192是双时钟集成十进制同步可逆计数器, 其引脚排列图
和逻辑功能示意图与 74193相同。
把前面介绍的十进制加法计数器和十进制减法计数器用与或
门组合起来，并用 U/D作为加减控制信号，即可获得十进制
同步可逆计数器。
选用 4个 CP上升沿触发
的 D触发器，分别用 FF0、
FF1,FF2, FF3表示。
0 0 0 0 → 0001 → 0010 → 0011 → 0100
/ 1 ↑ ↓ /0
1 0 0 1 ← 1000 ← 0111 ← 0110 ← 0101
/ 0 / 0 / 0 / 0
/ 0 / 0 / 0 / 0
排列顺序：
/ C
nnnn
QQQQ 0123
2、十进制异步计数器
状
态
图
输出方程：
nn QQC 03?
C 的卡诺图
00 01 11 10
00 0 0 × 0
01 0 0 × 1
11 0 0 × ×
10 0 0 × ×
nn
QQ
23
nn
QQ
01
十进制异步加法计数器
CP
Q
0
Q
1
Q
2
Q
3
t
1
t
2
t
3
t
4
t
5
t
6
t
7
t
8
t
9
t
10
时
序
图
时
钟
方
程
CPCP ?0
01 QCP ?
12 QCP ?
FF0每输入一个 CP翻转一次，只能选 CP。
选择时钟脉冲的一个基本原则：在满足
翻转要求的条件下，触发沿越少越好。
FF1在 t2,t4,t6,t8时刻翻转，可选 Q0。
FF2在 t4,t8时刻翻转，可选 Q1。
FF3在 t8,t10时刻翻转，可选 Q0。
03 QCP ?
(a )
1
0
?n
Q
的卡诺图
00 01 11 10
00 1 1 × 1
01 0 0 × 0
11 0 0 × ×
10 1 1 × ×
nn
QQ
23
nn
QQ
01
CP
Q
0
Q
1
Q
2
Q
3
t
1
t
2
t
3
t
4
t
5
t
6
t
7
t
8
t
9
t
10
状
态
方
程
nn QQ 010 ??
(b )
1
1
?n
Q
的卡诺图
00 01 11 10
00 × × × ×
01 1 1 × 0
11 0 0 × ×
10 × × × ×
nnn QQQ 1311 ??
00 01 11 10
00 × × × ×
01 × × × ×
11 1 0 × ×
× × × ×
nn
QQ
23
nn
QQ
01
(c )
1
2
?n
Q
的卡诺图
nn QQ 212 ??
× × × ×
×
11 0 1 × ×
10 × × × ×
nn
23
nn
(d )
1
3
?n
Q
的卡诺图
nnn QQQ 1213 ??
?
?
?
?
?
?
?
?
?
?
?
nn
n
nn
n
QQD
QD
QQD
QD
123
22
131
00
?
?
?
?
?
?
?
?
?
?
?
?
?
?
?
nnn
nn
nnn
nn
QQQ
QQ
QQQ
QQ
12
1
3
2
1
2
13
1
1
0
1
0
DQ n ??1
比较，得驱动方程：
Q
0
Q
0
Y
FF
0
F F
1
F F
2
FF
3
Q
2
Q
2
Q
1
Q
1
Q
3
Q
3
1D
C1
1D
C1
&
CP
& 1D
C1
&1D
C1
电路图
将无效状态 1010～ 1111分别代入状态方程进行计算, 可以验证
在 CP脉冲作用下都能回到有效状态, 电路能够自启动。
十进制异步减法计数器
选用 4个 CP上升沿触发
的 JK触发器，分别用 FF0、
FF1,FF2, FF3表示。
/ 0 / 0 / 0 / 0
0 0 0 0 ← 0001 ← 0010 ← 0011 ← 0100
/ 1 ↓ ↑ /0
1 0 0 1 → 1000 → 0111 → 0110 → 0101
/ 0 / 0 / 0 / 0
排列顺序：
/ B
nnnn
QQQQ 0123
状
态
图
输出方程：
nnnn QQQQB 0123?
B 的卡诺图
00 01 11 10
00 1 0 × 0
01 0 0 × 0
11 0 0 × ×
10 0 0 × ×
nn
QQ
23
nn
QQ
01
CP
Q
0
Q
1
Q
2
Q
3
t
1
t
2
t
3
t
4
t
5
t
6
t
7
t
8
t
9
t
10
时
序
图
时
钟
方
程
CPCP ?0
01 QCP ?
12 QCP ?
FF0每输入一个 CP翻转一次，只能选 CP。
选择时钟脉冲的一个基本原则：在满足
翻转要求的条件下，触发沿越少越好。
FF1在 t2,t4,t6,t8时刻翻转，可选 Q0。
FF2在 t4,t8时刻翻转，可选 Q1。
FF3在 t8,t10时刻翻转，可选 Q0。
03 QCP ?
CP
Q
0
Q
1
Q
2
Q
3
t
1
t
2
t
3
t
4
t
5
t
6
t
7
t
8
t
9
t
10
(a )
1
0
?n
Q
的卡诺图
00 01 11 10
00 1 1 × 1
01 0 0 × 0
11 0 0 × ×
10 1 1 × ×
nn
QQ
23
nn
QQ
01
状
态
方
程
nn QQ 010 ??
(b )
1
1
?n
Q
的卡诺图
00 01 11 10
00 0 1 × 1
01 × × × ×
11 × × × ×
10 0 0 × ×
nnnnn QQQQQ 121311 ???
00 01 11 10
00 × 0 × 1
01 × × × ×
11 × × × ×
× × × ×
nn
QQ
23
nn
QQ
01
(c )
1
2
?n
Q
的卡诺图
nn QQ 212 ??
0 × 0
× × × ×
11 × × × ×
10 0 0 × ×
nn
23
nn
(d )
1
3
?n
Q
的卡诺图
nnnn QQQQ 12313 ??
Q
0
Q
0 B
FF
0
F F
1
F F
2
FF
3
Q
2
Q
2
Q
1
Q
1
Q
3
Q
3
1J
C1
1K
1J
C1
1K
&
CP
&1J
C1
1K
1J
C1
1K
≥ 1
1
比较，得驱动方程：
电路图
将无效状态 1010～ 1111分别代入状态方程进行计算, 可以验证
在 CP脉冲作用下都能回到有效状态, 电路能够自启动。
?
?
?
?
?
?
?
??
??
???
??
1
1
1
1
3123
22
1231
00
KQQJ
KJ
KQQJ
KJ
nn
nn
，
，
?
?
?
?
?
?
?
????
????
?????
????
?
?
?
?
nnnnn
nnn
nnnnn
nnn
QQQQQ
QQQ
QQQQQ
QQQ
3312
1
3
22
1
2
1123
1
1
00
1
0
1
11
1)(
11
nnn QKQJQ ??? 1
CP
1
R
0A
R
0 B
N C V
C C
S
0 A
S
0B
14 13 12 11 10 9 8
74 L S 90
1 2 3 4 5 6 7
CP
0
N C Q
0
Q
3
G N D Q
1
Q
2
74 L S 90
S
0A
S
0 B
R
0A
R
0B
Q
0
Q
3
Q
1
Q
2
CP
0
CP
1
(a ) 引脚排列图 (b ) 逻辑功能示意图
集
成
十
进
制
异
步
计
数
器
74
LS
90
输入输出
R
0A
R
0B
S
0A
S
0B
CP
0
CP
1
1
3
1
2
1
1
1
0
???? nnnn
QQQQ
1 1 0 × × ×
1 1 × 0 × ×
× × 1 1 × ×
× 0 × 0 ↓ 0
× 0 0 × 0 ↓
0 × × 0 ↓ Q
0
0 × 0 × Q
1
↓
0 0 0 0 ( 清零 )
0 0 0 0 ( 清零 )
1 0 0 1 ( 置 9)
二进制计数
五进制计数
8421 码十进制计数
5421 码十进制计数
3.3.3 N进制计数器
1、用同步清零端或置数
端归零构成 N进置计数器
2、用异步清零端或置数
端归零构成 N进置计数器
（ 1）写出状态 SN-1的二进
制代码。
（ 2）求归零逻辑, 即求同
步清零端或置数控制端信
号的逻辑表达式。
（ 3）画连线图。
（ 1）写出状态 SN的二进制
代码。
（ 2）求归零逻辑, 即求异
步清零端或置数控制端信
号的逻辑表达式。
（ 3）画连线图。
利用集成计数器的清零端和置数端实现归零，从而构成按自然
态序进行计数的 N进制计数器的方法。
在前面介绍的集成计数器中, 清零, 置数均采用同步方式的有
74LS163；均采用异步方式的有 74LS193,74LS197,74LS192；
清零采用异步方式, 置数采用同步方式的有 74LS161,
74LS160；有的只具有异步清零功能, 如 CC4520,74LS190、
74LS191； 74LS90则具有异步清零和异步置 9功能。
用 74LS163来构成一个十二进制计数器。
（ 1）写出状态 SN-1的二进制代码。
（ 3）画连线图。
CO
LD
C R
Q
0
Q
1
Q
2
Q
3
D
0
D
1
D
2
D
3
CT
T
CT
P
CP
&
1
1
( a ) 用同步清零端 CR 归零
7 4 L S 1 6 3
nnnNN QQQPPPPLDCR 013111111,????? ??
SN-1＝ S12-1＝ S11＝ 1011
（ 2）求归零逻辑。
例
D0～ D3可随意处理 D0～ D3必须都接 0
CO
LD
C R
Q
0
Q
1
Q
2
Q
3
D
0
D
1
D
2
D
3
CT
T
CT
P
CP
&
1
1
( b ) 用同步置数端 LD 归零
7 4 L S 1 6 3
用 74LS197来构成一个十二进制计数器。
（ 1）写出状态 SN的二进制代码。
（ 3）画连线图。
nnNN QQPPPPLDCTCR 23112,/ ?????
SN＝ S12＝ 1100
（ 2）求归零逻辑。
例
D0～ D3可随意处理 D0～ D3必须都接 0
C T / L D
C R
CP
1
CP
0
Q
0
Q
1
Q
2
Q
3
D
0
D
1
D
2
D
3
&
1
( a ) 用异步清零端 CR 归零
CP
74 L S 19 7
CP
CP
1
CP
0
C T / L D
C R
Q
0
Q
1
Q
2
Q
3
D
0
D
1
D
2
D
3
&
1
( b) 用异步置数端 C T / L D 归零
74 L S 19 7
用 74LS161来构成一个十二进制计数器。
nn QQCR 23?
SN＝ S12＝ 1100
例
D0～ D3可随意处理 D0～ D3必须都接 0
CO
LD
C R
Q
0
Q
1
Q
2
Q
3
D
0
D
1
D
2
D
3
CT
T
CT
P
CP
&
1
1
( a ) 用异步清零端 CR 归零
7 4 L S 1 6 1
用异步清零端 CR 归零用同步置数端 LD 归零
SN-1＝ S11＝ 1011
nnn QQQLD 013?
CO
LD
C R
Q
0
Q
1
Q
2
Q
3
D
0
D
1
D
2
D
3
CT
T
CT
P
CP
&
1
1
(b ) 用同步置数端 LD 归零
74 L S 16 1
3、提高归零可靠性的方法
CO
LD
C R
Q
0
Q
1
Q
2
Q
3
D
0
D
1
D
2
D
3
CT
T
CT
P
CP
&
1
1
& &
QQ
74 L S 16 1
利用一个基本 RS 触发器将 CR 或 0?LD 暂存一下，从而
保证归零信号有足够的作用时间，使计数器能够可靠归零。
CT
/ LD
C R
Q
0
Q
1
Q
2
Q
3
D
0
D
1
D
2
D
3
CP
1
CP
&
1
& &
Q
Q
CP
0
7 4 L S 1 9 7
使用 CP 下降沿触发的集成计数
器时，电路中需增加一个反相器。
4、计数器容量的扩展
异步计数器一般没有专门的进位信号输出端, 通常可以用
本级的高位输出信号驱动下一级计数器计数, 即采用串行
进位方式来扩展容量。
100进制计数器
CP
1
Q
0
Q
1
Q
2
Q
3
S
9A
S
9 B
R
0A
R
0B
CP
1
CP
CP
0
74L S 90( 个位 )
N
1
= 10
Q
0
Q
1
Q
2
Q
3
S
9A
S
9 B
R
0A
R
0B
CP
0
74L S 90( 十位 )
N
2
= 10
CP
1
Q
0
Q
1
Q
2
Q
3
CP
1
CP
CP
0
74L S 90( 个位 )
Q
0
Q
1
Q
2
Q
3
CP
0
74L S 90( 十位 )
S
9A
S
9 B
R
0A
R
0B
S
9A
S
9 B
R
0A
R
0B
&
CP
1
Q
0
Q
1
Q
2
Q
3
CP
1
CP
CP
0
7 4 L S 9 0 ( 个位 )
N
1
= 1 0
Q
0
Q
1
Q
2
Q
3
CP
0
7 4 L S 9 0 ( 十位 )
N
2
=6
S
9 A
S
9 B
R
0 A
R
0B
S
9 A
S
9 B
R
0 A
R
0B
60进制计数器
64进制计数器
同步计数器有进位或借位输出端, 可以选择合适的进位或借位
输出信号来驱动下一级计数器计数。同步计数器级联的方式有
两种, 一种级间采用串行进位方式, 即异步方式, 这种方式是
将低位计数器的进位输出直接作为高位计数器的时钟脉冲, 异
步方式的速度较慢。另一种级间采用并行进位方式, 即同步方
式, 这种方式一般是把各计数器的 CP端连在一起接统一的时钟
脉冲, 而低位计数器的进位输出送高位计数器的计数控制端。
D
4
D
5
D
6
D
7
CT
T
CT
P
CP
CT
T
CT
P
CP
CO
LD
C R
7 4 L S 1 6 1 ( 0 )
Q
0
Q
1
Q
2
Q
3
D
0
D
1
D
2
D
3
CT
T
CT
P
CP
1
1
1
CO
LD
C R
Q
4
Q
5
Q
6
Q
7
1
1
CO
LD
C R
Q
8
Q
9
Q
10
Q
11
D
8
D
9
D
1 0
D
1 1
1
1
7 4 L S 1 6 1 ( 1 )
7 4 L S 1 6 1 ( 2 )
12位二进制计数器（慢速计数方式）
D
4
D
5
D
6
D
7
CT
T
CT
P
CP
CT
T
CT
P
CP
CO
LD
C R
7 4 L S 1 6 1 ( 0 )
Q
0
Q
1
Q
2
Q
3
D
0
D
1
D
2
D
3
CT
T
CT
P
CP
1
1
1
CO
LD
C R
Q
4
Q
5
Q
6
Q
7
1
1
CO
LD
C R
Q
8
Q
9
Q
10
Q
11
D
8
D
9
D
1 0
D
11
1
1
7 4 L S 1 6 1 ( 1 )
7 4 L S 1 6 1 (2
1
12位二进制计数器（快速计数方式）
在此种接线方式中，只要片 1的各位输出都为 1，一旦片 0的各
位输出都为 1，片 2立即可以接收进位信号进行计数，不会像
基本接法中那样，需要经历片 1的传输延迟，所以工作速度较
高。这种接线方式的工作速度与计数器的位数无关。
本节小结：
计数器是一种应用十分广泛的时序电路，除
用于计数、分频外，还广泛用于数字测量、运算
和控制，从小型数字仪表，到大型数字电子计算
机，几乎无所不在，是任何现代数字系统中不可
缺少的组成部分。
计数器可利用触发器和门电路构成。但在实
际工作中，主要是利用集成计数器来构成。在用
集成计数器构成 N进制计数器时，需要利用清零
端或置数控制端，让电路跳过某些状态来获得 N
进制计数器。
3.4 寄存器
3.4.1 基本寄存器
退出
3.4.2 移位寄存器
3.4.3 寄存器的应用
在数字电路中，用来存放二进制数据或代码的电路称
为寄存器。
寄存器是由具有存储功能的触发器组合起来构成的。
一个触发器可以存储 1位二进制代码, 存放 n位二进制
代码的寄存器, 需用 n个触发器来构成。
按照功能的不同, 可将寄存器分为基本寄存器和移位
寄存器两大类。基本寄存器只能并行送入数据, 需要
时也只能并行输出。移位寄存器中的数据可以在移位
脉冲作用下依次逐位右移或左移, 数据既可以并行输
入, 并行输出, 也可以串行输入, 串行输出, 还可以
并行输入, 串行输出, 串行输入, 并行输出, 十分灵
活, 用途也很广。
3.４,１基本寄存器
1、单拍工作方式基本寄存器
D
1
1D C1
Q
0
Q
0
D
0
FF
0
1D C1
Q
1
Q
1
FF
1
1D C1
Q
2
Q
2
D
2
FF
2
1D C1
Q
3
Q
3
D
3
FF
3
CP
无论寄存器中原来的内容是什么，只要送数控制时钟脉冲 CP
上升沿到来，加在并行数据输入端的数据 D0～ D3，就立即被
送入进寄存器中，即有：
012310111213 DDDDQQQQ nnnn ?????
2、双拍工作方式基本寄存器
CP
D
1
1D C1
Q
0
Q
0
D
0
FF
0
1D C1
Q
1
Q
1
FF
1
1D C1
Q
2
Q
2
D
2
FF
2
1D C1
Q
3
Q
3
D
3
FF
3
CR
R
D
R
D R D
R
D
0 0 0 00123 ?nnnn QQQQ
（ 1）清零。 CR=0,异步清零。即有：
012310111213 DDDDQQQQ nnnn ?????
（ 2）送数。 CR=1时, CP上升沿送数。即有：
（ 3）保持。在 CR=1,CP上升沿以外时间, 寄存器内容将
保持不变。
3.4.2 移位寄存器
1、单向移位寄存器
Q
0
Q
1
Q
2
Q
3
D
i
D
0
D
1
D
2
D
3
1D
C 1
1D
C 1
1D
C 1
1D
C 1
Q
0
Q
1
Q
2
Q
3
FF
0
FF
1
FF
2
FF
3
CP
移位时钟脉冲
右移
输出
右移
输入
Q
0
Q
1
Q
2
Q
3
并行输出
4位右移
移位寄存器
CPCPCPCPCP ???? 3210
nnni QDQDQDDD 2312010 ????,、、
nnnnnnin QQQQQQDQ 21311201110 ???? ????,、、
时钟方程：
驱动方程：
状态方程：
Q
0
Q
1
Q
2
Q
3
D
i
D
0
D
1
D
2
D
3
1D
C 1
1D
C 1
1D
C 1
1D
C 1
Q
0
Q
1
Q
2
Q
3
FF
0
FF
1
FF
2
FF
3
CP
移位时钟脉冲
右移
输出
右移
输入
Q
0
Q
1
Q
2
Q
3
输入现态次态
D
i
CP
nnnn
QQQQ
3210
1
3
1
2
1
1
1
0
???? nnnn
QQQQ
说明
1 ↑
1 ↑
1 ↑
1 ↑
0 0 0 0
1 0 0 0
1 1 0 0
1 1 1 0
1 0 0 0
1 1 0 0
1 1 1 0
1 1 1 1
连续输入
4 个 1
Q
0
Q
1
Q
2
Q
3
FF
0
FF
1
FF
2
FF
3
D
0
D
1
D
2
D
3
1D
C1
1D
C1
1D
C1
1D
C1
Q
0
Q
1
Q
2
Q
3
CP
移位时钟脉冲
左移输出
左移输入
D
i
Q
0
Q
1
Q
2
Q
3
并行输出4位左移移位寄存器
CPCPCPCPCP ???? 3210
innn DDQDQDQD ???? 3322110,、、
innnnnnn DQQQQQQQ ???? ???? 13312211110,、、
时钟方程：
驱动方程：
状态方程：
Q
0
Q
1
Q
2
Q
3
FF
0
FF
1
FF
2
FF
3
D
0
D
1
D
2
D
3
1D
C1
1D
C1
1D
C1
1D
C1
Q
0
Q
1
Q
2
Q
3
CP
移位时钟脉冲
左移输出
左移输入
D
i
Q
0
Q
1
Q
2
Q
3
输入现态次态
D
i
CP
nnnn
QQQQ
3210
1
3
1
2
1
1
1
0
???? nnnn
QQQQ
说明
1 ↑
1 ↑
1 ↑
1 ↑
0 0 0 0
1 0 0 0
1 1 0 0
1 1 1 0
0 0 0 1
0 0 1 1
0 1 1 1
1 1 1 1
连续输入
4 个 1
单向移位寄存器具有以下主要特点：
（ 1）单向移位寄存器中的数码, 在 CP脉冲操
作下, 可以依次右移或左移。
（ 2） n位单向移位寄存器可以寄存 n位二进制
代码。 n个 CP脉冲即可完成串行输入工作, 此
后可从 Q0～ Qn-1端获得并行的 n位二进制数码,
再用 n个 CP脉冲又可实现串行输出操作。
（ 3）若串行输入端状态为 0,则 n个 CP脉冲后,
寄存器便被清零。
2、双向移位寄存器
D
0
D
1
D
2
D
3
FF
0
FF
1
FF
2
FF
3
Q
0
Q
1
Q
2
Q
3
1D
C 1
1D
C 1
1D
C 1
1D
C 1
Q
0
Q
1
Q
2
Q
3
CP
D
SL&
≥ 1
&
≥ 1
&
≥ 1
&
≥ 1
1
D
SR
M
Q
0
Q
1
Q
2
Q
3
?
?
?
?
?
?
?
??
??
??
??
?
?
?
?
SL
nn
nnn
nnn
n
SR
n
MDQMQ
MQQMQ
MQQMQ
MQDMQ
2
1
3
31
1
2
20
1
1
1
1
0
?
?
?
?
?
?
?
?
?
?
?
?
?
?
?
nn
nn
nn
SR
n
QQ
QQ
QQ
DQ
2
1
3
1
1
2
0
1
1
1
0
?
?
?
?
?
?
?
?
?
?
?
?
?
?
?
SL
n
nn
nn
nn
DQ
QQ
QQ
QQ
1
3
3
1
2
2
1
1
1
1
0
M=0时右移 M=1时左移
( a ) 引脚排列图
16 15 1 4 1 3 1 2 11 1 0 9
74 L S 19 4
1 2 3 4 5 6 7 8
V
CC
Q
0
Q
1
Q
2
Q
3
C P M
1
M
0
CR D
SR
D
0
D
1
D
2
D
3
D
SL
G N D
M
1
M
0
D
SL
74 L S 19 4
Q
0
Q
1
Q
2
Q
3
( b) 逻辑功能示意图
D
0
D
1
D
2
D
3
CR
CP
D
SR
3、集成
双向移
位寄存
器
74LS194
CPMMCR
01
工作状态
0 × × ×
1 0 0 ×
1 0 1 ↑
1 1 0 ↑
1 1 1 ×
异步清零
保持
右移
左移
并行输入
3.4.3 寄存器的应用
1、环形计数器
Q
0
Q
1
Q
2
Q
3
FF
0
FF
1
FF
2
FF
3
Q
0
Q
1
Q
2
Q
3
D
0
D
1
D
2
D
3
1D
C1
1D
C1
1D
C1
1D
C1
CP Q
0
Q
1
Q
2
Q
3
结构特点 n
nQD 10 ??
即将 FFn-1的输出 Qn-1接到 FF0的输入端 D0。
工
作
原
理
根据起始状态设置的不同，在输入计数脉冲 CP的作用下，
环形计数器的有效状态可以循环移位一个 1，也可以循环移
位一个 0。即当连续输入 CP脉冲时，环形计数器中各个触发
器的 Q端或端，将轮流地出现矩形脉冲。
FF 0 FF 1 FF 2 FF 3
Q 0 Q 1 Q 2 Q 3 D 0 D 1 D 2 D 3
1D
C 1
1D
C 1
1D
C 1
1D
C 1
CP Q
0 Q 1 Q 2 Q 3
&
111 1 000 0 → 1000 → 0100 ← 1001
↓ ↑ ↓
1110 → 011 1 → 0011 → 0001 ← 0010 ← 0101 ← 101 1
↑
1 100 → 01 10 ← 1101
排列顺序,
nnnn
QQQQ
3210
能自启动的 4位环形计数器
状
态
图
由 74LS194
构成的能自
启动的 4位
环形计数器
时
序
图
启动
信号
CR
D
SR
M
1
M
0
D
SL
74L S 194
Q
0
Q
1
Q
2
Q
3
D
0
D
1
D
2
D
3
0 1 1 1
&
&
1
1
CP G
2
G
1
(a ) 逻辑电路图
(b) 时序图
CP
Q
0
Q
1
Q
2
Q
3
2、扭环形计数器 Q
0
Q
1
Q
2
Q
3
FF
0
FF
1
FF
2
FF
3
Q
0
Q
1
Q
2
Q
3
D
0
D
1
D
2
D
3
1D
C1
1D
C1
1D
C1
1D
C1
CP Q
0
Q
1
Q
2
Q
3
结构特点 n
nQD 10 ??
状
态
图
即将 FFn-1的输出 Qn-1接到 FF0的输入端 D0。
0100 → 1010 → 1101 → 0110
↑ 无效循环 ↓
1001 ← 0010 ← 0101 ← 1011
0000 → 1000 → 1100 → 1110
↑ 有效循环 ↓
0001 ← 0011 ← 0111 ← 1 1 1 1
排列顺序,
nnnn
QQQQ
3210
能自启动的 4位扭环形计数器
FF
0
FF
1
FF
2
FF
3
Q
0
Q
1
Q
2
Q
3
D
0
D
1
D
2
D
3
1D
C1
1D
C1
1D
C1
1D
C1
CP
Q
0
Q
1
Q
2
Q
3
0000 → 1000 → 1100 → 1110 ← 1101 ← 1010 ← 0100 ← 1001 ← 0010
↑ 有效循环 ↓ ↑
0001 ← 0011 ← 0111 ← 1111 0101 ← 1011 ← 0110
(a ) 逻辑图
(b) 状态图
&
&
排列顺序,
nnnn
QQQQ
3210
本节小结：
寄存器是用来存放二进制数据或代码的电路,
是一种基本时序电路。任何现代数字系统都必须把
需要处理的数据和代码先寄存起来, 以便随时取用。
寄存器分为基本寄存器和移位寄存器两大类。
基本寄存器的数据只能并行输入, 并行输出。移位
寄存器中的数据可以在移位脉冲作用下依次逐位右
移或左移, 数据可以并行输入, 并行输出, 串行输
入, 串行输出, 并行输入, 串行输出, 串行输入,
并行输出。
寄存器的应用很广, 特别是移位寄存器, 不仅
可将串行数码转换成并行数码, 或将并行数码转换
成串行数码, 还可以很方便地构成移位寄存器型计
数器和顺序脉冲发生器等电路。
3.5 顺序脉冲发生器
3.5.1 计数型顺序脉冲发生器
退出
3.5.2 移位型顺序脉冲发生器
3.5.1 计数器型顺序脉冲发生器
在数字电路中，能按一定时间、一定顺序轮流输出脉冲
波形的电路称为顺序脉冲发生器。
计数器型顺序脉冲发生器一般用按自然态序计数的二
进制计数器和译码器构成。
顺序脉冲发生器也称脉冲分配器或节拍脉冲发生器, 一
般由计数器（包括移位寄存器型计数器）和译码器组成。
作为时间基准的计数脉冲由计数器的输入端送入, 译码
器即将计数器状态译成输出端上的顺序脉冲, 使输出端
上的状态按一定时间, 一定顺序轮流为 1,或者轮流为 0。
前面介绍过的环形计数器的输出就是顺序脉冲, 故可不
加译码电路即可直接作为顺序脉冲发生器。
CP
Q
0
FF
0
Q
0
Q
1
FF
1
Q
1
1J 1K
C1
1J 1K
C1
& & &&
Y
0
Y
1
Y
2
Y
3
1
CP
Q
0
Q
1
Y
0
Y
1
Y
2
Y
3
时序图
译码器
??
?
?
?
??
?
?
?
nnnnn
nn
QQQQQ
QQ
1010
1
1
0
1
0
?
?
?
?
?
?
?
?
?
?
?
nn
nn
nn
nn
QQY
QQY
QQY
QQY
013
012
011
010
电
路
图
计数器
D
0
D
1
D
2
D
3
ST
A
Y
0
ST
B
Y
1
ST
C
Y
2
Y
3
Y
4
Y
5
Y
6
Y
7
LD
CR
CT
T
CT
P
Q
0
Q
1
Q
2
Q
3
CO
74L S 163
74L S 138
计数器译码器
1
CP
Y
0
Y
1
Y
2
Y
3
Y
4
Y
5
Y
6
Y
7
用集成计数器 74LS163和集成 3线 -8线译码
器 74LS138构成的 8输出顺序脉冲发生器。
3.5.2 移位型顺序脉冲发生器
移位型顺序脉冲发生器由移位寄存器型计数器加译码电路
构成。其中环形计数器的输出就是顺序脉冲，故可不加译
码电路就可直接作为顺序脉冲发生器。 Q 0 FF 0 Q 0 Q 1 FF 1 Q 1 Q 2 FF 2 Q 2 Q 3 FF 3 Q 3
CP
1 D
C1
1 D
C1
1 D
C1
1 D
C1
&
&
Y
0
Y
1
Y
2
Y
3
Y
4
Y
5
Y
6
Y
7
& & && & & &&
CP
Q
0
Q
1
Q
2
Q
3
Y
0
Y
1
Y
2
Y
3
Y
4
Y
5
Y
6
Y
7
时
序
图
在数控装置和数字计算机中, 往往需要机器按照
人们事先规定的顺序进行运算或操作, 这就要求机
器的控制部分不仅能正确地发出各种控制信号, 而
且要求这些控制信号在时间上有一定的先后顺序。
通常采取的方法是, 用一个顺序脉冲发生器来产生
时间上有先后顺序的脉冲, 以控制系统各部分协调
地工作。
顺序脉冲发生器分计数型和移位型两类。计数型
顺序脉冲发生器状态利用率高, 但由于每次 CP信号
到来时, 可能有两个或两个以上的触发器翻转, 因
此会产生竞争冒险, 需要采取措施消除。移位型顺
序脉冲发生器没有竞争冒险问题, 但状态利用率低。
本节小结：
3.6 随机存取存
储器（ RAM）
3.6.1 RAM的结构
退出
3.6.2 RAM容量的扩张
RAM是由许许多多的基本寄存器组合起来构成的大
规模集成电路。 RAM中的每个寄存器称为一个字,
寄存器中的每一位称为一个存储单元。寄存器的个数
（字数）与寄存器中存储单元个数（位数）的乘积,
叫做 RAM的容量。按照 RAM中寄存器位数的不同,
RAM有多字 1位和多字多位两种结构形式。在多字 1
位结构中, 每个寄存器都只有 1位, 例如一个容量为
1024× 1位的 RAM,就是一个有 1024个 1位寄存器的
RAM。多字多位结构中, 每个寄存器都有多位, 例
如一个容量为 256× 4位的 RAM,就是一个有 256个 4
位寄存器的 RAM。
3.6.1 RAM的结构
存储矩阵
地
址
译
码
器
读 / 写控制电路
…
…
…
…
地
址
码
输
入
片选
读 / 写控制
输入 / 输出
由大量寄存器
构成的矩阵
用以决定访问
哪个字单元
用以决定芯
片是否工作
用以决定对
被选中的单元
是读还是写
读出及写入
数据的通道
X
0
X
1
X
2
X
31
8 根列选择线
Y
0
Y
1
?
Y
7
32
根
行
选
择
线
…
容量为 256× 4 RAM的存储矩阵
存储单元
1024个存储单元排成
32行 × 32列的矩阵
每根行选择线选择一行
每根列选择线选择一个字列
Y1＝ 1,X2＝ 1，位于 X2和 Y1交叉处
的字单元可以进行读出或写入操作，
而其余任何字单元都不会被选中。
地址的选择通过地址译码器来实现。地址译码器由行译码器
和列译码器组成。行, 列译码器的输出即为行, 列选择线,
由它们共同确定欲选择的地址单元。
A
0
A
1
A
2
A
3
A
4
X
0
X
1
X
2
X
31
…
A
5
A
6
A
7
Y
0
Y
1 ?
Y
7
行
译
码
器
列译码器
256× 4 RAM存储矩阵中,256个字需要 8位地址码 A7～ A0。其中
高 3位 A7～ A5用于列译码输入，低 5位 A4～ A0用于行译码输入。
A7～ A0=00100010时,Y1=1,X2=1，选中 X2和 Y1交叉的字单元。
0
0
0
1
0
0 0 1
24 23 22 21 20 19 18 17 16 15 14 13
6116
1 2 3 4 5 6 7 8 9 10 11 12
A
7
A
6
A
5
A
4
A
3
A
2
A
1
A
0
D
0
D
1
D
2
G ND
V
D D
A
8
A
9
WE
OE
A
1 0
CS
D
7
D
6
D
5
D
4
D
3集成 2kB× 8位 RAM6116
写入控制端片选端输出使能端
A 0 ～ A 10,地址码输入端,D 0 ～ D 7,数码输出端。
3.6.2 RAM容量的扩展
I / O
1024 × 1R A M ( 0)
A
0
A
1
? A
9
R / W C S
I / O
0
I / O
1
I / O
1024 × 1R A M ( 7)
A
0
A
1
? A
9
R / W C S
I / O
7?
?
…
A
0
A
1
A
9
R / W
CS
I / O
1024 × 1R A M ( 1)
A
0
A
1
? A
9
R / W C S位
扩
展
将地址线、读／写线和
片选线对应地并联在一起
输入／输出（ I/O）分开
使用作为字的各个位线
A
0
A
1
A
9
R / W
A
10
A
11
A
12
I/ O
0
I/ O
1
I/ O
3
?
?
…
?
I/ O
2
I/ O
0
I/ O
1
I/ O
2
I/ O
3
1k × 4R A M (7 )
A
0
A
1
? A
9
R / W C S
I/ O
0
I/ O
1
I/ O
2
I/ O
3
1k × 4R A M (1 )
A
0
A
1
? A
9
R / W C S
I/ O
0
I/ O
1
I/ O
2
I/ O
3
1k × 4R A M (0 )
A
0
A
1
? A
9
R / W C S
Y
0
Y
1
Y
2
Y
3
Y
4
Y
5
Y
6
Y
7
3 线 -8 线译码器
A
0
A
1
A
2
字
扩
展
输入／输出（ I/O）线并联
要增加的地址线 A10～ A12
与译码器的输入相连，
译码器的输出分别接至
8片 RAM的片选控制端
本节小结：
随机存取存储器（ RAM）可以在任意时刻, 对
任意选中的存储单元进行信息的存入（写入）或取出
（读出）操作。与只读存储器 ROM相比, RAM最大
的优点是存取方便, 使用灵活, 既能不破坏地读出所
存信息, 又能随时写入新的内容。其缺点是一旦停电,
所存内容便全部丢失。
RAM由存储矩阵, 地址译码器, 读／写控制电
路, 输入／输出电路和片选控制电路等组成。实际上
RAM是由许许多多的基本寄存器组合起来构成的大规
模集成电路。
当单片 RAM不能满足存储容量的要求时, 可以
把若干片 RAM联在一起, 以扩展存储容量, 扩展的
方法有位扩展和字扩展两种, 在实际应用中, 常将两
种方法相互结合来达到预期要求。
第 4章脉冲信号的
产生与整形
学习要点：
? 555定时器的工作原理及逻辑功能
?由 555定时器构成单稳、多谐、施密特触
发器的方法
第 4章脉冲信号的
产生与整形
4.1 多谐振荡器
4.2 单稳态触发器
4.3 施密特触发器
退出
4.1 多谐振荡器
4.1.1 由门电路构成的多谐振荡器
4.1.2 由 555定时器构成的多谐振荡器
4.1.3 多谐振荡器的应用
退出
4.1.1 由门电路构成的多谐振荡器
能产生矩形脉冲的自激振荡电路叫做多谐振荡器。
1,RC环形多谐振荡器
0
(a ) 电路图
& &
u
i 1
u
i 2
u
o 2
u
i 3
u
o
R
R
S
C
u
o
( u
i 1
)
u
o2
u
i 3
t
t
t
t
(b) 波形图
0
0
0
G
1
G
2
&
G
3
u
i 2
( u
o1
)
U
T
t
1
t
2
t
3
0
(a ) 电路图
& &
u
i 1
u
i 2
u
o 2
u
i 3
u
o
R
R
S
C
u
o
( u
i 1
)
u
o2
u
i 3
t
t
t
t
(b ) 波形图
0
0
0
G
1
G
2
&
G
3
u
i 2
( u
o1
)
U
T
t
1 t 2 t 3
在 t1时刻, ui1（ uo）由 0变为 1,于是 uo1（ ui2）由 1变为 0,uo2由 0变
为 1。由于电容电压不能跃变, 故 ui3必定跟随 ui2发生负跳变。这
个低电平保持 uo为 1,以维持已进入的这个暂稳态。
在这个暂稳态期间, uo2（高电平）通过电阻 R对电容 C充电, 使
ui3逐渐上升。在 t2时刻, ui3上升到门电路的阈值电压 UT,使 uo
（ ui1）由 1变为 0,uo1（ ui2）由 0变为 1,uo2由 1变为 0。同样由于电
容电压不能跃变, 故 ui3跟随 ui2发生正跳变。这个高电平保持 uo为 0。
至此, 第一个暂稳态结束, 电路进入第二个暂稳态。
第一暂稳态及其自
动翻转的工作过程
0
(a ) 电路图
& &
u
i 1
u
i 2
u
o 2
u
i 3
u
o
R
R
S
C
u
o
( u
i 1
)
u
o2
u
i 3
t
t
t
t
(b ) 波形图
0
0
0
G
1
G
2
&
G
3
u
i 2
( u
o1
)
U
T
t
1 t 2 t 3
第二暂稳态及其自
动翻转的工作过程
在 t2时刻, uo2变为低电平, 电容 C开始通过电阻 R放电。随着放
电的进行, ui3逐渐下降。在 t3时刻, ui3下降到 UT,使 uo（ ui1）又
由 0变为 1,第二个暂稳态结束, 电路返回到第一个暂稳态, 又
开始重复前面的过程。
造成振荡器自动翻转的原因是电容 C 的充放电。
振荡周期为,T ≈ 2, 2 RC
u
i 1
u
o 1
u
i 2
u
o
0
( a ) 电路图
& &
R
C
u
o
u
i 1
t
t
t
( b ) 波形图
0
0
G
1
G
2
u
i 2
( u
o1
)
U
T
t
1 t 2 t 3
2,CMOS多谐振荡器
在 t1时刻, uo由 0变为 1,由于电容电压不能跃变, 故 ui1必定跟随
uo发生正跳变, 于是 ui2（ uo1）由 1变为 0。这个低电平保持 uo为 1，
以维持已进入的这个暂稳态。在这个暂稳态期间, 电容 C通过电
阻 R放电, 使 ui1逐渐下降。在 t2时刻, ui1上升到门电路的开启电
压 UT,使 uo1（ ui2）由 0变为 1,uo由 1变为 0。同样由于电容电压
不能跃变, 故 ui1跟随 uo发生负跳变, 于是 ui2（ uo1）由 0变为 1。这
个高电平保持 uo为 0。至此, 第一个暂稳态结束, 电路进入第二
个暂稳态。
第一暂稳态及其自
动翻转的工作过程
u
i 1
u
o 1
u
i 2
u
o
0
( a ) 电路图
& &
R
C
u
o
u
i 1
t
t
t
( b ) 波形图
0
0
G
1
G
2
u
i 2
( u
o1
)
U
T
t
1 t 2 t 3
第二暂稳态及其自
动翻转的工作过程
在 t2时刻, uo1变为高电平, 这个高电平通过电阻 R对电容 C充电。
随着放电的进行, ui1逐渐上升。在 t3时刻, ui1上升到 UT,使 uo
（ ui1）又由 0变为 1,第二个暂稳态结束, 电路返回到第一个暂
稳态, 又开始重复前面的过程。
若 U T ＝ 0, 5 V DD,振荡周期为：
T ≈ 1, 4 RC
& &
R
1
C
2
R
2
C
1
u
o
f
(a ) 石英晶体多谐振荡器 (b) 石英晶体阻抗频率特性
0
X
f
0
电
容
性
电
感
性
3,石英晶体多谐振荡器
电阻 R1,R2的作用是保证两个反相器在静态时都能工作在线性
放大区。对 TTL反相器, 常取 R1＝ R2＝ R＝ 0.7 kΩ～ 2kΩ,而对
于 CMOS门, 则常取 R1＝ R2＝ R＝ 10kΩ～ 100kΩ； C1＝ C2＝ C
是耦合电容, 它们的容抗在石英晶体谐振频率 f0时可以忽略不
计；石英晶体构成选频环节。
振荡频率等于石英晶体的谐振频率 f0。
4.1.2 由 555定时器构成的多谐振荡器
1,555定时器
1
&
& &
CO
TH
TR
+ V
CC
u
O
D
5k Ω
5k Ω
5k Ω
C
1
C
2
G
1
G
2
G
3
T
+
+
－
－
2
6
5
8 4
3
7
R
Q
Q
低电平
触发端
高电平
触发端
电压
控制端
复位端
低电平有效
放电端
4.5～ 16V
1
&
& &
CO
TH
TR
+ V
CC
u
O
D
5k Ω
5k Ω
5k Ω
C
1
C
2
G
1
G
2
G
3
T
+
+
－
－
2
6
5
8 4
3
7
R
Q
Q
0
0
1
① R=0时,Q=1,uo=0,T导通。
1
&
& &
CO
TH
TR
+ V
CC
u
O
D
5k Ω
5k Ω
5k Ω
C
1
C
2
G
1
G
2
G
3
T
+
+
－
－
2
6
5
8 4
3
7
R
Q
Q
① R=0时,Q=1,uo=0,T饱和导通。
② R=1,UTH＞ 2VCC/3,UTR＞ VCC/3时,C1=0,C2=1，
Q=1,Q=0,uo=0,T饱和导通。
＞ 2VCC/3
＞ VCC/3
0 0
01
1
1
&
& &
CO
TH
TR
+ V
CC
u
O
D
5k Ω
5k Ω
5k Ω
C
1
C
2
G
1
G
2
G
3
T
+
+
－
－
2
6
5
8 4
3
7
R
Q
Q
① R=0时,Q=1,uo=0,T饱和导通。
② R=1,UTH＞ 2VCC/3,UTR＞ VCC/3时,C1=0,C2=1，
Q=1,Q=0,uo=0,T饱和导通。
＜ 2VCC/3
＞ VCC/3
1 0
01
1
③ R=1,UTH＜ 2VCC/3,UTR＞ VCC/3时,C1=1,C2=1，
Q,Q不变,uo不变,T状态不变。
1
1
0
1
&
& &
CO
TH
TR
+ V
CC
u
O
D
5k Ω
5k Ω
5k Ω
C
1
C
2
G
1
G
2
G
3
T
+
+
－
－
2
6
5
8 4
3
7
R
Q
Q
① R=0时,Q=1,uo=0,T饱和导通。
② R=1,UTH＞ 2VCC/3,UTR＞ VCC/3时,C1=0,C2=1，
Q=1,Q=0,uo=0,T饱和导通。
＜ 2VCC/3
＜ VCC/3
1 1
10
0
③ R=1,UTH＜ 2VCC/3,UTR＞ VCC/3时,C1=1,C2=1，
Q,Q不变,uo不变,T状态不变。
④ R=1,UTH＜ 2VCC/3,UTR＜ VCC/3时,C1=1,C2=0，
Q=0,Q=1,uo=1,T截止。
C
R
1
u
c
8 4
7 3
6 55 5
2 5
1
0.01 μ F
u
o
V
CC
R
2
u
c
u
o
t
t
t
P1
t
P2
0
V
CC
/ 3
2 V
CC
/ 3
0
(a ) 电路 (b ) 工作波形
2、由 555定时器构成的多谐振荡器
接通 VCC后, VCC经 R1和 R2对 C充电。当 uc上升到 2VCC/3时, uo=0，
T导通, C通过 R2和 T放电, uc下降。当 uc下降到 VCC/3时, uo又由 0
变为 1,T截止, VCC又经 R1和 R2对 C充电。如此重复上述过程, 在
输出端 uo产生了连续的矩形脉冲。
C
R
1
u
c
8 4
7 3
6 55 5
2 5
1
0.01 μ F
u
o
V
CC
R
2
u
c
u
o
t
t
t
P1
t
P2
0
V
CC
/ 3
2 V
CC
/ 3
0
(a ) 电路 (b ) 工作波形
第一个暂稳态的脉冲宽度 t p1,即 u c 从 V CC /3 充电上升到 2V CC /3 所需的时间：
t p1 ≈ 0, 7 ( R 1 + R 2 ) C
第二个暂稳态的脉冲宽度 t p2,即 u c 从 2V CC /3 放电下降到 V CC /3 所需的时间：
t p2 ≈ 0, 7 R 2 C
振荡周期,T ＝ t p1 ＋ t p2 ≈ 0, 7 ( R 1 ＋ 2 R 2 ) C
& &
R
1
C
2
R
2
C
1
&
f
0
f
1
f
2
f
1 4
f
32 76 8H z 16 38 4H z 81 92 H z 2H z 1H z
C1 C1 C1 C1
FF
1
FF
2
FF
1 4
FF
15
Q
1
Q
2
Q
1 4
Q
15
4.1.3 多谐振荡器的应用
秒
信
号
发
生
器
多
谐
振
荡
器
分
频
电
路
C
1
R
1
u
o1
8 4
7 3
6 555 Ⅰ
2 5
1
0.01 μ F
u
o1
V
CC
R
2
(a ) 电路
(b) 工作波形
C
2
R
3
u
o2
8 4
7 3
6 555 Ⅱ
2 5
1
0.01 μ F
u
o2
R
4
C
模拟声响电路
将振荡器 Ⅰ 的输出电压 uo1，接到振荡器 Ⅱ 中 555定时器的复
位端（ 4脚），当 uo1为高电平时振荡器 Ⅱ 振荡，为低电平时
555定时器复位，振荡器 Ⅱ 停止震荡。
本节小结：
多谐振荡器是一种自激振荡电路，不需要外加输
入信号，就可以自动地产生出矩形脉冲。
多谐振荡器可以由门电路构成，也可以由 555定时
器构成。由门电路构成的多谐振荡器和基本 RS触发器
在结构上极为相似，只是用于反馈的耦合网络不同。
RS触发器具有两个稳态，多谐振荡器没有稳态，所以
又称为无稳电路。
在多谐振荡器中，由一个暂稳态过渡到另一个暂
稳态，其, 触发, 信号是由电路内部电容充（放）电
提供的，因此无需外加触发脉冲。多谐振荡器的振荡
周期与电路的阻容元件有关。
555定时器是一种应用广泛、使用灵活的集成器件，
多用于脉冲产生、整形及定时等。
4.2 单稳态触发器
4.2.1 由门电路构成的单稳态触发器
4.2.2 由 555定时器构成的单稳态触发器
4.2.3 单稳态触发器的应用
退出
单稳态触发器在数字电路中一般用于定
时（产生一定宽度的矩形波）, 整形（把不
规则的波形转换成宽度, 幅度都相等的波形）
以及延时（把输入信号延迟一定时间后输出）
等。
单稳态触发器具有下列特点：
（ 1）电路有一个稳态和一个暂稳态。
（ 2）在外来触发脉冲作用下，电路由稳态翻
转到暂稳态。
（ 3）暂稳态是一个不能长久保持的状态，经
过一段时间后，电路会自动返回到稳态。暂稳
态的持续时间与触发脉冲无关，仅决定于电路
本身的参数。
4.2.1 由门电路构成的单稳态触发器
u
i
C
u
A
≥ 1
( a ) 电路
( b ) 波形
u
o2
R
G
1
G
2
u
o1
V
DD
u
i
u
o1
u
A
u
o2
t
t
t
t
V
DD
V
DD
0
0
0
0
t
P
≥ 1
1,微分型单稳态触发器
（ 1）没有触发信号时电路工作在稳态
当没有触发信号时, ui为低电平。因为门 G2的输入端经电阻 R接
至 VDD,VA为高电平, 因此 uo2为低电平；门 G1的两个输入均为 0，
其输出 uo1为高电平, 电容 C两端的电压接近为 0。这是电路的稳
态, 在触发信号到来之前, 电路一直处于这个状态,uo1＝ 1,uo2
＝ 0。
0 01 1
u
i
C
u
A
≥ 1
( a ) 电路
( b ) 波形
u
o2
R
G
1
G
2
u
o1
V
DD
u
i
u
o1
u
A
u
o2
t
t
t
t
V
DD
V
DD
0
0
0
0
t
P
≥ 1
1 10
（ 2）外加触发信号使电路由稳态翻转到暂稳态
当正触发脉冲 ui到来时, 门 G1输出 uo1由 1变为 0。由于电容电压不
能跃变, uA也随之跳变到低电平, 使门 G2的输出 uO2变为 1。这个
高电平反馈到门 G1的输入端, 此时即使 ui的触发信号撤除, 仍能
维持门 G1的低电平输出。但是电路的这种状态是不能长久保持的,
所以称为暂稳态。暂稳态时, uo1＝ 0,uo2＝ 1。
u
i
C
u
A
≥ 1
( a ) 电路
( b ) 波形
u
o2
R
G
1
G
2
u
o1
V
DD
u
i
u
o1
u
A
u
o2
t
t
t
t
V
DD
V
DD
0
0
0
0
t
P
≥ 1
0 01 1
（ 3）电容充电使电路由暂稳态自动返回到稳态
在暂稳态期间, VDD经 R和 G1的导通工作管对 C充电, 随着充电的
进行, C上的电荷逐渐增多, 使 uA升高。当 uA上升到阈值电压 UT
时, G2的输出 uo2由 1变为 0。由于这时 G1输入触发信号已经过去,
G1的输出状态只由 uo2决定, 所以 G1又返回到稳定的高电平输出。
uA随之向正方向跳变, 加速了 G2的输出向低电平变化。最后使电
路退出暂稳态而进入稳态, 此时 uo1＝ 1,uo2＝ 0。
脉冲宽度,tp=0.7RC
u
i
C
u
A
≥ 1 ≥ 1
u
o2
R
G
1
G
2
u
o1
V
DD
C
1
R
1
电路的改进
当 ui的宽度很宽时, 可在单稳态触发器的输入端加一个
RC微分电路, 否则, 在电路由暂稳态返回到稳态时,
由于门 G1被 ui封住了, 会使 uo2的下降沿变缓。
u
A
u
o2
u
i
C
≥ 1
≥ 1
(a ) 电路
(b ) 波形
R
G
1 G
2
u
o1
V
DD
u
i
u
o1
u
A
u
o2
t
t
t
t
V
DD
V
T
0
0
0
0
t
P
2,积分型单稳态触发器
稳态时, ui＝ 1,G1,G2均导通。 uo1＝ 0,uA＝ 0,uo2＝ 0。
ui负跳变到 0时, G1截止, uo1随之跳变到 1。由于电容电压不
能跃变, uA仍为 0,故门 G2截止, uo2跳变到 1。在 G1,G2截止时,
C通过 R和 G1的导通管放电, 使 uA逐渐上升。当 uA上升到管子的
开启电压 UT时, 如果 ui仍为低电平, G2导通, uo2变为 0。当 ui回
到高电平后, G1导通, C又通过 R和 G1的导通管充电, 电路恢复
到稳定状态。
3,集成单稳态触发器
(a ) 74121 的引脚排列图
14 13 1 2 1 1 1 0 9 8
74121
1 2 3 4 5 6 7
R
e x t
/ C
e x t
V
CC
NC
NC
C
ex t
R
in
NC
Q NC T R
- Ａ
TR
-B
T R
+
Q G ND
TR-A,TR-B是两个下降沿有效
的触发信号输入端, TR+是上
升沿有效的触发信号输入端。
Q和是两个状态互补的输出端。
Rext/Cext,Cext是外接定时电阻
和电容的连接端, 外接定时
电阻 R（ R=1.4kΩ～ 40kΩ）接
在 VCC和 Rext/Cext之间, 外接定
时电容 C（ C=10pF～ 10μF）
接在 Cext（正）和 Rext/Cext之间。
74121内部已设置了一个 2kΩ
的定时电阻, Rin是其引出端,
使用时只需将 Rin与 VCC连接起
来即可, 不用时则应将 Rin开
路。74121的输出脉冲宽度：t
p≈0.7RC
14 13 1 2 1 1 1 0 9 8
74122
1 2 3 4 5 6 7
( b) 74 12 2 的引脚排列图
T R
- Ａ
TR
-B
T R
+ A
T R
+ B
R
D
Q
G ND
R
e x t
/ C
e x t
V
CC
NC
C
e x t
NC R
in
Q
TR-A,TR-B是两个下降沿有
效的触发信号输入端, TR+A、
TR+B是两个上升沿有效的触
发信号输入端。 Q和是两个
状态互补的输出端。
Rext/Cext,Cext,Rin3个引出
端是供外接定时元件使用的,
外接定时电阻 R（ R=5kΩ～
50kΩ）, 电容 C（无限制）
的接法与 74121相同。 RD为
直接复位输入端, 低电平有
效。
当定时电容 C＞ 1000pF时,
74122的输出脉冲宽度：
tp≈0.32RC
4.2.2 由 555定时器构成的单稳态触发器
C
R
u
i
8 4
7 3
6 55 5
2 5
1
0.0 1 μ F
u
o
V
CC
u
i
u
o
t
t
t
P
0
0
(a ) 电路 (b ) 工作波形
u
c
t0
2 V
CC
/3
输出脉冲宽度 t p 。
t p ≈ 1, 1 RC
C
R
u
i
8 4
7 3
6 555
2 5
1
0.01 μ F
u
o
V
CC
u
i
u
o
t
t
t
P
0
0
u
c
t0
2 V
CC
/3
接通 VCC后瞬间, VCC通过 R对 C充电, 当 uc上升到 2VCC/3时,
比较器 C1输出为 0,将触发器置 0,uo＝ 0。这时 Q=1,放电管 T导
通, C通过 T放电, 电路进入稳态。
ui到来时, 因为 ui＜ VCC/3,使 C2＝ 0,触发器置 1,uo又由 0变
为 1,电路进入暂稳态。由于此时 Q=0,放电管 T截止, VCC经 R对
C充电。虽然此时触发脉冲已消失, 比较器 C2的输出变为 1,但充
电继续进行, 直到 uc上升到 2VCC/3时, 比较器 C1输出为 0,将触发
器置 0,电路输出 uo＝ 0,T导通, C放电, 电路恢复到稳定状态。
u
o
&
u
i
u
A
u '
o
( a ) 电路示意图 ( b ) 波形图
单稳态触发器
u
o
u '
o
u
i
u
A
t
p
4.2.３单稳态触发器的应用
u i
u o t p
延迟与定时
整
形
本节小结：
单稳态触发器具有一个稳态。由门电路构成
的单稳态触发器和基本 RS触发器在结构上也极为
相似，只有用于反馈的耦合网络不同。
单稳态触发器可以由门电路构成，也可以由
555定时器构成。在单稳态触发器中，由一个暂稳
态过渡到稳态，其, 触发, 信号也是由电路内部
电容充（放）电提供的，暂稳态的持续时间即脉
冲宽度也由电路的阻容元件决定。
单稳态触发器不能自动地产生矩形脉冲，但
却可以把其它形状的信号变换成为矩形波，用途
很广。
4.3 施密特触发器
4.3.1 由门电路构成的施密特触发器
4.3.2 由 555定时器构成的施密特触发器
4.3.3 施密特触发器的应用
退出
4.3.1 由门电路构成的施密特触发器
施密特触发器是一种能够把输入波形整形成为适合
于数字电路需要的矩形脉冲的电路。1 &
&
D
u
i
u
o
R
S
(a ) 电路 (b ) 工作波形
u
o
u
i
(V )
U
T+
U
T －
t
t
0
0
1.4
0.7
G
1 G
2
G
3
（ 1 ） u i ＝ 0 时,R ＝ 1, S ＝ 0, u o 为高电平，这是第一种稳态。
0
0
1
1
1
&
&
D
u
i
u
o
R
S
(a ) 电路 (b ) 工作波形
u
o
u
i
(V )
U
T+
U
T －
t
t
0
0
1.4
0.7
G
1 G
2
G
3
0
1
1
1
（ 2 ） u i ＝ U D = 0, 7 V 时,R ＝ 1, S ＝ 1, RS 触发器不翻转,u o 仍为高电
平，电路仍维持在第一种稳态。
（ 1 ） u i ＝ 0 时,R ＝ 1, S ＝ 0, u o 为高电平，这是第一种稳态。
1
&
&
D
u
i
u
o
R
S
(a ) 电路 (b ) 工作波形
u
o
u
i
(V )
U
T+
U
T －
t
t
0
0
1.4
0.7
G
1 G
2
G
3
1
1
0
0
（ 2 ） u i 上升到 U D = 0, 7 V 时,R ＝ 1, S ＝ 1, RS 触发器不翻转,u o 仍为
高电平，电路仍维持在第一种稳态。
（ 3 ） u i 继续上升到 U T+ =U T = 1, 4V 时,R ＝ 0,S ＝ 1, RS 触发器翻转，
u o 为低电平，这是第二种稳态。电路翻转后 u i 再上升，电路状态不变。
（ 1 ） u i ＝ 0 时,R ＝ 1, S ＝ 0, u o 为高电平，这是第一种稳态。
1
&
&
D
u
i
u
o
R
S
(a ) 电路 (b ) 工作波形
u
o
u
i
(V )
U
T+
U
T －
t
t
0
0
1.4
0.7
G
1 G
2
G
3
0
1
1
0
（ 2 ） u i 上升到 U D = 0, 7 V 时,R ＝ 1, S ＝ 1, RS 触发器不翻转,u o 仍为
高电平，电路仍维持在第一种稳态。
（ 3 ） u i 继续上升到 U T+ =U T = 1, 4V 时,R ＝ 0,S ＝ 1, RS 触发器翻转，
u o 为低电平，这是第二种稳态。电路翻转后 u i 再上升，电路状态不变。
（ 4 ） u i 上升到最大值后下降时，若 u i 下降到 U T, R ＝ 1 。S =1, RS 触发器不
翻转，电路仍维持在第二种稳态。
（ 1 ） u i ＝ 0 时,R ＝ 1, S ＝ 0, u o 为高电平，这是第一种稳态。
1
&
&
D
u
i
u
o
R
S
(a ) 电路 (b ) 工作波形
u
o
u
i
(V )
U
T+
U
T －
t
t
0
0
1.4
0.7
G
1 G
2
G
3
（ 1 ） u i ＝ 0 时,R ＝ 1, S ＝ 0, u o 为高电平，这是第一种稳态。
0
0
1
1
（ 2 ） u i 上升到 U D = 0, 7 V 时,R ＝ 1, S ＝ 1, RS 触发器不翻转,u o 仍为
高电平，电路仍维持在第一种稳态。
（ 3 ） u i 继续上升到 U T+ =U T = 1, 4V 时,R ＝ 0,S ＝ 1, RS 触发器翻转，
u o 为低电平，这是第二种稳态。电路翻转后 u i 再上升，电路状态不变。
（ 4 ） u i 上升到最大值后下降时，若 u i 下降到 U T, R ＝ 1 。S =1, RS 触发器不
翻转，电路仍维持在第二种稳态。
（ 5 ） u i 继续下降到 U T- =U T -U D = 0, 7V 时,R ＝ 1,S ＝ 0, RS 触发器翻转，
u o 为高电平，电路返回到第一种稳态。
u
ou i
(b ) 逻辑符号(a ) 传输特性
u
i
u
o
U
T － U T+
0
下限阈值电压上限阈值电压
回差电压（滞后电压）,
ΔUT＝ UT＋－ UT－
前面介绍的施密特触发器的回差电压为：
ΔUT＝ UT＋－ UT－＝ UT－ (UT－ UD)＝ UD＝ 0.7V
缺点是回差太小, 且不能调整。
( a ) 4 0 1 0 6 的引脚排列图
14 13 1 2 1 1 1 0 9 8
40106
1 2 3 4 5 6 7
V
DD
4 A
4 Y
5 A
5 Y
6 A
6 Y
1 A 1 Y 2 A 2 Y 3 A 3 Y V
SS
14 13 1 2 1 1 1 0 9 8
4093
1 2 3 4 5 6 7
( b ) 4 0 9 3 的引脚排列图
V
DD
3 A
3 B
3 Y
4 Y
4 B
4 A
1 A 1 B 1 Y 2 Y 2 B 2 A V
SS
( a ) 74 14 的引脚排列图
14 13 1 2 1 1 1 0 9 8
7414
1 2 3 4 5 6 7
V
CC
4 A
4 Y
5 A
5 Y
6 A
6 Y
1 A 1 Y 2 A 2 Y 3 A 3 Y G N D
14 13 1 2 1 1 1 0 9 8
74132
1 2 3 4 5 6 7
( b) 74 13 2 的引脚排列图
V
CC
3 A
3 B
3 Y
4 A
4 B
4 Y
1 A 1 B 1 Y 2 A 2 B 2 Y G N D
集
成
施
密
特
触
发
器
4.3.2 由 555定时器构成的施密特触发器
R
u
i
8 4
6 7
55 5 3
2 5
1
u
o1
+ V
CC
u
i
u
o
t
t
0
0
(a ) 电路 (b ) 工作波形
+ V
CC1
u
o
u
CO
U
T+
U
T －
2 V
CC
/ 3
V
CC
/ 3
控制电压
调节回差
（ 1 ）当 u i ＝ 0 时，由于比较器 C 1 =1, C 2 =0,触发器置 1,即 Q ＝ 1, 0?Q,
u o1 ＝ u o ＝ 1 。 u i 升高时，在未到达 2V CC /3 以前,u o1 ＝ u o ＝ 1 的状态不会改变。
R
u
i
8 4
6 7
55 5 3
2 5
1
u
o1
+ V
CC
u
i
u
o
t
t
0
0
(a ) 电路 (b ) 工作波形
+ V
CC1
u
o
u
CO
U
T+
U
T －
2 V
CC
/ 3
V
CC
/ 3
控制电压
调节回差
（ 1 ）当 u i ＝ 0 时，由于比较器 C 1 =1, C 2 =0,触发器置 1,即 Q ＝ 1, 0?Q,
u o1 ＝ u o ＝ 1 。 u i 升高时，在未到达 2V CC /3 以前,u o1 ＝ u o ＝ 1 的状态不会改变。
（ 2 ） u i 升高到 2V CC /3 时，比较器 C 1 输出为 0, C 2 输出为 1,触发器置 0,即
Q ＝ 0, 1?Q, u o1 = u o =0 。此后,u i 上升到 V CC,然后再降低，但在未到达
V CC /3 以前,u o1 ＝ u o ＝ 0 的状态不会改变。
R
u
i
8 4
6 7
55 5 3
2 5
1
u
o1
+ V
CC
u
i
u
o
t
t
0
0
(a ) 电路 (b ) 工作波形
+ V
CC1
u
o
u
CO
U
T+
U
T －
2 V
CC
/ 3
V
CC
/ 3
控制电压
调节回差
（ 1 ）当 u i ＝ 0 时，由于比较器 C 1 =1, C 2 =0,触发器置 1,即 Q ＝ 1, 0?Q,
u o1 ＝ u o ＝ 1 。 u i 升高时，在未到达 2V CC /3 以前,u o1 ＝ u o ＝ 1 的状态不会改变。
（ 2 ） u i 升高到 2V CC /3 时，比较器 C 1 输出为 0, C 2 输出为 1,触发器置 0,即
Q ＝ 0, 1?Q, u o1 = u o =0 。此后,u i 上升到 V CC,然后再降低，但在未到达
V CC /3 以前,u o1 ＝ u o ＝ 0 的状态不会改变。
（ 3 ） u i 下降到 2V CC /3 时，比较器 C 1 输出为 1, C 2 输出为 0,触发器置 1,
即 Q ＝ 1, 0?Q, u o1 = u o =1 。此后,u i 继续下降到 0,但 u o1 ＝ u o ＝ 1 的状态
不会改变。
4.3.3 施密特触发器的应用
C M O S
MOC 等
正弦波
振荡器
1
1
( a ) 慢输入波形的 TTL 系统接口 ( b ) 整形电路的输入、输出波形
输入
输出
U T+
U T
－
1
输入
输出
U T+
U T
－
(c ) 幅度鉴别的输入、输出波形 (d ) 多谐振荡器
C
R
u c
u' o
u o
本节小结：
施密特触发器是一种能够把输入波
形整形成为适合于数字电路需要的矩形
脉冲的电路。而且由于具有滞回特性,
所以抗干扰能力也很强。
施密特触发器可以由分立元件构成,
也可以由门电路及 555定时器构成。
施密特触发器在脉冲的产生和整形
电路中应用很广。
第 5章数模和模数转换
学习要点：
? 数模和模数转换的基本原理
第 5章数模和模数转换
5.1 概述
5.2 D/A转换器
5.3 A/D转换器
退出
5.1 概述
能将模拟量转换为数字量的电路称为模数转换器, 简称
A/D转换器或 ADC；能将数字量转换为模拟量的电路称为
数模转换器, 简称 D/A转换器或 DAC。 ADC和 DAC是沟通
模拟电路和数字电路的桥梁, 也可称之为两者之间的接口。多
路
开
关
数
字
控
制
计
算
机
DAC
ADC
功率放大
…
功率放大
执行机构
…
执行机构
加热炉
…
加热炉
温度传感器
…
温度传感器
信号放大
…
信号放大
多
路
开
关
5.2 D/A转换器
5.2.1 D/A转换器的基本原理
5.2.2 D/A转换器的构成
5.2.3 集成 D/A转换器及其应用
退出
5.2.1 D/A转换器的基本原理
1, D /A 转换器的基本原理和转换特性
将输入的每一位二进制代码按其权的大小转
换成相应的模拟量，然后将代表各位的模拟
量相加，所得的总模拟量就与数字量成正比，
这样便实现了从数字量到模拟量的转换。
基
本
原
理
u o 或 i o
输出
D / A
d 0
d 1
d n － 1
输入
…
)2222( 00112211o ????????? ???? ddddKu nnnnu ?
7
6
5
4
3
2
1
0
000 001 0 1 0 011 100 1 0 1 110 111
u
o
(V )
D
转
换
特
性
D/A转换器的转换特性, 是指其输出模拟量和输入数字量之
间的转换关系。图示是输入为 3位二进制数时的 D/A转换器的
转换特性。理想的 D/A转换器的转换特性, 应是输出模拟量
与输入数字量成正比。即：输出模拟电压 uo=Ku× D或输出模
拟电流 io=Ki× D。其中 Ku或 Ki为电压或电流转换比例系数, D
为输入二进制数所代表的十进制数。如果输入为 n位二进制
数 dn-1dn-2… d1d0,则输出模拟电压为：
)2222( 00112211o ????????? ???? ddddKu nnnnu ?
2, D /A 转换器的主要技术指标
（ 1）分辨率
分辨率用输入二进制数的有效位数表示。在分辨率为 n位的
D/A转换器中, 输出电压能区分 2n个不同的输入二进制代码状
态, 能给出 2n个不同等级的输出模拟电压。
分辨率也可以用 D/A转换器的最小输出电压与最大输出电压
的比值来表示。 10位 D/A转换器的分辨率为：
（ 2）转换精度
D/A转换器的转换精度是指输出模拟电压的实际值与理想值
之差, 即最大静态转换误差。
（ 3）输出建立时间
从输入数字信号起, 到输出电压或电流到达稳定值时所需要
的时间, 称为输出建立时间。
0 0 1.01 0 2 3112 110 ???
5.2.2 D/A转换器的构成
1,二进制权电阻网络 D /A 转换器
R 2 R 4 R 8R
R
F
I
1
I
0I 2I 3
I
R E F
i
F
i
S
3
S
0
S
1
S
2
d
0
d
3
d
2
d
1
+ V
R E F
u
o
－
+
R
VI
R
VI
R
VI
R
VI REFREFREFREF ????
3210 2 4 8
不论模拟开关接到运算放大器的反相输入端（虚地）还是接到地，
也就是不论输入数字信号是 1还是 0，各支路的电流不变的。
R 2 R 4 R 8R
R
F
I
1
I
0I 2I 3
I
R E F
i
F
i
S
3
S
0
S
1
S
2
d
0
d
3
d
2
d
1
+ V
R E F
u
o
－
+
)2222(
2
248
0
0
1
1
2
2
3
33
3210
33221100
????????
????
????
dddd
R
V
d
R
V
d
R
V
d
R
V
d
R
V
dIdIdIdIi
REF
REFREFREFREF
)2222(22 001122334o ?????????????? ddddViRiRu R E FFF
设 RF=R/2
2,倒 T 型电阻网络 D /A 转换器
R R R
2 R 2 R 2 R 2 R 2 R
R
F
I
1
I'
1
I'
2I' 3 I' 0
I
0I 2I 3
I
RE F
i
F
i
S
3
S
0
S
1
S
2
d
0
d
3
d
2
d
1
+ V
RE F
u
o
－
+
B C DA
① 分别从虚线 A,B,C,D处向右看的二端网络等效电阻都是 R。
② 不论模拟开关接到运算放大器的反相输入端（虚地）还是接
到地, 也就是不论输入数字信号是 1还是 0,各支路的电流不变。
从参考电压端输入的电流为：
R
VI R E F
R E F ?
R
V
II
R
V
II
R
V
II
R
V
II
R E F
R E F
R E F
R E F
R E F
R E F
R E F
R E F
1616
1
88
1
44
1
22
1
01
23
????
????
R R R
2 R 2 R 2 R 2 R 2 R
R
F
I
1
I'
1
I'
2I' 3 I' 0
I
0I 2I 3
I
RE F
i
F
i
S
3
S
0
S
1
S
2
d
0
d
3
d
2
d
1
+ V
RE F
u
o
－
+
B C DA
R
VI R E F
R E F ?
)2222(
2
)
2
1
4
1
8
1
16
1
(
0
0
1
1
2
2
3
34
3210
33221100
????????
????
????
dddd
R
V
R
V
dddd
dIdIdIdIi
R E F
R E F
)2222(2 001122334o ????????????? ddddRRViRiRu FR E FFFF
R R R
2 R 2 R 2 R 2 R 2 R
R
F
I
1
I'
1
I'
2I' 3 I' 0
I
0I 2I 3
I
RE F
i
F
i
S
3
S
0
S
1
S
2
d
0
d
3
d
2
d
1
+ V
RE F
u
o
－
+
B C DA
5.2.3 集成 D/A转换器及其应用
+ V
RE F
(+ 5V )
V
EE
(-5V )
1 16
2 15
3 14
4 13
5 12
6 11
7 10
8 9
D A C0 808
NC
G ND
V
EE
I
o
D
7
D
6
D
5
D
4
CO P
V
RE F
( - )
V
RE F
(+ )
V
CC
D
0
D
1
D
2
D
3
5 13 14
6
7 15
8
9 2
10
11 4
12 3 16
D A C0 808
V
CC
(+ 5V )
2.4k Ω
2.4k Ω
0.1 μ F
I
o
R
L
D
0
D
1
D
2
D
3
D
4
D
5
D
6
D
7
(a ) 引脚排列图 (b) D / A 转换电路
本节小结：
D/A转换器的功能是将输入的二进制数字信
号转换成相对应的模拟信号输出。 D/A转换器根
据工作原理基本上可分为二进制权电阻网络 D/A
转换器和 T型电阻网络 D/A转换器两大类。由于 T
型电阻网络 D/A转换器只要求两种阻值的电阻，
因此最适合于集成工艺，集成 D/A转换器普遍采
用这种电路结构。
如果输入的是 n位二进制数, 则 D/A转换器
的输出电压为：
)2222(
2
0
0
1
1
2
2
1
1o ??????????
?
?
?
? dddd
Vu n
n
n
nn
REF ?
5.3 A/D转换器
5.3.1 A/D转换器的基本原理
5.3.2 A/D转换器的构成
5.3.3 集成 A/D转换器及其应用
退出
5.3.1 A/D转换器的基本原理
1, A /D 转换器的基本原理
d
n -1
d
1
d
0
数字量输出
( n 位 )
ADC 的数字
化编码电路
CP
S
S
C
ADC
采样 - 保持电路采样展宽信号输入模拟电压
u
i
( t )
u
s
( t )
…
模拟电子开关 S在采样脉冲 CPS的控制下重复接通, 断开的
过程。 S接通时, ui(t)对 C充电, 为采样过程； S断开时, C
上的电压保持不变, 为保持过程。在保持过程中, 采样的
模拟电压经数字化编码电路转换成一组 n位的二进制数输出。
2,采样 - 保持电路－
－
+
+
u
i
u
o
C
H
S
A
1
A
2
u
C
u
o
,u
i
u
o
u
i
0
( a ) 电路图 ( b) 波形图
t
0
t
1
t
2
t
3
t
4
t
5
t
6
t
7
t
8
t
9
t
10
t
11
t
采样脉冲（ f
S
）
开关驱
动电路
t0时刻 S闭合,CH被迅速充电，电路处于采样阶段。由于两个放
大器的增益都为 1，因此这一阶段 uo跟随 ui变化，即 uo＝ ui。 t1时
刻采样阶段结束,S断开，电路处于保持阶段。若 A2的输入阻抗
为无穷大,S为理想开关，则 CH没有放电回路，两端保持充电时
的最终电压值不变，从而保证电路输出端的电压 uo维持不变。
采样定理,m a x2 is ff ?
3, A /D 转换器的主要技术指标
（ 1）分辨率
A/D转换器的分辨率用输出二进制数的位数表示, 位数越多,
误差越小, 转换精度越高。例如, 输入模拟电压的变化范围
为 0～ 5V,输出 8位二进制数可以分辨的最小模拟电压为
5V× 2－ 8＝ 20mV；而输出 12位二进制数可以分辨的最小模拟
电压为 5V× 2－ 12≈1.22mV。
（ 2）相对精度
在理想情况下, 所有的转换点应当在一条直线上。相对精度
是指实际的各个转换点偏离理想特性的误差。
（ 3）转换速度
转换速度是指完成一次转换所需的时间。转换时间是指从接
到转换控制信号开始, 到输出端得到稳定的数字输出信号所
经过的这段时间。
0≤ui＜ VREF/14时, 7个比
较器输出全为 0,CP到来
后, 7个触发器都置 0。
经编码器编码后输出的
二进制代码为 d2d1d0 ＝
000。
VREF/14≤ui ＜ 3VREF/14 时,
7个比较器中只有 C1输出
为 1,CP到来后, 只有触
发器 FF1置 1,其余触发
器仍为 0。经编码器编码
后输出的二进制代码为
d2d1d0=001。
－
+
C
6
－
+
C
7
－
+
C
5
－
+
C
4
－
+
C
3
－
+
C
2
－
+
C
1
1D
C1
1D
C1
1D
C1
1D
C1
1D
C1
1D
C1
1D
C1
&
&
&
&
&
&
V
RE F
u
i
d
2
d
1
d
0
Q
4
Q
4
Q
7
Q
6
Q
5
Q
3
Q
2
Q
2
Q
1
R /2
R /2
R
R
R
R
R
R
CP
比较器寄存器编码器
FF
7
FF
6
FF
5
FF
4
FF
3
FF
2
FF
1
5.3.2 A/D转换器的构成
1,并联比较型 A /D 转换器
－
+
C
6
－
+
C
7
－
+
C
5
－
+
C
4
－
+
C
3
－
+
C
2
－
+
C
1
1D
C1
1D
C1
1D
C1
1D
C1
1D
C1
1D
C1
1D
C1
&
&
&
&
&
&
V
RE F
u
i
d
2
d
1
d
0
Q
4
Q
4
Q
7
Q
6
Q
5
Q
3
Q
2
Q
2
Q
1
R /2
R /2
R
R
R
R
R
R
CP
比较器寄存器编码器
FF
7
FF
6
FF
5
FF
4
FF
3
FF
2
FF
1
3VREF/14 ≤ui ＜ 5VREF/14
时, 比较器 C1,C2输出
为 1,CP到来后, 触发
器 FF1,FF2置 1。经编码
器编码后输出的二进制
代码为 d2d1d0＝ 010。
5VREF/14≤ui ＜ 7VREF/14
时, 比较器 C1,C2、
C3输出为 1,CP到来后,
触发器 FF1,FF2,FF3
置 1。经编码器编码后
输出的二进制代码为
d2d1d0=011。
依此类推, 可以列出 ui
为不同等级时寄存器的
状态及相应的输出二进
制数。
输入模拟电压寄存器状态输出二进制数
u
i
Q
7
Q
6
Q
5
Q
4
Q
2
Q
2
Q
1
d
2
d
1
d
0
R E F
V)~0(
14
1
0 0 0 0 0 0 0 0 0 0
REF
V)~(
14
3
14
1
0 0 0 0 0 0 1 0 0 1
REF
V)~(
14
5
14
3
0 0 0 0 0 1 1 0 1 0
REF
V)~(
14
7
14
5
0 0 0 0 1 1 1 0 1 1
REF
V)~(
14
9
14
7
0 0 0 1 1 1 1 1 0 0
REF
V)~(
14
11
14
9
0 0 1 1 1 1 1 1 0 1
REF
V)~(
14
13
14
11
0 1 1 1 1 1 1 1 1 0
R E F
V)1~(
14
13
1 1 1 1 1 1 1 1 1 1
2,逐次逼近型 A /D 转换器
输出数字量输入模拟电压
u o
u i
顺序脉冲
发生器
逐次逼近
寄存器
D / A
转换器
电压
比较器
转换开始前先将所有寄存器清零。开始转换以后, 时钟脉冲
首先将寄存器最高位置成 1,使输出数字为 100… 0。这个数
码被 D/A转换器转换成相应的模拟电压 uo,送到比较器中与 ui
进行比较。若 ui＞ uo,说明数字过大了, 故将最高位的 1清除；
若 ui＜ uo,说明数字还不够大, 应将这一位保留。然后, 再
按同样的方式将次高位置成 1,并且经过比较以后确定这个 1
是否应该保留。这样逐位比较下去, 一直到最低位为止。比
较完毕后, 寄存器中的状态就是所要求的数字量输出。
原
理
框
图
基
本
原
理
Q
1
Q
2
Q
3
Q
4
Q
5
u
i
1D
C1
1D
C1
1D
C1
1D
C1
1D
C1
& & &
≥ 1 ≥ 1
FF
1
FF
2
FF
3
FF
4
FF
5
&
&
&
u
o
CP
－ +
C
u
c
d
2
(2
2
)
d
1
(2
1
)
d
0
(2
0
)
FF
A
Q
FF
B
Q
FF
C
G
1
G
2
G
3
G
4
G
5
Q
G
6
G
7
G
8
= 1( u
i
< u
o
)
= 0( u
i
≥ u
o
)
u
c
= 1S C 1 1R1S C 1 1R 1S C 1 1R
3 位 D / A 转换器
3位逐次逼近型 A/D转换器
转换开始前, 先使 Q1=Q2=Q3=Q4=0,Q5=1,第一个 CP到来
后, Q1=1,Q2=Q3=Q4=Q5=0,于是 FFA被置 1,FFB和 FFC被置 0。
这时加到 D/A转换器输入端的代码为 100,并在 D/A转换器的输
出端得到相应的模拟电压输出 uo。 uo和 ui在比较器中比较, 当若
ui＜ uo时, 比较器输出 uc=1；当 ui≥uo时, uc=0。
第二个 CP到来后, 环形计数器右移一位, 变成 Q2=1，
Q1=Q3=Q4=Q5=0,这时门 G1打开, 若原来 uc=1,则 FFA被置 0，
若原来 uc=0,则 FFA的 1状态保留。与此同时, Q2的高电平将
FFB置 1。
第三个 CP到来后, 环形计数器又右移一位, 一方面将 FFC
置 1,同时将门 G2打开, 并根据比较器的输出决定 FFB的 1状态
是否应该保留。
第四个 CP到来后, 环形计数器 Q4=1,Q1=Q2=Q3=Q5=0,门
G3打开, 根据比较器的输出决定 FFC的 1状态是否应该保留。
第五个 CP到来后, 环形计数器 Q5=1,Q1=Q2=Q3=Q4=0，
FFA,FFB,FFC的状态作为转换结果, 通过门 G6,G7,G8送出。
工作原理
3,双积分型 A /D 转换器
逻辑
控制门
定时器 n 位二进制计数器 &
输入模拟电压
基准电压
积分器
比较器
时钟输入
控制门 G
n 位二进制数字输出
u
i
－ V
RE F
S
1
S
2
R
C
CP
C
O
= 1( u
o
≤ 0)
= 0( u
o
> 0)
u
o
d
n -1
d
n -2
d
0
－
－
+
+
T
C
C
O
=
基本原理,对输入模拟电压和基准电压进行两次积分，先对输入
模拟电压进行积分，将其变换成与输入模拟电压成正比的时间间
隔 T1，再利用计数器测出此时间间隔，则计数器所计的数字量就
正比于输入的模拟电压；接着对基准电压进行同样的处理。
原理电路
逻辑
控制门
定时器 n 位二进制计数器 &
输入模拟电压
基准电压
积分器
比较器
时钟输入
控制门 G
n 位二进制数字输出
u
i
－ V
RE F
S
1
S
2
R
C
CP
C
O
= 1( u
o
≤ 0)
= 0( u
o
> 0)
u
o
d
n -1
d
n -2
d
0
－
－
+
+
T
C
C
O
=
i
REF
n
U
V
N 22 ?
计数器中所计的二进制数值
5.3.3 集成 A/D转换器及应用
U
in ( +)
V
CC
D
0
U
in ( -)
D
1
A G ND D
2
A D C08 01 D
3
U
RE F
/2 D
4
CL K
R
D
5
D
6
CL K
in
D
7
CS
RD WR
D G ND INT R
1k Ω
1k Ω
1k Ω
1k Ω
1k Ω
1k Ω
1k Ω
1k Ω
+ 5V
+ 5V
(1)
(2)
(10)
(6)
(7)
(8)
(9)
(19)
(4)
(18)
(17)
(16)
(15)
(14)
(13)
(12)
(11)
(5)
(20)
(3)
LED
输入模
拟电压
u
i
0~ 5V
调节时
钟频率
R
10k Ω
C
150 p F
空脚
A/D转换器的功能是将输入的模拟信号转换成一
组多位的二进制数字输出。不同的 A/D转换方式具有
各自的特点。并联比较型 A/D转换器转换速度快，主
要缺点是要使用的比较器和触发器很多，随着分辨
率的提高，所需元件数目按几何级数增加。双积分
型 A/D转换器的性能比较稳定，转换精度高，具有很
高的抗干扰能力，电路结构简单，其缺点是工作速
度较低，在对转换精度要求较高，而对转换速度要
求较低的场合，如数字万用表等检测仪器中，得到
了广泛的应用逐次逼近型 A/D转换器的分辨率较高、
误差较低、转换速度较快，在一定程度上兼顾了以
上两种转换器的优点，因此得到普遍应用。
本节小结：

课件简介

课件名称：	宿州学院：数字电子技术
课件分类：	电子与通信
课件类型：	教学课件
文件大小：	4.8MB
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