一、Verilog HDL语言文本文件输入操作方法 在F：盘中新建一个文件夹，如：F?：\ZWY01 1 进入Windows操作系统，打开Max+plus II 10.0 ； 2 启动File/New菜单，选择Text Editor file，打开文本编辑器，输入文件； 3 输入文件后，点击File/Save as， 保存文件，如： SEL.V 文件名SEL与文本文件中的MODULE后的模块名相同； 文件的扩展名是 .V （不能搞错） 4 把当前文件转换成顶层文件 点击 Assign/Device菜单，弹出对话框，选择： Device family 选 FLEX10K， Device 选 EPF10K10LC84-4 COMBILE (编译)； 5 关闭编译对话框，启动File/Creat default symbol，生成扩展名为*.sym符号文件，再编译一次。 该符号文件可以看作一个元器件使用。 6 可以对文本文件进行仿真，管脚分配，下载和验证。 二、特别注意两种设计输入的扩展名： 1. 原理图设计输入，对应的文件名称是*.gdf，其扩展名称是 .gdf，如zadd.gdf，产生的波形文件名是zadd.scf，编译后产生的下载文件是 zadd.sof 2. Verilog HDL设计输入对应的文件名称是 *.v，其扩展名称是 .v，如addt.v（更不能是addt.tdf），产生的波形文件名是addt.scf，编译后产生的下载文件是addt.sof， File/Create default symbol产生符号文件名称是addt.sym，此符号在原理图输入时当作一个元件使用。 3. *.gdf 与 *.v 文件名称不能相同。 如果在一个文件夹中出现相同名称的.v和.gdf（或.tdf）文件，如add.v和add.gdf（或add.tdf），将产生非常严重的错误。解决问题的办法是： 在该文件所在的文件夹中，保留add.v文件，删除文件名是add的其他类型的文件，重新产生符号文件add.sym 三、（北京理工板）时钟源（EPM7128S）六路时钟， CLK0,CLK1，JPCK直接对4MHZ晶振进行分频 CLK2,CLK3,CLK4,CLK5是对JPCK进行再分频 输出时钟名称 调节对象 输出频率范围 输出频率举例  JPCK 跳线排  ＝256Hz  CLK0 跳线排  256k~16kHz  CLK1 跳线排  16kHz~256Hz  CLK2, CLK4 跳线排    CLK3, CLK5 跳线排