第 2章
FPGA／ CPLD结构与应用
EDA技术讲义
GAL,Generic Array Logic 通用阵列逻辑
相关专业名词
EDA,Electronic Design Automation 电子设计自动化
PLD,Programmable Logic Device 可编程逻辑器件
CPLD,Complex Programmable Logic Device 复杂可编程逻辑器件
EPLD,Erasable Programmable Logic Device 可擦除可编程逻辑器件
FPGA,Field Programmable Gate Array 现场可编程门阵列
VHDL,Very High Speed Integrated Circuit Hardware Description Language
超高速集成电路硬件描述语言
ASIC,Application Specific Integrated Circuit 特定用途集成电路
EDA技术讲义
2.1 概 述
输 入
缓冲
电路
与
阵
列
或
阵
列
输出
缓冲
电路
输
入
输
出? ?
图 2-1 基本 PLD器件的原理结构图
EDA技术讲义
2.1.1 可编程逻辑器件的发展历程
70年代 80年代 90年代
PROM
和PL
A
器
件
改
进
的P
LA
器
件
GAL
器
件
FP
GA
器
件
EP
LD
器
件 C
PL
D
器
件
内嵌复杂
功能模块
的 SOPC
EDA技术讲义
2.1.2 可编程逻辑器件的分类
图 2-2 按集成度 (PLD)分类
可编程逻辑器件 （ P L D ）
简单 P L D 复杂 P L D
P R O M P A L P L A G A L C P L D F P G A
EDA技术讲义
2.2 简单 PLD原理
2.2.1 电路符号表示
图 2-3 常用逻辑门符号与现有国标符号的对照
EDA技术讲义
2.2.1 电路符号表示
图 2-4PLD的互补缓冲器 图 2-5 PLD的互补输入 图 2-6 PLD中与阵列表示
图 2-7 PLD中或阵列的表示 图 2-8 阵列线连接表示
EDA技术讲义
2.2.2 PROM
地址
译码器
存储单元
阵列
? ??
0
A
1
A
1?n
A
0
W
1
W
1?p
W
0
F
1
F
1?m
F
n
p 2?
图 2-9 PROM基本结构：
01112
0111
0110
.,,
AAAW
AAAW
AAAW
n
n
n
n ??
??
??
??
?
?其逻辑函数是：
EDA技术讲义
2.2.2 PROM
图 2-10 PROM的逻辑阵列结构
与阵列
（不可
编程）
或阵列
（可编程）
? ??
0
A
1
A
1?n
A
0
W
1
W
1?p
W
0
F
1
F
1?m
F
n
p 2?
01,011,111,11
01,011,111,11
00,010,110,10
WMWMWMF
WMWMWMF
WMWMWMF
mmpmpm
pp
pp
??????
??
??
????
????
????
?
?
?
?逻辑函数表示：
EDA技术讲义
2.2.2 PROM
图 2-11 PROM表达的 PLD图阵列
与阵列（固定）
或阵列
（可编程）
0
A
1
A
1
A
1A 0
A
0A
1
F
0
F
图 2-12 用 PROM完成半加器逻辑阵列
与阵列（固定）
或阵列
（可编程）
0
A
1
A
1
A
1A 0
A
0A
1
F
0
F
011
10100
AAF
AAAAF
?
??
EDA技术讲义
2.2.3 PLA
图 2-13 PLA逻辑阵列示意图
与阵列（可编程）
或阵列
（可编程）
0
A
1
A
1
A
1A 0
A
0A
1
F
0
F
EDA技术讲义
2.2.3 PLA
图 2-14 PLA与 PROM的比较
0
A
1
A
1
F
0
F
2
A
2
F
0
A
1
A
1
F
0
F
2
A
2
F
EDA技术讲义
2.2.4 PAL
0
A
1
A
1
F
0
F
0
A
1
A
1
F
0
F
图 2-15 PAL结构,图 2-16 PAL的常用表示：
EDA技术讲义
2.2.4 PAL
11
10
01
00
R
11
10
01
00
R
Q
QD
11
10
01
00
R
11
10
01
00
R
Vcc
SG1
SL0 7
SL1 7
SG0 SL0 6
19 I/O
7
11
10
01
00
R
11
10
01
00
R
Q
QD
11
10
01
00
R
11
10
01
00
R
Vcc
SG1
SL0 6
SL1 6
SG1 SL0 6
18 I/O
6
1CLK/I 0
2I 1
3I 2
0
7
8
15
0 3 4 7 8 1211 15 16 19 20 23 24 27 28 31
图 2-17 一种 PAL16V8的部分结构图
2.2.5 GAL
2
0
7
19
0 3 4 7 8 1211 15 16 19 20 23 24 27 28 31
1
3
8
15
18
OLMC
OLMC
4
16
23
17
5
24
31
16
OLMC
OLMC
6
32
39
15
7
40
47
14
OLMC
OLMC
8
48
55
13
9
56
63
12
OLMC
OLMC
11
I/CLK
I
I
I
I
I
I
I
I
I/ OE
I/O/Q
I/O/Q
I/O/Q
I/O/Q
I/O/Q
I/O/Q
I/O/Q
I/O/Q
CLK
OE
图 2-18 GAL16V8的结构图
EDA技术讲义
GAL：
General Array Logic Device
最多有 8个或项，每个或项最多有 32个与项
EPLD
Erasable Programmable Logic Device
2.2.5 GAL
EDA技术讲义
逻辑宏单元
输入 /输出口
输入口
时钟信
号输入
三态控制
可编程与阵列
固定或阵列
GAL16V8
EDA技术讲义
2.2.5 GAL
图 2-19寄存器输出结构
图 2-20寄存器模式组合双向输出结构
EDA技术讲义
2.2.5 GAL
图 2-21 组合输出双向结构
图 2-22 复合型组合输出结构
EDA技术讲义
2.2.5 GAL
图 2-23 反馈输入结构
图 2-24输出反馈结构
EDA技术讲义
2.2.5 GAL
图 2-25 简单模式输出结构
EDA技术讲义
2.3 CPLD结构与工作原理
图 2-26 MAX7000系列的单个宏单元结构
PRN
CLRN
ENA
逻辑阵列
全局
清零
共享
逻辑
扩 展项
清零
时钟
清零
选择
寄存器
旁路
并行
扩 展项
通往 I/O
模块
通往
PIA
乘
积
项
选
择
矩
阵
来自 I/O引脚
全局
时钟
QD
EN
来自 PIA的 36个信号
快速输入选择2
EDA技术讲义
2.3 CPLD结构与工作原理
(1) 逻辑阵列块 (LAB)
图 2-27
MAX7128S的结构
EDA技术讲义
2.3 CPLD结构与工作原理
(2) 宏单元
(3) 扩展乘积项
局部连线
共享扩展
项提供的
“与非”
乘积项
宏单元的
乘积项
逻辑
宏单元的
乘积项
逻辑
图 2-28 共享扩展乘积
项结构
EDA技术讲义
图 2-29 并
联扩展项馈
送方式
EDA技术讲义
2.3 CPLD结构与工作原理
(4) 可编程连线阵列
(5) 不同的 LAB通过在可编程连线阵列 (PIA)上布线，以相互连
接构成所需的逻辑。
图 2-30 PIA信号布线到 LAB的方式
EDA技术讲义
(6)I/O控制块
图 2-31
EPM7128S器
件的 I/O控制
块
EDA技术讲义
2.4 FPGA结构与工作原理
2.4.1 查找表
0
0
0
0
0
1
0
1
0
0
0
0
0
1
0
1
16× 1
RAM
输入A 输入B 输入C 输入D
查找表
输出
多路选择器
图 2-33 FPGA查找表单元内部结构
查找表
LUT
输入1
输入2
输入3
输入4
输出
图 2-32 FPGA查找
表单元：
EDA技术讲义
? 一个 N输入查找表 (LUT,Look Up Table)可以实现 N个输入变量的任何逻辑功
能，如 N输入“与”,N输入“异或”等。
? 输入多于 N个的函数、方程必须分开用几个查找表（ LUT） 实现
输出
查黑
找盒
表子
输入 1
输入 2
输入 3
输入 4
什么是查找表?
基于查找表的结构模块
EDA技术讲义
0
0
0
0
0
1
0
1
0
0
0
0
0
1
0
1
输入 A 输入 B 输入 C 输入 D
查找表
输出
16x1
RAM
查找表原理
多路选择器
EDA技术讲义
2.4.2 FLEX10K系列器件
图 2-34 FLEX 10K内部结构..,I
OCIOC
IO
C
IO
C.,,
..
.IOC
..
.
IOC
IOC
..
.IOC,..
IOC
IOC
逻辑单元
..,IOCIOC,.,IOCIOC
IO
C
IO
C.,,
快速通道互连
逻辑阵列块 (LAB)
IO
C
IO
C.,,
EDA技术讲义连续布线和分段布线的比较
连续布线 = 每次设计重复的可预测性和高性能
连续布线 ( Altera 基于查找表（ LUT） 的 FPGA )
LAB
LE
EDA技术讲义
..,IOCIOC
.,,IOC IOC
..,IOCIOC
.,,IOC IOC
..,IOCIOC
.,,IOC IOC
FLEX 10K系列 FPGA结构图
..,IOCIOC
.,,IOC IOC
..
.
IOC
IOC
..
.
IOC
IOC
..
.
IOC
IOC
..
.
IOC
IOC
EAB
EAB
嵌入式
阵列块
EDA技术讲义
(1) 逻辑单元 LE
图 2-35 LE(LC)结构图
数据 1
Lab 控制 3
LE 输出
进位链 级联链查找表 (LUT)
清零和
预置逻辑
时钟选择
进位输入 级联输入
进位输出 级联输出
Lab 控制 1
CLRN
D Q数据 2数据 3
数据 4
Lab 控制 2
Lab 控制 4
EDA技术讲义
(1) 逻辑单元 LE
图 2-36 进位链连通 LAB中的所有 LE
快速加法器,比较器和计数器
DFF
进位输入
(来自上一个逻辑单元 )
S1
LE1
查找表
LUT
进位链
DFF S2
LE2
A1
B1
A2
B2
进位输出
(到 LAB中的下一个逻辑单元 )
进位链
查找表
LUT
EDA技术讲义
(1) 逻辑单元 LE
图 2-37 两种不同的级联方式
,与”级联链, 或”级联链
LUT
LUT
IN [3..0]
IN [4..7]
LUTIN [(4n-1)..4(n-1)]
LUT
LUT
IN [3..0]
IN [4..7]
LUTIN [(4n-1)..4(n-1)]
LE
1
LE2
LEn
LE1
LE2
LEn
0.6 ns
2.4 ns
16位地址译码速度可达 2.4 + 0.6x3=4.2 ns
EDA技术讲义
(2) 逻辑阵列 LAB是由一系列的相邻 LE构成的
图 2-38-
FLEX10
K LAB
的结构图
EDA技术讲义
(3) 快速通道 (FastTrack)
(4) I/O单元与专用输入端口
图 2-39 IO单元结构图
EDA技术讲义
? EAB的大小灵活可变
? 通过组合 EAB 可以构成更大的模块
? 不需要额外的逻辑单元，不引入延迟,EAB 可配置为深度达 2048的存储器
EAB 的字长是可配置的
256x8 512x4 1024x2
2048x1
256x8
256x8
512x4
512x4
256x16 512x8
EDA技术讲义
(5) 嵌入式阵列块 EAB是在输入、输出口上带有寄存器的 RAM
块，是由一系列的嵌入式 RAM单元构成。
图 2-40 用
EAB构成不同
结构的 RAM
和 ROM
输出
时钟
D
RAM/ROM
256x8
512x4
1024x2
2048x1
D
D
D
写脉冲
电路
输出宽度
8,4,2,1
数 据宽 度
8,4,2,1
地址宽度
8,9,10,11
写使能
输入
时钟
EDA技术讲义
EAB 可以用来实现乘法器
VS
非流水线结构,使用 35个 LE,速度为 34 MHz
流水线结构速度为 100 MHz,
EAB8 8
90 MHz
用 EAB实现的流水线乘法器操作速度可达 90 MHz!
实例, 4x4 乘法器
+
(6 LE)
+
(6 LE)
+
(7 LE)
8
LE
LE
LE
LE
LE
LE
LE
LE
LE
LE
LE
LE
LE
LE
LE
LE
EDA技术讲义
1 0,0 0 0
2 0,0 0 0
3 0,0 0 0
4 0,0 0 0
5 0,0 0 0
7 0,0 0 0
1 0 0,0 0 0
1 3 0,0 0 0
2 5 0,0 0 0
6,0 0 0 1 2,0 0 0 1 2,0 0 0
1 6,0 0 0 2 0,0 0 0 1 8,0 0 0
2 4,0 0 0
3 2,0 0 0
4 0,0 0 0
存储器容量
(单位, Bit)
典型可用门
EP
F1
0K
10
/A
EP
F1
0K
20
EP
F1
0K
30
/A
EP
F1
0K
40
EP
F1
0K
5/V
EP
F1
0K
70
EP
F1
0K
10
0/A
EP
F1
0K
13
0V
EP
F1
0K
25
0A
EDA技术讲义
管芯尺寸比较
Altera
EPF10K100A
相对管芯尺寸,1.0
0.35 μ工艺
4,992个逻辑单元 (LE)
12 个 EAB
Xilinx
XC4062XL
相对管芯尺寸,1.91
0.35 μ工艺
相当于 4,608个逻辑单元 (LE)*
没有 EAB
Altera
EPF10K100E
相对管芯尺寸,0.6
0.25 μ工艺
4,992个逻辑单元 (LE)
12 个 EAB* 1个 CLB 相当于 2 两个 LE
EDA技术讲义
工艺改进促使供电电压降低
0
2
4
6
8
10
1992 1993 1994 1995 1996 1997 1998 1999 2000 2001
μ?
?1
5.0 V
3.3 V
2.5 V
1.8 V
崩溃电压
供电电压
EDA技术讲义
FPGA/CPLD多电压兼容系统
内核电压 3.3V、
2.5V或 1.8V
接受 2.5V,3.3V
或者 5.0V 输入
输出电位
标准 Vccio
EDA技术讲义
资料来源：美国 Altera公司
0%
20%
40%
60%
80%
100%
1992 1993 1994 1995 1996 1997 1998 1999 2000 2001
5.0 V
3.3 V 2.5 V
1.8 V
初始设计百分比
FPGA/CPLD不同芯核电压器件流行趋势
EDA技术讲义
4,FPGA/CPLD生产商
ALTERA
FPGA：
FLEX系列,10K,10A,10KE,EPF10K30E
APEX系列,20K,20KE EP20K200E
ACEX系列,1K系列 EP1K30,EP1K100
STRATIX系列,EP1系列 EP1S30,EP1S120
CPLD：
MAX7000/S/A/B系列,EPM7128S
MAX9000/A系列
FPGA：
XC3000系列,XC4000系列,XC5000系列
Virtex系列
SPARTAN系列,XCS10,XCS20,XCS30
CPLD：
XC9500系列,XC95108,XC95256
XILINX
EDA技术讲义
LATTICE
VANTIS
（ AMD）
ispLSI系列,1K,2K,3K,5K,8K
ispLSI1016, ispLSI2032、
ispLSI1032E,ispLSI3256A
MACH系列
ispPAC系列：
其他 PLD公司：
ACTEL公司,ACT1/2/3,40MX
ATMEL公司,ATF1500AS系列,40MX
CYPRESS公司
QUIKLOGIC公司
CPLD
4,FPGA/CPLD生产商
EDA技术讲义
ALTERA
FPGA：
FLEX系列,10K,10A,10KE,EPF10K30E
APEX系列,20K,20KE EP20K200E
ACEX系列,1K系列 EP1K30,EP1K100
STRATIX系列,EP1系列 EP1S30,EP1S120
CYCLONE系列,EP1C20
EXCALIBUR系列：
CPLD：
MAX7000/S/A/B系列,EPM7128S
MAX9000/A系列
MAX3000系列
EDA技术讲义
2.5 FPGA/CPLD测试技术
2.5.1 内部逻辑测试
2.5.2 JTAG边界扫描测试
图 2-41 边界扫描电路结构
EDA技术讲义
引 脚 描 述 功 能
T D I 测试数据输入
( T e s t D a t a I np ut )
测试指令和编程数据的串行输入引脚。数据在 T C K 的上升沿移入。
T D O 测试数据输出
( T e s t D a t a O ut pu t )
测试指令和编程数据的串行输出引脚，数据在 T C K 的下降沿移出。如果数据
没有被移出时，该引脚处于高阻态。
T M S 测试模式选择
( T e s t M od e S e l e c t )
控制信号输入引脚，负责 T A P 控制器的转换。 T M S 必须在 T C K 的上升沿到
来之前稳定。
T C K 测试时钟输入
( T e s t C l oc k I np ut )
时钟输入到 B S T 电路，一些操作发生在上升沿，而另一些发生在下降沿。
T R S T 测试复位输入
( T e s t R e s e t I np ut )
低电平有效，异步复位边界扫描电路 ( 在 I E E E 规范中，该引脚可选 ) 。
2.5.2 JTAG边界扫描测试
表 2-1 边界扫描 IO引脚功能
EDA技术讲义
图 2-42 边
界扫描数
据移位方
式
2.5.2 JTAG边界扫描测试
EDA技术讲义
图 2-43 JTAG
BST 系统内
部结构
EDA技术讲义
图 2-44 JTAG BST系统与与 FLEX器件关联结构图
EDA技术讲义
图 2-45 JTAG BST选择命令模式时序
TAP控制器的命令模式有：
SAMPLE／ PRELOAD指令模式 EXTEST指令模式
BYPASS指令模式 IDCODE指令模式 USERCODE指令模式
EDA技术讲义
2.6 FPGA/CPLD产品概述
2.6.1 Lattice公司 CPLD器件系列
1,ispLSI器
件系列
ispLSI1000E系列 ispLSI2000E/2000VL/200VE系列
ispLSI5000V系列 ispLSI 8000/8000V系列
2,ispLSI器件的结构与特点,
采用 UltraMOS工艺。 系统可编程功能。
边界扫描测试功能。 加密功能。 短路保护功能。
EDA技术讲义
2.6.2 Xilinx公司的 FPGA和 CPLD器件系列
1,Virtex E系列 FPGA
2,SpartanⅡ 器件系列
3,XC9500系列 CPLD
4,Xilinx FPGA配置器件 SPROM
5,Xilinx的 IP核
EDA技术讲义
2.6.3 Altera公司 FPGA和 CPLD器件系列
1,Stratix 系列 FPGA
2,APEX系列 FPGA
3,ACEX系列 FPGA
4,FLEX系列 FPGA
5,MAX系列 CPLD
6,Altera宏功能块及 IP核
EDA技术讲义
2.6.4 Altera公司的 FPGA配置方式与器件系列 器 件 功能描述 封装形式
E P C 2 1695680 × 1 位,3,3 / 5V 供电 20 脚 P L C C, 32 脚 T Q F P
E P C 1 1046496 × 1 位,3,3 / 5V 供电 8 脚 P D I P, 20 脚 P L C C
E P C 14 41 44 0 80 0 × 1 位,3,3 / 5V 供电 8 脚 P D I P, 20 脚 P L C C
E P C 12 13 21 2 94 2 ×位,5V 供电 8 脚 P D I P, 20 脚 P L C C, 32 脚 T Q F P
E P C 10 64 65 53 6 ×位,5V 供电 8 脚 P D I P, 20 脚 P L C C, 32 脚 T Q F P
E P C 10 64 V 65 53 6 ×位,5V 供电 8 脚 P D I P, 20 脚 P L C C, 32 脚 T Q F P
表 2-2 Altera FPGA常用配置器件
EDA技术讲义
2.7 CPLD和 FPGA的编程与配置
图 2-46 10芯下载口
引脚 1 2 3 4 5 6 7 8 9 10
PS 模式 D C K GND C O N F _ D O N E V C C n C O N F I G - n S T A T U S - D A T A 0 GND
J A T G 模式 T C K GND T D O V C C T M S - - - T D I GND
表 2-3 图 2-46 接口各引脚信号名称
EDA技术讲义
FPGA与 CPLD的
配置与编程方案
EDA技术讲义
CPLD的编程方案
PC机
JTAG编程端口
CPLD
PC机
isp编程端口
CPLD
编程适配电路 编程适配电路
JTAG编程信号：
TCK,TDO,TMS、
TDI
EDA技术讲义
CPLD isp --IN-SYSTEM-PROGRAMMERBALE
LATTICE 的 isp下载方式
EDA技术讲义
ISP功能提高设计和应用的灵活性
? 减少对器
件的触摸
和损伤
? 不计较器
件的封装
形式
? 允许一般的
存储
? 样机制造方
便
? 支持生产和
测试流程中
的修改
? 允许现场硬
件升级
? 迅速方便地
提升功能
未编程前先焊
接安装 系统内编程 --ISP 在系统现场重 编程修改
EDA技术讲义
此接口既可作编
程下载口，也可作
JTAG接口
ALTERA 的 ByteBlaster（ MV） 下载接口
EDA技术讲义
FPGA的配置方案
EDA技术讲义
FPGA的 3种常用的
标准下载配置模式
1,Passive Serial Mode
3,JTAG Mode
2,Active Serial Mode
EDA技术讲义
FPGA配置
JTAG配置端口
FPGAPS配置端口
PC机 配置适配电路
配置器件
或配置电路
AS配置端口专用 FLASH
配置器件
EDA技术讲义
2.7.1 CPLD的 JTAG方式编程
图 1-47 CPLD编程下载连接图
TCK,TDO,TMS,TDI为 CPLD的 JTAG口
对 CPLD编程
EDA技术讲义
图 2-48 多 CPLD芯片 ISP编程连接方式
2.7.1 CPLD的 ISP方式编程
EDA技术讲义
2.7.2 使用 PC并行口配置 FPGA
图 2-49 FLEX10K PS模式配置时序
EDA技术讲义
图 2-50 多
FPGA芯片配
置电路
EDA技术讲义FLEX,ACEX,APEX等系列
FPGA器件配置连线图
注意：
1、不要忘了将多片配
置 控制信号 nCE 引
脚接地！
2,作为 PS配置模式，
不要忘了将配置模式
控制信号脚 MSEL1和
MSEL0都接地！
FLEX,ACEX、
APEX系列 FPGA
配置电路
FPGA Passive Serial Configuration
被动串行配置模式
10针标准
配置 /下载接口
通过配置电路后
与 PC机的并行
接口相接
对 FPGA配置
方案 1:PS端口直接配置
EDA技术讲义
图 2-51 FPGA使用 EPC配置器件的配置时序
2.7.3 用专用配置器件配置 FPGA
EDA技术讲义
图 2-52 FPGA的配置电路原理图
OTP配置器件,
EPC1441、
EPC1、
EPC1213等
方案 2:PS端口 OTP专用器件配置
缺点,
1、芯片价格高。
2、只能一次编程。
3、可配置的 FPGA规模小，不能用于 SOPC系统配置。
4、无法用于实时多任务重配置
EDA技术讲义
FPGA的 OTP配置器件
使用方法
EDA技术讲义
选择 Global Project Device… 项
编译前选择配置器件
注意，被编译文件的工程名为,DAC”，
因此，其配置文件名应该为,DAC, POF,
EDA技术讲义
对于低芯核电压 FPGA
（ 如 EP1K30）,需选择此
项，电路中的配置芯片
应该接 3.3V工作电压。
选择配置芯片的型号为 EPC1PC8
选择 PS模式
EDA技术讲义编 译！
EDA技术讲义
选择配置器件生产商
打开通用编程器编程窗
选择器件类型
选择器件型号
EDA技术讲义
器件接插方式 进入工程文件夹,选择编程文件
选择编程文件
双击编程文件后，进入,File type”
窗，选择文件类型为,POF”：
Programming Output File
EDA技术讲义
编程缓冲器中的
DAC.POF文件码
注意文件芯片
型号是否对！
打开编程窗口
编程窗
EDA技术讲义
开始编程
EDA技术讲义
2.7.4 用专用配置器件配置 FPGA
图 3-53 EPC2配置 FPGA的电路原理图
EPC2可以多次重复编
程，且是 isp方式编程
外部上拉电阻
1K X 5
EDA技术讲义
DCLK
nCS
nINIT_CONF
OE
DATA
PC机
FPGA
EPC2配置芯片
配置电路
和 JTAG编
程端口
DCLK
CONF_DONE
nCONFIG
nSTATUS
DATA0
TCK
TMS
TDO
TDI
TCK
TMS
TDO
TDI
配置编程
利用 FLASH结构的 EPC2为 FPGA作配置
方案 3:PS端口 E平方专用器件配置
缺点,
1、芯片价格高。
2、可多次编程次数少。
3、无法用于实时多任务重配置
EDA技术讲义
FPGA的 ispFLASH配置器件
EPC2/4/8/16使用方法
EDA技术讲义
如果没有使用
外部上拉电阻，
则必须选择此项
选择配置器件
型号,EPC2LC20
EDA技术讲义编 译！
EDA技术讲义
编程前，首先
打开编程器窗口
然后用鼠标
双击此文件名
于是弹出编程
文件选择窗
双击此编程
文件名,DAC,POF
这是对 FPGA
的配置文件
EDA技术讲义
对 EPC2编程文件名
编程器件名
开始编程
EDA技术讲义
方案 4:AS端口 FLASH专用器件配置
PC机
Cyclone系列
FPGA
EPCSX配置芯片ByteBlasterII配置电路
配置编程
AS配
置端
口
ByteBlaster(MV)配置电路
ByteBlasterII配置电路
POF硬件购建配
置文件
Nios工作软件
Nios嵌入式系统
缺点,
1、只适合于 Cyclone系列器件
2、无法用于实时多任务重配置
EDA技术讲义
FPGA普通单片机EPROM或
串行 E平方 ROM
PS配置端口
DCLK
CONF_DONE
nCONFIG
nSTATUS
DATA0
方案 5:PS端口单片机软件方式配置
单
片
机
I/
O
端
口
单片机软件配置方案 缺点,
1、配置过程中易受干扰，可靠性低，不能用于可靠性要求高的领域。
2、配置速度慢，不能用于反应速度要求高的领域。
3、可配置的 FPGA规模小，无法用于大于 10K30乃至 SOPC领域的器件配置。
4、电路面积比较大
5、实验模式不规范
EDA技术讲义
单片机产生配置时序、读
取 EPROM中的配置数据
EPROM中
放置多个不
同功能的配
置文件
对 FPGA进行配置
EDA技术讲义
2.7.4 使用单片机配置 FPGA
图 2-54 MCU用 PPS模式配置 FPGA电路
EDA技术讲义
图 2-55 单片机使用 PPS模式配置时序
EDA技术讲义
图 2-56 用 89C52进行配置
EDA技术讲义
各种规模的
FPGAASIC/CPLD大容量 EPROM
PS配置端口
DCLK
CONF_DONE
nCONFIG
nSTATUS
DATA0
方案 6:PS端口 ASIC/CPLD硬件高速配置方案
I/
O
端
口
缺点,
1、电路面积比较大
EDA技术讲义
PC机选择 JTAG下载模式
掉电配置选择 PS下载模式
掉电保护配置复位
40MHz配置时钟源
掉电保护配置器件
配置文件 ROM
配置成功指示
EDA技术讲义
FPGA的配置和重配置
（ RECONFIGURATION）
EDA技术讲义
PC机
FPGA
应用电路系统
CPU/CPLD
大容量
ROM/EPROM/
FLASH芯片
FPGA
应用电路系统
CPU/CPLDRAM
方案 1
方案 2
1、通用编程器
2、通用仿真器
3、虚拟仪表
… …
EDA技术讲义
通过 EDA工具中的 LPM模块调用
如 LPM_ROM,LPM_FIFO等
FPGA中的硬件 EAB/ESB
硬核 IP或嵌入式硬件模块（如 EAB） 调用图示
通过 LPM编辑器或直接编辑设计
（调用），以及参数设定 LPM模
块的相关底层文件（或元件）
顶层系统调用
EDA技术讲义
产生 HARDCOPY文件
ASIC无缝转化
ALTERA HARDCOPY ASIC设计流程
FPGA硬件系统测试仿真
ASIC顶层设计
STRATIX系列 FPGA
EDA技术讲义
规范的配置方案
JTAG端口
FPGA
PS配置端口
PC机 配置适配电路
配置器件
或配置电路
FPGA
PS配置端口PC机 配置适配电路
配置器件
或配置电路
不规范的配置方案
FPGA／ CPLD结构与应用
EDA技术讲义
GAL,Generic Array Logic 通用阵列逻辑
相关专业名词
EDA,Electronic Design Automation 电子设计自动化
PLD,Programmable Logic Device 可编程逻辑器件
CPLD,Complex Programmable Logic Device 复杂可编程逻辑器件
EPLD,Erasable Programmable Logic Device 可擦除可编程逻辑器件
FPGA,Field Programmable Gate Array 现场可编程门阵列
VHDL,Very High Speed Integrated Circuit Hardware Description Language
超高速集成电路硬件描述语言
ASIC,Application Specific Integrated Circuit 特定用途集成电路
EDA技术讲义
2.1 概 述
输 入
缓冲
电路
与
阵
列
或
阵
列
输出
缓冲
电路
输
入
输
出? ?
图 2-1 基本 PLD器件的原理结构图
EDA技术讲义
2.1.1 可编程逻辑器件的发展历程
70年代 80年代 90年代
PROM
和PL
A
器
件
改
进
的P
LA
器
件
GAL
器
件
FP
GA
器
件
EP
LD
器
件 C
PL
D
器
件
内嵌复杂
功能模块
的 SOPC
EDA技术讲义
2.1.2 可编程逻辑器件的分类
图 2-2 按集成度 (PLD)分类
可编程逻辑器件 （ P L D ）
简单 P L D 复杂 P L D
P R O M P A L P L A G A L C P L D F P G A
EDA技术讲义
2.2 简单 PLD原理
2.2.1 电路符号表示
图 2-3 常用逻辑门符号与现有国标符号的对照
EDA技术讲义
2.2.1 电路符号表示
图 2-4PLD的互补缓冲器 图 2-5 PLD的互补输入 图 2-6 PLD中与阵列表示
图 2-7 PLD中或阵列的表示 图 2-8 阵列线连接表示
EDA技术讲义
2.2.2 PROM
地址
译码器
存储单元
阵列
? ??
0
A
1
A
1?n
A
0
W
1
W
1?p
W
0
F
1
F
1?m
F
n
p 2?
图 2-9 PROM基本结构：
01112
0111
0110
.,,
AAAW
AAAW
AAAW
n
n
n
n ??
??
??
??
?
?其逻辑函数是：
EDA技术讲义
2.2.2 PROM
图 2-10 PROM的逻辑阵列结构
与阵列
（不可
编程）
或阵列
（可编程）
? ??
0
A
1
A
1?n
A
0
W
1
W
1?p
W
0
F
1
F
1?m
F
n
p 2?
01,011,111,11
01,011,111,11
00,010,110,10
WMWMWMF
WMWMWMF
WMWMWMF
mmpmpm
pp
pp
??????
??
??
????
????
????
?
?
?
?逻辑函数表示：
EDA技术讲义
2.2.2 PROM
图 2-11 PROM表达的 PLD图阵列
与阵列（固定）
或阵列
（可编程）
0
A
1
A
1
A
1A 0
A
0A
1
F
0
F
图 2-12 用 PROM完成半加器逻辑阵列
与阵列（固定）
或阵列
（可编程）
0
A
1
A
1
A
1A 0
A
0A
1
F
0
F
011
10100
AAF
AAAAF
?
??
EDA技术讲义
2.2.3 PLA
图 2-13 PLA逻辑阵列示意图
与阵列（可编程）
或阵列
（可编程）
0
A
1
A
1
A
1A 0
A
0A
1
F
0
F
EDA技术讲义
2.2.3 PLA
图 2-14 PLA与 PROM的比较
0
A
1
A
1
F
0
F
2
A
2
F
0
A
1
A
1
F
0
F
2
A
2
F
EDA技术讲义
2.2.4 PAL
0
A
1
A
1
F
0
F
0
A
1
A
1
F
0
F
图 2-15 PAL结构,图 2-16 PAL的常用表示：
EDA技术讲义
2.2.4 PAL
11
10
01
00
R
11
10
01
00
R
Q
QD
11
10
01
00
R
11
10
01
00
R
Vcc
SG1
SL0 7
SL1 7
SG0 SL0 6
19 I/O
7
11
10
01
00
R
11
10
01
00
R
Q
QD
11
10
01
00
R
11
10
01
00
R
Vcc
SG1
SL0 6
SL1 6
SG1 SL0 6
18 I/O
6
1CLK/I 0
2I 1
3I 2
0
7
8
15
0 3 4 7 8 1211 15 16 19 20 23 24 27 28 31
图 2-17 一种 PAL16V8的部分结构图
2.2.5 GAL
2
0
7
19
0 3 4 7 8 1211 15 16 19 20 23 24 27 28 31
1
3
8
15
18
OLMC
OLMC
4
16
23
17
5
24
31
16
OLMC
OLMC
6
32
39
15
7
40
47
14
OLMC
OLMC
8
48
55
13
9
56
63
12
OLMC
OLMC
11
I/CLK
I
I
I
I
I
I
I
I
I/ OE
I/O/Q
I/O/Q
I/O/Q
I/O/Q
I/O/Q
I/O/Q
I/O/Q
I/O/Q
CLK
OE
图 2-18 GAL16V8的结构图
EDA技术讲义
GAL：
General Array Logic Device
最多有 8个或项，每个或项最多有 32个与项
EPLD
Erasable Programmable Logic Device
2.2.5 GAL
EDA技术讲义
逻辑宏单元
输入 /输出口
输入口
时钟信
号输入
三态控制
可编程与阵列
固定或阵列
GAL16V8
EDA技术讲义
2.2.5 GAL
图 2-19寄存器输出结构
图 2-20寄存器模式组合双向输出结构
EDA技术讲义
2.2.5 GAL
图 2-21 组合输出双向结构
图 2-22 复合型组合输出结构
EDA技术讲义
2.2.5 GAL
图 2-23 反馈输入结构
图 2-24输出反馈结构
EDA技术讲义
2.2.5 GAL
图 2-25 简单模式输出结构
EDA技术讲义
2.3 CPLD结构与工作原理
图 2-26 MAX7000系列的单个宏单元结构
PRN
CLRN
ENA
逻辑阵列
全局
清零
共享
逻辑
扩 展项
清零
时钟
清零
选择
寄存器
旁路
并行
扩 展项
通往 I/O
模块
通往
PIA
乘
积
项
选
择
矩
阵
来自 I/O引脚
全局
时钟
QD
EN
来自 PIA的 36个信号
快速输入选择2
EDA技术讲义
2.3 CPLD结构与工作原理
(1) 逻辑阵列块 (LAB)
图 2-27
MAX7128S的结构
EDA技术讲义
2.3 CPLD结构与工作原理
(2) 宏单元
(3) 扩展乘积项
局部连线
共享扩展
项提供的
“与非”
乘积项
宏单元的
乘积项
逻辑
宏单元的
乘积项
逻辑
图 2-28 共享扩展乘积
项结构
EDA技术讲义
图 2-29 并
联扩展项馈
送方式
EDA技术讲义
2.3 CPLD结构与工作原理
(4) 可编程连线阵列
(5) 不同的 LAB通过在可编程连线阵列 (PIA)上布线，以相互连
接构成所需的逻辑。
图 2-30 PIA信号布线到 LAB的方式
EDA技术讲义
(6)I/O控制块
图 2-31
EPM7128S器
件的 I/O控制
块
EDA技术讲义
2.4 FPGA结构与工作原理
2.4.1 查找表
0
0
0
0
0
1
0
1
0
0
0
0
0
1
0
1
16× 1
RAM
输入A 输入B 输入C 输入D
查找表
输出
多路选择器
图 2-33 FPGA查找表单元内部结构
查找表
LUT
输入1
输入2
输入3
输入4
输出
图 2-32 FPGA查找
表单元：
EDA技术讲义
? 一个 N输入查找表 (LUT,Look Up Table)可以实现 N个输入变量的任何逻辑功
能，如 N输入“与”,N输入“异或”等。
? 输入多于 N个的函数、方程必须分开用几个查找表（ LUT） 实现
输出
查黑
找盒
表子
输入 1
输入 2
输入 3
输入 4
什么是查找表?
基于查找表的结构模块
EDA技术讲义
0
0
0
0
0
1
0
1
0
0
0
0
0
1
0
1
输入 A 输入 B 输入 C 输入 D
查找表
输出
16x1
RAM
查找表原理
多路选择器
EDA技术讲义
2.4.2 FLEX10K系列器件
图 2-34 FLEX 10K内部结构..,I
OCIOC
IO
C
IO
C.,,
..
.IOC
..
.
IOC
IOC
..
.IOC,..
IOC
IOC
逻辑单元
..,IOCIOC,.,IOCIOC
IO
C
IO
C.,,
快速通道互连
逻辑阵列块 (LAB)
IO
C
IO
C.,,
EDA技术讲义连续布线和分段布线的比较
连续布线 = 每次设计重复的可预测性和高性能
连续布线 ( Altera 基于查找表（ LUT） 的 FPGA )
LAB
LE
EDA技术讲义
..,IOCIOC
.,,IOC IOC
..,IOCIOC
.,,IOC IOC
..,IOCIOC
.,,IOC IOC
FLEX 10K系列 FPGA结构图
..,IOCIOC
.,,IOC IOC
..
.
IOC
IOC
..
.
IOC
IOC
..
.
IOC
IOC
..
.
IOC
IOC
EAB
EAB
嵌入式
阵列块
EDA技术讲义
(1) 逻辑单元 LE
图 2-35 LE(LC)结构图
数据 1
Lab 控制 3
LE 输出
进位链 级联链查找表 (LUT)
清零和
预置逻辑
时钟选择
进位输入 级联输入
进位输出 级联输出
Lab 控制 1
CLRN
D Q数据 2数据 3
数据 4
Lab 控制 2
Lab 控制 4
EDA技术讲义
(1) 逻辑单元 LE
图 2-36 进位链连通 LAB中的所有 LE
快速加法器,比较器和计数器
DFF
进位输入
(来自上一个逻辑单元 )
S1
LE1
查找表
LUT
进位链
DFF S2
LE2
A1
B1
A2
B2
进位输出
(到 LAB中的下一个逻辑单元 )
进位链
查找表
LUT
EDA技术讲义
(1) 逻辑单元 LE
图 2-37 两种不同的级联方式
,与”级联链, 或”级联链
LUT
LUT
IN [3..0]
IN [4..7]
LUTIN [(4n-1)..4(n-1)]
LUT
LUT
IN [3..0]
IN [4..7]
LUTIN [(4n-1)..4(n-1)]
LE
1
LE2
LEn
LE1
LE2
LEn
0.6 ns
2.4 ns
16位地址译码速度可达 2.4 + 0.6x3=4.2 ns
EDA技术讲义
(2) 逻辑阵列 LAB是由一系列的相邻 LE构成的
图 2-38-
FLEX10
K LAB
的结构图
EDA技术讲义
(3) 快速通道 (FastTrack)
(4) I/O单元与专用输入端口
图 2-39 IO单元结构图
EDA技术讲义
? EAB的大小灵活可变
? 通过组合 EAB 可以构成更大的模块
? 不需要额外的逻辑单元，不引入延迟,EAB 可配置为深度达 2048的存储器
EAB 的字长是可配置的
256x8 512x4 1024x2
2048x1
256x8
256x8
512x4
512x4
256x16 512x8
EDA技术讲义
(5) 嵌入式阵列块 EAB是在输入、输出口上带有寄存器的 RAM
块，是由一系列的嵌入式 RAM单元构成。
图 2-40 用
EAB构成不同
结构的 RAM
和 ROM
输出
时钟
D
RAM/ROM
256x8
512x4
1024x2
2048x1
D
D
D
写脉冲
电路
输出宽度
8,4,2,1
数 据宽 度
8,4,2,1
地址宽度
8,9,10,11
写使能
输入
时钟
EDA技术讲义
EAB 可以用来实现乘法器
VS
非流水线结构,使用 35个 LE,速度为 34 MHz
流水线结构速度为 100 MHz,
EAB8 8
90 MHz
用 EAB实现的流水线乘法器操作速度可达 90 MHz!
实例, 4x4 乘法器
+
(6 LE)
+
(6 LE)
+
(7 LE)
8
LE
LE
LE
LE
LE
LE
LE
LE
LE
LE
LE
LE
LE
LE
LE
LE
EDA技术讲义
1 0,0 0 0
2 0,0 0 0
3 0,0 0 0
4 0,0 0 0
5 0,0 0 0
7 0,0 0 0
1 0 0,0 0 0
1 3 0,0 0 0
2 5 0,0 0 0
6,0 0 0 1 2,0 0 0 1 2,0 0 0
1 6,0 0 0 2 0,0 0 0 1 8,0 0 0
2 4,0 0 0
3 2,0 0 0
4 0,0 0 0
存储器容量
(单位, Bit)
典型可用门
EP
F1
0K
10
/A
EP
F1
0K
20
EP
F1
0K
30
/A
EP
F1
0K
40
EP
F1
0K
5/V
EP
F1
0K
70
EP
F1
0K
10
0/A
EP
F1
0K
13
0V
EP
F1
0K
25
0A
EDA技术讲义
管芯尺寸比较
Altera
EPF10K100A
相对管芯尺寸,1.0
0.35 μ工艺
4,992个逻辑单元 (LE)
12 个 EAB
Xilinx
XC4062XL
相对管芯尺寸,1.91
0.35 μ工艺
相当于 4,608个逻辑单元 (LE)*
没有 EAB
Altera
EPF10K100E
相对管芯尺寸,0.6
0.25 μ工艺
4,992个逻辑单元 (LE)
12 个 EAB* 1个 CLB 相当于 2 两个 LE
EDA技术讲义
工艺改进促使供电电压降低
0
2
4
6
8
10
1992 1993 1994 1995 1996 1997 1998 1999 2000 2001
μ?
?1
5.0 V
3.3 V
2.5 V
1.8 V
崩溃电压
供电电压
EDA技术讲义
FPGA/CPLD多电压兼容系统
内核电压 3.3V、
2.5V或 1.8V
接受 2.5V,3.3V
或者 5.0V 输入
输出电位
标准 Vccio
EDA技术讲义
资料来源：美国 Altera公司
0%
20%
40%
60%
80%
100%
1992 1993 1994 1995 1996 1997 1998 1999 2000 2001
5.0 V
3.3 V 2.5 V
1.8 V
初始设计百分比
FPGA/CPLD不同芯核电压器件流行趋势
EDA技术讲义
4,FPGA/CPLD生产商
ALTERA
FPGA：
FLEX系列,10K,10A,10KE,EPF10K30E
APEX系列,20K,20KE EP20K200E
ACEX系列,1K系列 EP1K30,EP1K100
STRATIX系列,EP1系列 EP1S30,EP1S120
CPLD：
MAX7000/S/A/B系列,EPM7128S
MAX9000/A系列
FPGA：
XC3000系列,XC4000系列,XC5000系列
Virtex系列
SPARTAN系列,XCS10,XCS20,XCS30
CPLD：
XC9500系列,XC95108,XC95256
XILINX
EDA技术讲义
LATTICE
VANTIS
（ AMD）
ispLSI系列,1K,2K,3K,5K,8K
ispLSI1016, ispLSI2032、
ispLSI1032E,ispLSI3256A
MACH系列
ispPAC系列：
其他 PLD公司：
ACTEL公司,ACT1/2/3,40MX
ATMEL公司,ATF1500AS系列,40MX
CYPRESS公司
QUIKLOGIC公司
CPLD
4,FPGA/CPLD生产商
EDA技术讲义
ALTERA
FPGA：
FLEX系列,10K,10A,10KE,EPF10K30E
APEX系列,20K,20KE EP20K200E
ACEX系列,1K系列 EP1K30,EP1K100
STRATIX系列,EP1系列 EP1S30,EP1S120
CYCLONE系列,EP1C20
EXCALIBUR系列：
CPLD：
MAX7000/S/A/B系列,EPM7128S
MAX9000/A系列
MAX3000系列
EDA技术讲义
2.5 FPGA/CPLD测试技术
2.5.1 内部逻辑测试
2.5.2 JTAG边界扫描测试
图 2-41 边界扫描电路结构
EDA技术讲义
引 脚 描 述 功 能
T D I 测试数据输入
( T e s t D a t a I np ut )
测试指令和编程数据的串行输入引脚。数据在 T C K 的上升沿移入。
T D O 测试数据输出
( T e s t D a t a O ut pu t )
测试指令和编程数据的串行输出引脚，数据在 T C K 的下降沿移出。如果数据
没有被移出时，该引脚处于高阻态。
T M S 测试模式选择
( T e s t M od e S e l e c t )
控制信号输入引脚，负责 T A P 控制器的转换。 T M S 必须在 T C K 的上升沿到
来之前稳定。
T C K 测试时钟输入
( T e s t C l oc k I np ut )
时钟输入到 B S T 电路，一些操作发生在上升沿，而另一些发生在下降沿。
T R S T 测试复位输入
( T e s t R e s e t I np ut )
低电平有效，异步复位边界扫描电路 ( 在 I E E E 规范中，该引脚可选 ) 。
2.5.2 JTAG边界扫描测试
表 2-1 边界扫描 IO引脚功能
EDA技术讲义
图 2-42 边
界扫描数
据移位方
式
2.5.2 JTAG边界扫描测试
EDA技术讲义
图 2-43 JTAG
BST 系统内
部结构
EDA技术讲义
图 2-44 JTAG BST系统与与 FLEX器件关联结构图
EDA技术讲义
图 2-45 JTAG BST选择命令模式时序
TAP控制器的命令模式有：
SAMPLE／ PRELOAD指令模式 EXTEST指令模式
BYPASS指令模式 IDCODE指令模式 USERCODE指令模式
EDA技术讲义
2.6 FPGA/CPLD产品概述
2.6.1 Lattice公司 CPLD器件系列
1,ispLSI器
件系列
ispLSI1000E系列 ispLSI2000E/2000VL/200VE系列
ispLSI5000V系列 ispLSI 8000/8000V系列
2,ispLSI器件的结构与特点,
采用 UltraMOS工艺。 系统可编程功能。
边界扫描测试功能。 加密功能。 短路保护功能。
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2.6.2 Xilinx公司的 FPGA和 CPLD器件系列
1,Virtex E系列 FPGA
2,SpartanⅡ 器件系列
3,XC9500系列 CPLD
4,Xilinx FPGA配置器件 SPROM
5,Xilinx的 IP核
EDA技术讲义
2.6.3 Altera公司 FPGA和 CPLD器件系列
1,Stratix 系列 FPGA
2,APEX系列 FPGA
3,ACEX系列 FPGA
4,FLEX系列 FPGA
5,MAX系列 CPLD
6,Altera宏功能块及 IP核
EDA技术讲义
2.6.4 Altera公司的 FPGA配置方式与器件系列 器 件 功能描述 封装形式
E P C 2 1695680 × 1 位,3,3 / 5V 供电 20 脚 P L C C, 32 脚 T Q F P
E P C 1 1046496 × 1 位,3,3 / 5V 供电 8 脚 P D I P, 20 脚 P L C C
E P C 14 41 44 0 80 0 × 1 位,3,3 / 5V 供电 8 脚 P D I P, 20 脚 P L C C
E P C 12 13 21 2 94 2 ×位,5V 供电 8 脚 P D I P, 20 脚 P L C C, 32 脚 T Q F P
E P C 10 64 65 53 6 ×位,5V 供电 8 脚 P D I P, 20 脚 P L C C, 32 脚 T Q F P
E P C 10 64 V 65 53 6 ×位,5V 供电 8 脚 P D I P, 20 脚 P L C C, 32 脚 T Q F P
表 2-2 Altera FPGA常用配置器件
EDA技术讲义
2.7 CPLD和 FPGA的编程与配置
图 2-46 10芯下载口
引脚 1 2 3 4 5 6 7 8 9 10
PS 模式 D C K GND C O N F _ D O N E V C C n C O N F I G - n S T A T U S - D A T A 0 GND
J A T G 模式 T C K GND T D O V C C T M S - - - T D I GND
表 2-3 图 2-46 接口各引脚信号名称
EDA技术讲义
FPGA与 CPLD的
配置与编程方案
EDA技术讲义
CPLD的编程方案
PC机
JTAG编程端口
CPLD
PC机
isp编程端口
CPLD
编程适配电路 编程适配电路
JTAG编程信号：
TCK,TDO,TMS、
TDI
EDA技术讲义
CPLD isp --IN-SYSTEM-PROGRAMMERBALE
LATTICE 的 isp下载方式
EDA技术讲义
ISP功能提高设计和应用的灵活性
? 减少对器
件的触摸
和损伤
? 不计较器
件的封装
形式
? 允许一般的
存储
? 样机制造方
便
? 支持生产和
测试流程中
的修改
? 允许现场硬
件升级
? 迅速方便地
提升功能
未编程前先焊
接安装 系统内编程 --ISP 在系统现场重 编程修改
EDA技术讲义
此接口既可作编
程下载口，也可作
JTAG接口
ALTERA 的 ByteBlaster（ MV） 下载接口
EDA技术讲义
FPGA的配置方案
EDA技术讲义
FPGA的 3种常用的
标准下载配置模式
1,Passive Serial Mode
3,JTAG Mode
2,Active Serial Mode
EDA技术讲义
FPGA配置
JTAG配置端口
FPGAPS配置端口
PC机 配置适配电路
配置器件
或配置电路
AS配置端口专用 FLASH
配置器件
EDA技术讲义
2.7.1 CPLD的 JTAG方式编程
图 1-47 CPLD编程下载连接图
TCK,TDO,TMS,TDI为 CPLD的 JTAG口
对 CPLD编程
EDA技术讲义
图 2-48 多 CPLD芯片 ISP编程连接方式
2.7.1 CPLD的 ISP方式编程
EDA技术讲义
2.7.2 使用 PC并行口配置 FPGA
图 2-49 FLEX10K PS模式配置时序
EDA技术讲义
图 2-50 多
FPGA芯片配
置电路
EDA技术讲义FLEX,ACEX,APEX等系列
FPGA器件配置连线图
注意：
1、不要忘了将多片配
置 控制信号 nCE 引
脚接地！
2,作为 PS配置模式，
不要忘了将配置模式
控制信号脚 MSEL1和
MSEL0都接地！
FLEX,ACEX、
APEX系列 FPGA
配置电路
FPGA Passive Serial Configuration
被动串行配置模式
10针标准
配置 /下载接口
通过配置电路后
与 PC机的并行
接口相接
对 FPGA配置
方案 1:PS端口直接配置
EDA技术讲义
图 2-51 FPGA使用 EPC配置器件的配置时序
2.7.3 用专用配置器件配置 FPGA
EDA技术讲义
图 2-52 FPGA的配置电路原理图
OTP配置器件,
EPC1441、
EPC1、
EPC1213等
方案 2:PS端口 OTP专用器件配置
缺点,
1、芯片价格高。
2、只能一次编程。
3、可配置的 FPGA规模小，不能用于 SOPC系统配置。
4、无法用于实时多任务重配置
EDA技术讲义
FPGA的 OTP配置器件
使用方法
EDA技术讲义
选择 Global Project Device… 项
编译前选择配置器件
注意，被编译文件的工程名为,DAC”，
因此，其配置文件名应该为,DAC, POF,
EDA技术讲义
对于低芯核电压 FPGA
（ 如 EP1K30）,需选择此
项，电路中的配置芯片
应该接 3.3V工作电压。
选择配置芯片的型号为 EPC1PC8
选择 PS模式
EDA技术讲义编 译！
EDA技术讲义
选择配置器件生产商
打开通用编程器编程窗
选择器件类型
选择器件型号
EDA技术讲义
器件接插方式 进入工程文件夹,选择编程文件
选择编程文件
双击编程文件后，进入,File type”
窗，选择文件类型为,POF”：
Programming Output File
EDA技术讲义
编程缓冲器中的
DAC.POF文件码
注意文件芯片
型号是否对！
打开编程窗口
编程窗
EDA技术讲义
开始编程
EDA技术讲义
2.7.4 用专用配置器件配置 FPGA
图 3-53 EPC2配置 FPGA的电路原理图
EPC2可以多次重复编
程，且是 isp方式编程
外部上拉电阻
1K X 5
EDA技术讲义
DCLK
nCS
nINIT_CONF
OE
DATA
PC机
FPGA
EPC2配置芯片
配置电路
和 JTAG编
程端口
DCLK
CONF_DONE
nCONFIG
nSTATUS
DATA0
TCK
TMS
TDO
TDI
TCK
TMS
TDO
TDI
配置编程
利用 FLASH结构的 EPC2为 FPGA作配置
方案 3:PS端口 E平方专用器件配置
缺点,
1、芯片价格高。
2、可多次编程次数少。
3、无法用于实时多任务重配置
EDA技术讲义
FPGA的 ispFLASH配置器件
EPC2/4/8/16使用方法
EDA技术讲义
如果没有使用
外部上拉电阻，
则必须选择此项
选择配置器件
型号,EPC2LC20
EDA技术讲义编 译！
EDA技术讲义
编程前，首先
打开编程器窗口
然后用鼠标
双击此文件名
于是弹出编程
文件选择窗
双击此编程
文件名,DAC,POF
这是对 FPGA
的配置文件
EDA技术讲义
对 EPC2编程文件名
编程器件名
开始编程
EDA技术讲义
方案 4:AS端口 FLASH专用器件配置
PC机
Cyclone系列
FPGA
EPCSX配置芯片ByteBlasterII配置电路
配置编程
AS配
置端
口
ByteBlaster(MV)配置电路
ByteBlasterII配置电路
POF硬件购建配
置文件
Nios工作软件
Nios嵌入式系统
缺点,
1、只适合于 Cyclone系列器件
2、无法用于实时多任务重配置
EDA技术讲义
FPGA普通单片机EPROM或
串行 E平方 ROM
PS配置端口
DCLK
CONF_DONE
nCONFIG
nSTATUS
DATA0
方案 5:PS端口单片机软件方式配置
单
片
机
I/
O
端
口
单片机软件配置方案 缺点,
1、配置过程中易受干扰，可靠性低，不能用于可靠性要求高的领域。
2、配置速度慢，不能用于反应速度要求高的领域。
3、可配置的 FPGA规模小，无法用于大于 10K30乃至 SOPC领域的器件配置。
4、电路面积比较大
5、实验模式不规范
EDA技术讲义
单片机产生配置时序、读
取 EPROM中的配置数据
EPROM中
放置多个不
同功能的配
置文件
对 FPGA进行配置
EDA技术讲义
2.7.4 使用单片机配置 FPGA
图 2-54 MCU用 PPS模式配置 FPGA电路
EDA技术讲义
图 2-55 单片机使用 PPS模式配置时序
EDA技术讲义
图 2-56 用 89C52进行配置
EDA技术讲义
各种规模的
FPGAASIC/CPLD大容量 EPROM
PS配置端口
DCLK
CONF_DONE
nCONFIG
nSTATUS
DATA0
方案 6:PS端口 ASIC/CPLD硬件高速配置方案
I/
O
端
口
缺点,
1、电路面积比较大
EDA技术讲义
PC机选择 JTAG下载模式
掉电配置选择 PS下载模式
掉电保护配置复位
40MHz配置时钟源
掉电保护配置器件
配置文件 ROM
配置成功指示
EDA技术讲义
FPGA的配置和重配置
（ RECONFIGURATION）
EDA技术讲义
PC机
FPGA
应用电路系统
CPU/CPLD
大容量
ROM/EPROM/
FLASH芯片
FPGA
应用电路系统
CPU/CPLDRAM
方案 1
方案 2
1、通用编程器
2、通用仿真器
3、虚拟仪表
… …
EDA技术讲义
通过 EDA工具中的 LPM模块调用
如 LPM_ROM,LPM_FIFO等
FPGA中的硬件 EAB/ESB
硬核 IP或嵌入式硬件模块（如 EAB） 调用图示
通过 LPM编辑器或直接编辑设计
（调用），以及参数设定 LPM模
块的相关底层文件（或元件）
顶层系统调用
EDA技术讲义
产生 HARDCOPY文件
ASIC无缝转化
ALTERA HARDCOPY ASIC设计流程
FPGA硬件系统测试仿真
ASIC顶层设计
STRATIX系列 FPGA
EDA技术讲义
规范的配置方案
JTAG端口
FPGA
PS配置端口
PC机 配置适配电路
配置器件
或配置电路
FPGA
PS配置端口PC机 配置适配电路
配置器件
或配置电路
不规范的配置方案
