DSPs硬件开发 刘国满 远见品质 vDSPs硬件系统组成 vDSPs芯片的选择 vDSPs最小系统设计 vDSPs的结构及外设接口 vDSPs系统设计 远见品质 DSPs系统组成 A/D DSP MEM D/A、 数字IO 等 远见品质 vDSPs硬件系统组成 vDSPs芯片的选择 vDSPs最小系统设计 vDSPs的结构及外设接口 vDSPs系统设计 远见品质 DSPs芯片的选择（1） vGPP vs. DSPsvs. ASIC 远见品质 DSPs芯片的选择（2） vDSPs的速度 算法计算的时间 < 系统提供的时间 时间估算最可靠的方法是对信号处理算法的 “核心”功能（往往占运算量80％以上，但代 码小于20％）进行编程仿真（Simulation） 选择要有富裕量，以便系统功能的增加或升 级。 远见品质 DSPs芯片的选择（3） v存储器容量 内存 外存 远见品质 DSPs芯片的选择（4） v数据格式 定点vs. 浮点 远见品质 DSPs芯片的选择（5） v电源管理和功耗 降低工作电压 “休眠”或“空闲”模式 可编程时钟分频器 远见品质 DSPs芯片的选择（6） v成本 选择越便宜的处理器，功能越少，片上 存储器也越小 价格还依赖于批量 处理器的价格在持续下跌 远见品质 vDSPs硬件系统组成 vDSPs芯片的选择 vDSPs最小系统设计 vDSPs的结构及外设接口 vDSPs系统设计 远见品质 最小系统组成（1） 一个DSPs要能够正常的运行程 序完成简单的任务，并能够通过 JTAG被调试，它的最小系统应该 包括DSPs芯片、电源、时钟源、复 位电路、JTAG电路、程序ROM以 及对芯片所做的设置。 远见品质 最小系统组成（2） DSPs 功能 设置 JTAG 口 时钟 管理 时钟 源 复位电路 JTAG 电路 程序 ROM ‘上下拉’ 电源 EMIF 接口 I/O 电压 核 电压 远见品质 1.功能设置（1） 保留B’11’ 1/6 CPU时钟B’10’ 1/4 CPU时钟B’01’ AECLKIN管脚外输入B’00’ BEA[17:16] EMIFA接口时钟选择 保留B’11’ 8bit ROM加载B’10’ 主机加载B’01’ 无加载B’00’ BEA[19:18] 芯片的引导模式 Little EndianB’1’ Big EndianB’0’BEA20 芯片的ENDIAN模式 保留或20倍频B’11’ 12倍频B’10’ 6倍频B’01’ 1倍频B’00’ CLKMODE[1:0] 片内锁相环模式 含义数值设置管脚设置内容 远见品质 1.功能设置（2） McBSP2接口使能 McBSP2_EN PCI_ENPCI接口使能 使能B’1’ 禁止B’0’ HPI32B’1’ HPI16B’0’HD5 HPI宽度选择 使能B’1’ 禁止B’0’ 使能(McBSP1禁止)B’1’ 禁止(McBSP1使能)B’0’BEA11UTOPIA接口使能 使能(初始化时刻McBSP2_EN 必须为0)B’1’ 禁止(PCI_EN=0时必须禁止)B’0’ BEA13PCI接口由EEPROM自动配置 保留B’11’ 1/6 CPU时钟B’10’ 1/4 CPU时钟B’01’ BECLKIN管脚外输入B’00’ BEA[15:14]EMIFB接口时钟选择 含义数值设置管脚设置内容 远见品质 2.程序ROM—接口 EMIFB BCE1 AOE AWE BEA[N+1:1] BED[7:0] ARE ARDY CE OE WE A[N:0] D[7:0] VDD FLASH 远见品质 2.程序ROM—编程（1） SST39VFxxx的软件命令序列: 远见品质 2.程序ROM—编程（2） 远见品质 2.程序ROM—自加载 指令1低8bit 指令1中8bit 指令1中8bit 指令1高8bit 指令2低8bit ? ? ? 指令1字32bit（或指令包） ? ? ? 片外程序ROM 或Flash 片内程序RAM Boot自加载 加载后PC指针 远见品质 3.电源—加电顺序需求 DSPs的一些I/O管脚是双向的，方向 由内核控制。I/O电压一旦被加上以后， I/O管脚就立即被驱动，如果此时还没加 核电压，那么I/O的方向可能就不确定是 输入还是输出。如果是输出，且这时与 之相连的其它器件的管脚也处于输出状 态，那么就会造成时序的紊乱或者对器 件本身造成损伤。这种情况下，就需要 核电压比I/O电压先加载，至少是同时加 载。 远见品质 3.电源—控制加电顺序方法（1） ADJ VINVO +5v DVdd U1 R1 R2C1 ADJ VINVO CVdd U2 R3 R4C2 远见品质 3.电源—控制加电顺序方法（2） back 远见品质 3.电源—控制加电顺序方法（3） 远见品质 3.电源—电源监测需求 为了保证C6000芯片在电源未达到要 求的电平时,不会产生不受控制的状态， 建议在系统中加入电源监测电路。该电 路能确保在系统加电的过程中，DVdd和 CVdd达到要求的电平之前，DSPs始终 处于复位状态。同时，一旦电源电压降 到一定的门限值以下（例如88%），将 强制芯片进入复位状态。 远见品质 3.电源—电源监测方法 远见品质 3.电源—DSP功耗分析（1） 远见品质 3.电源—DSP功耗分析（2） 远见品质 3.电源—DSP功耗分析（3） 远见品质 3.电源—器件选择 高相对差易小大电源模块 低相对差难小大开关电源芯片 低好易大小线性电源芯片 价格电源质量设计难以程度自身热耗供电功率 远见品质 3.电源—散热考虑 ( ) IVVP OID ×?= ( ) h h?××= 1IVP OD 线性电源热耗： 开关电源热耗： wPAIvVvV DOI 5.3,1,5.1,5 ==== wPAIvV DO 167.0,1,5.1%,90 ====h example: mAIvVAIvV DDCC 88,3.3,28.1,8.1 ====DSP要求: 电源芯片: 单5v供电时， ( ) ( ) w2.428.18.15088.03.35 =×?+×? 5v,3.3v供电时，( ) ( ) w1.228.18.13.3088.03.35 =×?+×? Co25 时，芯片可承受2.5w热耗 减小压差 提高效率 远见品质 4.时钟－输入 OSC 远见品质 4.时钟－输出 C6000 244 SRAM SRAM SRAM SRAM C6000 CY2308 SRAM SRAM SRAM SRAM (a)(b) 远见品质 5.复位电路 远见品质 6.JTAG电路（1） 远见品质 6.JTAG电路（2） 远见品质 6.JTAG电路（3） 远见品质 vDSPs硬件系统组成 vDSPs芯片的选择 vDSPs最小系统设计 vDSPs的结构及外设接口 vDSPs系统设计 远见品质 C64x的结构 远见品质 C621x/C671x的结构 远见品质 C620x/C670x的结构 远见品质 C6000的外设接口 vEMIF（外部存储器接口） vHPI（主机口） vxBus（扩展总线） vPCI接口 vMcBSP（多通道缓冲串口） v其它（TIMER，中断控制，power-down 逻辑，GPIO） 远见品质 EMIF DSPs EMIF MEM 远见品质 HPI DSPs HPI HOST CPU 远见品质 xBus DSPs xBUS HOST CPU DSPs xBUSFIFO 远见品质 PCI PCI设备1 DSPs PCI DSPs设备n 远见品质 McBSP DSPs McBSP0 M cB SP 1 M cB SP 2 DSPs McBSP0 M cB SP 1 M cB SP 2 DSPs McBSP0 M cB SP 1 M cB SP 2 串行AD， DA等设备 远见品质 vDSPs硬件系统组成 vDSPs芯片的选择 vDSPs最小系统设计 vDSPs的结构及外设接口 vDSPs系统设计 远见品质 DSPs硬件板极设计流程 原理图 设计 前仿真 PCB图 绘制 后仿真 制板 原型 调试 测试 概念 方案论证 PowerLogic HyperLynx PowerPCB BlazeRouter SPECCTRA HyperLynx 远见品质 方案论证 模拟 输出 FPGA C6202 FLASH ROMSBSRAM EMIF口 CE1CE3 CE0,CE2 模拟 输入 INT4~7 通用 输入 通用 输出 数字输出 ADC DAC 6路 6路 电源 和地 电源 转换 和 复位 3.3v 1.8v 1.2v rst 电平转换 数字输入 电平转换 远见品质 原理图 远见品质 PCB 远见品质 信号完整性仿真 -1.000 0.000 1.000 2.000 3.000 4.000 Time (ns) V ol ta g e -V - Probe 1:U(A0) Probe 2:U(B0) Probe 3:U(C0) 远见品质 vDSPs硬件系统组成 vDSPs芯片的选择 vDSPs最小系统设计 vDSPs的结构及外设接口 vDSPs系统设计 远见品质 授课内容 v C6000 DSPs C6000 DSPs简介 C6000 DSPs芯片构架 C6000 DSPs外设接口 v C6000 DSPs系统的设计 DSPs系统 最小系统设计 外围其它电路的设计考虑 周边器件（中小规模器件） 电路集成（ASIC/CPLD/FPGA） 总线技术（PCI / VME v C6000 DSPs板极设计 高速电路设计理论基础 电路板设计流程 J谢谢J