2004年 12月制作 曾令琴主编 曾令琴第二篇
10.2 计数器
10.3 寄存器
10.1 触发器
10.4 脉冲信号的产生与波形变换第二篇学习目的与要求了解和熟记触发器和门电路的基本区别；理解和牢记各类触发器的功能及其触发方式；掌握时序逻辑电路的分析方法；理解时序逻辑电路的设计思路及学会简单的同步时序逻辑电路的设计方法；理解计数器、寄存器的概念和功能分析；学习利用数字电路实验台进行寄存器、计数器实验的步骤和方法。
第 2页根据上述触发器的特征可知，触发器可以记忆
1位二值信号。根据逻辑功能的不同，触发器可以分为基本的 RS触发器、时钟控制的 RS触发器,JK
触发器,D触发器,T和 T′触发器；按照触发方式的不同，又可分为电位触发器和边沿触发器。
10.1 触发器触发器是最简单、最基本的时序逻辑电路，常用的时序逻辑电路寄存器、计数器等，通常都是由各类触发器构成的。
触发器有两个稳定的状态：,0”状态和,1’状态；
不同的输入情况下，它可以被置成 0状态或 1状态；
当输入信号消失后，所置成的状态能够保持不变。
第 2页
S D R D S
D R D
Q Q Q Q
(a ) 逻辑图 (b ) 逻辑符号
& &
S R
由两个与非门构成的基本 RS触发器。
10.1.1,RS触发器
1,基本 RS触发器 一对具有互非关系的输出端，其中Q 的状态称为 触发器的状态 。
一对输入端子均为低电或有效。
第 2页
&
1
&
2
Q Q
SD RD
基本 RS触发器的工作原理
① 当 RD=0,SD=1时,Qn+1=0，置 0功能；
SD端称为置,1”端，只要它为低电平，输出即为,1”。
RD端称为清,0”端，只要它为低电平，输出即为,0”。
SD RD Qn Qn+1
0 0 0 不定
0 0 1 不定
0 1 0 1
0 1 1 1
1 0 0 0
1 0 1 0
1 1 0 0
1 1 1 1
② 当 RD=1,SD=0时,Qn+1=1，置 1功能；
③ 当 RD=1,SD=1时,Qn+1不变，保持；
④ 当 RD=0,SD=0时,Qn+1不定，禁止态。
基本 RS触发器的次态真值表特征方程,Qn+1 = SD + RD? Qn
约束条件,SD + RD = 1
第 2页基本 RS触发器的波形图反映触发器输入信号取值和状态之间对应关系的图形称为波形图。
置 0 置 1 置 1禁止
DR
DS
保持 置 1置 1
Q
保持不定
Q
第 2页
2,同步 RS触发器
G 1 G 2
G 3 G 4
S C P R
&
Q Q
S C P R
S C P R
Q Q
Q Q
( a ) 逻辑电路 ( b ) 逻辑符号
&
&
&
DS D
R
CP＝ 1时，触发器输出状态由 R和 S及 Qn决定。
CP＝ 0时,RD=SD悬空为 1，无论输入何态，触发器均保持原态不变。
第 2页钟控 RS触发器功能真值表
CP R S Q
n+ 1
功能
0 × × Q
n
保持
1
1
1
1
0 0
0 1
1 0
1 1
Q
n
1
0
不定保持置 1
置 0
不允许第 2页主要特点
（ 1） 时钟电平控制 。 在 CP＝ 1期间接收输入信号,CP＝ 0时状态保持不变,与基本 RS触发器相比,对触发器状态的转变增加了时间控制 。
（ 2） R,S之间有约束 。 不能允许出现 R和 S同时为 1的情况,
否则会使触发器处于不确定的状态 。
CP
R
S
Q
Q
不变不变不变不变不变不变置
1
置
0
置
1
置
0
保持波形图第 2页钟控 RS触发器的特征方程特征方程,Qn+1 = S + R? Qn
约束条件,S·R= 0
钟控 RS触发器的状态转换图
S＝ 1,R＝ 0
S＝ ×
R＝ 00
显然，触发器的状态转换图也可反映触发器输出状态随输入及输出的现态而变化的情况。
因此，描述触发器状态变化的方法有四种,逻辑表达式、真值表、时序波形图及状态转换图 。
1
S＝ 0,R＝ 1
S＝ 0
R＝ ×
RS取值表示输入变量的现态0或 1表示输出变量的状态箭头表征了输出变量的转换情况第 2页基本 RS触发器和钟控的 RS触发器都是采用的 电位触发 方式 。
电位触发方式的钟控 RS触发器有一个显著的毛病 — 存在,空翻,现象 。 所谓空翻,就是指,在 CP=1期间,若输入 RS的状态发生多次变化,输出 Q将随着发生多次变化 。
10.1.2 JK触发器当触发器出现空翻现象时,一般就无法确切地判断触发器的状态了,由此造成触发器的使用受到限制 。
为确保数字系统的可靠工作,要求触发器在一个 CP脉冲期间至多翻转一次,即不允许空翻现象的出现 。 为此,人们研制出了能够抑制空翻现象的主从式触发器,边沿触发方式的 JK触发器和
D触发器等 。
本节向大家介绍的 JK触发器是功能完善,使用灵活和通用性较强的一种触发器 。 常用型号有 74LS112,CC4027和
74LS276等 。
第 2页
&
&
( a ) 电路
Q Q
( b ) 逻辑符号
S D J
C
K R D
S 2 Q 2
C 2
R 2 Q 2
从触发器
S 1 Q 1
C 1
R 1 Q 1
主触发器
1
J
CP
K
DS
Q
Q
DR
（ 1） 接收输入信号的过程
CP=1时,主触发器被打开,可以接收输入信号 J,K,其输出状态由输入信号的状态决定；但由于 CP=0,从触发器被封锁,
无论主触发器的输出状态如何变化,对从触发器均无影响,即触发器的 输出状态保持不变 。
0
1
JK触发器的工作原理第 2页
（ 2） 输出信号变化的过程当 CP下降沿到来时,即 CP由 1变为 0时,主触发器被封锁,
无论输入信号如何变化,对主触发器均无影响,即 在 CP=1期间接收的内容被主触发器存储起来 。 同时,由于 CP由 0变为 1，
从触发器被打开,可以接收由主触发器送来的信号,触发器的输出状态由主触发器的输出状态决定 。 在 CP=0期间,由于主触发器保持状态不变,因此受其控制的从触发器的状态也即 Q、
Q的值当然不可能改变 。
&
&
S 2 Q 2
C 2
R 2 Q 2
从触发器
S 1 Q 1
C 1
R 1 Q 1
主触发器
1
J
CP
K
DS
Q
Q
DR
0
1
第 2页
（ 1 ） 0?J,0?K 。设触发器的初始状态为 0,此时主触发器的
01 KQR
、
01 QJS
，在 1?CP 时主触发器状态保持 0 状态不变 ；当 CP 从 1 变 0 时，由于从触发器的
12?R
、
02?S
，也 保持为 0 状态不变 。如果触发器的初始状态为 1,当 CP 从 1 变 0 时，触发器 则 保持
1 状态不变 。可见不论触发器原来的状态如何，当
0 KJ 时，触发器的状态均 保持 不变，即 nn QQ 1 。
逻辑功能分析
&
&
S 2 Q 2
C 2
R 2 Q 2
从触发器
S 1 Q 1
C 1
R 1 Q 1
主触发器
1
J
CP
K
DS
Q
Q
DR
保持 功能第 2页
（ 2 ） 0?J,1?K 。 设触发器的初始状态为 0,此时主触发器的
01?R
、
01?S
,在 1?CP 时主触发器保持为 0 状态不变 ；当
CP 从 1 变 0 时，由于从触发器的
12?R
、
02?S
，从触发器也保持为 0 状态不变。如果触发器的初始状态为 1,则由于
11?R
、
01?S
，在 1?CP 时将主触发器翻转为 0 状态 ；当 CP 从 1 变 0
时，由于从触发器的
12?R
、
02?S
，从触发器状态也翻转为 0 状态 。可见不论触发器原来的状态如何，当 0?J,1?K 时，输入
CP 脉冲后，触发器的状态 均为 0 状态,即
01nQ
。
&
&
S 2 Q 2
C 2
R 2 Q 2
从触发器
S 1 Q 1
C 1
R 1 Q 1
主触发器
1
J
CP
K
DS
Q
Q
DR
置 0功能第 2页
（ 3 ） 1?J,0?K 。设触发器的初始状态为 0,此时主触发器的
01?R
、
11?S
，在 1?CP 时主触发器 翻转为 1 状态 ；当 CP 从 1
变 0 时，由于从触发器的
02?R
、
12?S
，故从触发器也翻转为 1 状态。如果触发器的初始状态为 1,则由于
01?R
、
01?S
，在 1?CP
时主触发器状态 保持 1 状态 不变；当 CP 从 1 变 0 时，由于从触发器的
02?R
、
12?S
，从触发器状态也保持 0 状态不变。可见不论触发器原来的状态如何，当 1?J,0?K 时，输入 CP 脉冲后，触发器的状态 均为 1 状态,即
11nQ
。
&
&
S 2 Q 2
C 2
R 2 Q 2
从触发器
S 1 Q 1
C 1
R 1 Q 1
主触发器
1
J
CP
K
DS
Q
Q
DR
置 1功能第 2页
（ 4 ） 1?J,1?K 。设触发器的初始状态为 0,此时主触发器的
01?R
、
11?S
，在 1?CP 时主触发器 翻转为 1 状态 ；当 CP 从 1 变 0
时，由于从触发器的
02?R
、
12?S
，故从触发器也 翻转为 1 状态 。如果触发器的初始状态为 1,则由于
11?R
、
01?S
，在 1?CP 时将主触发器翻转为 0 状态；当 CP 从 1 变 0 时，由于从触发器的
12?R
、
02?S
，故从触发器也翻转为 0 状态。可见当 1 KJ 时，输入 CP 脉冲后，触发器状态必定与原来的状态相反，即
nn QQ 1
。由于每来一个 CP 脉冲触发器状态翻转一次，故这种情况下 触发器具有 翻转 功能 。
&
&
S 2 Q 2
C 2
R 2 Q 2
从触发器
S 1 Q 1
C 1
R 1 Q 1
主触发器
1
J
CP
K
DS
Q
Q
DR
翻转 功能第 2页功能表
CP
J
K
Q
波形图
J K 1?nQ 功能
0 0 nQ 保持
0 1 0 置 0
1 0 1 置 1
1 1 nQ 翻转置 1 置 0 翻转 保持第 2页
JK触发器的次态方程式：
nnn QKQJQ 1
集成 JK触发器 74LS112的引脚排列图
16 15 1 4 1 3 1 2 1 1 1 0 9
7 4 L S 1 1 2
1 2 3 4 5 6 7 8
V CC
D1 R D2 R
2 C P 2K 2 J
D2 S
2 Q
1 CP 1 K 1 J
D1 S
1 Q
2 Q
Q2 G N D
·
74LS112芯片中包括两个 JK触发器,因此也称为双 JK
触发器,采用边沿触发方式 。 管脚排列图中的 J和 K是控制信号输入端； Q和 Q是互非的输出端； CP是时钟脉冲输入端； SD,RD是直接置 1端和置 0端；字符前面的数字是区分两个触发器的标志数字 。
第 2页
10.1.3 D触发器在双稳态触发器中,除了 RS触发器和 JK触发器外,根据电路结构和工作原理的不同,还有众多具有不同逻辑功能的触发器 。
根据实际需要,可将某种逻辑功能的触发器经过改接或附加一些门电路后,转换为另一种逻辑功能的触发器 。 D触发器 就是这样得到的 。
触发器之间逻辑功能的转换
D
DS
D
C P
DR
Q
Q
J
C
K
Q
Q
1
CP
D 触发器的构成及其逻辑符号
(a ) 电路 (b) 逻辑符号第 2页
D 触发器的功能表
D
1?n
Q 功能
0 0 置 0
1 1 置 1
1 4 1 3 1 2 11 10 19 8
7 4 L S 7 4 D 触发器
1 2 3 4 5 6 7
V CC
D2 R
2 D
2 CP
D2 S
2 Q Q2
D1 R
1 D 1 CP
D1 S
1 Q Q1 G N D
· 管脚排列图
D触发器的次态方程式：
nn DQ1
D触发器的状态转换图
D＝ 1
D＝ 10 1
D＝ 0
D＝ 0
第 2页
T 触发器的功能表
T
1?n
Q 功能
0
n
Q 保持
1
n
Q 翻转
10.1.4 T触发器 T DS
T
C P
DR
Q
Q
J
C
K
Q
Q
CP
T 触发器的构成及其逻辑符号
(a ) 电路 (b) 逻辑符号
T触发器 具有 保持 和 翻转 两种功能。如果让 T触发器的输入恒为 1，则 T触发器就成为 T′
触发器,显然,T′触发器 只具有 翻转 一种功能。
第 2页检验学习结果何谓“空翻”？造成
“空翻”的原因是什么？
“空翻”和“不定”状态有何区别？如何有效解决“空翻”问题？ 能否写出 JK触发器的次态方程？能否写出 JK触发器的状态真值表？
本书共介绍了几类触发器？能否准确地说出各类触发器的功能？
答案在书中找你能不能根据逻辑图符号来区别触发器的触发方式？
第 2页
10.2 计数器能够记忆输入脉冲个数的电路称为计数器。 计数器是时序逻辑电路中的具体应用。
计数器同步计数器异步计数器
··
··
··
二进制计数器
N进制计数器十进制计数器加法计数器减法计数器可逆计数器加法计数器减法计数器可逆计数器二进制计数器
N进制计数器十进制计数器第 2页
10.2.1 二进制计数器
3位异步二进制加法计数器
Q 0 Q 1 Q 2
1
CP
J
C
K
J
C
K
J
C
K
Q Q Q
Q Q
Q
F 0 F 1 F 2
R D
由于 3个触发器都接成了 T＇ 触发器,所以最低位触发器 F0每来一个时钟脉冲的下降沿 （ 即 CP由 1变 0）
时翻转一次,而其他两个触发器都是在其相邻低位触发器的输出端 Q由 1变 0时翻转,即 F1在 Q0由 1变 0时翻转,F2在 Q1由 1变 0时翻转 。
第 2页
CP
Q 0
Q 1
Q 2
三位二进制异步加计数器的波形图
F0每输入一个时钟脉冲翻转一次。
F1在 Q0由 1变 0时翻转。
F2在 Q1由 1变 0时翻转。
实现了二分频实现了四分频实现了八分频第 2页从状态表或波形图可以看出,
从状态 000开始,每来一个计数脉冲,计数器中的数值便加 1,输入
8个计数脉冲时,就计满归零,所以作为整体,该电路也可称为 八进制计数器 。
由于这种结构计数器的时钟脉冲不是同时加到各触发器的时钟端,而只加至最低位触发器,
其他各位触发器则由相邻低位触发器的输出 Q来触发翻转,即用低位输出推动相邻高位触发器,3
个触发器的状态只能 依次翻转,
并不同步,这种结构特点的计数器称为异步计数器 。 异步计数器结构简单,但计数 速度较慢 。
计数脉冲 Q
2
Q
1
Q
0
0
1
2
3
4
5
6
7
8
0 0 0
0 0 1
0 1 0
0 1 1
1 0 0
1 0 1
1 1 0
1 1 1
0 0 0
状态转换真值表第 2页
Q 0 Q 1
Q 2 Q 3
CP
D
C
D
C
D
C
D
C
Q Q Q Q
Q Q Q Q
F 0 F 1 F 2 F 3
R D
CP
Q 0
Q 1
Q 2
Q 3
用上升沿触发的 D触发器构成的 4位异步二进制加法计数器及其波形图
F0每输入一个时钟脉冲翻转一次。 F1在 Q0由 1变 0时翻转,F2在 Q1由 1变 0时翻转,F3在 Q2由 1变 0时翻转。
第 2页
3位异步二进制减法计数器
Q 0 Q 1 Q 2
C P
D
C
D
C
D
C
Q Q Q
Q Q Q
F 0 F 1 F 2
R D
CP
Q 0
Q 1
Q 2
计数脉冲 Q
2
Q
1
Q
0
0
1
2
3
4
5
6
7
8
0 0 0
1 1 1
1 1 0
1 0 1
1 0 0
0 1 1
0 1 0
0 0 1
0 0 0
F0每输入一个时钟脉冲翻转一次,F1在 Q0由 1变 0时翻转，
F2在 Q1由 1变 0时翻转 。
第 2页
3个 JK触发器都接成 T触发器,可构成一个同步二进制计数器
100 KJ
011 QKJ
0122 QQKJ
CP
J
C
K
J
C
K
J
C
K
& 1
&
Q
Q
Q
Q
Q
Q
Q 0 Q 1 Q 2
F 0 F 1 F 2
R D
CP
Q 0
Q 1
Q 2
F0每输入一个时钟脉冲翻转一次
F1在 Q0=1时，在下一个 CP触发沿到来时翻转。
F2在 Q0=Q1=1时，在下一个 CP触发沿到来时翻转。第 2页
10.2.2 十进制计数器选用 4个 CP下降沿触发的 JK触发器 F0,F1,F2,F3。
8 4 2 1 编码 计数脉冲 Q
3
Q
2
Q
1
Q
0
十进制数
0
1
2
3
4
5
6
7
8
9
10
0 0 0 0
0 0 0 1
0 0 1 0
0 0 1 1
0 1 0 0
0 1 0 1
0 1 1 0
0 1 1 1
1 0 0 0
1 0 0 1
0 0 0 0
0
1
2
3
4
5
6
7
8
9
0
F0：每来一个 CP计数脉冲翻转一次；
100 KJ
F2：在 Q0 和 Q1都为 1时，再来一个计数脉冲才翻转；
0122 QQKJ
F3：在 Q0,Q1和 Q2都为 1时，再来一个
CP计数脉冲才翻转，但在第 10个脉冲到来时 Q3应由 1变为 0；
0123 QQQJ?,03 QK?
F1：在 Q0为 1时，再来一个 CP计数脉冲才翻转，但在 Q3为 1时不得翻转；
031 QQJ?,01 QK?
第 2页驱动方程
CP
Q 0
Q 1
Q 2
Q 3
030123
0122
01031
00
,
,
1
QKQQQJ
QQKJ
QKQQJ
KJ
Q 0
Q 1
Q 2 Q 3
1
CP
J
C
K
J
C
K
J
C
K
&
&
J
C
K
& & Q
Q
Q
Q
Q
Q
Q
Q
F 0 F 1 F 2 F 3
R D
第 2页
2、异步十进制加法计数器设计数器初始状态为
00000123?QQQQ
，在触发器 F 3 翻转之前，即从 0000 起到 0111 为止，
13?Q
,F 0,F 1,F 2 的翻转情况与 3
位异步二进制加法计数器相同。第 7 个计数脉冲到来后，计数器状态变为 0 1 1 1,
112 QQ
，使
1123 QQJ
，而
13?K
，为 F 3 由 0 变
1 准备了条件。第 8 个计数脉冲到来后,4 个触发器全部翻转，计数器状态变为 1000 。 第 9 个计数脉冲到来后，计数器状态变为 1001 。
这两种情况下
3Q
均为 0,使
01?J
，而
11?K
。所以第 10 个计数脉冲到来后,Q 0 由 1 变为 0,但 F 1 的状态将保持为 0 不变，而 Q 0 能直接触发 F 3,使 Q 3 由 1 变为 0,从而使计数器回复到初始状态 0000 。
Q 0 Q 1 Q 2 Q 3
CP
J
C
K
J
C
K
J
C
K
J
C
K
& Q
Q
Q
Q
Q
Q
Q
Q
F 0 F 1 F 2 F 3
R D
第 2页
1、由触发器构成 N进制计数器由触发器组成的 N进制计数器的一般分析方法是：对于同步计数器,由于计数脉冲同时接到每个触发器的时钟输入端,因而触发器的状态是否翻转只需由其驱动方程判断 。 而异步计数器中各触发器的触发脉冲不尽相同,所以触发器的状态是否翻转除了考虑其驱动方程外,还必须考虑其时钟输入端的触发脉冲是否出现 。
第 2页解,由图可知，由于 CP 计数脉冲同时接到每个触发器的时钟输入端，所以该计数器为同步计数器。 3 个触发器的驱动方程分别为,
F 0,
20 QJ?
、
10?K
F 1,
011 QKJ
F 2,
012 QQJ?
、
12?K
Q 0 Q 1 Q 2
J
C
K
J
C
K
CP
J
C
K
& Q Q Q
Q
Q Q
F 0 F 1 F 2
例：分析图示计数器为几进制计数器 。
第 2页
CP
Q 0
Q 1
Q 2
列状态表的过程如下：首先假设计数器的初始状态,如 000，
并依此根据驱动方程确定 J,K的值,然后根据 J,K的值确定在
CP计数脉冲触发下各触发器的状态 。 在第 1个 CP计数脉冲触发下各触发器的状态为 001,按照上述步骤反复判断,直到第 5个 CP
计数脉冲时计数器的状态又回到 初始状态 000。 即每来 5个计数脉冲计数器状态重复一次,所以该计数器为 五进制计数器 。
计数脉冲 Q
2 Q 1 Q 0 J 0 K 0 J 1 K 1 J 2 K 2
0
1
2
3
4
5
0 0 0
0 0 1
0 1 0
0 1 1
1 0 0
0 0 0
1 1
1 1
1 1
1 1
0 1
1 1
0 0
1 1
0 0
1 1
0 0
0 0
0 1
0 1
0 1
1 1
0 1
0 1
第 2页
16 15 1 4 1 3 1 2 11 1 0 9
7 4 L S1 6 1
1 2 3 4 5 6 7 8
U CC CO Q A Q B Q C Q D T LD
Cr CP A B C
D P GND
4位集成同步二进制加法计数器 74LS161
① Cr=0时异步清零。
② Cr=1,LD=0时同步置数。
③ Cr=LD=1且 CP=P=1时，按 4位自然二进制码同步计数。
④ Cr=LD=1且 CPT·CPP=0时，计数器状态保持不变。
第 2页用集成计数器构成 N进制计数器的方法：利用清零端或置数端，
让电路跳过某些状态来获得 N进制计数器。
1 1
&
1
( a ) 用异步清零端 CR 归零 ( b ) 用同步置数端 LD 归零
7 4 L S1 6 1
Q 3 Q 2 Q 1 Q 0
D 0 D 1 D 2 D 3
CO
LD
CR
CT T
CT P
CP CP
&
1
7 4 L S1 6 1
Q 3 Q 2 Q 1 Q 0
D 0 D 1 D 2 D 3
CO
LD
CR
CT T
CT P
CP CP
用 74LS161构成十二进制计数器将状态 1100
反馈到清零端归零将状态 1011
反馈到清零端归零第 2页
CP
Q
0
Q
1
Q
2
Q
3
CP
Q
0
Q
1
Q
2
Q
3
(a ) 用异步归零法构成的十二进制计数器的波形
(b) 用同步归零法构成的十二进制计数器的波形用异步归零构成十二进制计数器，存在一个极短暂的过渡状态
1100。十二进制计数器从状态 0000开始计数，计到状态 1011时，
再来一个 CP计数脉冲，
电路应该立即归零。
然而用异步归零法所得到的十二进制计数器，不是立即归零，
而是先转换到状态
1100，借助 1100的译码使电路归零，随后变为初始状态 0000。
第 2页高位片计数到 3（ 0011）时，低位片所计数为 16× 3=48，之后低位片继续计数到 12（ 1100），与非门输出 0，将两片计数器同时清零。
1
7 4 L S1 6 1
Q 3 Q 2 Q 1 Q 0
D 0 D 1 D 2 D 3
CO
LD
CR
CT T
CT P
CP CP 1
7 4 L S1 6 1
Q 3 Q 2 Q 1 Q 0
D 0 D 1 D 2 D 3
CO
LD
CR
CT T
CT P
CP 1
1 1
256 进制计数器
1
7 4 L S 1 6 1
Q 3 Q 2 Q 1 Q 0
D 0 D 1 D 2 D 3
CO
LD
C R
CT T
CT P
CP CP
7 4 L S 1 6 1
Q 3 Q 2 Q 1 Q 0
D 0 D 1 D 2 D 3
CO
LD
C R
CT T
CT P
CP
1 1
&
60 进制计数器
16× 16=256
用 74LS161构成 256进制和 60进制计数器第 2页
1
7 4 L S1 6 1 ( 个位 )
Q 3 Q 2 Q 1 Q 0
D 0 D 1 D 2 D 3
CO
LD
CR
CT T
CT P
CP CP
7 4 L S1 6 1 ( 十位 )
Q 3 Q 2 Q 1 Q 0
D 0 D 1 D 2 D 3
CO
LD
CR
CT T
CT P
CP
1
1
&
8 4 2 1 码 24 进制计数器
&
&
1
7 4 L S1 6 1 ( 个位 )
Q 3 Q 2 Q 1 Q 0
D 0 D 1 D 2 D 3
CO
LD
CR
CT T
CT P
CP
CP
7 4 L S1 6 1 ( 十位 )
Q 3 Q 2 Q 1 Q 0
D 0 D 1 D 2 D 3
CO
LD
CR
CT T
CT P
CP
1
8 4 2 1 码 60 进制计数器
& &
1
用 74LS161构成 8421码 60进制和 24进制计数器第 2页
CP B R 0 1 R 0 2 NC U CC S 9 1 S 92
1 4 1 3 1 2 1 1 1 0 9 8
7 4 L S9 0
1 2 3 4 5 6 7
CP A NC Q A Q D G N D Q B Q C
集成异步十进制计数器
74LS90
输 入 输 出
R 0A R 0B S 9 A S 9 B CP 0 CP 1 Q
3
Q
2
Q
1
Q
0
1 1 0 × × ×
1 1 × 0 × ×
× × 1 1 × ×
× 0 × 0 ↓ 0
× 0 0 × 0 ↓
0 × × 0 ↓ Q
0
0 × 0 × Q
1
↓
0 0 0 0
0 0 0 0
1 0 0 1
二进制计数五进制计数
8 4 2 1 码十进制计数
5 4 2 1 码十进制计数引脚排列图
74LS90真值表第 2页异步计数器一般没有专门的进位信号输出端,通常可以用本级的高位输出信号驱动下一级 计数器 计数,即采用串行进位方式来扩展容量 。
100进制计数器
CP B
Q A Q B Q C Q D
S 91 S 92 R 01 R 02
CP B
CP
CP A
7 4 L S 9 0 ( 个位 )
N 1 = 1 0
Q A Q B Q C Q D
S 91 S 92 R 01 R 02
CP A
7 4 L S 9 0 ( 十位 )
N 2 = 1 0
用 74LS161构成 N进制计数器第 2页
60进制计数器
64进制计数器
CP
7 4 L S9 0 ( 个位 )
7 4 L S9 0 ( 十位 )
S 91 S 92 R 01 R 02 S 91 S 92 R 01 R 02
Q A Q B Q C Q D Q A Q B Q C Q D
CP A
CP B
CP 1
CP B
CP
7 4 L S9 0 ( 个位 )
7 4 L S9 0 ( 十位 )
Q A Q B Q C Q D Q A Q B Q C Q D
S 91 S 9 2 R 0 1 R 02 S 91 S 9 2 R 0 1 R 02
CP A CP A
CP B
CP B
1 &
第 2页检验学习结果时序逻辑电路有何特点？
什么是同步时序逻辑电路？何谓异步时序逻辑电路？如何区分米莱型和莫尔型电路？ 试用 74LS161集成集成计数器构成一个十二进制计数器？
要求用反馈预置法实现。
你能否用 74LS90构成一个八进制计数器？
答案在书中找何谓计数器的自启动能力？
第 2页
10.3 寄存器在数字电路中，用来存放二进制数据或代码的电路称为寄存器。
寄存器是由具有存储功能的触发器组合起来构成的 。 一个触发器可以存储 1位二进制代码,存放 n位二进制代码的寄存器,需用 n个触发器来构成 。
按照功能的不同,可将寄存器分为数码寄存器和移位寄存器两大类 。 数码寄存器只能 并行送入 数据,需要时也只能并行输出 。 移位寄存器中的数据可以在移位脉冲作用下依次逐位右移或左移,数据既可以并行输入,并行输出,也可以串行输入,串行输出,还可以 并行输入,串行输出,串行输入,并行输出,十分灵活,用途也很广 。
第 2页
D 2
1D
D 触发器组成的四位寄存器
Q 3
D 3
1D
1D
D 1
1D
D 0
CP
Q 2 Q 1 Q 0
R
10.3.1 寄存器即：无论寄存器中原来的内容是什么，只要 送数控制时钟脉冲 CP上升沿到来，加在并行数据输入端的数据 D3～ D0，
就立即被送入进寄存器中，有
012310111213 DDDDQQQQ nnnn
异步复位端为低电平时，寄存器清零；高电平时：无 CP
脉冲到来寄存器保持原态，
CP上升沿到来后置数。
第 2页
16 15 1 4 1 3 1 2 11 1 0 9
7 4 L S1 7 4
1 2 3 4 5 6 7 8
U CC Q 6 D 6 D 5 Q 5 D 4 Q 4 CP
Cr Q 1 D 1 D 2 Q 2
D 3 Q 3 GND
构成寄存器的常用芯片有 74LS77（四位双稳锁存器）、
74LS100（八位双稳锁存器）,74LS174（六位寄存器）等。
其中锁存器属于电平触发，在送数状态下，输入端送入的数据电位不能变化，否则将发生“空翻”。下图是 74LS174管脚引线功能图，芯片内六个触发器共用一个时钟脉冲 CP（上升边沿触发）和一个异步清零脉冲 (低电平清零 )。
第 2页
Q 3 Q 2 Q 1 Q 0
D r 1D
C
1D
C
1D
C
1D
C
FF 3 FF 2 FF 1 FF 0
CP
移位脉冲串行输入
Q Q Q Q
D 0 串行输出在存数操作之前，先将各个触发器清零。当出现第 1个移位脉冲 CP时，待存数码的最高位和 4个触发器的数码 同时右移 1位,即待存数码的最高位存入 Q3，而寄存器原来所存数码的最高位从 Q0输出；出现第 2个移位脉冲时，待存数码的次高位和寄存器中的 4位数码又同时右移 1位。依此类推，在 4个移位脉冲作用下，寄存器中的 4位数码同时右移 4次，待存的 4位数码便可存入寄存器。
10.3.2 移位寄存器并行输出第 2页
D r
D 0
D 1
D 2
D 3
1 D
C
1 D
C
1 D
C
1 D
C
Q 0 Q 1 Q 2 Q 3
F F 0 F F 1 F F 2 F F 3
CP
移位时钟脉冲右移输出右移输入
Q 0 Q 1 Q 2 Q 3
输入 现态 次态
D r CP
nnnn QQQQ 3210
13121110 nnnn QQQQ
说明
1 ↑
1 ↑
1 ↑
1 ↑
0 0 0 0
1 0 0 0
1 1 0 0
1 1 1 0
1 0 0 0
1 1 0 0
1 1 1 0
1 1 1 1
连续输入
4 个 1
第 2页
4位左移移位寄存器
Q 0 Q 1 Q 2 Q 3
1D
C
1D
C
1D
C
1D
C
Q 0 Q 1 Q 2 Q 3
CP
移位时钟脉冲左移输出左移输入
D i
Q 0 Q 1 Q 2 Q 3
FF 0 FF 1 FF 2 FF 3
并行输出输入 现态 次态
D i CP
nnnn QQQQ 3210
13121110 nnnn QQQQ
说明
1 ↑
1 ↑
1 ↑
1 ↑
0 0 0 0
1 0 0 0
1 1 0 0
1 1 1 0
0 0 0 1
0 0 1 1
0 1 1 1
1 1 1 1
连续输入
4 个 1
第 2页
( a ) 引脚排列图
16 15 1 4 1 3 1 2 11 1 0 9
7 4 L S 1 9 4
1 2 3 4 5 6 7 8
V CC Q A Q B Q C Q D CP S 1 S 0
Cr D R A B C D D L GND
S 1
S 0
D L
7 4 L S 1 9 4
Q 0 Q 1 Q 2 Q 3
( b ) 逻辑功能示意图
A B C D
CR
CP
D R
集成双向移位寄存器
74LS194
CPSSC r 01
工作状态
0 × × ×
1 0 0 ×
1 0 1 ↑
1 1 0 ↑
1 1 1 ×
异步清零保 持右 移左 移并行输入第 2页
10.3.3 移位寄存器的应用移位寄存器除了用作接口、延时外，还可以用作计数和伪随机信号发生器。
1,构成环形计数器将移位寄存器的串行输出端和串行输入端连在一起，就构成了环形计数器。
1D
FF0 Q0
1D
FF1 Q1
1D
FF2 Q2
1D
FF3 Q3
D0 D1 D2 D3
CP
Q0Q1Q2Q3
1000 0100 0010 0001
第 2页波形图
CP
Q 0
Q 1
Q 2
Q 3
启动信号
C r
D R
S 1
S 0
D L
7 4 L S 1 9 4
Q A Q B Q C Q D
A B C D
0 1 1 1
&
&
1
1
CP G 2
G 1
由 74LS194构成的能自启动的
4位环形计数器第 2页
2,构成扭环环形计数器用移位寄存器构成扭环环形计数器的结构特点是：将输出触发器的反向输出端与数据输入端相连接。
1D
FF0 Q0
1D
FF1 Q1
1D
FF2 Q2
1D
FF3 Q3
D0 D1 D2 D3
CP
Q0Q1Q2Q3 0000 1000 1100 1110
0001 0011 0111 1111
当扭环环形计数器的初始状态为 0000时，在移位脉冲的作用下，按上图形成状态循环，一般称为有效循环；若初始状态为 0100时，将形成另一状态循环，称为无效循环。所以，该计数器不能自启动。
为了实现电路的自启动，根据无效循环的状态特征 0101和 1101，首先保证当 Q3＝ 0时,D0＝ 1；然后当 Q2Q1＝ 01时，不论 Q3为何逻辑值,D0
＝ 1。据此添加反馈逻辑电路,D0＝ Q3+Q2Q1=Q3Q2Q1，得到能实现自启动的扭环环形计数器，如课本上图 10.32所示。 第 2页
3．伪随机序列发生器（ m序列发生器）
伪随机序列发生器也属于计数器的一种类型，其输出状态组合除全
0状态外，其它状态均在输出中出现，因其输出状态出现的顺序在统计上十分近似于随机白噪声，故称为伪随机序列发生器。
电路的构成主要是反馈逻辑电路的确定，通常采用异或门，反馈电路输入信号的选择根据移位寄存器的位数决定。输出相同时伪随机序列的反馈电路不是唯一的。下图所示是一个四位伪随机序列发生器。
当伪随机序列发生器的状态为全 0状态时，输出全 0序列，
所以无法实现自启动。若要实现自启动，可以将各触发器的端的信号相“与”后，再和原反馈信号相“或”送入串行输入端。
1D
FF0 Q0
1D
FF1 Q1
1D
FF2 Q2
1D
FF3 Q3
D0 D1 D2 D3
CP
=1
第 2页检验学习结果对本节课的内容你掌握多少？寄存器、计数器的概念你掌握了吗？你能不能说出何谓计数器的自启动能力？ 试用 74LS161集成芯片构成一个 3位环形计数器和 3位扭环形计数器。
用 74LS174构成一个六位左移移位寄存器。
看书复习做题试用 JK触发器设计一个同步五进制计数器。
第 2页
10.4.1 555定时器电路及其功能
7
1
TH
CO
TH
+ U
DD
O U T
5k Ω
5k Ω
5k Ω
1
2
5
6
8
4
3
R
∞
+
－
+
C
1
∞
+
－
+
C
2
D
Q
Q
R
S
U
SS
1
U +
U -
U +
U -
T
Q
低 电平触发端高 电平触发端电压 控制 端复位端低 电平有效放电 端
4.5～ 16V
10.4 脉冲信号的产生及波形变换输出 缓冲器
N沟道 CMOS
放电开关管
RS触发器电压比较器电路组成第 2页
7
1
TH
CO
TH
+ U DD
O U T
5k Ω
5k Ω
5k Ω
1
2
5
6
8
4
3
R
∞
+
－
+
C 1
∞
+
－
+
C 2
D
Q
Q
R
S
U SS
1
U +
U -
U +
U -
T
Q
0
0
1
饱和导通
① R=0时,Q=1,Q=0,OUT=0,T饱和导通 。
第 2页
④ R=1,UTH>2UDD/3,UTH>UDD/3时,R=1,S=0，
Q=0,OUT输出为 0,Q=1，放电管 T饱和导通 。
7
1
TH
CO
TH
+ U DD
O U T
5k Ω
5k Ω
5k Ω
1
2
5
6
8
4
3
R
∞
+
－
+
C 1
∞
+
－
+
C 2
D
Q
Q
R
S
U SS
1
U +
U -
U +
U -
T
Q
>2UDD/3
>UDD/3
1
1 0
饱和导通
1
0
第 2页
7
1
TH
CO
TH
+ U DD
O U T
5k Ω
5k Ω
5k Ω
1
2
5
6
8
4
3
R
∞
+
－
+
C 1
∞
+
－
+
C 2
D
Q
Q
R
S
U SS
1
U +
U -
U +
U -
T
Q
① R=0时,Q=1,Q=0,OUT=0,T饱和导通。
② R=1,UTH<2UDD/3,UTH＞ UDD/3时,C1C2输出均为 0，
R=0,S=0,保持 功能,OUT仍为 0,T饱和导通 。
<2UDD/3
＞ UDD/3
1
0
0
0
饱和导通第 2页
③ R=1,UTH＜ 2UDD/3,UTH<UDD/3时,R=0,S=1，
Q=1,OUT输出为 1,Q=0，放电管 T截止 。
7
1
TH
CO
TH
+ U DD
O U T
5k Ω
5k Ω
5k Ω
1
2
5
6
8
4
3
R
∞
+
－
+
C 1
∞
+
－
+
C 2
D
Q
Q
R
S
U SS
1
U +
U -
U +
U -
T
Q
＜ 2UDD/3
<UDD/3
1
1
1
截止
0
1
第 2页
u i
8 4
6 7
5 5 5 3
2 5
1
+ U DD
调
u i
u o
t
t
0
0
( a ) 电路 ( b ) 工作波形
u o
2 U DD / 3
U DD / 3
0,0 1 μ F
10.4.2 555定时器应用举例
（ 1） ui=0时,R=0,S=1，触发器置 1，即 Q=1,Q=0，
uo＝ 1；
ui由 0增大，在未到达 2UDD/3之前,uo＝ 1的状态不会改变。
施密特触发器第 2页
u i
8 4
6 7
5 5 5 3
2 5
1
+ U DD
调
u i
u o
t
t
0
0
( a ) 电路 ( b ) 工作波形
u o
2 U DD / 3
U DD / 3
0,0 1 μ F
（ 2 ） u i 升高到 2 U DD /3 时，比较器 C 1 输出跳变为 1,C 2 输出为
0,触发器置 0,即跳变到 0?Q,1?Q,u o 也随之跳变到 0 。此后,u i 继续上升到最大值，然后再降低，但在未降低到 U DD /3 以前,0
o?u
的状态不会改变。
第 2页
u i
8 4
6 7
5 5 5 3
2 5
1
+ U DD
调
u i
u o
t
t
0
0
( a ) 电路 ( b ) 工作波形
u o
2 U DD / 3
U DD / 3
0,0 1 μ F
（ 3 ） u i 下降到 U DD /3 时，比较器 C 1 输出为 0,C 2 输出跳变为 1,触发器置 1,即跳变到 1?Q,0?Q,u o 也随之跳变到
1 。此后,u i 继续下降到 0,但 1
o?u
的状态不会改变。
第 2页施密特触发器的特点特点 1
u0(V)
ui(V)U
－ U＋0
u0(V)
ui(V)U
－ U＋0
电压传输具有回差特性施密特触发器利用其输入信号达到某一特定的阈值时，输出电平会发生跃变的特点，对电路中输入的电信号可以进行波形整形、幅度鉴别及波形变换等。
特点 2
第 2页施密特触发器的功能
C M O S
M O C 等正弦波振荡器
1
1
( a ) 慢输入波形的 TTL 系统接口 ( b ) 波形的整形输入输出
U T+
U T －
1
输入输出
U T+
U T －
( c ) 幅度的鉴别
( d ) 多谐振荡器
C
R
u c
u' o
u o
第 2页检验学习结果
555定时器电路由哪几部分组成？各部分的作用是什么？
施密特触发器有哪些特点？主要用途是什么？
多看多练多做
555定时器电路的清零端作用是什么？
第 2页
10.2 计数器
10.3 寄存器
10.1 触发器
10.4 脉冲信号的产生与波形变换第二篇学习目的与要求了解和熟记触发器和门电路的基本区别；理解和牢记各类触发器的功能及其触发方式；掌握时序逻辑电路的分析方法；理解时序逻辑电路的设计思路及学会简单的同步时序逻辑电路的设计方法；理解计数器、寄存器的概念和功能分析；学习利用数字电路实验台进行寄存器、计数器实验的步骤和方法。
第 2页根据上述触发器的特征可知，触发器可以记忆
1位二值信号。根据逻辑功能的不同，触发器可以分为基本的 RS触发器、时钟控制的 RS触发器,JK
触发器,D触发器,T和 T′触发器；按照触发方式的不同，又可分为电位触发器和边沿触发器。
10.1 触发器触发器是最简单、最基本的时序逻辑电路，常用的时序逻辑电路寄存器、计数器等，通常都是由各类触发器构成的。
触发器有两个稳定的状态：,0”状态和,1’状态；
不同的输入情况下，它可以被置成 0状态或 1状态；
当输入信号消失后，所置成的状态能够保持不变。
第 2页
S D R D S
D R D
Q Q Q Q
(a ) 逻辑图 (b ) 逻辑符号
& &
S R
由两个与非门构成的基本 RS触发器。
10.1.1,RS触发器
1,基本 RS触发器 一对具有互非关系的输出端，其中Q 的状态称为 触发器的状态 。
一对输入端子均为低电或有效。
第 2页
&
1
&
2
Q Q
SD RD
基本 RS触发器的工作原理
① 当 RD=0,SD=1时,Qn+1=0，置 0功能；
SD端称为置,1”端，只要它为低电平，输出即为,1”。
RD端称为清,0”端，只要它为低电平，输出即为,0”。
SD RD Qn Qn+1
0 0 0 不定
0 0 1 不定
0 1 0 1
0 1 1 1
1 0 0 0
1 0 1 0
1 1 0 0
1 1 1 1
② 当 RD=1,SD=0时,Qn+1=1，置 1功能；
③ 当 RD=1,SD=1时,Qn+1不变，保持；
④ 当 RD=0,SD=0时,Qn+1不定，禁止态。
基本 RS触发器的次态真值表特征方程,Qn+1 = SD + RD? Qn
约束条件,SD + RD = 1
第 2页基本 RS触发器的波形图反映触发器输入信号取值和状态之间对应关系的图形称为波形图。
置 0 置 1 置 1禁止
DR
DS
保持 置 1置 1
Q
保持不定
Q
第 2页
2,同步 RS触发器
G 1 G 2
G 3 G 4
S C P R
&
Q Q
S C P R
S C P R
Q Q
Q Q
( a ) 逻辑电路 ( b ) 逻辑符号
&
&
&
DS D
R
CP＝ 1时，触发器输出状态由 R和 S及 Qn决定。
CP＝ 0时,RD=SD悬空为 1，无论输入何态，触发器均保持原态不变。
第 2页钟控 RS触发器功能真值表
CP R S Q
n+ 1
功能
0 × × Q
n
保持
1
1
1
1
0 0
0 1
1 0
1 1
Q
n
1
0
不定保持置 1
置 0
不允许第 2页主要特点
（ 1） 时钟电平控制 。 在 CP＝ 1期间接收输入信号,CP＝ 0时状态保持不变,与基本 RS触发器相比,对触发器状态的转变增加了时间控制 。
（ 2） R,S之间有约束 。 不能允许出现 R和 S同时为 1的情况,
否则会使触发器处于不确定的状态 。
CP
R
S
Q
Q
不变不变不变不变不变不变置
1
置
0
置
1
置
0
保持波形图第 2页钟控 RS触发器的特征方程特征方程,Qn+1 = S + R? Qn
约束条件,S·R= 0
钟控 RS触发器的状态转换图
S＝ 1,R＝ 0
S＝ ×
R＝ 00
显然，触发器的状态转换图也可反映触发器输出状态随输入及输出的现态而变化的情况。
因此，描述触发器状态变化的方法有四种,逻辑表达式、真值表、时序波形图及状态转换图 。
1
S＝ 0,R＝ 1
S＝ 0
R＝ ×
RS取值表示输入变量的现态0或 1表示输出变量的状态箭头表征了输出变量的转换情况第 2页基本 RS触发器和钟控的 RS触发器都是采用的 电位触发 方式 。
电位触发方式的钟控 RS触发器有一个显著的毛病 — 存在,空翻,现象 。 所谓空翻,就是指,在 CP=1期间,若输入 RS的状态发生多次变化,输出 Q将随着发生多次变化 。
10.1.2 JK触发器当触发器出现空翻现象时,一般就无法确切地判断触发器的状态了,由此造成触发器的使用受到限制 。
为确保数字系统的可靠工作,要求触发器在一个 CP脉冲期间至多翻转一次,即不允许空翻现象的出现 。 为此,人们研制出了能够抑制空翻现象的主从式触发器,边沿触发方式的 JK触发器和
D触发器等 。
本节向大家介绍的 JK触发器是功能完善,使用灵活和通用性较强的一种触发器 。 常用型号有 74LS112,CC4027和
74LS276等 。
第 2页
&
&
( a ) 电路
Q Q
( b ) 逻辑符号
S D J
C
K R D
S 2 Q 2
C 2
R 2 Q 2
从触发器
S 1 Q 1
C 1
R 1 Q 1
主触发器
1
J
CP
K
DS
Q
Q
DR
（ 1） 接收输入信号的过程
CP=1时,主触发器被打开,可以接收输入信号 J,K,其输出状态由输入信号的状态决定；但由于 CP=0,从触发器被封锁,
无论主触发器的输出状态如何变化,对从触发器均无影响,即触发器的 输出状态保持不变 。
0
1
JK触发器的工作原理第 2页
（ 2） 输出信号变化的过程当 CP下降沿到来时,即 CP由 1变为 0时,主触发器被封锁,
无论输入信号如何变化,对主触发器均无影响,即 在 CP=1期间接收的内容被主触发器存储起来 。 同时,由于 CP由 0变为 1，
从触发器被打开,可以接收由主触发器送来的信号,触发器的输出状态由主触发器的输出状态决定 。 在 CP=0期间,由于主触发器保持状态不变,因此受其控制的从触发器的状态也即 Q、
Q的值当然不可能改变 。
&
&
S 2 Q 2
C 2
R 2 Q 2
从触发器
S 1 Q 1
C 1
R 1 Q 1
主触发器
1
J
CP
K
DS
Q
Q
DR
0
1
第 2页
（ 1 ） 0?J,0?K 。设触发器的初始状态为 0,此时主触发器的
01 KQR
、
01 QJS
，在 1?CP 时主触发器状态保持 0 状态不变 ；当 CP 从 1 变 0 时，由于从触发器的
12?R
、
02?S
，也 保持为 0 状态不变 。如果触发器的初始状态为 1,当 CP 从 1 变 0 时，触发器 则 保持
1 状态不变 。可见不论触发器原来的状态如何，当
0 KJ 时，触发器的状态均 保持 不变，即 nn QQ 1 。
逻辑功能分析
&
&
S 2 Q 2
C 2
R 2 Q 2
从触发器
S 1 Q 1
C 1
R 1 Q 1
主触发器
1
J
CP
K
DS
Q
Q
DR
保持 功能第 2页
（ 2 ） 0?J,1?K 。 设触发器的初始状态为 0,此时主触发器的
01?R
、
01?S
,在 1?CP 时主触发器保持为 0 状态不变 ；当
CP 从 1 变 0 时，由于从触发器的
12?R
、
02?S
，从触发器也保持为 0 状态不变。如果触发器的初始状态为 1,则由于
11?R
、
01?S
，在 1?CP 时将主触发器翻转为 0 状态 ；当 CP 从 1 变 0
时，由于从触发器的
12?R
、
02?S
，从触发器状态也翻转为 0 状态 。可见不论触发器原来的状态如何，当 0?J,1?K 时，输入
CP 脉冲后，触发器的状态 均为 0 状态,即
01nQ
。
&
&
S 2 Q 2
C 2
R 2 Q 2
从触发器
S 1 Q 1
C 1
R 1 Q 1
主触发器
1
J
CP
K
DS
Q
Q
DR
置 0功能第 2页
（ 3 ） 1?J,0?K 。设触发器的初始状态为 0,此时主触发器的
01?R
、
11?S
，在 1?CP 时主触发器 翻转为 1 状态 ；当 CP 从 1
变 0 时，由于从触发器的
02?R
、
12?S
，故从触发器也翻转为 1 状态。如果触发器的初始状态为 1,则由于
01?R
、
01?S
，在 1?CP
时主触发器状态 保持 1 状态 不变；当 CP 从 1 变 0 时，由于从触发器的
02?R
、
12?S
，从触发器状态也保持 0 状态不变。可见不论触发器原来的状态如何，当 1?J,0?K 时，输入 CP 脉冲后，触发器的状态 均为 1 状态,即
11nQ
。
&
&
S 2 Q 2
C 2
R 2 Q 2
从触发器
S 1 Q 1
C 1
R 1 Q 1
主触发器
1
J
CP
K
DS
Q
Q
DR
置 1功能第 2页
（ 4 ） 1?J,1?K 。设触发器的初始状态为 0,此时主触发器的
01?R
、
11?S
，在 1?CP 时主触发器 翻转为 1 状态 ；当 CP 从 1 变 0
时，由于从触发器的
02?R
、
12?S
，故从触发器也 翻转为 1 状态 。如果触发器的初始状态为 1,则由于
11?R
、
01?S
，在 1?CP 时将主触发器翻转为 0 状态；当 CP 从 1 变 0 时，由于从触发器的
12?R
、
02?S
，故从触发器也翻转为 0 状态。可见当 1 KJ 时，输入 CP 脉冲后，触发器状态必定与原来的状态相反，即
nn QQ 1
。由于每来一个 CP 脉冲触发器状态翻转一次，故这种情况下 触发器具有 翻转 功能 。
&
&
S 2 Q 2
C 2
R 2 Q 2
从触发器
S 1 Q 1
C 1
R 1 Q 1
主触发器
1
J
CP
K
DS
Q
Q
DR
翻转 功能第 2页功能表
CP
J
K
Q
波形图
J K 1?nQ 功能
0 0 nQ 保持
0 1 0 置 0
1 0 1 置 1
1 1 nQ 翻转置 1 置 0 翻转 保持第 2页
JK触发器的次态方程式：
nnn QKQJQ 1
集成 JK触发器 74LS112的引脚排列图
16 15 1 4 1 3 1 2 1 1 1 0 9
7 4 L S 1 1 2
1 2 3 4 5 6 7 8
V CC
D1 R D2 R
2 C P 2K 2 J
D2 S
2 Q
1 CP 1 K 1 J
D1 S
1 Q
2 Q
Q2 G N D
·
74LS112芯片中包括两个 JK触发器,因此也称为双 JK
触发器,采用边沿触发方式 。 管脚排列图中的 J和 K是控制信号输入端； Q和 Q是互非的输出端； CP是时钟脉冲输入端； SD,RD是直接置 1端和置 0端；字符前面的数字是区分两个触发器的标志数字 。
第 2页
10.1.3 D触发器在双稳态触发器中,除了 RS触发器和 JK触发器外,根据电路结构和工作原理的不同,还有众多具有不同逻辑功能的触发器 。
根据实际需要,可将某种逻辑功能的触发器经过改接或附加一些门电路后,转换为另一种逻辑功能的触发器 。 D触发器 就是这样得到的 。
触发器之间逻辑功能的转换
D
DS
D
C P
DR
Q
Q
J
C
K
Q
Q
1
CP
D 触发器的构成及其逻辑符号
(a ) 电路 (b) 逻辑符号第 2页
D 触发器的功能表
D
1?n
Q 功能
0 0 置 0
1 1 置 1
1 4 1 3 1 2 11 10 19 8
7 4 L S 7 4 D 触发器
1 2 3 4 5 6 7
V CC
D2 R
2 D
2 CP
D2 S
2 Q Q2
D1 R
1 D 1 CP
D1 S
1 Q Q1 G N D
· 管脚排列图
D触发器的次态方程式：
nn DQ1
D触发器的状态转换图
D＝ 1
D＝ 10 1
D＝ 0
D＝ 0
第 2页
T 触发器的功能表
T
1?n
Q 功能
0
n
Q 保持
1
n
Q 翻转
10.1.4 T触发器 T DS
T
C P
DR
Q
Q
J
C
K
Q
Q
CP
T 触发器的构成及其逻辑符号
(a ) 电路 (b) 逻辑符号
T触发器 具有 保持 和 翻转 两种功能。如果让 T触发器的输入恒为 1，则 T触发器就成为 T′
触发器,显然,T′触发器 只具有 翻转 一种功能。
第 2页检验学习结果何谓“空翻”？造成
“空翻”的原因是什么？
“空翻”和“不定”状态有何区别？如何有效解决“空翻”问题？ 能否写出 JK触发器的次态方程？能否写出 JK触发器的状态真值表？
本书共介绍了几类触发器？能否准确地说出各类触发器的功能？
答案在书中找你能不能根据逻辑图符号来区别触发器的触发方式？
第 2页
10.2 计数器能够记忆输入脉冲个数的电路称为计数器。 计数器是时序逻辑电路中的具体应用。
计数器同步计数器异步计数器
··
··
··
二进制计数器
N进制计数器十进制计数器加法计数器减法计数器可逆计数器加法计数器减法计数器可逆计数器二进制计数器
N进制计数器十进制计数器第 2页
10.2.1 二进制计数器
3位异步二进制加法计数器
Q 0 Q 1 Q 2
1
CP
J
C
K
J
C
K
J
C
K
Q Q Q
Q Q
Q
F 0 F 1 F 2
R D
由于 3个触发器都接成了 T＇ 触发器,所以最低位触发器 F0每来一个时钟脉冲的下降沿 （ 即 CP由 1变 0）
时翻转一次,而其他两个触发器都是在其相邻低位触发器的输出端 Q由 1变 0时翻转,即 F1在 Q0由 1变 0时翻转,F2在 Q1由 1变 0时翻转 。
第 2页
CP
Q 0
Q 1
Q 2
三位二进制异步加计数器的波形图
F0每输入一个时钟脉冲翻转一次。
F1在 Q0由 1变 0时翻转。
F2在 Q1由 1变 0时翻转。
实现了二分频实现了四分频实现了八分频第 2页从状态表或波形图可以看出,
从状态 000开始,每来一个计数脉冲,计数器中的数值便加 1,输入
8个计数脉冲时,就计满归零,所以作为整体,该电路也可称为 八进制计数器 。
由于这种结构计数器的时钟脉冲不是同时加到各触发器的时钟端,而只加至最低位触发器,
其他各位触发器则由相邻低位触发器的输出 Q来触发翻转,即用低位输出推动相邻高位触发器,3
个触发器的状态只能 依次翻转,
并不同步,这种结构特点的计数器称为异步计数器 。 异步计数器结构简单,但计数 速度较慢 。
计数脉冲 Q
2
Q
1
Q
0
0
1
2
3
4
5
6
7
8
0 0 0
0 0 1
0 1 0
0 1 1
1 0 0
1 0 1
1 1 0
1 1 1
0 0 0
状态转换真值表第 2页
Q 0 Q 1
Q 2 Q 3
CP
D
C
D
C
D
C
D
C
Q Q Q Q
Q Q Q Q
F 0 F 1 F 2 F 3
R D
CP
Q 0
Q 1
Q 2
Q 3
用上升沿触发的 D触发器构成的 4位异步二进制加法计数器及其波形图
F0每输入一个时钟脉冲翻转一次。 F1在 Q0由 1变 0时翻转,F2在 Q1由 1变 0时翻转,F3在 Q2由 1变 0时翻转。
第 2页
3位异步二进制减法计数器
Q 0 Q 1 Q 2
C P
D
C
D
C
D
C
Q Q Q
Q Q Q
F 0 F 1 F 2
R D
CP
Q 0
Q 1
Q 2
计数脉冲 Q
2
Q
1
Q
0
0
1
2
3
4
5
6
7
8
0 0 0
1 1 1
1 1 0
1 0 1
1 0 0
0 1 1
0 1 0
0 0 1
0 0 0
F0每输入一个时钟脉冲翻转一次,F1在 Q0由 1变 0时翻转，
F2在 Q1由 1变 0时翻转 。
第 2页
3个 JK触发器都接成 T触发器,可构成一个同步二进制计数器
100 KJ
011 QKJ
0122 QQKJ
CP
J
C
K
J
C
K
J
C
K
& 1
&
Q
Q
Q
Q
Q
Q
Q 0 Q 1 Q 2
F 0 F 1 F 2
R D
CP
Q 0
Q 1
Q 2
F0每输入一个时钟脉冲翻转一次
F1在 Q0=1时，在下一个 CP触发沿到来时翻转。
F2在 Q0=Q1=1时，在下一个 CP触发沿到来时翻转。第 2页
10.2.2 十进制计数器选用 4个 CP下降沿触发的 JK触发器 F0,F1,F2,F3。
8 4 2 1 编码 计数脉冲 Q
3
Q
2
Q
1
Q
0
十进制数
0
1
2
3
4
5
6
7
8
9
10
0 0 0 0
0 0 0 1
0 0 1 0
0 0 1 1
0 1 0 0
0 1 0 1
0 1 1 0
0 1 1 1
1 0 0 0
1 0 0 1
0 0 0 0
0
1
2
3
4
5
6
7
8
9
0
F0：每来一个 CP计数脉冲翻转一次；
100 KJ
F2：在 Q0 和 Q1都为 1时，再来一个计数脉冲才翻转；
0122 QQKJ
F3：在 Q0,Q1和 Q2都为 1时，再来一个
CP计数脉冲才翻转，但在第 10个脉冲到来时 Q3应由 1变为 0；
0123 QQQJ?,03 QK?
F1：在 Q0为 1时，再来一个 CP计数脉冲才翻转，但在 Q3为 1时不得翻转；
031 QQJ?,01 QK?
第 2页驱动方程
CP
Q 0
Q 1
Q 2
Q 3
030123
0122
01031
00
,
,
1
QKQQQJ
QQKJ
QKQQJ
KJ
Q 0
Q 1
Q 2 Q 3
1
CP
J
C
K
J
C
K
J
C
K
&
&
J
C
K
& & Q
Q
Q
Q
Q
Q
Q
Q
F 0 F 1 F 2 F 3
R D
第 2页
2、异步十进制加法计数器设计数器初始状态为
00000123?QQQQ
，在触发器 F 3 翻转之前，即从 0000 起到 0111 为止，
13?Q
,F 0,F 1,F 2 的翻转情况与 3
位异步二进制加法计数器相同。第 7 个计数脉冲到来后，计数器状态变为 0 1 1 1,
112 QQ
，使
1123 QQJ
，而
13?K
，为 F 3 由 0 变
1 准备了条件。第 8 个计数脉冲到来后,4 个触发器全部翻转，计数器状态变为 1000 。 第 9 个计数脉冲到来后，计数器状态变为 1001 。
这两种情况下
3Q
均为 0,使
01?J
，而
11?K
。所以第 10 个计数脉冲到来后,Q 0 由 1 变为 0,但 F 1 的状态将保持为 0 不变，而 Q 0 能直接触发 F 3,使 Q 3 由 1 变为 0,从而使计数器回复到初始状态 0000 。
Q 0 Q 1 Q 2 Q 3
CP
J
C
K
J
C
K
J
C
K
J
C
K
& Q
Q
Q
Q
Q
Q
Q
Q
F 0 F 1 F 2 F 3
R D
第 2页
1、由触发器构成 N进制计数器由触发器组成的 N进制计数器的一般分析方法是：对于同步计数器,由于计数脉冲同时接到每个触发器的时钟输入端,因而触发器的状态是否翻转只需由其驱动方程判断 。 而异步计数器中各触发器的触发脉冲不尽相同,所以触发器的状态是否翻转除了考虑其驱动方程外,还必须考虑其时钟输入端的触发脉冲是否出现 。
第 2页解,由图可知，由于 CP 计数脉冲同时接到每个触发器的时钟输入端，所以该计数器为同步计数器。 3 个触发器的驱动方程分别为,
F 0,
20 QJ?
、
10?K
F 1,
011 QKJ
F 2,
012 QQJ?
、
12?K
Q 0 Q 1 Q 2
J
C
K
J
C
K
CP
J
C
K
& Q Q Q
Q
Q Q
F 0 F 1 F 2
例：分析图示计数器为几进制计数器 。
第 2页
CP
Q 0
Q 1
Q 2
列状态表的过程如下：首先假设计数器的初始状态,如 000，
并依此根据驱动方程确定 J,K的值,然后根据 J,K的值确定在
CP计数脉冲触发下各触发器的状态 。 在第 1个 CP计数脉冲触发下各触发器的状态为 001,按照上述步骤反复判断,直到第 5个 CP
计数脉冲时计数器的状态又回到 初始状态 000。 即每来 5个计数脉冲计数器状态重复一次,所以该计数器为 五进制计数器 。
计数脉冲 Q
2 Q 1 Q 0 J 0 K 0 J 1 K 1 J 2 K 2
0
1
2
3
4
5
0 0 0
0 0 1
0 1 0
0 1 1
1 0 0
0 0 0
1 1
1 1
1 1
1 1
0 1
1 1
0 0
1 1
0 0
1 1
0 0
0 0
0 1
0 1
0 1
1 1
0 1
0 1
第 2页
16 15 1 4 1 3 1 2 11 1 0 9
7 4 L S1 6 1
1 2 3 4 5 6 7 8
U CC CO Q A Q B Q C Q D T LD
Cr CP A B C
D P GND
4位集成同步二进制加法计数器 74LS161
① Cr=0时异步清零。
② Cr=1,LD=0时同步置数。
③ Cr=LD=1且 CP=P=1时，按 4位自然二进制码同步计数。
④ Cr=LD=1且 CPT·CPP=0时，计数器状态保持不变。
第 2页用集成计数器构成 N进制计数器的方法：利用清零端或置数端，
让电路跳过某些状态来获得 N进制计数器。
1 1
&
1
( a ) 用异步清零端 CR 归零 ( b ) 用同步置数端 LD 归零
7 4 L S1 6 1
Q 3 Q 2 Q 1 Q 0
D 0 D 1 D 2 D 3
CO
LD
CR
CT T
CT P
CP CP
&
1
7 4 L S1 6 1
Q 3 Q 2 Q 1 Q 0
D 0 D 1 D 2 D 3
CO
LD
CR
CT T
CT P
CP CP
用 74LS161构成十二进制计数器将状态 1100
反馈到清零端归零将状态 1011
反馈到清零端归零第 2页
CP
Q
0
Q
1
Q
2
Q
3
CP
Q
0
Q
1
Q
2
Q
3
(a ) 用异步归零法构成的十二进制计数器的波形
(b) 用同步归零法构成的十二进制计数器的波形用异步归零构成十二进制计数器，存在一个极短暂的过渡状态
1100。十二进制计数器从状态 0000开始计数，计到状态 1011时，
再来一个 CP计数脉冲，
电路应该立即归零。
然而用异步归零法所得到的十二进制计数器，不是立即归零，
而是先转换到状态
1100，借助 1100的译码使电路归零，随后变为初始状态 0000。
第 2页高位片计数到 3（ 0011）时，低位片所计数为 16× 3=48，之后低位片继续计数到 12（ 1100），与非门输出 0，将两片计数器同时清零。
1
7 4 L S1 6 1
Q 3 Q 2 Q 1 Q 0
D 0 D 1 D 2 D 3
CO
LD
CR
CT T
CT P
CP CP 1
7 4 L S1 6 1
Q 3 Q 2 Q 1 Q 0
D 0 D 1 D 2 D 3
CO
LD
CR
CT T
CT P
CP 1
1 1
256 进制计数器
1
7 4 L S 1 6 1
Q 3 Q 2 Q 1 Q 0
D 0 D 1 D 2 D 3
CO
LD
C R
CT T
CT P
CP CP
7 4 L S 1 6 1
Q 3 Q 2 Q 1 Q 0
D 0 D 1 D 2 D 3
CO
LD
C R
CT T
CT P
CP
1 1
&
60 进制计数器
16× 16=256
用 74LS161构成 256进制和 60进制计数器第 2页
1
7 4 L S1 6 1 ( 个位 )
Q 3 Q 2 Q 1 Q 0
D 0 D 1 D 2 D 3
CO
LD
CR
CT T
CT P
CP CP
7 4 L S1 6 1 ( 十位 )
Q 3 Q 2 Q 1 Q 0
D 0 D 1 D 2 D 3
CO
LD
CR
CT T
CT P
CP
1
1
&
8 4 2 1 码 24 进制计数器
&
&
1
7 4 L S1 6 1 ( 个位 )
Q 3 Q 2 Q 1 Q 0
D 0 D 1 D 2 D 3
CO
LD
CR
CT T
CT P
CP
CP
7 4 L S1 6 1 ( 十位 )
Q 3 Q 2 Q 1 Q 0
D 0 D 1 D 2 D 3
CO
LD
CR
CT T
CT P
CP
1
8 4 2 1 码 60 进制计数器
& &
1
用 74LS161构成 8421码 60进制和 24进制计数器第 2页
CP B R 0 1 R 0 2 NC U CC S 9 1 S 92
1 4 1 3 1 2 1 1 1 0 9 8
7 4 L S9 0
1 2 3 4 5 6 7
CP A NC Q A Q D G N D Q B Q C
集成异步十进制计数器
74LS90
输 入 输 出
R 0A R 0B S 9 A S 9 B CP 0 CP 1 Q
3
Q
2
Q
1
Q
0
1 1 0 × × ×
1 1 × 0 × ×
× × 1 1 × ×
× 0 × 0 ↓ 0
× 0 0 × 0 ↓
0 × × 0 ↓ Q
0
0 × 0 × Q
1
↓
0 0 0 0
0 0 0 0
1 0 0 1
二进制计数五进制计数
8 4 2 1 码十进制计数
5 4 2 1 码十进制计数引脚排列图
74LS90真值表第 2页异步计数器一般没有专门的进位信号输出端,通常可以用本级的高位输出信号驱动下一级 计数器 计数,即采用串行进位方式来扩展容量 。
100进制计数器
CP B
Q A Q B Q C Q D
S 91 S 92 R 01 R 02
CP B
CP
CP A
7 4 L S 9 0 ( 个位 )
N 1 = 1 0
Q A Q B Q C Q D
S 91 S 92 R 01 R 02
CP A
7 4 L S 9 0 ( 十位 )
N 2 = 1 0
用 74LS161构成 N进制计数器第 2页
60进制计数器
64进制计数器
CP
7 4 L S9 0 ( 个位 )
7 4 L S9 0 ( 十位 )
S 91 S 92 R 01 R 02 S 91 S 92 R 01 R 02
Q A Q B Q C Q D Q A Q B Q C Q D
CP A
CP B
CP 1
CP B
CP
7 4 L S9 0 ( 个位 )
7 4 L S9 0 ( 十位 )
Q A Q B Q C Q D Q A Q B Q C Q D
S 91 S 9 2 R 0 1 R 02 S 91 S 9 2 R 0 1 R 02
CP A CP A
CP B
CP B
1 &
第 2页检验学习结果时序逻辑电路有何特点？
什么是同步时序逻辑电路？何谓异步时序逻辑电路？如何区分米莱型和莫尔型电路？ 试用 74LS161集成集成计数器构成一个十二进制计数器？
要求用反馈预置法实现。
你能否用 74LS90构成一个八进制计数器？
答案在书中找何谓计数器的自启动能力？
第 2页
10.3 寄存器在数字电路中，用来存放二进制数据或代码的电路称为寄存器。
寄存器是由具有存储功能的触发器组合起来构成的 。 一个触发器可以存储 1位二进制代码,存放 n位二进制代码的寄存器,需用 n个触发器来构成 。
按照功能的不同,可将寄存器分为数码寄存器和移位寄存器两大类 。 数码寄存器只能 并行送入 数据,需要时也只能并行输出 。 移位寄存器中的数据可以在移位脉冲作用下依次逐位右移或左移,数据既可以并行输入,并行输出,也可以串行输入,串行输出,还可以 并行输入,串行输出,串行输入,并行输出,十分灵活,用途也很广 。
第 2页
D 2
1D
D 触发器组成的四位寄存器
Q 3
D 3
1D
1D
D 1
1D
D 0
CP
Q 2 Q 1 Q 0
R
10.3.1 寄存器即：无论寄存器中原来的内容是什么，只要 送数控制时钟脉冲 CP上升沿到来，加在并行数据输入端的数据 D3～ D0，
就立即被送入进寄存器中，有
012310111213 DDDDQQQQ nnnn
异步复位端为低电平时，寄存器清零；高电平时：无 CP
脉冲到来寄存器保持原态，
CP上升沿到来后置数。
第 2页
16 15 1 4 1 3 1 2 11 1 0 9
7 4 L S1 7 4
1 2 3 4 5 6 7 8
U CC Q 6 D 6 D 5 Q 5 D 4 Q 4 CP
Cr Q 1 D 1 D 2 Q 2
D 3 Q 3 GND
构成寄存器的常用芯片有 74LS77（四位双稳锁存器）、
74LS100（八位双稳锁存器）,74LS174（六位寄存器）等。
其中锁存器属于电平触发，在送数状态下，输入端送入的数据电位不能变化，否则将发生“空翻”。下图是 74LS174管脚引线功能图，芯片内六个触发器共用一个时钟脉冲 CP（上升边沿触发）和一个异步清零脉冲 (低电平清零 )。
第 2页
Q 3 Q 2 Q 1 Q 0
D r 1D
C
1D
C
1D
C
1D
C
FF 3 FF 2 FF 1 FF 0
CP
移位脉冲串行输入
Q Q Q Q
D 0 串行输出在存数操作之前，先将各个触发器清零。当出现第 1个移位脉冲 CP时，待存数码的最高位和 4个触发器的数码 同时右移 1位,即待存数码的最高位存入 Q3，而寄存器原来所存数码的最高位从 Q0输出；出现第 2个移位脉冲时，待存数码的次高位和寄存器中的 4位数码又同时右移 1位。依此类推，在 4个移位脉冲作用下，寄存器中的 4位数码同时右移 4次，待存的 4位数码便可存入寄存器。
10.3.2 移位寄存器并行输出第 2页
D r
D 0
D 1
D 2
D 3
1 D
C
1 D
C
1 D
C
1 D
C
Q 0 Q 1 Q 2 Q 3
F F 0 F F 1 F F 2 F F 3
CP
移位时钟脉冲右移输出右移输入
Q 0 Q 1 Q 2 Q 3
输入 现态 次态
D r CP
nnnn QQQQ 3210
13121110 nnnn QQQQ
说明
1 ↑
1 ↑
1 ↑
1 ↑
0 0 0 0
1 0 0 0
1 1 0 0
1 1 1 0
1 0 0 0
1 1 0 0
1 1 1 0
1 1 1 1
连续输入
4 个 1
第 2页
4位左移移位寄存器
Q 0 Q 1 Q 2 Q 3
1D
C
1D
C
1D
C
1D
C
Q 0 Q 1 Q 2 Q 3
CP
移位时钟脉冲左移输出左移输入
D i
Q 0 Q 1 Q 2 Q 3
FF 0 FF 1 FF 2 FF 3
并行输出输入 现态 次态
D i CP
nnnn QQQQ 3210
13121110 nnnn QQQQ
说明
1 ↑
1 ↑
1 ↑
1 ↑
0 0 0 0
1 0 0 0
1 1 0 0
1 1 1 0
0 0 0 1
0 0 1 1
0 1 1 1
1 1 1 1
连续输入
4 个 1
第 2页
( a ) 引脚排列图
16 15 1 4 1 3 1 2 11 1 0 9
7 4 L S 1 9 4
1 2 3 4 5 6 7 8
V CC Q A Q B Q C Q D CP S 1 S 0
Cr D R A B C D D L GND
S 1
S 0
D L
7 4 L S 1 9 4
Q 0 Q 1 Q 2 Q 3
( b ) 逻辑功能示意图
A B C D
CR
CP
D R
集成双向移位寄存器
74LS194
CPSSC r 01
工作状态
0 × × ×
1 0 0 ×
1 0 1 ↑
1 1 0 ↑
1 1 1 ×
异步清零保 持右 移左 移并行输入第 2页
10.3.3 移位寄存器的应用移位寄存器除了用作接口、延时外，还可以用作计数和伪随机信号发生器。
1,构成环形计数器将移位寄存器的串行输出端和串行输入端连在一起，就构成了环形计数器。
1D
FF0 Q0
1D
FF1 Q1
1D
FF2 Q2
1D
FF3 Q3
D0 D1 D2 D3
CP
Q0Q1Q2Q3
1000 0100 0010 0001
第 2页波形图
CP
Q 0
Q 1
Q 2
Q 3
启动信号
C r
D R
S 1
S 0
D L
7 4 L S 1 9 4
Q A Q B Q C Q D
A B C D
0 1 1 1
&
&
1
1
CP G 2
G 1
由 74LS194构成的能自启动的
4位环形计数器第 2页
2,构成扭环环形计数器用移位寄存器构成扭环环形计数器的结构特点是：将输出触发器的反向输出端与数据输入端相连接。
1D
FF0 Q0
1D
FF1 Q1
1D
FF2 Q2
1D
FF3 Q3
D0 D1 D2 D3
CP
Q0Q1Q2Q3 0000 1000 1100 1110
0001 0011 0111 1111
当扭环环形计数器的初始状态为 0000时，在移位脉冲的作用下，按上图形成状态循环，一般称为有效循环；若初始状态为 0100时，将形成另一状态循环，称为无效循环。所以，该计数器不能自启动。
为了实现电路的自启动，根据无效循环的状态特征 0101和 1101，首先保证当 Q3＝ 0时,D0＝ 1；然后当 Q2Q1＝ 01时，不论 Q3为何逻辑值,D0
＝ 1。据此添加反馈逻辑电路,D0＝ Q3+Q2Q1=Q3Q2Q1，得到能实现自启动的扭环环形计数器，如课本上图 10.32所示。 第 2页
3．伪随机序列发生器（ m序列发生器）
伪随机序列发生器也属于计数器的一种类型，其输出状态组合除全
0状态外，其它状态均在输出中出现，因其输出状态出现的顺序在统计上十分近似于随机白噪声，故称为伪随机序列发生器。
电路的构成主要是反馈逻辑电路的确定，通常采用异或门，反馈电路输入信号的选择根据移位寄存器的位数决定。输出相同时伪随机序列的反馈电路不是唯一的。下图所示是一个四位伪随机序列发生器。
当伪随机序列发生器的状态为全 0状态时，输出全 0序列，
所以无法实现自启动。若要实现自启动，可以将各触发器的端的信号相“与”后，再和原反馈信号相“或”送入串行输入端。
1D
FF0 Q0
1D
FF1 Q1
1D
FF2 Q2
1D
FF3 Q3
D0 D1 D2 D3
CP
=1
第 2页检验学习结果对本节课的内容你掌握多少？寄存器、计数器的概念你掌握了吗？你能不能说出何谓计数器的自启动能力？ 试用 74LS161集成芯片构成一个 3位环形计数器和 3位扭环形计数器。
用 74LS174构成一个六位左移移位寄存器。
看书复习做题试用 JK触发器设计一个同步五进制计数器。
第 2页
10.4.1 555定时器电路及其功能
7
1
TH
CO
TH
+ U
DD
O U T
5k Ω
5k Ω
5k Ω
1
2
5
6
8
4
3
R
∞
+
－
+
C
1
∞
+
－
+
C
2
D
Q
Q
R
S
U
SS
1
U +
U -
U +
U -
T
Q
低 电平触发端高 电平触发端电压 控制 端复位端低 电平有效放电 端
4.5～ 16V
10.4 脉冲信号的产生及波形变换输出 缓冲器
N沟道 CMOS
放电开关管
RS触发器电压比较器电路组成第 2页
7
1
TH
CO
TH
+ U DD
O U T
5k Ω
5k Ω
5k Ω
1
2
5
6
8
4
3
R
∞
+
－
+
C 1
∞
+
－
+
C 2
D
Q
Q
R
S
U SS
1
U +
U -
U +
U -
T
Q
0
0
1
饱和导通
① R=0时,Q=1,Q=0,OUT=0,T饱和导通 。
第 2页
④ R=1,UTH>2UDD/3,UTH>UDD/3时,R=1,S=0，
Q=0,OUT输出为 0,Q=1，放电管 T饱和导通 。
7
1
TH
CO
TH
+ U DD
O U T
5k Ω
5k Ω
5k Ω
1
2
5
6
8
4
3
R
∞
+
－
+
C 1
∞
+
－
+
C 2
D
Q
Q
R
S
U SS
1
U +
U -
U +
U -
T
Q
>2UDD/3
>UDD/3
1
1 0
饱和导通
1
0
第 2页
7
1
TH
CO
TH
+ U DD
O U T
5k Ω
5k Ω
5k Ω
1
2
5
6
8
4
3
R
∞
+
－
+
C 1
∞
+
－
+
C 2
D
Q
Q
R
S
U SS
1
U +
U -
U +
U -
T
Q
① R=0时,Q=1,Q=0,OUT=0,T饱和导通。
② R=1,UTH<2UDD/3,UTH＞ UDD/3时,C1C2输出均为 0，
R=0,S=0,保持 功能,OUT仍为 0,T饱和导通 。
<2UDD/3
＞ UDD/3
1
0
0
0
饱和导通第 2页
③ R=1,UTH＜ 2UDD/3,UTH<UDD/3时,R=0,S=1，
Q=1,OUT输出为 1,Q=0，放电管 T截止 。
7
1
TH
CO
TH
+ U DD
O U T
5k Ω
5k Ω
5k Ω
1
2
5
6
8
4
3
R
∞
+
－
+
C 1
∞
+
－
+
C 2
D
Q
Q
R
S
U SS
1
U +
U -
U +
U -
T
Q
＜ 2UDD/3
<UDD/3
1
1
1
截止
0
1
第 2页
u i
8 4
6 7
5 5 5 3
2 5
1
+ U DD
调
u i
u o
t
t
0
0
( a ) 电路 ( b ) 工作波形
u o
2 U DD / 3
U DD / 3
0,0 1 μ F
10.4.2 555定时器应用举例
（ 1） ui=0时,R=0,S=1，触发器置 1，即 Q=1,Q=0，
uo＝ 1；
ui由 0增大，在未到达 2UDD/3之前,uo＝ 1的状态不会改变。
施密特触发器第 2页
u i
8 4
6 7
5 5 5 3
2 5
1
+ U DD
调
u i
u o
t
t
0
0
( a ) 电路 ( b ) 工作波形
u o
2 U DD / 3
U DD / 3
0,0 1 μ F
（ 2 ） u i 升高到 2 U DD /3 时，比较器 C 1 输出跳变为 1,C 2 输出为
0,触发器置 0,即跳变到 0?Q,1?Q,u o 也随之跳变到 0 。此后,u i 继续上升到最大值，然后再降低，但在未降低到 U DD /3 以前,0
o?u
的状态不会改变。
第 2页
u i
8 4
6 7
5 5 5 3
2 5
1
+ U DD
调
u i
u o
t
t
0
0
( a ) 电路 ( b ) 工作波形
u o
2 U DD / 3
U DD / 3
0,0 1 μ F
（ 3 ） u i 下降到 U DD /3 时，比较器 C 1 输出为 0,C 2 输出跳变为 1,触发器置 1,即跳变到 1?Q,0?Q,u o 也随之跳变到
1 。此后,u i 继续下降到 0,但 1
o?u
的状态不会改变。
第 2页施密特触发器的特点特点 1
u0(V)
ui(V)U
－ U＋0
u0(V)
ui(V)U
－ U＋0
电压传输具有回差特性施密特触发器利用其输入信号达到某一特定的阈值时，输出电平会发生跃变的特点，对电路中输入的电信号可以进行波形整形、幅度鉴别及波形变换等。
特点 2
第 2页施密特触发器的功能
C M O S
M O C 等正弦波振荡器
1
1
( a ) 慢输入波形的 TTL 系统接口 ( b ) 波形的整形输入输出
U T+
U T －
1
输入输出
U T+
U T －
( c ) 幅度的鉴别
( d ) 多谐振荡器
C
R
u c
u' o
u o
第 2页检验学习结果
555定时器电路由哪几部分组成？各部分的作用是什么？
施密特触发器有哪些特点？主要用途是什么？
多看多练多做
555定时器电路的清零端作用是什么？
第 2页
