第 11章 数字系统设计实例第 11章 数字系统设计实例
11.1 数字系统设计的描述方法
11.2 数字系统设计实例第 11章 数字系统设计实例
11.1 数字系统设计的描述方法
11.1.1 方框图
① 提高了系统结构的可读性和清晰度 。
② 容易进行结构化系统设计 。
③ 便于对系统进行修改和补充 。
④
第 11章 数字系统设计实例方框图描述法是在矩形框内用文字、表达式、符号或图形来表示系统的各个子系统或模块的名称和主要功能。
矩形框之间用带箭头的线段相连接，表示各子系统或模块之间数据流或控制流的信息通道。图上的一条连线可表示实际电路间的一条或多条连接线，连线旁的文字或符号可以表示主要信息通道的名称、功能或信息类型。箭头指示了信息的传输方向。方框图是系统设计的初步，其设计是一个自顶向下、逐步细化的过程。
第 11章 数字系统设计实例
【 例 11-1】 设计一个数据采集系统方框图 。
解：
① 根据题意先画出系统的粗框图如图 11-1(a)所示 。 该框图定义和描述了系统从输入到输出的基本功能模块和实现的一般过程 。
② 在对系统的数据和控制信息进行分析和定义后将系统框图作进一步的分解和细化 。 图 11-1(b)为第一步的分解图 。
③ 系统框图中的输入,输出只是一般意义的输入和输出,
输入信号在 A/D转换前一般要进行放大或衰减处理,输出的方式根据要求可以是显示或进一步的后处理等 。 图 11-1(c)
为输入,输出进一步明确后的方框图 。
第 11章 数字系统设计实例图 11-1 数据采集系统框图第 11章 数字系统设计实例
11.1.2 时序图
【 例 11-2】 用时序图描述数据采集系统控制数据写入,读出存储器的时间关系 。
解,该系统存储器的数据写入,读出的时序主要由控制功能模块产生,写入存储器的数据由 A/D转换器提供,其时间顺序首先给 A/D发出启动命令 START。 START为高电平有效,
当 START下降沿来到时开始进行 A/D转换 。
EOC为 A/D转换器的转换结束信号,输出高电平有效 。 在
START上升沿后 1~8 个时钟周期内,EOC变为低电平时,标志
A/D正在进行转换,当 A/D转换结束时,EOC由低变为高,控制电路向 A/D发出输出允许信号后,A/D转换的数据便可以送出 。
第 11章 数字系统设计实例存储器的写命令 WR为低电平有效,当控制电路向存储器发出写命令 WR后,便可以将 A/D送出的数据写入存储器 。
存储器写完数据后,控制电路再向存储器发 RD读出命令 。 当 RD为低电平有效时,便可以从存储器读出数据 。
图 11-2 例 11-2工作时序图第 11章 数字系统设计实例
11.2 数字系统设计实例
11.2.1 定时电路的设计
【 例 11-3 】 设计定时电路,
(1) 可任意设置定时的小时,分 。
(2) 数码管显示减计数过程的时间,可显示小时,分,秒 。
(3) 定时结束报警。
第 11章 数字系统设计实例解：
① 定时电路的方框图描述 。 根据定时电路的设计要求,
我们把该电路的工作过程分为三步进行：首先设置需要定时的时间；然后启动定时计数器开始计时,计时采用倒计时的方式工作,同时显示倒计时的时间；最后当定时结束时产生报警信号,用发光二极管指示定时结束 。
图 11-3 定时电路框图第 11章 数字系统设计实例
② 系统组成及基本原理 。 定时电路原理图如图 11-4 所示,该电路由振荡器,计数器,时间显示,定时控制,定时时间设置几个部分组成 。
· 定时时间设置 。 时间设置电路可实现小时和分的设置 。 由于采用减计数方式,设置的时间就是需要的定时时间 。 小时的设置通过直接置 A7,A8两计数器的数据置数端 D12~D7。 因为一天只有 24小时,小时的最高位只为 2，
因此 A7计数器的 C,D端接地 。 如需要更长的定时时间,
对 C,D端置数即可 。
第 11章 数字系统设计实例图
11-
4
定时电路原理图第 11章 数字系统设计实例分的设置有两个过程：计数开始前为人工预置定时时间的分,此时 S1=0,A13导通,A14断开,人工预置的时间分钟通过 A13数据总线驱动器的 D6~D0送入 A9,A10计数器的数据端 。 计数开始时,S1=1,A13断开,人工预置的分钟数据就不能通过 A13送入 A9,A10分计数器的数据端 。 在减计数的过程中,如果小时计数器 A7,A8不为 0，
每当 A7,A8减 1 计数,分计数器就要从 59 减到 0。 由于
A14的使能端接 A9的借位端,当 A9,A10分计数器减到 0
时,A14导通使 A9,A10自动设置到 59。
第 11章 数字系统设计实例
· 计数,显示,分频 。 计数器是整个定时系统的主要部分 。 由 6 块十进制加减计数器 74LS168构成减法计数器 。 小时计数器的模值为 24,分和秒计数器的模值都是 60。 计数器的输出通过数码管驱动译码器 A1~A6去驱动共阴极数码管显示时间,显示的时间值为时,分,秒 。
计数器的计数时钟频率为 1 Hz,由晶体振荡器产生的 32
768 Hz时钟,经过 A17,A18 两片计数器 215分频得到 。
第 11章 数字系统设计实例
· 定时启动和定时控制 。 设置好定时时间的时,分值后,拨动开关 S1接地 (S1=0),D触发器 (A15)的 Q=1,设置的时间值送入计数器并显示 。 S1再拨到 UCC时 (S1=1),减计数定时开始 。
当时间值减到全 0 时,A15的 CLK端产生上升沿,使
Q=0,显示器全灭,发光二极管 V1亮 。 该电路的定时结束指示电路也可以根据需要改成不同形式的控制方式,如控制继电器的通断,定时发声报警,定时产生启动信号等等 。
该电路也可改成加法计数定时系统,读者可根据要求设计出相应的定时电路。
第 11章 数字系统设计实例
11.2.2 数字频率计的设计
1,频率测量的工作原理数字频率计是用于测量信号频率的电路 。 测量信号的频率参数是最常用的测量方法之一 。 实现频率测量的方法比较多,在此我们主要介绍三种常用的方法,时间门限测量法,
标准频率比较测量法,等精度测量法 。
1)
在一定的时间门限 T内,如果测得输入信号的脉冲数为 N，
设待测信号的频率为 fx,则该信号的频率为
T
Nf
x?
第 11章 数字系统设计实例改变时间 T,则可改变测量频率范围 。 例如,当 T=1s,则
fx=N(Hz)； T=1ms,则 fx=N(kHz)。 此方法的原理框图如图
11-5 所示,时序波形图如图 11-6 所示 。
图 11-5 测频原理框图第 11章 数字系统设计实例图 11-6 测频时序波形图第 11章 数字系统设计实例
2)
用两组计数器在相同的时间门限内同时计数,测得待测信号的脉冲个数为 N1,已知的标准频率信号的脉冲个数为 N2，
设待测信号的频率为 fx,已知的标准频率信号的频率为 f0；由于测量时间相同,则可得到如下等式：
0
21
f
N
f
N
x
从上式可得出待测信号的频率公式为
0
2
1 f
N
Nf
x?
第 11章 数字系统设计实例标准频率比较测量法对测量时产生的时间门限的精度要求不高,对标准频率信号的频率准确度和频率的稳定度要求较高,标准信号的频率越高,测量的精度就比较高 。
该方法的测量时间误差与时间门限测量法的相同,可能的最大误差为正负一个待测信号周期,即 Δt=± 1/fx。 测量时可能产生的误差时序波形如图 11-7 所示 。
第 11章 数字系统设计实例图 11-7 一般测量时可能产生的误差时序波形图第 11章 数字系统设计实例
3) 等精度测量法等精度测量法的机理是在标准频率比较测量法的基础上改变计数器的计数开始和结束与闸门门限的上升沿和下降沿的严格关系 。 当闸门门限的上升沿到来时,如果待测量信号的上升沿未到时两组计数器也不计数,只有在待测量信号的上升沿到来时,两组计数器才开始计数；当闸门门限的下降沿到来时,
如果待测量信号的一个周期未结束时两组计数器也不停止计数,
只有在待测量信号的一个周期结束时两组计数器才停止计数 。
这样就克服了待测量信号的脉冲周期不完整的问题,其误差只由标准频率信号产生,与待测量信号的频率无关 。 最大误差为正负一个标准频率周期,即 Δt=± 1/f0。 由于一般标准信号频率都在几十兆赫兹以上,因此误差小于 10-6。
第 11章 数字系统设计实例图 11-8 等精度测量法的时序波形图第 11章 数字系统设计实例
2,频率计电路设计
【 例 11-4 】 设计一频率计,
(1) 测频的频率范围为 1Hz~10 kHz 。
(2) 显示位数用四位数码显示 。
解,时间门限测量频率的原理框图如图 11-5 所示,晶体振荡电路产生较高的标准频率,经分频电路可获得各种时间基准脉冲 (T=1s,0.1 s,10 ms,1 ms,…),由开关 S控制选择时基脉冲 。 被测信号经放大整形后变成脉冲信号送到主控门的输入端,只有在闸门信号的闸门时间 T内输入信号才能通过主控门进行计数 。 测频电路的时序波形如图 11-6 所示 。
第 11章 数字系统设计实例
3,实现电路及说明时间门限测量频率电路图如图 11-9 所示 。 电路中的振荡电路产生 1MHz的频率标准,经分频器 10分频,102分频,
103 分频,104分频,105分频,106 分频,产生 6 种时基信号
10 μs,0.1 ms,1 ms,10 ms,0.1 s,1 s,分频电路由十进制计数器 74LS90 实现 (图中的 D1~D6)。
时基信号由八选一数据选择器 (74LS151(D15)) 实现选择 。 当 S2S1S0=000 时选择 1 s,S2S1S0=001 时选择 0.1
s,…,S2S1S0=101 时选择 10μs。 选择的时基信号经 D触发器构成对应时间宽度的时基门限 。
第 11章 数字系统设计实例图 11-9 测量频率电路图
2
1
2
6
13
12
11
10
9
15
14
7
1
2
6
A
B
C
D
a
b
c
d
e
LT
B I / R B O
D 1 1
f
g
R B I
A
B
C
D
a
b
c
d
e
LT
B I / R B O
D 1 4
f
g
R B I
13
12
11
10
9
15
14
3
4
5
3
4
5
5
6
9
12
15
16
19
13
12
11
10
9
15
14
7
1
2
6
A
B
C
D
a
b
c
d
e
LT
B I / R B O
D 1 2
f
g
R B I
3
4
5
13
12
11
10
9
15
14
7
1
2
6
A
B
C
D
a
b
c
d
e
LT
B I / R B O
D 1 3
f
g
R B I
3
4
5
C LK 1
Q1
Q2
Q3
M S 2
M R 1
M R 2
C LK 0
Q0M S 1
D 1 0
11
1
C LK
Q1
Q2
Q3
Q4
Q5
Q6
Q7
D1
D2
D3
D4
D5
D6
D7
OE
Q0D0
12
9
8
11
2
5
6
9
C LK
Q1
Q2
Q3
Q4
Q5
Q6
Q7
D1
D2
D3
D4
D5
D6
D7
OE
Q0D0
12
15
16
19
3
4
7
8
13
14
17
18
3
4
7
8
13
14
17
18
D 1 9
7 4 L S 3 7 4
7 4 LS 4 8
7 4 LS 4 8
7 4 LS 4 8
7 4 LS 4 8
7 4 LS 9 0
14
1
3
C LK 1
Q1
Q2
Q3
M S 2
M R 1
M R 2
C LK 0
Q0M S 1
D9
2
7
6
12
9
8
11
12
9
8
11
14
1
3
2
7
6
14
1
3
2
7
6
7 4 LS 9 0
7 4 LS 9 0
7 4 LS 9 0
7 4 L S 3 7 4
D 2 0
1
2
3
2
CD
C LK
SD
D Q
Q
U
CC
4
5
U
CC
1
6
2
3
D 1 7,B
7 4 LS 0 8
4
5
6
D 1 5
7 4 L S 1 5 1
5
6
12
9
8
11
7 4 LS 9 0
12
9
8
11
7 4 LS 9 0
12
9
8
11
7 4 LS 9 0
14
1
3
2
7
6 12
9
8
11
C LK 1
Q1
Q2
Q3
M S 2
M R 1
M R 2
C LK 0
Q0M S 1
D7
12
9
8
11
7 4 LS 9 0
12
9
8
11
7 4 LS 9 0
12
9
8
11
7 4 LS 9 0
14
1
3
2
7
6
14
1
3
2
7
6
C LK 1
Q1
Q2
Q3
M S 2
M R 1
M R 2
C LK 0
Q0M S 1
D5
14
1
3
2
7
6
14
3
2
7
6
14
1
3
2
7
6
14
3
2
7
6
4
3
2
1
1S
0,1 S
1 0 m S
1 m S
0,1 m S 15
141 0 u S
13
12
I1
I2
I3
I4
I5
I6
I7
I0
E
A
B
C
Z
Z
S 0 S 1 S 2
11
10
9
7
1 4
1 M H z
2 3
U
i
D 1 6,A
7 4 LS 7 4
D 1 7,A
7 4 LS 0 8
7 4 LS 1 4
D 1 8,A
图1 1 - 9
C LK 1
Q1
Q2
Q3
M S 2
M R 1
M R 2
C LK 0
Q0M S 1
D4
U
CC
U
CC
C LK 1
Q1
Q2
Q3
M S 2
M R 1
M R 2
C LK 0
Q0M S 1
D2
C LK 1
Q1
Q2
Q3
M S 2
M R 1
M R 2
C LK 0
Q0M S 1
D3
C LK 1
Q1
Q2
Q3
M S 2
M R 1
M R 2
C LK 0
Q0M S 1
D1
1
1
C LK 1
Q1
Q2
Q3
M S 2
M R 1
M R 2
C LK 0
Q0M S 1
D8
C LK 1
Q1
Q2
Q3
M S 2
M R 1
M R 2
C LK 0
Q0M S 1
D6
第 11章 数字系统设计实例计数显示,计数器由四片 74LS90十进制计数器
D7~D10实现,计数完成后数据锁存由 74LS374完成,
锁存后的数据经 74LS48 数码管驱动器和共阴极数码管进行显示 。 显示数值到下一次计数完成后刷新 。
可用发光管或其它方法提示频率单位 Hz或 kHz 。
第 11章 数字系统设计实例
11.2.3 任意波形发生器的设计
1,
图 11-10 任意波形发生器原理框图第 11章 数字系统设计实例
1)
工作过程是,如果计数器的位数为 N位 (模值 =2N),则把波形的一个周期分为 2N个等间隔数据点 (抽样点 )存入数据存储器,地址计数器不断地循环计数,就产生出每一周期为 2N
个固定点的波形 。
该方法的特点是每一个波形周期的点数是固定的,每一周期内点与点之间的相位间隔相同 。 但是,两个相邻周期波形之间的相邻两个点的相位间隔与其它点之间的相位间隔有可能不同 。 当计数器的位数 N增加时,这种相位间隔的误差就可以忽略 。
第 11章 数字系统设计实例如果产生的波形是循环读出的周期波形,则波形的频率由两方面来决定,一方面,波形的频率由地址计数器的计数时钟决定,当波形存储的点数一定时,计数器的计数时钟频率越快,读出一周期波形数据的时间就越短,
生产输出波形的频率就越高,反之,则波形频率低；另一方面,波形的频率也由组成一周波形的点数来确定,
当计数时钟频率一定时,一周波形的点数越多,读完一周波形所需的时间就越长,波形频率就低,反之则高 。
第 11章 数字系统设计实例如果设地址计数器的标准时钟频率为 fr,计数器的位数为 N位,一周波形的点数有 M个,输出波形的频率为 fo,则输出波形的频率 fo与 fr,M的关系式为
M
ff r
o?
从上式可以得出，当 fr为一固定值时，波形的最小频率为
)2(2m i n NNro Mff
波形的最高频率受到奈奎斯特抽样定理的限制，至少每一周期抽样两个点，所以有
)2(2m i n Mff ro
第 11章 数字系统设计实例
2) 相位累加器产生方法 (或 DDS方法 )
DDS方法是根据正弦波形的产生,从相位出发,用等间隔的相位,给出各相位的正弦波形数据点 (抽样点 ),存入数据存储器,通过相位累加器的循环相位累加,产生周期性正弦波 。
图 11-11 DDS方法实现的原理方框图第 11章 数字系统设计实例
fr为标准时钟频率,Tr=1/fr
fo为输出波形频率,To=1/fo ;
Pw为相位增量系数,这个值给出的是相位变化的速度 。
如果累加器的位数是 N位,则 2π/2N rad就是最小的相位增量 。 于是对应的相位增量是 Pw× ２ π/2N rad。 完成一周正弦波输出需要经过 2π/(Pw× 2π/2N)个标准时钟周期,可以得出输出波形的周期为
N
rW
o
W
r
N
o
fP
f
P
T
T
2
2
或第 11章 数字系统设计实例根据上述分析可知,相位增量系数 Pw越小,波形的失真度越小,输出波形的频率 fo越低,最低时的输出频率：
)1(2 wNro Pff
同样,相位增量系数 Pw越大,波形的失真度越高,输出波形的频率 fo越大,最大的输出频率：
)2(2 1 Nwro Pff
第 11章 数字系统设计实例
2,
1) D/A
任意波形发生器的特性很大程度上取决于 D/A转换器的性能 。 主要性能指标是 D/A的转换速度和分辨率 (位数 )。
通常,高速 D/A的分辨率较低 。 目前常采用 8 位,10 位和 12位的 D/A转换器 。
8位 D/A的分辨率有 28=256个离散电压等级,而 12 位
D/A分辨率有 212=4096 个电压等级 。 D/A位数越多,分辨率越高,再现的波形量化误差就小,从而波形的失真度小 。 因此,选择什么样的分辨率可根据失真度要求来考虑 。
第 11章 数字系统设计实例
2)
分频器主要用于改变地址计数器的时钟频率 。 一般设计波形发生器要考虑产生的波形频率可在一定范围内变化,如低频信号的频率范围一般为 1Hz~1MHz。 为了达到最高信号频率的要求,振荡器的频率要有最高信号频率的几十倍 。 如果不对振荡器产生的时钟信号进行分频,要得到最低信号频率 1Hz时,就要求有很大的波形数据存储空间,并且改变一次波形频率 fo就要改变一次波形存储点数,这样设计出来的任意波形发生器灵活性就差 。 如果采用可编程分频器,通过控制分频系数来控制地址计数器的时钟频率 fr的变化,而存储点数 M不变,则波形频率就只随 fr的变化而变化这样就方便了 。
第 11章 数字系统设计实例
3)
存储器的选择可根据波形产生的功能要求,选择随机存储器 (RAM) (EPROM) 。
(1) RAM
使用 RAM存储器时,设计者可通过计算机编程及 I/O接口电路对 RAM进行波形存储,实现任意波形和函数发生器 。
甚至可以通过键盘输入方程式或从显示器扫描曲线产生较复杂的波形 。
RAM存储方式可通过计算机改变波形点数和分频系数两个参数来改变波形频率 。 RAM存储器与计算机实现波形发生器的原理框图如图 11-12 所示 。
第 11章 数字系统设计实例图 11-12 计算机控制实现波形发生器的原理框图第 11章 数字系统设计实例
(2) EPROM
如果设计的波形发生器只要求产生几种确定的波形时,
可预先利用 EPROM编程器写好各种波形的数据表,然后通过计数器查表产生波形 。 EPROM存储的波形数据不能改变,因此信号频率的改变靠改变分频系数来实现 。
EPROM存储方式的波形产生器电路结构简单,成本低,
容易实现 。
第 11章 数字系统设计实例
3,任意波形产生器实现电路
1)
波形发生器产生的各种波形数据存储在存储器内,电路中的存储器选用 2764EPROM,存储容量为 8K× 8。 本设计电路的存储器只存入了四种波形的数据表,每一种波形用 1 K个存储单元存储一个周期,共用 4K个内存,其余 4K
个可供扩展波形种类使用 。 四种波形的数据表地址和对应的存储单元内容如表 11-1 所示 。 从表可看出每一种波形的高三位地址 A12A11A10不变,只有 A9~A0十位地址从全 0变到全 1。
第 11章 数字系统设计实例表 11-1 四种波形的数据表地址及对应的存储单元内容第 11章 数字系统设计实例
2)
地址计数器由 D4,D5,D6三块 74161构成最大模值为 1024 的计数器 。 地址计数器从全 0 计到全 1,可循环产生 1K个地址 。 对 4 K 个波形寻址时 EPROM的 A12 可直接接地,只要用开关 S1,S2选择 A11A10从 00到 11，
就可实现四种波形的选择输出 。
第 11章 数字系统设计实例图 11-13 波形发生器电路
P 0 Q 0
P 1 Q 1
P 2 Q 2
P 3 Q 3
TC
C E P
C E T
C L K
P E
M R
7
4
L
S
1
6
1
14
13
12
11
A0
A1
A2
A3
U
CC
P 0 Q 0
P 1 Q 1
P 2 Q 2
P 3 Q 3
TC
C E P
C E T
C L K
P E
M R
7
4
L
S
1
6
1
4
3
5
6
14
13
12
11
A4
A5
A6
A7
P 0 Q 0
P 1 Q 1
P 2 Q 2
P 3 Q 3
TC
C E P
C E T
C L K
P E
M R
7
4
L
S
1
6
1
4
3
5
6
14
13
12
11
A8
A9
7
10
15
D6
7
10
15
7
10
2
9
1
D5
D4
D 1 1,A
7 4 L S 1 0
12
15
13
2
1 U
CC
7
4
L
S
0
4
10
9
8
7
6
5
4
25
24
21
23
3
U
CC
D
1
2
:
A
U
CC
2
1
P
0
Q
0
P
1
Q
1
P
2
Q
2
P
3
Q
3
TC
C
E
P
C
E
T
C
L
K
P
E
M
R
7 4 L S 1 6 1
14 13 12 11
7
10
15
D7
43 5 6
D
1
3
D
1
2
D
1
4
D
1
5
2 9 1
P
0
Q
0
P
1
Q
1
P
2
Q
2
P
3
Q
3
TC
C
E
P
C
E
T
C
L
K
P
E
M
R
7 4 L S 1 6 1
14 13 12 11
7
10
15
D8
43 5 6
D9D8
D
1
0
D
1
1
2 9 1
P
0
Q
0
P
1
Q
1
P
2
Q
2
P
3
Q
3
TC
C
E
P
C
E
T
C
L
K
P
E
M
R
7 4 L S 1 6 1
14 13 12 11
7
10
15
D9
43 5 6
D
1
3
D
1
2
D
1
4
D
1
5
2 9 1
P
0
Q
0
P
1
Q
1
P
2
Q
2
P
3
Q
3
TC
C
E
P
C
E
T
C
L
K
P
E
M
R
7 4 L S 1 6 1
14 13 12 11
7
10
15
D 1 0
43 5 6
D
1
3
D
1
2
D
1
4
D
1
5
2 9 1
A 0 D 0
A 1 D 1
A 2 D 2
A 3 D 3
A 4 D 4
A 5 D 5
A 6 D 6
A 7 D 7
A8
A9
A 1 0
A 1 1
A 1 2
CE
OE
P G M
U
PP
E
P
R
O
M
2
7
6
42
20
22
27
1
D2
4
3
5
6
1 2
1 2 M H z
4 3
U
CC
f
CP
3
l s b D I 0 I o u t 1
D I 1 I o u t 2
D I 2
D I 3 R f b
D I 4
D I 5 V r e f
D I 6
m s b D I 7
I L E
C S W R 2
X F E R W R 1
D A C 0 8 3 2
U
CC
U
CC
11
12
13
15
16
17
18
19
7
6
5
4
16
15
14
13
11
12
9
8
19
18
2
P1
1 0 0 k
2
3
7 1 8
4
6
D 1 3
OP - 07
O U T
20
图1 1 - 1 3
+
_
S1 S2
2
9
1
2
9
1
1
17
D1
第 11章 数字系统设计实例
4,波形频率计算
M
ff r
o?
式中 fr为地址计数器的时钟频率,M为存储数据的点数 。
由于 M=1024为固定值,只有控制分频器的分频系数改变 fr,才能改变 fo。 该电路的分频器由 D7,D8,D9,D10四块 74161构成可预置计数器,实现任意 M分频 。 分频系数 N
与置数端值 D的关系为
DN n 2
其中 n为计数器的位数 (n=16),D为置数端 D15~D0的二进制数值,取值范围为 0~2n-2。
第 11章 数字系统设计实例分频器的输出频率为
N
ff CP
r?
式中 fCP为振荡器产生的频率,由 12MHz晶体振荡电路产生 。
将 fr代入 fo的公式得
NM
ff CP
o
由于 2764EPROM的最快读出时间为 150 ns,分频器的最大输出频率 frmax=6MHz 。
第 11章 数字系统设计实例当 Nmin=2 时,M=1024,
。k H zM H zf o 61 0 2 4212m a x
当 Nmax=65 536 时,M=1024,
。HzM H zf o 2.01 0 2 45 3 665 12m i n
为了获得更高的信号频率可采取以下措施,① 减少波形数据存储空间 M； ② 采用读出频率更高的 EPROM 。
降低信号频率的方法,① 增加波形数据存储空间 M； ②
降低振荡器频率； ③ 增加分频计数器位数 n。
综合高、低频率要求，只有采用高频的 EPROM和增加分频器位数比较合适。
第 11章 数字系统设计实例
11.2.4 数据采集系统的设计
1,数据采集系统的主要技术指标数据采集系统的核心器件是 A/D转换器 。 通常在不同的应用场合对数据采集系统有不同的技术要求,主要有分辨率,
采样率,采样方式,精度和输入范围等 。
图 11-14 数据采集系统框图第 11章 数字系统设计实例
1) A/D
不同的 A/D其输入电压的动态范围不同,一般有 0~5 V、
0~+10 V,-5~+5 V和 -2.5~+2.5 V等 。 如果某一 A/D转换器的输入电压范围是 0~10 V,而输入模拟信号电压范围为 -
5~+5 V,为了满足 A/D输入的要求,应采用运放加法电路使输出模拟量在 0~10 V范围内变化 。 对微弱的模拟信号常常要经过运放放大后再输入 A/D转换器 。
第 11章 数字系统设计实例
2)
模拟信号转换成数字信号必须经过采样保持电路 。 为了不失真地采集模拟信号,要求 A/D的采样频率最低为 2
倍的信号频率 。 在实际应用中,为了保证信号采集质量,
选择 A/D的采样频率通常为信号频率的 3~4 倍,工程上有时取 10 倍 。
常用的 A/D器件 ADC0809的最高采样频率 fmax=10kHz。
第 11章 数字系统设计实例
3)
A/D的分辨率一般由 A/D的位数和输入电压范围来决定 。
如两个输入电压范围都为 0~10 V,转换位数一个为 8 位,
另一个为 10 位,则分辨率分别为
mV
VV
U
mV
VV
U
10
1024
10
2
10
40
256
10
2
10
1010
88
由此可见，如何选择 A/D的位数，以便满足分辨率的要求，应从这两方面来考虑。
第 11章 数字系统设计实例
2,
1) 数据采集,存储,
数据采集实现电路如图 11-15 所示 。 ADC0809是一种常用的 8 路输入 8 位逐次比较 A/D转换器,其内部结构和详细工作时序请参阅 10.2 节 。 ADC0809的基本参数为：电源电压 UCC=+5V,输入电压范围为 0~5V,时钟频率 f≤640kHz，
线性误差为 ± 1LSB,转换时间 Tc=100μs 。
第 11章 数字系统设计实例第 11章 数字系统设计实例
(1)
输入信号经运放 0P07同相放大后送入 ADC0809,放大器的放大倍数 AV=(R1+RF)/R1,改变 RF和 R1的值可以调节 AV,从而使放大器输出电压 Uo满足 ADC0809的动态范围 。
电路中只使用一路模拟信号,由 IN0输入,因此
ADC0809的输入信号地址 ADDA,ADDB,ADDC接地 。
第 11章 数字系统设计实例
(2) 数据采集,
在这一过程中,首先使开关 S2置高电平 UCC,以便地址计数器时钟通过与门 A8(A74LS08),然后把开关 S１由 UCC拨到地,再拨到 UCC,产生一负脉冲,使 D触发器 A7的 Q置
,1”,地址计数器清 0,采集过程开始 。
START信号由时钟 fCP和 EOC转换结束信号相与形成 。 当
A/D转换未开始时,EOC=1,START的正脉冲宽度为 fCP 的正脉冲宽度 。 START正脉冲的下降沿到达后,EOC=0,A/D
转换器开始转换；当 A/D转换结束后,EOC由 0变成 1，
EOC=1 保持一个 fCP周期,第二个 START正脉冲产生,第二次 A/D转换开始；如此循环,形成不断的采集过程,直到地址计数器为全,1”时结束 。
第 11章 数字系统设计实例
ALE信号,ALE与 START端接在一起,输入地址在
ALE=START=1时允许,ALE=0 。
OE信号：输出允许端 OE由 EOC和 D触发器的 Q相与提供,在采集过程中 Q一直为 1,则 OE=EOC,只有当转换结束时 EOC=1,才有 OE=1,即允许数据输出,8
位数据此时送入 RAM存储器 。
第 11章 数字系统设计实例
RAM写入过程：由于 A7∶ A的 Q=1,开关 S2=1,RAM
地址计数器的时钟 CLK和 RAM写控制端 WE在采集过程中等于 START,第一次 START正脉冲期间,数据写入 RAM的
0单元 (注意第一次 0单元内容为不确定值,因此时 A/D未工作 )。 当 START由 1变 0时,则 CLK由 0变 1产生上升沿,使
RAM地址加 1。 计数器地址从 1计到全,1”(4095个单元 )的地址为有用数据地址 。 当计数器为全,1”时,产生一上升沿送至 D触发器的 CLK端,使 Q=0,OE=0,数据禁止输出,
同时使 RAM的 WE=1,读出信号 RD=0,进入 RAM数据读出过程 。
第 11章 数字系统设计实例数据读出显示过程：在采集写入结束后电路自动转入读出过程,RD=0。 由于与门 A8∶ A的 1端等于 1(因 Q=0)，
只要手动开关 S2由 UCC→ 地 → UCC一次,地址计数器加 1，
RAM数据送入数码管驱动译码器 7448,显示 RAM各单元的数据 。 数据显示为八进制方式,八位数据为全 1 时显示
377,表示输入信号为 5V。
该系统只要拨动开关 S2和 S1就可开始自动采集存储,
采集存储结束后自动转入手动 S2进行读出显示 。 这样可以实现快速采集存储,慢慢读出已存储的数据以便观测 。
第 11章 数字系统设计实例
2) 89C51控制的采集系统图 11-16 89C51采集框图第 11章 数字系统设计实例
89C51通过地址线 P2.0和读,写控制线 RD,WR来产生 ADC0809的 ALE信号,启动信号 START和输出允许信号 OE。 模拟输入通道地址的译码输入 ADDA,ADDB、
ADDC由 P0.0~P0.2提供,因 ADC0809具有地址锁存功能,
P0.0~P0.2可直接接入 ABC。 根据 P2.0和 P0.0~P0.2的连接方法,八个输入通道的地址依 IN0~IN7顺序由送数据的低三位数据组成,数据范围为 F8H~FFH。
ADC0809的时钟可由 89C51的 ALE获得 。 如果 ALE信号频率过高,应分频后送入 ADC0809的 CLK端 。
第 11章 数字系统设计实例
ADC转换结束后 EOC变成高电平,89C51通过查询
P3.3端判断转换是否结束 。 89C51也可接成中断源方式,
EOC接入 P3.3。
当判断 EOC=1后,执行读操作指令,产生输出允许信号 OE,同时 A/D转换的数据读入 89C51 。
11.1 数字系统设计的描述方法
11.2 数字系统设计实例第 11章 数字系统设计实例
11.1 数字系统设计的描述方法
11.1.1 方框图
① 提高了系统结构的可读性和清晰度 。
② 容易进行结构化系统设计 。
③ 便于对系统进行修改和补充 。
④
第 11章 数字系统设计实例方框图描述法是在矩形框内用文字、表达式、符号或图形来表示系统的各个子系统或模块的名称和主要功能。
矩形框之间用带箭头的线段相连接，表示各子系统或模块之间数据流或控制流的信息通道。图上的一条连线可表示实际电路间的一条或多条连接线，连线旁的文字或符号可以表示主要信息通道的名称、功能或信息类型。箭头指示了信息的传输方向。方框图是系统设计的初步，其设计是一个自顶向下、逐步细化的过程。
第 11章 数字系统设计实例
【 例 11-1】 设计一个数据采集系统方框图 。
解：
① 根据题意先画出系统的粗框图如图 11-1(a)所示 。 该框图定义和描述了系统从输入到输出的基本功能模块和实现的一般过程 。
② 在对系统的数据和控制信息进行分析和定义后将系统框图作进一步的分解和细化 。 图 11-1(b)为第一步的分解图 。
③ 系统框图中的输入,输出只是一般意义的输入和输出,
输入信号在 A/D转换前一般要进行放大或衰减处理,输出的方式根据要求可以是显示或进一步的后处理等 。 图 11-1(c)
为输入,输出进一步明确后的方框图 。
第 11章 数字系统设计实例图 11-1 数据采集系统框图第 11章 数字系统设计实例
11.1.2 时序图
【 例 11-2】 用时序图描述数据采集系统控制数据写入,读出存储器的时间关系 。
解,该系统存储器的数据写入,读出的时序主要由控制功能模块产生,写入存储器的数据由 A/D转换器提供,其时间顺序首先给 A/D发出启动命令 START。 START为高电平有效,
当 START下降沿来到时开始进行 A/D转换 。
EOC为 A/D转换器的转换结束信号,输出高电平有效 。 在
START上升沿后 1~8 个时钟周期内,EOC变为低电平时,标志
A/D正在进行转换,当 A/D转换结束时,EOC由低变为高,控制电路向 A/D发出输出允许信号后,A/D转换的数据便可以送出 。
第 11章 数字系统设计实例存储器的写命令 WR为低电平有效,当控制电路向存储器发出写命令 WR后,便可以将 A/D送出的数据写入存储器 。
存储器写完数据后,控制电路再向存储器发 RD读出命令 。 当 RD为低电平有效时,便可以从存储器读出数据 。
图 11-2 例 11-2工作时序图第 11章 数字系统设计实例
11.2 数字系统设计实例
11.2.1 定时电路的设计
【 例 11-3 】 设计定时电路,
(1) 可任意设置定时的小时,分 。
(2) 数码管显示减计数过程的时间,可显示小时,分,秒 。
(3) 定时结束报警。
第 11章 数字系统设计实例解：
① 定时电路的方框图描述 。 根据定时电路的设计要求,
我们把该电路的工作过程分为三步进行：首先设置需要定时的时间；然后启动定时计数器开始计时,计时采用倒计时的方式工作,同时显示倒计时的时间；最后当定时结束时产生报警信号,用发光二极管指示定时结束 。
图 11-3 定时电路框图第 11章 数字系统设计实例
② 系统组成及基本原理 。 定时电路原理图如图 11-4 所示,该电路由振荡器,计数器,时间显示,定时控制,定时时间设置几个部分组成 。
· 定时时间设置 。 时间设置电路可实现小时和分的设置 。 由于采用减计数方式,设置的时间就是需要的定时时间 。 小时的设置通过直接置 A7,A8两计数器的数据置数端 D12~D7。 因为一天只有 24小时,小时的最高位只为 2，
因此 A7计数器的 C,D端接地 。 如需要更长的定时时间,
对 C,D端置数即可 。
第 11章 数字系统设计实例图
11-
4
定时电路原理图第 11章 数字系统设计实例分的设置有两个过程：计数开始前为人工预置定时时间的分,此时 S1=0,A13导通,A14断开,人工预置的时间分钟通过 A13数据总线驱动器的 D6~D0送入 A9,A10计数器的数据端 。 计数开始时,S1=1,A13断开,人工预置的分钟数据就不能通过 A13送入 A9,A10分计数器的数据端 。 在减计数的过程中,如果小时计数器 A7,A8不为 0，
每当 A7,A8减 1 计数,分计数器就要从 59 减到 0。 由于
A14的使能端接 A9的借位端,当 A9,A10分计数器减到 0
时,A14导通使 A9,A10自动设置到 59。
第 11章 数字系统设计实例
· 计数,显示,分频 。 计数器是整个定时系统的主要部分 。 由 6 块十进制加减计数器 74LS168构成减法计数器 。 小时计数器的模值为 24,分和秒计数器的模值都是 60。 计数器的输出通过数码管驱动译码器 A1~A6去驱动共阴极数码管显示时间,显示的时间值为时,分,秒 。
计数器的计数时钟频率为 1 Hz,由晶体振荡器产生的 32
768 Hz时钟,经过 A17,A18 两片计数器 215分频得到 。
第 11章 数字系统设计实例
· 定时启动和定时控制 。 设置好定时时间的时,分值后,拨动开关 S1接地 (S1=0),D触发器 (A15)的 Q=1,设置的时间值送入计数器并显示 。 S1再拨到 UCC时 (S1=1),减计数定时开始 。
当时间值减到全 0 时,A15的 CLK端产生上升沿,使
Q=0,显示器全灭,发光二极管 V1亮 。 该电路的定时结束指示电路也可以根据需要改成不同形式的控制方式,如控制继电器的通断,定时发声报警,定时产生启动信号等等 。
该电路也可改成加法计数定时系统,读者可根据要求设计出相应的定时电路。
第 11章 数字系统设计实例
11.2.2 数字频率计的设计
1,频率测量的工作原理数字频率计是用于测量信号频率的电路 。 测量信号的频率参数是最常用的测量方法之一 。 实现频率测量的方法比较多,在此我们主要介绍三种常用的方法,时间门限测量法,
标准频率比较测量法,等精度测量法 。
1)
在一定的时间门限 T内,如果测得输入信号的脉冲数为 N，
设待测信号的频率为 fx,则该信号的频率为
T
Nf
x?
第 11章 数字系统设计实例改变时间 T,则可改变测量频率范围 。 例如,当 T=1s,则
fx=N(Hz)； T=1ms,则 fx=N(kHz)。 此方法的原理框图如图
11-5 所示,时序波形图如图 11-6 所示 。
图 11-5 测频原理框图第 11章 数字系统设计实例图 11-6 测频时序波形图第 11章 数字系统设计实例
2)
用两组计数器在相同的时间门限内同时计数,测得待测信号的脉冲个数为 N1,已知的标准频率信号的脉冲个数为 N2，
设待测信号的频率为 fx,已知的标准频率信号的频率为 f0；由于测量时间相同,则可得到如下等式：
0
21
f
N
f
N
x
从上式可得出待测信号的频率公式为
0
2
1 f
N
Nf
x?
第 11章 数字系统设计实例标准频率比较测量法对测量时产生的时间门限的精度要求不高,对标准频率信号的频率准确度和频率的稳定度要求较高,标准信号的频率越高,测量的精度就比较高 。
该方法的测量时间误差与时间门限测量法的相同,可能的最大误差为正负一个待测信号周期,即 Δt=± 1/fx。 测量时可能产生的误差时序波形如图 11-7 所示 。
第 11章 数字系统设计实例图 11-7 一般测量时可能产生的误差时序波形图第 11章 数字系统设计实例
3) 等精度测量法等精度测量法的机理是在标准频率比较测量法的基础上改变计数器的计数开始和结束与闸门门限的上升沿和下降沿的严格关系 。 当闸门门限的上升沿到来时,如果待测量信号的上升沿未到时两组计数器也不计数,只有在待测量信号的上升沿到来时,两组计数器才开始计数；当闸门门限的下降沿到来时,
如果待测量信号的一个周期未结束时两组计数器也不停止计数,
只有在待测量信号的一个周期结束时两组计数器才停止计数 。
这样就克服了待测量信号的脉冲周期不完整的问题,其误差只由标准频率信号产生,与待测量信号的频率无关 。 最大误差为正负一个标准频率周期,即 Δt=± 1/f0。 由于一般标准信号频率都在几十兆赫兹以上,因此误差小于 10-6。
第 11章 数字系统设计实例图 11-8 等精度测量法的时序波形图第 11章 数字系统设计实例
2,频率计电路设计
【 例 11-4 】 设计一频率计,
(1) 测频的频率范围为 1Hz~10 kHz 。
(2) 显示位数用四位数码显示 。
解,时间门限测量频率的原理框图如图 11-5 所示,晶体振荡电路产生较高的标准频率,经分频电路可获得各种时间基准脉冲 (T=1s,0.1 s,10 ms,1 ms,…),由开关 S控制选择时基脉冲 。 被测信号经放大整形后变成脉冲信号送到主控门的输入端,只有在闸门信号的闸门时间 T内输入信号才能通过主控门进行计数 。 测频电路的时序波形如图 11-6 所示 。
第 11章 数字系统设计实例
3,实现电路及说明时间门限测量频率电路图如图 11-9 所示 。 电路中的振荡电路产生 1MHz的频率标准,经分频器 10分频,102分频,
103 分频,104分频,105分频,106 分频,产生 6 种时基信号
10 μs,0.1 ms,1 ms,10 ms,0.1 s,1 s,分频电路由十进制计数器 74LS90 实现 (图中的 D1~D6)。
时基信号由八选一数据选择器 (74LS151(D15)) 实现选择 。 当 S2S1S0=000 时选择 1 s,S2S1S0=001 时选择 0.1
s,…,S2S1S0=101 时选择 10μs。 选择的时基信号经 D触发器构成对应时间宽度的时基门限 。
第 11章 数字系统设计实例图 11-9 测量频率电路图
2
1
2
6
13
12
11
10
9
15
14
7
1
2
6
A
B
C
D
a
b
c
d
e
LT
B I / R B O
D 1 1
f
g
R B I
A
B
C
D
a
b
c
d
e
LT
B I / R B O
D 1 4
f
g
R B I
13
12
11
10
9
15
14
3
4
5
3
4
5
5
6
9
12
15
16
19
13
12
11
10
9
15
14
7
1
2
6
A
B
C
D
a
b
c
d
e
LT
B I / R B O
D 1 2
f
g
R B I
3
4
5
13
12
11
10
9
15
14
7
1
2
6
A
B
C
D
a
b
c
d
e
LT
B I / R B O
D 1 3
f
g
R B I
3
4
5
C LK 1
Q1
Q2
Q3
M S 2
M R 1
M R 2
C LK 0
Q0M S 1
D 1 0
11
1
C LK
Q1
Q2
Q3
Q4
Q5
Q6
Q7
D1
D2
D3
D4
D5
D6
D7
OE
Q0D0
12
9
8
11
2
5
6
9
C LK
Q1
Q2
Q3
Q4
Q5
Q6
Q7
D1
D2
D3
D4
D5
D6
D7
OE
Q0D0
12
15
16
19
3
4
7
8
13
14
17
18
3
4
7
8
13
14
17
18
D 1 9
7 4 L S 3 7 4
7 4 LS 4 8
7 4 LS 4 8
7 4 LS 4 8
7 4 LS 4 8
7 4 LS 9 0
14
1
3
C LK 1
Q1
Q2
Q3
M S 2
M R 1
M R 2
C LK 0
Q0M S 1
D9
2
7
6
12
9
8
11
12
9
8
11
14
1
3
2
7
6
14
1
3
2
7
6
7 4 LS 9 0
7 4 LS 9 0
7 4 LS 9 0
7 4 L S 3 7 4
D 2 0
1
2
3
2
CD
C LK
SD
D Q
Q
U
CC
4
5
U
CC
1
6
2
3
D 1 7,B
7 4 LS 0 8
4
5
6
D 1 5
7 4 L S 1 5 1
5
6
12
9
8
11
7 4 LS 9 0
12
9
8
11
7 4 LS 9 0
12
9
8
11
7 4 LS 9 0
14
1
3
2
7
6 12
9
8
11
C LK 1
Q1
Q2
Q3
M S 2
M R 1
M R 2
C LK 0
Q0M S 1
D7
12
9
8
11
7 4 LS 9 0
12
9
8
11
7 4 LS 9 0
12
9
8
11
7 4 LS 9 0
14
1
3
2
7
6
14
1
3
2
7
6
C LK 1
Q1
Q2
Q3
M S 2
M R 1
M R 2
C LK 0
Q0M S 1
D5
14
1
3
2
7
6
14
3
2
7
6
14
1
3
2
7
6
14
3
2
7
6
4
3
2
1
1S
0,1 S
1 0 m S
1 m S
0,1 m S 15
141 0 u S
13
12
I1
I2
I3
I4
I5
I6
I7
I0
E
A
B
C
Z
Z
S 0 S 1 S 2
11
10
9
7
1 4
1 M H z
2 3
U
i
D 1 6,A
7 4 LS 7 4
D 1 7,A
7 4 LS 0 8
7 4 LS 1 4
D 1 8,A
图1 1 - 9
C LK 1
Q1
Q2
Q3
M S 2
M R 1
M R 2
C LK 0
Q0M S 1
D4
U
CC
U
CC
C LK 1
Q1
Q2
Q3
M S 2
M R 1
M R 2
C LK 0
Q0M S 1
D2
C LK 1
Q1
Q2
Q3
M S 2
M R 1
M R 2
C LK 0
Q0M S 1
D3
C LK 1
Q1
Q2
Q3
M S 2
M R 1
M R 2
C LK 0
Q0M S 1
D1
1
1
C LK 1
Q1
Q2
Q3
M S 2
M R 1
M R 2
C LK 0
Q0M S 1
D8
C LK 1
Q1
Q2
Q3
M S 2
M R 1
M R 2
C LK 0
Q0M S 1
D6
第 11章 数字系统设计实例计数显示,计数器由四片 74LS90十进制计数器
D7~D10实现,计数完成后数据锁存由 74LS374完成,
锁存后的数据经 74LS48 数码管驱动器和共阴极数码管进行显示 。 显示数值到下一次计数完成后刷新 。
可用发光管或其它方法提示频率单位 Hz或 kHz 。
第 11章 数字系统设计实例
11.2.3 任意波形发生器的设计
1,
图 11-10 任意波形发生器原理框图第 11章 数字系统设计实例
1)
工作过程是,如果计数器的位数为 N位 (模值 =2N),则把波形的一个周期分为 2N个等间隔数据点 (抽样点 )存入数据存储器,地址计数器不断地循环计数,就产生出每一周期为 2N
个固定点的波形 。
该方法的特点是每一个波形周期的点数是固定的,每一周期内点与点之间的相位间隔相同 。 但是,两个相邻周期波形之间的相邻两个点的相位间隔与其它点之间的相位间隔有可能不同 。 当计数器的位数 N增加时,这种相位间隔的误差就可以忽略 。
第 11章 数字系统设计实例如果产生的波形是循环读出的周期波形,则波形的频率由两方面来决定,一方面,波形的频率由地址计数器的计数时钟决定,当波形存储的点数一定时,计数器的计数时钟频率越快,读出一周期波形数据的时间就越短,
生产输出波形的频率就越高,反之,则波形频率低；另一方面,波形的频率也由组成一周波形的点数来确定,
当计数时钟频率一定时,一周波形的点数越多,读完一周波形所需的时间就越长,波形频率就低,反之则高 。
第 11章 数字系统设计实例如果设地址计数器的标准时钟频率为 fr,计数器的位数为 N位,一周波形的点数有 M个,输出波形的频率为 fo,则输出波形的频率 fo与 fr,M的关系式为
M
ff r
o?
从上式可以得出，当 fr为一固定值时，波形的最小频率为
)2(2m i n NNro Mff
波形的最高频率受到奈奎斯特抽样定理的限制，至少每一周期抽样两个点，所以有
)2(2m i n Mff ro
第 11章 数字系统设计实例
2) 相位累加器产生方法 (或 DDS方法 )
DDS方法是根据正弦波形的产生,从相位出发,用等间隔的相位,给出各相位的正弦波形数据点 (抽样点 ),存入数据存储器,通过相位累加器的循环相位累加,产生周期性正弦波 。
图 11-11 DDS方法实现的原理方框图第 11章 数字系统设计实例
fr为标准时钟频率,Tr=1/fr
fo为输出波形频率,To=1/fo ;
Pw为相位增量系数,这个值给出的是相位变化的速度 。
如果累加器的位数是 N位,则 2π/2N rad就是最小的相位增量 。 于是对应的相位增量是 Pw× ２ π/2N rad。 完成一周正弦波输出需要经过 2π/(Pw× 2π/2N)个标准时钟周期,可以得出输出波形的周期为
N
rW
o
W
r
N
o
fP
f
P
T
T
2
2
或第 11章 数字系统设计实例根据上述分析可知,相位增量系数 Pw越小,波形的失真度越小,输出波形的频率 fo越低,最低时的输出频率：
)1(2 wNro Pff
同样,相位增量系数 Pw越大,波形的失真度越高,输出波形的频率 fo越大,最大的输出频率：
)2(2 1 Nwro Pff
第 11章 数字系统设计实例
2,
1) D/A
任意波形发生器的特性很大程度上取决于 D/A转换器的性能 。 主要性能指标是 D/A的转换速度和分辨率 (位数 )。
通常,高速 D/A的分辨率较低 。 目前常采用 8 位,10 位和 12位的 D/A转换器 。
8位 D/A的分辨率有 28=256个离散电压等级,而 12 位
D/A分辨率有 212=4096 个电压等级 。 D/A位数越多,分辨率越高,再现的波形量化误差就小,从而波形的失真度小 。 因此,选择什么样的分辨率可根据失真度要求来考虑 。
第 11章 数字系统设计实例
2)
分频器主要用于改变地址计数器的时钟频率 。 一般设计波形发生器要考虑产生的波形频率可在一定范围内变化,如低频信号的频率范围一般为 1Hz~1MHz。 为了达到最高信号频率的要求,振荡器的频率要有最高信号频率的几十倍 。 如果不对振荡器产生的时钟信号进行分频,要得到最低信号频率 1Hz时,就要求有很大的波形数据存储空间,并且改变一次波形频率 fo就要改变一次波形存储点数,这样设计出来的任意波形发生器灵活性就差 。 如果采用可编程分频器,通过控制分频系数来控制地址计数器的时钟频率 fr的变化,而存储点数 M不变,则波形频率就只随 fr的变化而变化这样就方便了 。
第 11章 数字系统设计实例
3)
存储器的选择可根据波形产生的功能要求,选择随机存储器 (RAM) (EPROM) 。
(1) RAM
使用 RAM存储器时,设计者可通过计算机编程及 I/O接口电路对 RAM进行波形存储,实现任意波形和函数发生器 。
甚至可以通过键盘输入方程式或从显示器扫描曲线产生较复杂的波形 。
RAM存储方式可通过计算机改变波形点数和分频系数两个参数来改变波形频率 。 RAM存储器与计算机实现波形发生器的原理框图如图 11-12 所示 。
第 11章 数字系统设计实例图 11-12 计算机控制实现波形发生器的原理框图第 11章 数字系统设计实例
(2) EPROM
如果设计的波形发生器只要求产生几种确定的波形时,
可预先利用 EPROM编程器写好各种波形的数据表,然后通过计数器查表产生波形 。 EPROM存储的波形数据不能改变,因此信号频率的改变靠改变分频系数来实现 。
EPROM存储方式的波形产生器电路结构简单,成本低,
容易实现 。
第 11章 数字系统设计实例
3,任意波形产生器实现电路
1)
波形发生器产生的各种波形数据存储在存储器内,电路中的存储器选用 2764EPROM,存储容量为 8K× 8。 本设计电路的存储器只存入了四种波形的数据表,每一种波形用 1 K个存储单元存储一个周期,共用 4K个内存,其余 4K
个可供扩展波形种类使用 。 四种波形的数据表地址和对应的存储单元内容如表 11-1 所示 。 从表可看出每一种波形的高三位地址 A12A11A10不变,只有 A9~A0十位地址从全 0变到全 1。
第 11章 数字系统设计实例表 11-1 四种波形的数据表地址及对应的存储单元内容第 11章 数字系统设计实例
2)
地址计数器由 D4,D5,D6三块 74161构成最大模值为 1024 的计数器 。 地址计数器从全 0 计到全 1,可循环产生 1K个地址 。 对 4 K 个波形寻址时 EPROM的 A12 可直接接地,只要用开关 S1,S2选择 A11A10从 00到 11，
就可实现四种波形的选择输出 。
第 11章 数字系统设计实例图 11-13 波形发生器电路
P 0 Q 0
P 1 Q 1
P 2 Q 2
P 3 Q 3
TC
C E P
C E T
C L K
P E
M R
7
4
L
S
1
6
1
14
13
12
11
A0
A1
A2
A3
U
CC
P 0 Q 0
P 1 Q 1
P 2 Q 2
P 3 Q 3
TC
C E P
C E T
C L K
P E
M R
7
4
L
S
1
6
1
4
3
5
6
14
13
12
11
A4
A5
A6
A7
P 0 Q 0
P 1 Q 1
P 2 Q 2
P 3 Q 3
TC
C E P
C E T
C L K
P E
M R
7
4
L
S
1
6
1
4
3
5
6
14
13
12
11
A8
A9
7
10
15
D6
7
10
15
7
10
2
9
1
D5
D4
D 1 1,A
7 4 L S 1 0
12
15
13
2
1 U
CC
7
4
L
S
0
4
10
9
8
7
6
5
4
25
24
21
23
3
U
CC
D
1
2
:
A
U
CC
2
1
P
0
Q
0
P
1
Q
1
P
2
Q
2
P
3
Q
3
TC
C
E
P
C
E
T
C
L
K
P
E
M
R
7 4 L S 1 6 1
14 13 12 11
7
10
15
D7
43 5 6
D
1
3
D
1
2
D
1
4
D
1
5
2 9 1
P
0
Q
0
P
1
Q
1
P
2
Q
2
P
3
Q
3
TC
C
E
P
C
E
T
C
L
K
P
E
M
R
7 4 L S 1 6 1
14 13 12 11
7
10
15
D8
43 5 6
D9D8
D
1
0
D
1
1
2 9 1
P
0
Q
0
P
1
Q
1
P
2
Q
2
P
3
Q
3
TC
C
E
P
C
E
T
C
L
K
P
E
M
R
7 4 L S 1 6 1
14 13 12 11
7
10
15
D9
43 5 6
D
1
3
D
1
2
D
1
4
D
1
5
2 9 1
P
0
Q
0
P
1
Q
1
P
2
Q
2
P
3
Q
3
TC
C
E
P
C
E
T
C
L
K
P
E
M
R
7 4 L S 1 6 1
14 13 12 11
7
10
15
D 1 0
43 5 6
D
1
3
D
1
2
D
1
4
D
1
5
2 9 1
A 0 D 0
A 1 D 1
A 2 D 2
A 3 D 3
A 4 D 4
A 5 D 5
A 6 D 6
A 7 D 7
A8
A9
A 1 0
A 1 1
A 1 2
CE
OE
P G M
U
PP
E
P
R
O
M
2
7
6
42
20
22
27
1
D2
4
3
5
6
1 2
1 2 M H z
4 3
U
CC
f
CP
3
l s b D I 0 I o u t 1
D I 1 I o u t 2
D I 2
D I 3 R f b
D I 4
D I 5 V r e f
D I 6
m s b D I 7
I L E
C S W R 2
X F E R W R 1
D A C 0 8 3 2
U
CC
U
CC
11
12
13
15
16
17
18
19
7
6
5
4
16
15
14
13
11
12
9
8
19
18
2
P1
1 0 0 k
2
3
7 1 8
4
6
D 1 3
OP - 07
O U T
20
图1 1 - 1 3
+
_
S1 S2
2
9
1
2
9
1
1
17
D1
第 11章 数字系统设计实例
4,波形频率计算
M
ff r
o?
式中 fr为地址计数器的时钟频率,M为存储数据的点数 。
由于 M=1024为固定值,只有控制分频器的分频系数改变 fr,才能改变 fo。 该电路的分频器由 D7,D8,D9,D10四块 74161构成可预置计数器,实现任意 M分频 。 分频系数 N
与置数端值 D的关系为
DN n 2
其中 n为计数器的位数 (n=16),D为置数端 D15~D0的二进制数值,取值范围为 0~2n-2。
第 11章 数字系统设计实例分频器的输出频率为
N
ff CP
r?
式中 fCP为振荡器产生的频率,由 12MHz晶体振荡电路产生 。
将 fr代入 fo的公式得
NM
ff CP
o
由于 2764EPROM的最快读出时间为 150 ns,分频器的最大输出频率 frmax=6MHz 。
第 11章 数字系统设计实例当 Nmin=2 时,M=1024,
。k H zM H zf o 61 0 2 4212m a x
当 Nmax=65 536 时,M=1024,
。HzM H zf o 2.01 0 2 45 3 665 12m i n
为了获得更高的信号频率可采取以下措施,① 减少波形数据存储空间 M； ② 采用读出频率更高的 EPROM 。
降低信号频率的方法,① 增加波形数据存储空间 M； ②
降低振荡器频率； ③ 增加分频计数器位数 n。
综合高、低频率要求，只有采用高频的 EPROM和增加分频器位数比较合适。
第 11章 数字系统设计实例
11.2.4 数据采集系统的设计
1,数据采集系统的主要技术指标数据采集系统的核心器件是 A/D转换器 。 通常在不同的应用场合对数据采集系统有不同的技术要求,主要有分辨率,
采样率,采样方式,精度和输入范围等 。
图 11-14 数据采集系统框图第 11章 数字系统设计实例
1) A/D
不同的 A/D其输入电压的动态范围不同,一般有 0~5 V、
0~+10 V,-5~+5 V和 -2.5~+2.5 V等 。 如果某一 A/D转换器的输入电压范围是 0~10 V,而输入模拟信号电压范围为 -
5~+5 V,为了满足 A/D输入的要求,应采用运放加法电路使输出模拟量在 0~10 V范围内变化 。 对微弱的模拟信号常常要经过运放放大后再输入 A/D转换器 。
第 11章 数字系统设计实例
2)
模拟信号转换成数字信号必须经过采样保持电路 。 为了不失真地采集模拟信号,要求 A/D的采样频率最低为 2
倍的信号频率 。 在实际应用中,为了保证信号采集质量,
选择 A/D的采样频率通常为信号频率的 3~4 倍,工程上有时取 10 倍 。
常用的 A/D器件 ADC0809的最高采样频率 fmax=10kHz。
第 11章 数字系统设计实例
3)
A/D的分辨率一般由 A/D的位数和输入电压范围来决定 。
如两个输入电压范围都为 0~10 V,转换位数一个为 8 位,
另一个为 10 位,则分辨率分别为
mV
VV
U
mV
VV
U
10
1024
10
2
10
40
256
10
2
10
1010
88
由此可见，如何选择 A/D的位数，以便满足分辨率的要求，应从这两方面来考虑。
第 11章 数字系统设计实例
2,
1) 数据采集,存储,
数据采集实现电路如图 11-15 所示 。 ADC0809是一种常用的 8 路输入 8 位逐次比较 A/D转换器,其内部结构和详细工作时序请参阅 10.2 节 。 ADC0809的基本参数为：电源电压 UCC=+5V,输入电压范围为 0~5V,时钟频率 f≤640kHz，
线性误差为 ± 1LSB,转换时间 Tc=100μs 。
第 11章 数字系统设计实例第 11章 数字系统设计实例
(1)
输入信号经运放 0P07同相放大后送入 ADC0809,放大器的放大倍数 AV=(R1+RF)/R1,改变 RF和 R1的值可以调节 AV,从而使放大器输出电压 Uo满足 ADC0809的动态范围 。
电路中只使用一路模拟信号,由 IN0输入,因此
ADC0809的输入信号地址 ADDA,ADDB,ADDC接地 。
第 11章 数字系统设计实例
(2) 数据采集,
在这一过程中,首先使开关 S2置高电平 UCC,以便地址计数器时钟通过与门 A8(A74LS08),然后把开关 S１由 UCC拨到地,再拨到 UCC,产生一负脉冲,使 D触发器 A7的 Q置
,1”,地址计数器清 0,采集过程开始 。
START信号由时钟 fCP和 EOC转换结束信号相与形成 。 当
A/D转换未开始时,EOC=1,START的正脉冲宽度为 fCP 的正脉冲宽度 。 START正脉冲的下降沿到达后,EOC=0,A/D
转换器开始转换；当 A/D转换结束后,EOC由 0变成 1，
EOC=1 保持一个 fCP周期,第二个 START正脉冲产生,第二次 A/D转换开始；如此循环,形成不断的采集过程,直到地址计数器为全,1”时结束 。
第 11章 数字系统设计实例
ALE信号,ALE与 START端接在一起,输入地址在
ALE=START=1时允许,ALE=0 。
OE信号：输出允许端 OE由 EOC和 D触发器的 Q相与提供,在采集过程中 Q一直为 1,则 OE=EOC,只有当转换结束时 EOC=1,才有 OE=1,即允许数据输出,8
位数据此时送入 RAM存储器 。
第 11章 数字系统设计实例
RAM写入过程：由于 A7∶ A的 Q=1,开关 S2=1,RAM
地址计数器的时钟 CLK和 RAM写控制端 WE在采集过程中等于 START,第一次 START正脉冲期间,数据写入 RAM的
0单元 (注意第一次 0单元内容为不确定值,因此时 A/D未工作 )。 当 START由 1变 0时,则 CLK由 0变 1产生上升沿,使
RAM地址加 1。 计数器地址从 1计到全,1”(4095个单元 )的地址为有用数据地址 。 当计数器为全,1”时,产生一上升沿送至 D触发器的 CLK端,使 Q=0,OE=0,数据禁止输出,
同时使 RAM的 WE=1,读出信号 RD=0,进入 RAM数据读出过程 。
第 11章 数字系统设计实例数据读出显示过程：在采集写入结束后电路自动转入读出过程,RD=0。 由于与门 A8∶ A的 1端等于 1(因 Q=0)，
只要手动开关 S2由 UCC→ 地 → UCC一次,地址计数器加 1，
RAM数据送入数码管驱动译码器 7448,显示 RAM各单元的数据 。 数据显示为八进制方式,八位数据为全 1 时显示
377,表示输入信号为 5V。
该系统只要拨动开关 S2和 S1就可开始自动采集存储,
采集存储结束后自动转入手动 S2进行读出显示 。 这样可以实现快速采集存储,慢慢读出已存储的数据以便观测 。
第 11章 数字系统设计实例
2) 89C51控制的采集系统图 11-16 89C51采集框图第 11章 数字系统设计实例
89C51通过地址线 P2.0和读,写控制线 RD,WR来产生 ADC0809的 ALE信号,启动信号 START和输出允许信号 OE。 模拟输入通道地址的译码输入 ADDA,ADDB、
ADDC由 P0.0~P0.2提供,因 ADC0809具有地址锁存功能,
P0.0~P0.2可直接接入 ABC。 根据 P2.0和 P0.0~P0.2的连接方法,八个输入通道的地址依 IN0~IN7顺序由送数据的低三位数据组成,数据范围为 F8H~FFH。
ADC0809的时钟可由 89C51的 ALE获得 。 如果 ALE信号频率过高,应分频后送入 ADC0809的 CLK端 。
第 11章 数字系统设计实例
ADC转换结束后 EOC变成高电平,89C51通过查询
P3.3端判断转换是否结束 。 89C51也可接成中断源方式,
EOC接入 P3.3。
当判断 EOC=1后,执行读操作指令,产生输出允许信号 OE,同时 A/D转换的数据读入 89C51 。
