第 3章 集 成 逻 辑 门第 3章 集成逻辑门
3.1 数字集成电路的分类
3.2 TTL集成逻辑门
3.3 MOS集成逻辑门
3.4 集成门电路使用中的实际问题第 3章 集 成 逻 辑 门
3.1 数字集成电路的分类数字集成电路按其内部有源器件的不同可以分为两大类 。
一类为双极型晶体管集成电路,它主要有晶体管 —晶体管逻辑 (TTL-Transistor Transistor Logic),射极耦合逻辑
(ECL-Emitter Coupled Logic)和集成注入逻辑 (I2L-Integrated
Injection Logic)等几种类型 。
另一类为 MOS(Metal Oxide Semiconductor)集成电路,
其有源器件采用金属 —氧化物 — 半导体场效应管,它又可分为 NMOS,PMOS和 CMOS等几种类型 。 由于 CMOS 的优点,
几乎有主导集成电路的趋势 。
第 3章 集 成 逻 辑 门目前数字系统中普遍使用 TTL和 CMOS集成电路 。
TTL集成电路工作速度高,驱动能力强,但功耗大,集成度低； MOS集成电路集成度高,功耗低 。 超大规模集成电路基本上都是 MOS集成电路,其缺点是工作速度略低 。 目前已生产了 BiCMOS器件,它由双极型晶体管电路和 MOS型集成电路构成,能够充分发挥两种电路的优势,缺点是制造工艺复杂 。
第 3章 集 成 逻 辑 门小规模集成电路 (SSI-Small Scale Integration),每片组件内包含 10~100个元件 (或 10~20个等效门 )。
中规模集成电路 (MSI-Medium Scale Integration),每片组件内含 100~1000个元件 (或 20~100个等效门 )。
大规模集成电路 (LSI-Large Scale Integration),每片组件内含 1000~100 000个元件 (或 100~1000个等效门 )。
超大规模集成电路 (VLSI-Very Large Scale Integration)，
每片组件内含 100 000个元件 (或 1000个以上等效门 )。
第 3章 集 成 逻 辑 门目前常用的逻辑门和触发器属于 SSI,常用的译码器,
数据选择器,加法器,计数器,移位寄存器等组件属于 MSI。 常见的 LSI,VLSI有只读存储器,随机存取存储器,微处理器,单片微处理机,位片式微处理器,
高速乘法累加器,通用和专用数字信号处理器等 。 此外还有专用集成电路 ASIC,它分标准单元,门阵列和可编程逻辑器件 PLD。 PLD是近十几年来迅速发展的新型数字器件,目前应用十分广泛,PLD 包括
PLD,CPLD,FPGA,ASIC,PSOC,等等,
第 3章 集 成 逻 辑 门
3.2 TTL集成逻辑门
3.2.1 TTL与非门的工作原理图 3-1 典型 TTL与非门电路输入级中间级 输出级第 3章 集 成 逻 辑 门
① 输入级 。 由多发射极管 V1和电阻 R1组成,其作用是对输入变量 A,B,C实现 逻辑与,所以它相当一个与门 。
多射极管 V1的结构如图 3-2(a)所示,其等效电路如图 3-
2(b)所示 。 设二极管 V1~V4 的正向管压降为 0.7 V,当输入信号 A,B,C中有一个或一个以上为低电平 (0.3V)时,
UP1=1V,Uc=0.3V； 当 A,B,C全部为高电平 (3.6V)时,
UP1=4.3V,Uc=3.6V。 可见,仅当所有输入都为高时,输出才为高,只要有一个输入为低,输出便是低,所以起到了 与门 的作用 。
第 3章 集 成 逻 辑 门图 3-2 多射极晶体管的结构及其等效电路
N N N
N
P
P 型衬底
cb
e
3
e
2
e
1
( a )
R
1
b
U
C C
e
1
e
2
e
3
c
A B C
R
1
V
1
V
2
V
3
e
1
e
2
e
3
c
( b )
A
B
C
V
4
P
1
b
U
C C
第 3章 集 成 逻 辑 门
② 中间级 。 由 V2,R2,R3组成,在 V2的集电极与发射极分别可以得到两个相位相反的电压,以满足输出级的需要 。
③ 输出级 。 由 V3,V4,V5和 R4,R5组成,这种电路形式称推拉式电路,它不仅输出阻抗低,带负载能力强,而且可以提高工作速度 。
第 3章 集 成 逻 辑 门
1,输入全部为高电位 (3.6 V)
当输入端全部为高电位 3.6V时,由于 V1
Ub1最多不能超过 2.1V(Ub1=Ubc1+Ube2+Ube5),所以 V1所有的发射结反偏；这时 V1的集电结正偏,V1管的基极电流
Ib1流向集电极并注入 V2的基极,
mA
R
UEI bc
b 13
1.25
1
1
1?
功能的证明,分析输入的输出的情况分类第 3章 集 成 逻 辑 门此时的 V1是处于倒置 (反向 )运用状态 (把实际的集电极用作发射极,而实际的发射极用作集电极 ),其电流放大系数 β反 很小 (β反 ＜ 0.05),因此 Ib2=Ic1=(1+β反 )Ib1≈Ib1,由于 Ib1较大足以使 V2管饱和,且 V2管发射极向 V5管提供基流,使 V5
也饱和,这时 V2的集电极压降为
VUUU bec e sc 17.03.0522
这个电压加至 V3管基极,可以使 V3导通 。 此时 V3射极电位
Ue3=Uc2-Ube3≈0.3V,它不能驱动 V4,所以 V4截止 。 V5由 V2
提供足够的基流,处于饱和状态,因此输出为低电位：
VUUU cesOLO 3.05
第 3章 集 成 逻 辑 门
2,输入端至少有一个为低电位 (0.3V)
当输入端至少有一个为低电位 (0.3V)时,相应低电位的发射结正偏,V1的基极电位 Ub1被钳在 1V,因而使 V1其余的发射结反偏截止 。 此时 V1的基极电流 Ib1经过导通的发射结流向低电位输入端,而 V2的基极只可能有很小的反向基极电流进入 V1的集电极,所以 Ic1≈0,但 V1的基流 Ib1很大,
因此这时 V1处于深饱和状态：
VUU cc e s 3.0,0 11
因而 V2,V5均截止 。 此时 V2的集电极电位 Uc2≈UCC=5V，
足以使 V3,V4导通,因此输出为高电位：
VUUUUU bebecOHO 6.37.07.05432
第 3章 集 成 逻 辑 门综上所述,当输入端全部为高电位 (3.6V)时,输出为低电位 (0.3V),这时 V5饱和,电路处于开门状态；当输入端至少有一个为低电位 (0.3 V)时,输出为高电位 (3.6 V),这时 V5
截止,电路处于关门状态 。 由此可见,电路的输出和输入之间满足与非逻辑关系：
CBAF
表 3-1 TTL与非门各级工作状态输 入 V1 V2 V3 V4 V5 输 出 与非门状态全部为高电位 倒置工作 饱和 导通 截止 饱和 低电位 UOL 开门至少有一个为低电位 深饱和 截止 微饱和 导通 截止 高电位 UOH 关门第 3章 集 成 逻 辑 门
TTL与非门具有较高的开关速度,主要原因有两点：
一是由于采用了多射极管 V1,它缩短了 V2和 V5的开关时间 。 当输入端全部为高电位时,V1处于倒置工作状态 。 此时 V1向 V2提供了较大的基极电流,使 V2,V5迅速导通饱和；
当某一输入端突然从高电位变到低电位时,Ib1转而流向 V1
低电位输入端,即为 V1正向工作的基流,该瞬间将产生一股很大的集电极电流 Ic1,正好为 V2和 V5提供了很大的反向基极电流,使 V2和 V5基区的存储电荷迅速消散,因而加快了 V2和 V5的截止过程,提高了开关速度 。
第 3章 集 成 逻 辑 门二是由于采用了推拉式输出电路,加速了 V5管存储电荷的消散过程 。 当 V2由饱和转为截止时,V3和 V4导通 。 由于
V3,V4是复合射随,相当于 V5集电极只有很小电阻,此时瞬间电流很大,从而加速了 V5管脱离饱和的速度,使 V5迅速截止 。
此外,由于采用推拉式输出级,与非门输出低电平时
V5处于深饱和状态,输出电阻很低；而输出高电平时 V3、
V4导通,组成射极跟随器,其输出电阻也很低,因此无论哪种状态输出电阻都很低,都有很强的带负载能力 。
第 3章 集 成 逻 辑 门
3.2.2 TTL与非门的特性与参数
1,电压传输特性电压传输特性是指输出电压跟随输入电压变化的关系曲线,即 UO=f(uI)函数关系,它可以用图 3-3所示的曲线表示 。 由图可见,
AB段 (截止区 )：当 UI≤0.6V时,V1工作在深饱和状态，
Uces1＜ 0.1V,Ube2＜ 0.7V，故 V2,V5截止,V3,V4均导通，
输出高电平 UOH=3.6V 。
第 3章 集 成 逻 辑 门图 3-3 TTL与非门的电压传输特性
A
U
O H
B
C
D E
U
O L
U
I
( V )
U
O
( V )
0,3
2,7
U
O FF
U
T
U
ON
第 3章 集 成 逻 辑 门
BC段 (线性区 )：当 0.6V≤UI＜ 1.3V时,0.7V≤Ub2＜ 1.4V，
V2开始导通,V5尚未导通 。 此时 V2处于放大状态,其集电极电压 Uc2随着 UI的增加而下降,并通过 V3,V4射极跟随器使输出电压 UO也下降,下降斜率近似等于 -R2/R3。
CD段 (转折区 ),1.3V≤UI＜ 1.4V,当 UI略大于 1.3V时,V5
开始导通,此时 V2发射极到地的等效电阻为 R3∥ Rbe5,比 V5截止时的 R3 小得多,因而 V2 放大倍数增加,近似为 -
R2/(R3∥ Rbe5),因此 Uc2迅速下降,输出电压 UO也迅速下降,
最后 V3,V4截止,V5 。
DE段 (饱和区 )：当 UI≥1.4V时,随着 UI增加 V1进入倒置工作状态,V3导通,V4截止,V2,V5饱和,因而输出低电平
UOL=0.3V。
第 3章 集 成 逻 辑 门从电压传输特性可以得出以下几个重要参数：
① 输出高电平 UOH和输出低电平 UOL 。
电压传输特性的截止区的输出电压 UOH=3.6V,饱和区的输出电压 UOL=0.3V。 一般产品规定 UOH≥2.4V,UOL＜ 0.4V时即为合格 。
② 阈值电压 UT。
阈值电压也称门槛电压 。 电压传输特性上转折区中点所对应的输入电压 UT≈1.3V,可以将 UT看成与非门导通 (输出低电平 )和截止 (输出高电平 )的分界线 。
第 3章 集 成 逻 辑 门
③ 开门电平 UON和关门电平 UOFF。
开门电平 UON是保证输出电平达到额定低电平 (0.3V )
时,所允许输入高电平的最低值,即只有当 UI＞ UON时,
输出才为低电平 。 通常 UON=1.4V,一般产品规定
UON≤1.8V。
关门电平 UOFF是保证输出电平为额定高电平 (2.7V左右 )
时,允许输入低电平的最大值,即只有当 UI≤UOFF时,输出才是高电平 。 通常 UOFF≈1V,一般产品要求 UOFF≥0.8V。
第 3章 集 成 逻 辑 门
④ 噪声容限 UNL,UNH 。
实际应用中,由于外界干扰,电源波动等原因,可能使输入电平 UI偏离规定值 。 为了保证电路可靠工作,应对干扰的幅度有一定限制,称为噪声容限 。
低电平噪声容限是指在保证输出高电平的前提下,允许叠加在输入低电平上的最大噪声电压 (正向干扰 ),用 UNL表示：
UNL=UOFF-UIL
若 UOFF=0.8V,UIL=0.3V,则 UNL=0.5V。
高电平噪声容限是指在保证输出低电平的前提下,允许叠加在输入高电平上的最大噪声电压 (负向干扰 ),用 UNH表示：
ONIHNH UUU若 U
ON=1.8V,UIH=3V，则 UNH=1.2V。
第 3章 集 成 逻 辑 门图 3-4 TTL与非门输入特性
2.
输入特性是指输入电流与输入电压之间的关系曲线,
即 II=f(uI)的函数关系 。 典型的输入特性如图 3-4所示 。
第 3章 集 成 逻 辑 门设输入电流 II由信号源流入 V1发射极时方向为正,反之为负 。 从图 3- 4看出,当 UI＜ UT时 II为负,即 II流入信号源,对信号源形成灌电流负载 。 当 UI＞ UT时 II为正,II流入 TTL门,对信号源形成拉电流负载 。
① 输入短路电流 IIS 。
当 UI=0时的输入电流称为输入短路电流，典型值约为 -1.5mA。
第 3章 集 成 逻 辑 门
② 输入漏电流 IIH。
当 UI＞ UT时的输入电流称为输入漏电流,即 V1倒置工作时的反向漏电流,其电流值很小,约为 10 μA。
应注意,当 UI＞ 7V以后 V1的 ce结将发生击穿,使 II猛增 。 此外当 UI≤-1V时,V1的 be结也可能烧毁 。 这两种情况下都会使与非门损坏,因此在使用时,尤其是混合使用电源电压不同的集成电路时,应采取相应的措施,使输入电位钳制在安全工作区内 。
第 3章 集 成 逻 辑 门
3,输入负载特性图 3-5 TTL与非门输入负载
R
1
I
1
＋ U
C C
U
I
＋
－
R
I
U
B 1
I
b1
V
2
V
5
R
3
第 3章 集 成 逻 辑 门图 3-6 TTL与非门输
0
U
I
( V )
U
O FF
1,4
R
O FF
R
O N
R
I
( k )Ω
第 3章 集 成 逻 辑 门由图可见,当 RI较小时,UI随 RI增加而升高,此时 V5
截止,忽略 V2基极电流的影响,可近似认为
I
I
beCC
I RRR
UUU
1
1
当 RI很小时 UI很小,相当于输入低电平,输出高电平 。
为了保持电路稳定地输出高电平,必须使 UI≤UOFF,即
O F FI
I
beCC
I URRR
UUU?
1
1
O F FbeCC
O F F
I UUU
RUR
1
1
故第 3章 集 成 逻 辑 门若 UOFF=0.8V,R1=3kΩ,可求得 RI≤0.7kΩ,这个电阻值称为关门电阻 ROFF。 可见,要使与非门稳定地工作在截止状态,必须选取 RI＜ ROFF。
当 RI较大时,UI进一步增加,但它不能一直随 RI增加而升高 。 因为当 UI=1.4 V时,Ub1=2.1V,此时 V5已经导通,由于受 V1集电结和 V2,V5发射结的钳位作用,Ub1将保持在
2.1V,致使 UI也不能超过 1.4V,见图 3-6。
为了保证与非门稳定地输出低电平,应该有 UI≥UON。
此时求得的输入电阻称为开门电阻,用 RON表示 。 对于典型
TTL与非门,RON=2kΩ,即 RI≥RON时才能保证与非门可靠导通 。
第 3章 集 成 逻 辑 门
4,输出特性图 3-7 TTL与非门输出低电平的输出特性
V
2
V
5
I
L
R
L
U
CC
U
O
( V )
I
L
( m A )10 20 30 40
1
2
3
第 3章 集 成 逻 辑 门
① 与非门处于开态时,输出低电平,此时 V5饱和,
输出电流 IL从负载流进 V5,形成灌电流；当灌电流增加时,
V5饱和程度减轻,因而 UOL随 IL增加略有增加 。 V5输出电阻约 10~20Ω。 若灌电流很大,使 V5脱离饱和进入放大状态,UOL将很快增加,这是不允许的 。 通常为了保证
UOL≤0.35V,应使 IL≤25mA 。
第 3章 集 成 逻 辑 门
② 与非门处于关态时,输出高电平 。 此时 V5截止,
V3微饱和,V4导通,负载电流为拉电流,如图 3-8(a),(b)。
从特性曲线可见,当拉电流 IL＜ 5mA时,V3,V4处于射随器状态,因而输出高电平 UOH变化不大 。 当 IL＞ 5mA时,
V3进入深饱和,由于 IR5≈IL,UOH=UCC-Uces3-Ube4-ILR5,故
UOH将随着 IL的增加而降低 。 因此,为了保证稳定地输出高电平,要求负载电流 IL≤14mA,允许的最小负载电阻 RL
约为 170Ω 。
第 3章 集 成 逻 辑 门图 3-8 TTL与非门输出高电平时的输出特性
V
3
V
4
I
L
R
L
U
CC
U
O
( V )
I
L
( m A )10 20 30 40
1
2
3
I
R 5
R
5
( a ) ( b )
0
第 3章 集 成 逻 辑 门
5,扇入系数和扇出系数扇入系数是指门的输入端数 。 扇出系数 NO是指一个门能驱动同类型门的个数 。 当 TTL门的某个输入端为低电平时,
其输入电流约等于 IIS(输入短路电流 )；当输入端为高电平时,
输入电流为 IIH(输入漏电流 )。 而 IIS比 IIH大得多,因此按最坏的情况考虑,当测出输出端为低电平时允许灌入的最大负载电流 ILmax后,则可求出驱动门的扇出系数 NO：
IS
L
O I
IN m a x?
第 3章 集 成 逻 辑 门
6,平均延迟时间 tpd
平均延迟时间是衡量门电路速度的重要指标,它表示输出信号滞后于输入信号的时间 。
通常将输出电压由高电平跳变为低电平的传输延迟时间称为导通延迟时间 tPHL,将输出电压由低电平跳变为高电平的传输延迟时间称为截止延迟时间 tPLH。 tPHL和 tPLH是以输入,输出波形对应边上等于最大幅度 50%的两点时间间隔来确定的,如图 3-9所示 。 tpd为 tPLH和 tPHL的平均值：
)(21 P L HP H Lpd ttt
通常,TTL门的 tpd在 3~40ns之间。
第 3章 集 成 逻 辑 门图 3-9 TTL与非门的平均延迟时间第 3章 集 成 逻 辑 门
3.2.3 TTL
1,74S系列
74S系列又称肖特基系列 。
① 采用了肖特基抗饱和三极管 。 肖特基抗饱和三极管由普通的双极型三极管和肖特基势垒二极管 SBD(Schottky
Barrier Diode)组合而成,如图 3-11所示 。 图 (a)中 SBD的正向压降约为 0.3V,而且开关速度比一般 PN结二极管高许多 。
在晶体管的 bc结上并联一个 SBD便构成抗饱和晶体管,或称肖特基晶体管,符号如图 3-11(b)所示 。 由于 SBD的引入,晶体管不会进入深饱和,其 Ube限制在 0.3V左右,从而缩短存储时间,提高了开关速度 。 图 3-10电路中除 V4管以外,所有晶体管都采用了肖特基晶体管 。
第 3章 集 成 逻 辑 门图 3-10 肖特基与非门电路
F
R
1
2,8 k
R
2
R
4
5 0
A
B
3,5 k
＋ E
C
R
3
R
c
V D
1
V D
2
9 0 0
V
4
V
6
2 5 0
R
b
5 0 0
V
3
V
2
V
5
V
1
6T
网络第 3章 集 成 逻 辑 门
3-11
(a) 电路图； (b) 电路符号
i
D
i
b
i
S B D
( a ) ( b )
第 3章 集 成 逻 辑 门
② 增加了有源泄放网络 (如图 3-10中虚线所示 )。 该网络的主要作用有两个：第一,改善电压传输特性,即克服图 3-3中倾斜段 BC,使整个传输特性转换段 (B,C、
D)的斜率均匀一致,从而接近理想开关,低电平噪声容限也得到提高；第二,加速 V5的转换过程并且减轻 V5的饱和深度,从而提高了整个电路的开关速度 。 (浅饱和 )
图 3-10中输入端加有阻尼二极管 VD1,VD2,主要是为了减少输入连线上的负尖峰干扰脉冲 。
(T6 网络 )
第 3章 集 成 逻 辑 门
2,74LS
性能比较好的门电路应该是工作速度既快,功耗又小的门电路 。 因此,通常用功耗和传输延迟时间的乘积 (简称功耗 —延迟积或 pd积 )来评价门电路性能的优劣 。 功耗 —延迟积越小,门电路的综合性能就越好 。
74LS系列又称低功耗肖特基系列 。 为了降低功耗,它主要是大幅度提高了电路的各个 电阻的阻值 。 为了缩短延迟时间,提高开关速度,它延用了 74S系列的两个方法 ——
使用抗饱和三极管和引入有源泄放电路,同时还采用了将输入端的多发射极三极管也用 SBD代替等措施 。 因此,
74LS系列成为功耗延迟积较小的系列 (一般 tpd＜ 5 ns,功耗仅有 2 mW) 并得到广泛应用 。
第 3章 集 成 逻 辑 门
3,74AS,74ALS 74HC 74HTC 74AHTC 74F 74S
74AS系列和 74ALS系列均是目前性能较好的 TTL门电路 。
74AS系列是为了进一步缩短延迟时间而设计的改进系列,其电路结构与 74LS系列相似,但电路中采用了很低的电阻值,从而提高了工作速度,其缺点是功耗较大 。
74ALS系列是为了获得更小的延迟 —功耗积而设计的改进系列 。
为了降低功耗,电路中采用了较高的电阻值 。 更主要的是在生产工艺上进行了改进,同时在电路结构上也进行了局部改进,因而使器件达到高性能,它的功耗 —延迟积是 TTL电路所有系列中最小的一种 。
此外,还有各种 54系列的 TTL门电路 。 其电路结构和电气性能参数与 74系列相同,主要区别在于 54系列比 74系列的工作温度范围更宽 (74系列为 0~70 ℃,54系列为 -55~+125 ℃ ),电源允许的工作范围也更大 (74系列为 5 V(1± 5%),54系列为 5 V(1± 10%))。
第 3章 集 成 逻 辑 门
3.2.4 集电极开路门和三态门 OC TS
① 输出端不能直接和地线或电源线 (+5 V)相连 。 因为当输出端与地短路时,会造成 V3,V4管的电流过大而损坏；当输出端与 +5 V电源线短接时,V5管会因电流过大而损坏 。
② 两个 TTL门的输出端不能直接并接在一起 。 因为当两个门并接时,若一个门输出为高电平,另一个门输出低电平,
就会有一个很大的电流从截止门的 V4管流到导通门的 V5管
(见图 3-12)。 这个电流不仅会使导通门的输出低电平抬高,
而且会使它因功耗过大而损坏 。
集电极开路门和三态门是允许输出端直接并联在一起的两种 TTL门,并且用它们还可以构成线与逻辑及线或逻辑 。
第 3章 集 成 逻 辑 门图 3-12 TTL门输出端并联情况
U
OI
L
V
2
V
5
门2
门1
V
3
V
4
U
CC
第 3章 集 成 逻 辑 门
1,集电极开路门集电极开路门又称 OC(Open Collector)门，其电路及符号如图 3-13所示。
图 3-13 OC门电路
L
A
B
V
1
V
5
V
2
R
b
V
6
＋ E
C
R
c
R
2
R
1
( a )
A
B
L
A
B
L
( b ) ( c )
&
第 3章 集 成 逻 辑 门图 3-14 OC门线与逻辑
A
B
C
D
F
U
C C
&
&
R
L
第 3章 集 成 逻 辑 门
OC门的输出端可以直接并接,如图 3-14所示 。 图中只要有一个门的输出为低电平,则 F输出为低,只有所有门的输出为高电平,F输出才为高,因此相当在输出端实现了线与的逻辑功能：
CDABCDABF
外接上拉电阻 RL的选取应保证输出高电平时,不低于输出高电平的最小值 UOHmin；输出低电平时,不高于输出低电平的最大值 UOLmax。
第 3章 集 成 逻 辑 门图 3-15 外接上拉电阻 RL的选取
( a )
I
I H
＋ U
C C
…
&
&
&
1
1
1
2
…
1 m
I
I H
I
I H
I
O H
I
O H
I
O H
R
L
I
R
L
( b )
I
I S
＋ U
C C
…
&
&
&
1
1
1
2
…
1 m
I
I S
I
I S
I
O L
R
L
I
R
L
＋ 3,6 V
1
2
n
第 3章 集 成 逻 辑 门
IHOH
OHCC
L mInI
UUR
m i n
m a x
当所有 OC门都为截止状态 (输出高电平 )时，流过 RL的电流 IRL如图 3-15(a)所示。可求得其中 ILmax是导通 OC门 V5管允许的最大灌电流,IIS为负载门的输入短路电流,m为负载门的个数 。 综合以上两种情况,RL的选取应满足：
m i n m a xL L LR R R
当有一个 OC门为导通状态 (输出低电平 )时，流过 的电流 如图 3-15(b)所示。可求得
m a x
m i n
m a x
C C O L
L
L IS
UUR
I m I
LR
LRI
其余均为高电平都是最坏情况 !
第 3章 集 成 逻 辑 门图 3-16 OC门应用举例利用 OC门可以方便地构成锯齿波发生器,如图 3-16(a)所示； 也可以驱动发光二极管,如图 3-16(b)所示 。 但由于有上拉电阻 RL存在,降低了系统的开关速度,故 OC门只适用于速度不高的场合 。
C
U
O
U
I
U
CC
R
C
( a )
&
&
U
I
2 0 0
+ 5 V
( b )
U
I
U
O
Why?
第 3章 集 成 逻 辑 门
2,三态门 TS
普通 TTL门的输出只有两种状态 ——逻辑 0 和逻辑 1,这两种状态都是低阻输出 。 三态逻辑 (TSL)输出门除了具有这两个状态外,还具有高阻输出的第三状态 (或称禁止状态 )，
这时输出端相当于悬空 。 图 3-17(a)是一种三态与非门的电路图,其符号如图 3 - 17(b)所示 。 从电路图中看出,它由两部分组成 。 上半部分是三输入与非门,下半部为控制部分,是一个快速非门,控制输入端为 G,其输出 F′一方面接到与非门的一个输入端,另一方面通过二极管 VD1和与非门的 V3管基极相连 。
第 3章 集 成 逻 辑 门图 3-17 三态与非门电路、符号及真值表
( a )
A
F
＋ U
CC
V
4
V
5
VD
1
V
3
V
2V
1
B
R
1
R
3
R
5
R
4
F
′
VD
2
V
8
V
7
V
6
G
A
B
A
B
&
G
F
G
F
( b )
( c )
G A B F
1 × ×
0 0 0
0 0 1
0 1 0
0 1 1
高阻
1
1
1
0
R
2
EN
V
9
第 3章 集 成 逻 辑 门当 G=0时,V7,V8管截止,F′输出高电位,二极管 VD１
截止,它对与非门不起作用,这时三态门和普通与非门一样,F =A·B。
当 G=1时,V7,V8饱和,F′输出低电位,这时因 V1的一个输入为低,使 V2,V5截止,同时因 F′=0,VD1导通,使
Uc2被钳制在 1V左右,致使 V4也截止 。 这样 V4,V5都截止,
输出端呈现高阻抗,相当于悬空或断路状态 。 该电路的真值表如图 3-17(c)所示 。
三态门有两种控制模式：一种是控制端 G为低电平时,
三态门工作,G为高电平时禁止,如图 3-18(a)所示；另一种是控制端 G为高电平时三态门工作,G为低电平时禁止,如图 3-18(b)所示 。
第 3章 集 成 逻 辑 门图 3-18 各种三态逻辑门的符号
A
G
F
1
EN
A
B
G
F
&
EN
A
B
G
F
&
EN
三态缓冲门 三态与门 三态与非门
A
G
F
1
EN
三态倒相门
( a )
A
G
F
1
EN
A
B
G
F
&
EN
A
B
G
F
&
EN
三态缓冲门 三态与门 三态与非门
A
G
F
1
EN
三态倒相门
( b )
低电平有效高电平有效第 3章 集 成 逻 辑 门三态门的主要用途是可以实现在同一个公用通道上轮流传送 n个不同的信息,如图 3-19(a)所示,这个公共通道通常称为总线,各个三态门可以在控制信号的控制下与总线相连或脱离 。 挂接总线的三态门 任何时刻只能有一个控制端有效,即一个门传输数据,因此特别适用于将不同的输入数据分时传送给总线的情况 。
也可以利用三态门实现双向传输,如图 3-19(b)所示 。 当
G=0时,1门工作,2门禁止,数据从 A传送到 B；当 G=1时,
1门禁止,2门工作,数据可以从 B传送到 A。
第 3章 集 成 逻 辑 门图 3-19 三态门应用
( b )
A
1
1
G
1
A
2
1
G
2
数据线
( a )
A
n
1
G
n
…
…
…
1
2
G
A B
第 3章 集 成 逻 辑 门
3.3 MOS集成逻辑门
1,电路结构及工作原理
CMOS反相器电路如图 3-20(a)所示,它由两个增强型
MOS场效应管组成,其中 V1为 NMOS管,称驱动管,V2为
PMOS管,称负载管 。 图 3-20(b)是 CMOS反相器的简化电路 。
NMOS管的栅源开启电压 UTN为正值,PMOS管的栅源开启电压是负值,其数值范围在 2~5V之间 。 为了使电路能正常工作,要求电源电压 UDD＞ (UTN+|UTP|)。 UDD可在 3~18V之间工作,其适用范围较宽 。
第 3章 集 成 逻 辑 门图 3-20 CM反 OS相器
U
D D
U
O
U
I
V
2
( P 沟 道 )
V
1
( N 沟 道 )
( a )
U
D D
U
O
U
I
V
2
V
1
( b )
第 3章 集 成 逻 辑 门当 UI=UIL=0V时,UGS1=0,因此 V1 管截止,而此时
|UGS2|＞ |UTP|,所以 V2 导通,且导通内阻很低,所以
UO=UOH≈UDD,即输出为高电平 。
当 UI=UIH=UDD 时,UGS1=UDD ＞ UTN,V1 导通,而
UGS2=0＜ |UTP|,因此 V2截止 。 此时 UO=UOL≈0,即输出为低电平 。 可见,CMOS反相器实现了逻辑非的功能 。
CMOS反相器在工作时,由于在静态下 UI无论是高电平还是低电平,V1和 V2中总有一个截止,且截止时阻抗极高,
流过 V1和 V2的静态电流很小,因此 CMOS反相器的静态功耗非常低,这是 CMOS 。
第 3章 集 成 逻 辑 门
2,CMOS反相器的主要特性
CMOS 反相器的电压传输特性如图 3-21所示 。 该特性曲线大致分为 AB,BC,CD三个阶段 。
AB段,UI＜ UTN输入低电平时,UGS1＜ UTN,|UGS2|＞
|UTP|,故 V1截止,V2导通,UO=UOH≈UDD,输出高电平 。
CD段,UI＞ UDD-|UTP|输入为高电平,V1导通,而 |UGS2|
＜ |UTP|,故 V2截止,所以 UO=UOL≈0,输出低电平 。
第 3章 集 成 逻 辑 门图 3-21 CMOS反相器的电压传输特性
U
I
U
O
U
DD
A B
U
DD2
1
U
TN
U
TP
U
DD2
1
U
DD
0
DC
第 3章 集 成 逻 辑 门
BC段,UTN＜ UI＜ (UDD-|UTP|),此时由于 UGS1＞ UTN，
UGS2＞ |UTP|,故 V1,V2均导通 。 若 V1,V2的参数对称,
则 UI=1/2UDD时两管导通内阻相等,UO=1/2UDD。 因此,
CMOS反相器的阈值电压为 UT≈1/2UDD。 BC段特性曲线很陡,可见 CMOS反相器的传输特性接近理想开关特性,
因而其噪声容限大,抗干扰能力强 。
CMOS反相器的电流传输特性如图 3-22所示,在 AB段由于 V1截止,阻抗很高,所以流过 V1和 V2的漏电流几乎为
0。 在 CD段 V2截止,阻抗很高,所以流过 V1和 V2的漏电流也几乎为 0。 只有在 BC段,V1和 V2均导通时才有电流 iD流过 V1和 V2,并且在 UI=1/2UDD附近,iD最大 。
第 3章 集 成 逻 辑 门图 3-22 CMOS反相器的电流传输特性
U
I
i
D
A B
U
TN
U
TP
U
DD2
1
U
DD
0
C D
第 3章 集 成 逻 辑 门从以上分析看出,CMOS电路有以下特点：
① 静态功耗低 。 CMOS反相器稳定工作时总是有一个
MOS管处于截止状态,流过的电流为极小的漏电流,因而静态功耗很低,有利于提高集成度 。
② 抗干扰能力强 。 由于其阈值电压 UT=1/2UDD,在输入信号变化时,过渡区变化陡峭,所以低电平噪声容限和高电平噪声容限近似相等 。 约为 0.45UDD 。 同时,为了提高
CMOS门电路的抗干扰能力,还可以通过适当提高 UDD的方法来实现 。 这在 TTL电路中是办不到的 。
第 3章 集 成 逻 辑 门
③ 电源电压工作范围宽,电源利用率高 。 标准 CMOS
电路的电源电压范围很宽,可在 3~18V范围内工作 。 当电源电压变化时,与电压传输特性有关的参数基本上都与电源电压呈线性关系 。 CMOS反相器的输出电压摆幅大,UOH=UDD,UOL=0V,因此电源利用率很高 。
CMOS非门传输延迟较大,且它们均与电源电压有关 。
表 3-2列出了温度为 25℃,负载电容为 50pF时,不同电源电压下 CMOS非门的传输延迟和功耗 。 由表可见,电源电压越高,CMOS电路的传输延迟越小,功耗越大 。
第 3章 集 成 逻 辑 门表 3-2 CMOS非门的延迟和功耗与电源电压的关系电源电压 /V 5 10 15
传输延迟 /ns每门 50 30 20
功耗 /mW每门 0.5 0.8 2
第 3章 集 成 逻 辑 门
3.3.2 CMOS逻辑门在 CMOS反相器的基础上可以构成各种 CMOS逻辑门 。 图 3-23是 CMOS与非门电路,它由四个 MOS管组成 。
V1,V2为两只串联的 NMOS管,V3,V4为两只并联的
PMOS管 。 当输入 A,B中有一个或者两个均为低电平时,
V1,V2中有一个或两个截止,输出 UO总为高电平 。 只有当 A,B均为高电平输入时,输出 UO(F)才为低电平 。
设高电平为逻辑 1,低电平为逻辑 0,则输出 F和输入 A、
B之间是与非关系,即 F=A·B
第 3章 集 成 逻 辑 门图 3-23 CMOS与非门
U
DD
F
V
4
( P )
V
2
( N )
V
1
( N )
V
3
( P )
A
B
第 3章 集 成 逻 辑 门图 3-24 CMOS或非门
U
DD
F
V
4
( P )
V
2
( N )
V
1
( N )
V
3
( P )
A
B
第 3章 集 成 逻 辑 门
3.3.3 CMOS传输门图 3-25 CMOS传输门
(a) 电路结构； (b) 逻辑符号
C
C
V
2
V
1
U
I
/ U
O
U
O
/ U
I
U
DD
( a )
TGU
I
/ U
O
U
O
/ U
I
C
C
( b )
第 3章 集 成 逻 辑 门图 3-26 CMOS传输门中两个 MOS
C
C
U
I
U
O
U
DD
R
L
U
OU
I
C
D
1
S
1
R
L
V
1
U
OU
I
R
L
V
2
S
2
D
2
C
第 3章 集 成 逻 辑 门当在控制端 C加 0V,在 C端加 UDD时,只要输入信号的变化范围不超出 0~UDD,则 V1和 V2同时截止,输入与输出之间呈高阻态 (＞ 109Ω),传输门截止 。
反之,若 C=UDD,C=0V,而且在 RL远大于 V1,V2的导通电阻的情况下,则当 0＜ UI＜ UDD-UTN时 V1将导通,而当
|UTP|＜ UI＜ UDD时 V2导通 。 因此,UI在 0~UDD之间变化时,
V1和 V2至少有一个是导通的,使 UI与 UO两端之间呈低阻态
(小于 1kΩ),传输门导通 。
由于 V1,V2管的结构形式是对称的,即漏极和源极可互换使用,因而 CMOS传输门属于双向器件,它的输入端和输出端也可以互易使用 。
第 3章 集 成 逻 辑 门传输门的一个重要用途是作模拟开关,它可以用来传输连续变化的模拟电压信号 。 模拟开关的基本电路由
CMOS传输门和一个 CMOS反相器组成,如图 3-27所示 。
当 C=1时,开关接通,C=0时,开关断开,因此只要一个控制电压即可工作 。 和 CMOS传输门一样,模拟开关也是双向器件 。
图 3-27 CMOS
(a) 电路结构； (b) 逻辑符号
U
I
/ U
O
U
O
/ U
I
SWU
I
/ U
O
U
O
/ U
I
C
( b )
TG
1
C
( a )
第 3章 集 成 逻 辑 门
3.3.4 CMOS逻辑门系列
CMOS逻辑门器件有三大系列：
① 4000系列 。
② 74C×× 系列 。
③ 硅 -氧化铝系列。
第 3章 集 成 逻 辑 门表 3-3 4000B系列部分器件编 号 说 明
CD4001B
CD4002B
CD4011B
CD4012B
CD4030B
CD4050B
CD4066B
CD4069B
CD4085B
四 — 2输入或非门二 — 4输入或非门四 — 2输入与非门二 — 4输入与非门四 — 2输入异或门六缓冲器六双向模拟开关六反相器二 — 2-2与或非门第 3章 集 成 逻 辑 门表 3-4 各系列 CMOS电路的技术参数逻辑系列 电源电压 /V 功耗 /mW每门 传输延迟 /ns每门
4000B
74HC/HCT××
74AC/ACT××
3~18
2~6
2~6
2.5
1.2
0.9
25~100
10
5
第 3章 集 成 逻 辑 门
3.4 集成门电路使用中的实际问题
1,TTL电路与 CMOS电路的接口
TTL电路和 CMOS电路接口时,无论是用 TTL电路驱动 CMOS电路还是用 CMOS电路驱动 TTL电路,驱动门都必须为负载门提供合乎标准的高,低电平和足够的驱动电流 。
第 3章 集 成 逻 辑 门表 3-5 TTL,CMOS电路的输入、输出特性参数第 3章 集 成 逻 辑 门
1) 用 TTL电路驱动 CMOS
① 当用 TTL电路驱动 4000系列和 HC系列 CMOS电路时,
必须设法将 TTL电路的输出高电平提升到 3.5V以上 。 此时可以在 TTL电路的输出端接一个上拉电阻 (例如 3.3 kΩ)至电源
UCC(+5V)。 此时,CMOS电路相当于一个同类 TTL电路的负载 。
如果 CMOS电路的电源较高,TTL的输出端仍可接一上拉电阻,但需使用集电极开路门 (如 T1006)电路,如图 3-28(a)所示 。 应注意,上拉电阻的大小对工作速度有一定的影响,这是由于门电路的输入和输出端均存在杂散电容的缘故 。 上拉电阻的计算与 OC门外接上拉电阻的计算方法相同 。
第 3章 集 成 逻 辑 门另一种方案是采用一个专用的 CMOS电平移动器 (例如 40109),它由两种直流电源 UCC和 UDD供电,电平移动器接收 TTL电平 (对应于 UCC),而输出 CMOS电平 (对应于
UDD),电路如图 3-28(b)所示 。
图 3-28 TTL与 CMOS
(a) 采用 TTL OC门； (b) 采用专用电平移动器
T T L
1
≥ 1
C M O S
R
1
1 0 k
+ U
C C
( 5 V ) + U
D D
( 3 ～ 1 8 V )
( a )
U
C C
U
D D
&
1
C M O ST T L
( b )
电 平 移 动 器
R
1
3,3 k
+ U
C C
( 5 V )
+ U
D D
( 3 ～ 1 8 V )
第 3章 集 成 逻 辑 门
② 用 TTL电路驱动 HCT系列和 ACT系列的 CMOS门电路时,因两类电路性能兼容,故可以直接相接,不需外加元件和器件 。
第 3章 集 成 逻 辑 门
2) 用 CMOS电路驱动 TTL
当 CMOS电路驱动 TTL电路时,由于 CMOS驱动电流较小 (特别是输出低电平时 ),所以对 TTL电路的驱动能力很有限 。 例如,CD4069(六反相器 )只能直接驱动两个
74LS系列门负载,因此采用 CMOS驱动器可以提高驱动能力 。 也可以将同一封装内的门电路并联使用以加大驱动能力 。 还可以用三极管反相器作为接口电路,即用三极管电流放大器扩展电流驱动能力,其电路如图 3-29所示 。
第 3章 集 成 逻 辑 门图 3-29 CMOS电路通过三极管放大器驱动 TTL电路
&
+ U
D D
( 3 ～ 1 8 V )
&
C M O S T T L
+ U
CC
( 5V )
V
1
R
3
3,3 k
R
2
1 0 k
R
1
1 0 k
第 3章 集 成 逻 辑 门
2,MOS
尽管 CMOS和大多数 MOS电路输入有保护电路,但这些电路吸收瞬变能量有限,太大的瞬变信号会破坏保护电路,甚至破坏电路的工作 。 为防止这种现象发生,应注意以下几点：
① 焊接时,电烙铁外壳应接地 。
② 器件插入或拔出插座时,所有电压均需除去 。
③ 不用的输入端应根据逻辑要求或接电源 UDD(与非门 ),或接地 (或非门 ),或与其它输入端连接 。
④ 输出级所接电容负载不能大于 500 pF，否则会因输出级功率过大而损坏电路。
3.1 数字集成电路的分类
3.2 TTL集成逻辑门
3.3 MOS集成逻辑门
3.4 集成门电路使用中的实际问题第 3章 集 成 逻 辑 门
3.1 数字集成电路的分类数字集成电路按其内部有源器件的不同可以分为两大类 。
一类为双极型晶体管集成电路,它主要有晶体管 —晶体管逻辑 (TTL-Transistor Transistor Logic),射极耦合逻辑
(ECL-Emitter Coupled Logic)和集成注入逻辑 (I2L-Integrated
Injection Logic)等几种类型 。
另一类为 MOS(Metal Oxide Semiconductor)集成电路,
其有源器件采用金属 —氧化物 — 半导体场效应管,它又可分为 NMOS,PMOS和 CMOS等几种类型 。 由于 CMOS 的优点,
几乎有主导集成电路的趋势 。
第 3章 集 成 逻 辑 门目前数字系统中普遍使用 TTL和 CMOS集成电路 。
TTL集成电路工作速度高,驱动能力强,但功耗大,集成度低； MOS集成电路集成度高,功耗低 。 超大规模集成电路基本上都是 MOS集成电路,其缺点是工作速度略低 。 目前已生产了 BiCMOS器件,它由双极型晶体管电路和 MOS型集成电路构成,能够充分发挥两种电路的优势,缺点是制造工艺复杂 。
第 3章 集 成 逻 辑 门小规模集成电路 (SSI-Small Scale Integration),每片组件内包含 10~100个元件 (或 10~20个等效门 )。
中规模集成电路 (MSI-Medium Scale Integration),每片组件内含 100~1000个元件 (或 20~100个等效门 )。
大规模集成电路 (LSI-Large Scale Integration),每片组件内含 1000~100 000个元件 (或 100~1000个等效门 )。
超大规模集成电路 (VLSI-Very Large Scale Integration)，
每片组件内含 100 000个元件 (或 1000个以上等效门 )。
第 3章 集 成 逻 辑 门目前常用的逻辑门和触发器属于 SSI,常用的译码器,
数据选择器,加法器,计数器,移位寄存器等组件属于 MSI。 常见的 LSI,VLSI有只读存储器,随机存取存储器,微处理器,单片微处理机,位片式微处理器,
高速乘法累加器,通用和专用数字信号处理器等 。 此外还有专用集成电路 ASIC,它分标准单元,门阵列和可编程逻辑器件 PLD。 PLD是近十几年来迅速发展的新型数字器件,目前应用十分广泛,PLD 包括
PLD,CPLD,FPGA,ASIC,PSOC,等等,
第 3章 集 成 逻 辑 门
3.2 TTL集成逻辑门
3.2.1 TTL与非门的工作原理图 3-1 典型 TTL与非门电路输入级中间级 输出级第 3章 集 成 逻 辑 门
① 输入级 。 由多发射极管 V1和电阻 R1组成,其作用是对输入变量 A,B,C实现 逻辑与,所以它相当一个与门 。
多射极管 V1的结构如图 3-2(a)所示,其等效电路如图 3-
2(b)所示 。 设二极管 V1~V4 的正向管压降为 0.7 V,当输入信号 A,B,C中有一个或一个以上为低电平 (0.3V)时,
UP1=1V,Uc=0.3V； 当 A,B,C全部为高电平 (3.6V)时,
UP1=4.3V,Uc=3.6V。 可见,仅当所有输入都为高时,输出才为高,只要有一个输入为低,输出便是低,所以起到了 与门 的作用 。
第 3章 集 成 逻 辑 门图 3-2 多射极晶体管的结构及其等效电路
N N N
N
P
P 型衬底
cb
e
3
e
2
e
1
( a )
R
1
b
U
C C
e
1
e
2
e
3
c
A B C
R
1
V
1
V
2
V
3
e
1
e
2
e
3
c
( b )
A
B
C
V
4
P
1
b
U
C C
第 3章 集 成 逻 辑 门
② 中间级 。 由 V2,R2,R3组成,在 V2的集电极与发射极分别可以得到两个相位相反的电压,以满足输出级的需要 。
③ 输出级 。 由 V3,V4,V5和 R4,R5组成,这种电路形式称推拉式电路,它不仅输出阻抗低,带负载能力强,而且可以提高工作速度 。
第 3章 集 成 逻 辑 门
1,输入全部为高电位 (3.6 V)
当输入端全部为高电位 3.6V时,由于 V1
Ub1最多不能超过 2.1V(Ub1=Ubc1+Ube2+Ube5),所以 V1所有的发射结反偏；这时 V1的集电结正偏,V1管的基极电流
Ib1流向集电极并注入 V2的基极,
mA
R
UEI bc
b 13
1.25
1
1
1?
功能的证明,分析输入的输出的情况分类第 3章 集 成 逻 辑 门此时的 V1是处于倒置 (反向 )运用状态 (把实际的集电极用作发射极,而实际的发射极用作集电极 ),其电流放大系数 β反 很小 (β反 ＜ 0.05),因此 Ib2=Ic1=(1+β反 )Ib1≈Ib1,由于 Ib1较大足以使 V2管饱和,且 V2管发射极向 V5管提供基流,使 V5
也饱和,这时 V2的集电极压降为
VUUU bec e sc 17.03.0522
这个电压加至 V3管基极,可以使 V3导通 。 此时 V3射极电位
Ue3=Uc2-Ube3≈0.3V,它不能驱动 V4,所以 V4截止 。 V5由 V2
提供足够的基流,处于饱和状态,因此输出为低电位：
VUUU cesOLO 3.05
第 3章 集 成 逻 辑 门
2,输入端至少有一个为低电位 (0.3V)
当输入端至少有一个为低电位 (0.3V)时,相应低电位的发射结正偏,V1的基极电位 Ub1被钳在 1V,因而使 V1其余的发射结反偏截止 。 此时 V1的基极电流 Ib1经过导通的发射结流向低电位输入端,而 V2的基极只可能有很小的反向基极电流进入 V1的集电极,所以 Ic1≈0,但 V1的基流 Ib1很大,
因此这时 V1处于深饱和状态：
VUU cc e s 3.0,0 11
因而 V2,V5均截止 。 此时 V2的集电极电位 Uc2≈UCC=5V，
足以使 V3,V4导通,因此输出为高电位：
VUUUUU bebecOHO 6.37.07.05432
第 3章 集 成 逻 辑 门综上所述,当输入端全部为高电位 (3.6V)时,输出为低电位 (0.3V),这时 V5饱和,电路处于开门状态；当输入端至少有一个为低电位 (0.3 V)时,输出为高电位 (3.6 V),这时 V5
截止,电路处于关门状态 。 由此可见,电路的输出和输入之间满足与非逻辑关系：
CBAF
表 3-1 TTL与非门各级工作状态输 入 V1 V2 V3 V4 V5 输 出 与非门状态全部为高电位 倒置工作 饱和 导通 截止 饱和 低电位 UOL 开门至少有一个为低电位 深饱和 截止 微饱和 导通 截止 高电位 UOH 关门第 3章 集 成 逻 辑 门
TTL与非门具有较高的开关速度,主要原因有两点：
一是由于采用了多射极管 V1,它缩短了 V2和 V5的开关时间 。 当输入端全部为高电位时,V1处于倒置工作状态 。 此时 V1向 V2提供了较大的基极电流,使 V2,V5迅速导通饱和；
当某一输入端突然从高电位变到低电位时,Ib1转而流向 V1
低电位输入端,即为 V1正向工作的基流,该瞬间将产生一股很大的集电极电流 Ic1,正好为 V2和 V5提供了很大的反向基极电流,使 V2和 V5基区的存储电荷迅速消散,因而加快了 V2和 V5的截止过程,提高了开关速度 。
第 3章 集 成 逻 辑 门二是由于采用了推拉式输出电路,加速了 V5管存储电荷的消散过程 。 当 V2由饱和转为截止时,V3和 V4导通 。 由于
V3,V4是复合射随,相当于 V5集电极只有很小电阻,此时瞬间电流很大,从而加速了 V5管脱离饱和的速度,使 V5迅速截止 。
此外,由于采用推拉式输出级,与非门输出低电平时
V5处于深饱和状态,输出电阻很低；而输出高电平时 V3、
V4导通,组成射极跟随器,其输出电阻也很低,因此无论哪种状态输出电阻都很低,都有很强的带负载能力 。
第 3章 集 成 逻 辑 门
3.2.2 TTL与非门的特性与参数
1,电压传输特性电压传输特性是指输出电压跟随输入电压变化的关系曲线,即 UO=f(uI)函数关系,它可以用图 3-3所示的曲线表示 。 由图可见,
AB段 (截止区 )：当 UI≤0.6V时,V1工作在深饱和状态，
Uces1＜ 0.1V,Ube2＜ 0.7V，故 V2,V5截止,V3,V4均导通，
输出高电平 UOH=3.6V 。
第 3章 集 成 逻 辑 门图 3-3 TTL与非门的电压传输特性
A
U
O H
B
C
D E
U
O L
U
I
( V )
U
O
( V )
0,3
2,7
U
O FF
U
T
U
ON
第 3章 集 成 逻 辑 门
BC段 (线性区 )：当 0.6V≤UI＜ 1.3V时,0.7V≤Ub2＜ 1.4V，
V2开始导通,V5尚未导通 。 此时 V2处于放大状态,其集电极电压 Uc2随着 UI的增加而下降,并通过 V3,V4射极跟随器使输出电压 UO也下降,下降斜率近似等于 -R2/R3。
CD段 (转折区 ),1.3V≤UI＜ 1.4V,当 UI略大于 1.3V时,V5
开始导通,此时 V2发射极到地的等效电阻为 R3∥ Rbe5,比 V5截止时的 R3 小得多,因而 V2 放大倍数增加,近似为 -
R2/(R3∥ Rbe5),因此 Uc2迅速下降,输出电压 UO也迅速下降,
最后 V3,V4截止,V5 。
DE段 (饱和区 )：当 UI≥1.4V时,随着 UI增加 V1进入倒置工作状态,V3导通,V4截止,V2,V5饱和,因而输出低电平
UOL=0.3V。
第 3章 集 成 逻 辑 门从电压传输特性可以得出以下几个重要参数：
① 输出高电平 UOH和输出低电平 UOL 。
电压传输特性的截止区的输出电压 UOH=3.6V,饱和区的输出电压 UOL=0.3V。 一般产品规定 UOH≥2.4V,UOL＜ 0.4V时即为合格 。
② 阈值电压 UT。
阈值电压也称门槛电压 。 电压传输特性上转折区中点所对应的输入电压 UT≈1.3V,可以将 UT看成与非门导通 (输出低电平 )和截止 (输出高电平 )的分界线 。
第 3章 集 成 逻 辑 门
③ 开门电平 UON和关门电平 UOFF。
开门电平 UON是保证输出电平达到额定低电平 (0.3V )
时,所允许输入高电平的最低值,即只有当 UI＞ UON时,
输出才为低电平 。 通常 UON=1.4V,一般产品规定
UON≤1.8V。
关门电平 UOFF是保证输出电平为额定高电平 (2.7V左右 )
时,允许输入低电平的最大值,即只有当 UI≤UOFF时,输出才是高电平 。 通常 UOFF≈1V,一般产品要求 UOFF≥0.8V。
第 3章 集 成 逻 辑 门
④ 噪声容限 UNL,UNH 。
实际应用中,由于外界干扰,电源波动等原因,可能使输入电平 UI偏离规定值 。 为了保证电路可靠工作,应对干扰的幅度有一定限制,称为噪声容限 。
低电平噪声容限是指在保证输出高电平的前提下,允许叠加在输入低电平上的最大噪声电压 (正向干扰 ),用 UNL表示：
UNL=UOFF-UIL
若 UOFF=0.8V,UIL=0.3V,则 UNL=0.5V。
高电平噪声容限是指在保证输出低电平的前提下,允许叠加在输入高电平上的最大噪声电压 (负向干扰 ),用 UNH表示：
ONIHNH UUU若 U
ON=1.8V,UIH=3V，则 UNH=1.2V。
第 3章 集 成 逻 辑 门图 3-4 TTL与非门输入特性
2.
输入特性是指输入电流与输入电压之间的关系曲线,
即 II=f(uI)的函数关系 。 典型的输入特性如图 3-4所示 。
第 3章 集 成 逻 辑 门设输入电流 II由信号源流入 V1发射极时方向为正,反之为负 。 从图 3- 4看出,当 UI＜ UT时 II为负,即 II流入信号源,对信号源形成灌电流负载 。 当 UI＞ UT时 II为正,II流入 TTL门,对信号源形成拉电流负载 。
① 输入短路电流 IIS 。
当 UI=0时的输入电流称为输入短路电流，典型值约为 -1.5mA。
第 3章 集 成 逻 辑 门
② 输入漏电流 IIH。
当 UI＞ UT时的输入电流称为输入漏电流,即 V1倒置工作时的反向漏电流,其电流值很小,约为 10 μA。
应注意,当 UI＞ 7V以后 V1的 ce结将发生击穿,使 II猛增 。 此外当 UI≤-1V时,V1的 be结也可能烧毁 。 这两种情况下都会使与非门损坏,因此在使用时,尤其是混合使用电源电压不同的集成电路时,应采取相应的措施,使输入电位钳制在安全工作区内 。
第 3章 集 成 逻 辑 门
3,输入负载特性图 3-5 TTL与非门输入负载
R
1
I
1
＋ U
C C
U
I
＋
－
R
I
U
B 1
I
b1
V
2
V
5
R
3
第 3章 集 成 逻 辑 门图 3-6 TTL与非门输
0
U
I
( V )
U
O FF
1,4
R
O FF
R
O N
R
I
( k )Ω
第 3章 集 成 逻 辑 门由图可见,当 RI较小时,UI随 RI增加而升高,此时 V5
截止,忽略 V2基极电流的影响,可近似认为
I
I
beCC
I RRR
UUU
1
1
当 RI很小时 UI很小,相当于输入低电平,输出高电平 。
为了保持电路稳定地输出高电平,必须使 UI≤UOFF,即
O F FI
I
beCC
I URRR
UUU?
1
1
O F FbeCC
O F F
I UUU
RUR
1
1
故第 3章 集 成 逻 辑 门若 UOFF=0.8V,R1=3kΩ,可求得 RI≤0.7kΩ,这个电阻值称为关门电阻 ROFF。 可见,要使与非门稳定地工作在截止状态,必须选取 RI＜ ROFF。
当 RI较大时,UI进一步增加,但它不能一直随 RI增加而升高 。 因为当 UI=1.4 V时,Ub1=2.1V,此时 V5已经导通,由于受 V1集电结和 V2,V5发射结的钳位作用,Ub1将保持在
2.1V,致使 UI也不能超过 1.4V,见图 3-6。
为了保证与非门稳定地输出低电平,应该有 UI≥UON。
此时求得的输入电阻称为开门电阻,用 RON表示 。 对于典型
TTL与非门,RON=2kΩ,即 RI≥RON时才能保证与非门可靠导通 。
第 3章 集 成 逻 辑 门
4,输出特性图 3-7 TTL与非门输出低电平的输出特性
V
2
V
5
I
L
R
L
U
CC
U
O
( V )
I
L
( m A )10 20 30 40
1
2
3
第 3章 集 成 逻 辑 门
① 与非门处于开态时,输出低电平,此时 V5饱和,
输出电流 IL从负载流进 V5,形成灌电流；当灌电流增加时,
V5饱和程度减轻,因而 UOL随 IL增加略有增加 。 V5输出电阻约 10~20Ω。 若灌电流很大,使 V5脱离饱和进入放大状态,UOL将很快增加,这是不允许的 。 通常为了保证
UOL≤0.35V,应使 IL≤25mA 。
第 3章 集 成 逻 辑 门
② 与非门处于关态时,输出高电平 。 此时 V5截止,
V3微饱和,V4导通,负载电流为拉电流,如图 3-8(a),(b)。
从特性曲线可见,当拉电流 IL＜ 5mA时,V3,V4处于射随器状态,因而输出高电平 UOH变化不大 。 当 IL＞ 5mA时,
V3进入深饱和,由于 IR5≈IL,UOH=UCC-Uces3-Ube4-ILR5,故
UOH将随着 IL的增加而降低 。 因此,为了保证稳定地输出高电平,要求负载电流 IL≤14mA,允许的最小负载电阻 RL
约为 170Ω 。
第 3章 集 成 逻 辑 门图 3-8 TTL与非门输出高电平时的输出特性
V
3
V
4
I
L
R
L
U
CC
U
O
( V )
I
L
( m A )10 20 30 40
1
2
3
I
R 5
R
5
( a ) ( b )
0
第 3章 集 成 逻 辑 门
5,扇入系数和扇出系数扇入系数是指门的输入端数 。 扇出系数 NO是指一个门能驱动同类型门的个数 。 当 TTL门的某个输入端为低电平时,
其输入电流约等于 IIS(输入短路电流 )；当输入端为高电平时,
输入电流为 IIH(输入漏电流 )。 而 IIS比 IIH大得多,因此按最坏的情况考虑,当测出输出端为低电平时允许灌入的最大负载电流 ILmax后,则可求出驱动门的扇出系数 NO：
IS
L
O I
IN m a x?
第 3章 集 成 逻 辑 门
6,平均延迟时间 tpd
平均延迟时间是衡量门电路速度的重要指标,它表示输出信号滞后于输入信号的时间 。
通常将输出电压由高电平跳变为低电平的传输延迟时间称为导通延迟时间 tPHL,将输出电压由低电平跳变为高电平的传输延迟时间称为截止延迟时间 tPLH。 tPHL和 tPLH是以输入,输出波形对应边上等于最大幅度 50%的两点时间间隔来确定的,如图 3-9所示 。 tpd为 tPLH和 tPHL的平均值：
)(21 P L HP H Lpd ttt
通常,TTL门的 tpd在 3~40ns之间。
第 3章 集 成 逻 辑 门图 3-9 TTL与非门的平均延迟时间第 3章 集 成 逻 辑 门
3.2.3 TTL
1,74S系列
74S系列又称肖特基系列 。
① 采用了肖特基抗饱和三极管 。 肖特基抗饱和三极管由普通的双极型三极管和肖特基势垒二极管 SBD(Schottky
Barrier Diode)组合而成,如图 3-11所示 。 图 (a)中 SBD的正向压降约为 0.3V,而且开关速度比一般 PN结二极管高许多 。
在晶体管的 bc结上并联一个 SBD便构成抗饱和晶体管,或称肖特基晶体管,符号如图 3-11(b)所示 。 由于 SBD的引入,晶体管不会进入深饱和,其 Ube限制在 0.3V左右,从而缩短存储时间,提高了开关速度 。 图 3-10电路中除 V4管以外,所有晶体管都采用了肖特基晶体管 。
第 3章 集 成 逻 辑 门图 3-10 肖特基与非门电路
F
R
1
2,8 k
R
2
R
4
5 0
A
B
3,5 k
＋ E
C
R
3
R
c
V D
1
V D
2
9 0 0
V
4
V
6
2 5 0
R
b
5 0 0
V
3
V
2
V
5
V
1
6T
网络第 3章 集 成 逻 辑 门
3-11
(a) 电路图； (b) 电路符号
i
D
i
b
i
S B D
( a ) ( b )
第 3章 集 成 逻 辑 门
② 增加了有源泄放网络 (如图 3-10中虚线所示 )。 该网络的主要作用有两个：第一,改善电压传输特性,即克服图 3-3中倾斜段 BC,使整个传输特性转换段 (B,C、
D)的斜率均匀一致,从而接近理想开关,低电平噪声容限也得到提高；第二,加速 V5的转换过程并且减轻 V5的饱和深度,从而提高了整个电路的开关速度 。 (浅饱和 )
图 3-10中输入端加有阻尼二极管 VD1,VD2,主要是为了减少输入连线上的负尖峰干扰脉冲 。
(T6 网络 )
第 3章 集 成 逻 辑 门
2,74LS
性能比较好的门电路应该是工作速度既快,功耗又小的门电路 。 因此,通常用功耗和传输延迟时间的乘积 (简称功耗 —延迟积或 pd积 )来评价门电路性能的优劣 。 功耗 —延迟积越小,门电路的综合性能就越好 。
74LS系列又称低功耗肖特基系列 。 为了降低功耗,它主要是大幅度提高了电路的各个 电阻的阻值 。 为了缩短延迟时间,提高开关速度,它延用了 74S系列的两个方法 ——
使用抗饱和三极管和引入有源泄放电路,同时还采用了将输入端的多发射极三极管也用 SBD代替等措施 。 因此,
74LS系列成为功耗延迟积较小的系列 (一般 tpd＜ 5 ns,功耗仅有 2 mW) 并得到广泛应用 。
第 3章 集 成 逻 辑 门
3,74AS,74ALS 74HC 74HTC 74AHTC 74F 74S
74AS系列和 74ALS系列均是目前性能较好的 TTL门电路 。
74AS系列是为了进一步缩短延迟时间而设计的改进系列,其电路结构与 74LS系列相似,但电路中采用了很低的电阻值,从而提高了工作速度,其缺点是功耗较大 。
74ALS系列是为了获得更小的延迟 —功耗积而设计的改进系列 。
为了降低功耗,电路中采用了较高的电阻值 。 更主要的是在生产工艺上进行了改进,同时在电路结构上也进行了局部改进,因而使器件达到高性能,它的功耗 —延迟积是 TTL电路所有系列中最小的一种 。
此外,还有各种 54系列的 TTL门电路 。 其电路结构和电气性能参数与 74系列相同,主要区别在于 54系列比 74系列的工作温度范围更宽 (74系列为 0~70 ℃,54系列为 -55~+125 ℃ ),电源允许的工作范围也更大 (74系列为 5 V(1± 5%),54系列为 5 V(1± 10%))。
第 3章 集 成 逻 辑 门
3.2.4 集电极开路门和三态门 OC TS
① 输出端不能直接和地线或电源线 (+5 V)相连 。 因为当输出端与地短路时,会造成 V3,V4管的电流过大而损坏；当输出端与 +5 V电源线短接时,V5管会因电流过大而损坏 。
② 两个 TTL门的输出端不能直接并接在一起 。 因为当两个门并接时,若一个门输出为高电平,另一个门输出低电平,
就会有一个很大的电流从截止门的 V4管流到导通门的 V5管
(见图 3-12)。 这个电流不仅会使导通门的输出低电平抬高,
而且会使它因功耗过大而损坏 。
集电极开路门和三态门是允许输出端直接并联在一起的两种 TTL门,并且用它们还可以构成线与逻辑及线或逻辑 。
第 3章 集 成 逻 辑 门图 3-12 TTL门输出端并联情况
U
OI
L
V
2
V
5
门2
门1
V
3
V
4
U
CC
第 3章 集 成 逻 辑 门
1,集电极开路门集电极开路门又称 OC(Open Collector)门，其电路及符号如图 3-13所示。
图 3-13 OC门电路
L
A
B
V
1
V
5
V
2
R
b
V
6
＋ E
C
R
c
R
2
R
1
( a )
A
B
L
A
B
L
( b ) ( c )
&
第 3章 集 成 逻 辑 门图 3-14 OC门线与逻辑
A
B
C
D
F
U
C C
&
&
R
L
第 3章 集 成 逻 辑 门
OC门的输出端可以直接并接,如图 3-14所示 。 图中只要有一个门的输出为低电平,则 F输出为低,只有所有门的输出为高电平,F输出才为高,因此相当在输出端实现了线与的逻辑功能：
CDABCDABF
外接上拉电阻 RL的选取应保证输出高电平时,不低于输出高电平的最小值 UOHmin；输出低电平时,不高于输出低电平的最大值 UOLmax。
第 3章 集 成 逻 辑 门图 3-15 外接上拉电阻 RL的选取
( a )
I
I H
＋ U
C C
…
&
&
&
1
1
1
2
…
1 m
I
I H
I
I H
I
O H
I
O H
I
O H
R
L
I
R
L
( b )
I
I S
＋ U
C C
…
&
&
&
1
1
1
2
…
1 m
I
I S
I
I S
I
O L
R
L
I
R
L
＋ 3,6 V
1
2
n
第 3章 集 成 逻 辑 门
IHOH
OHCC
L mInI
UUR
m i n
m a x
当所有 OC门都为截止状态 (输出高电平 )时，流过 RL的电流 IRL如图 3-15(a)所示。可求得其中 ILmax是导通 OC门 V5管允许的最大灌电流,IIS为负载门的输入短路电流,m为负载门的个数 。 综合以上两种情况,RL的选取应满足：
m i n m a xL L LR R R
当有一个 OC门为导通状态 (输出低电平 )时，流过 的电流 如图 3-15(b)所示。可求得
m a x
m i n
m a x
C C O L
L
L IS
UUR
I m I
LR
LRI
其余均为高电平都是最坏情况 !
第 3章 集 成 逻 辑 门图 3-16 OC门应用举例利用 OC门可以方便地构成锯齿波发生器,如图 3-16(a)所示； 也可以驱动发光二极管,如图 3-16(b)所示 。 但由于有上拉电阻 RL存在,降低了系统的开关速度,故 OC门只适用于速度不高的场合 。
C
U
O
U
I
U
CC
R
C
( a )
&
&
U
I
2 0 0
+ 5 V
( b )
U
I
U
O
Why?
第 3章 集 成 逻 辑 门
2,三态门 TS
普通 TTL门的输出只有两种状态 ——逻辑 0 和逻辑 1,这两种状态都是低阻输出 。 三态逻辑 (TSL)输出门除了具有这两个状态外,还具有高阻输出的第三状态 (或称禁止状态 )，
这时输出端相当于悬空 。 图 3-17(a)是一种三态与非门的电路图,其符号如图 3 - 17(b)所示 。 从电路图中看出,它由两部分组成 。 上半部分是三输入与非门,下半部为控制部分,是一个快速非门,控制输入端为 G,其输出 F′一方面接到与非门的一个输入端,另一方面通过二极管 VD1和与非门的 V3管基极相连 。
第 3章 集 成 逻 辑 门图 3-17 三态与非门电路、符号及真值表
( a )
A
F
＋ U
CC
V
4
V
5
VD
1
V
3
V
2V
1
B
R
1
R
3
R
5
R
4
F
′
VD
2
V
8
V
7
V
6
G
A
B
A
B
&
G
F
G
F
( b )
( c )
G A B F
1 × ×
0 0 0
0 0 1
0 1 0
0 1 1
高阻
1
1
1
0
R
2
EN
V
9
第 3章 集 成 逻 辑 门当 G=0时,V7,V8管截止,F′输出高电位,二极管 VD１
截止,它对与非门不起作用,这时三态门和普通与非门一样,F =A·B。
当 G=1时,V7,V8饱和,F′输出低电位,这时因 V1的一个输入为低,使 V2,V5截止,同时因 F′=0,VD1导通,使
Uc2被钳制在 1V左右,致使 V4也截止 。 这样 V4,V5都截止,
输出端呈现高阻抗,相当于悬空或断路状态 。 该电路的真值表如图 3-17(c)所示 。
三态门有两种控制模式：一种是控制端 G为低电平时,
三态门工作,G为高电平时禁止,如图 3-18(a)所示；另一种是控制端 G为高电平时三态门工作,G为低电平时禁止,如图 3-18(b)所示 。
第 3章 集 成 逻 辑 门图 3-18 各种三态逻辑门的符号
A
G
F
1
EN
A
B
G
F
&
EN
A
B
G
F
&
EN
三态缓冲门 三态与门 三态与非门
A
G
F
1
EN
三态倒相门
( a )
A
G
F
1
EN
A
B
G
F
&
EN
A
B
G
F
&
EN
三态缓冲门 三态与门 三态与非门
A
G
F
1
EN
三态倒相门
( b )
低电平有效高电平有效第 3章 集 成 逻 辑 门三态门的主要用途是可以实现在同一个公用通道上轮流传送 n个不同的信息,如图 3-19(a)所示,这个公共通道通常称为总线,各个三态门可以在控制信号的控制下与总线相连或脱离 。 挂接总线的三态门 任何时刻只能有一个控制端有效,即一个门传输数据,因此特别适用于将不同的输入数据分时传送给总线的情况 。
也可以利用三态门实现双向传输,如图 3-19(b)所示 。 当
G=0时,1门工作,2门禁止,数据从 A传送到 B；当 G=1时,
1门禁止,2门工作,数据可以从 B传送到 A。
第 3章 集 成 逻 辑 门图 3-19 三态门应用
( b )
A
1
1
G
1
A
2
1
G
2
数据线
( a )
A
n
1
G
n
…
…
…
1
2
G
A B
第 3章 集 成 逻 辑 门
3.3 MOS集成逻辑门
1,电路结构及工作原理
CMOS反相器电路如图 3-20(a)所示,它由两个增强型
MOS场效应管组成,其中 V1为 NMOS管,称驱动管,V2为
PMOS管,称负载管 。 图 3-20(b)是 CMOS反相器的简化电路 。
NMOS管的栅源开启电压 UTN为正值,PMOS管的栅源开启电压是负值,其数值范围在 2~5V之间 。 为了使电路能正常工作,要求电源电压 UDD＞ (UTN+|UTP|)。 UDD可在 3~18V之间工作,其适用范围较宽 。
第 3章 集 成 逻 辑 门图 3-20 CM反 OS相器
U
D D
U
O
U
I
V
2
( P 沟 道 )
V
1
( N 沟 道 )
( a )
U
D D
U
O
U
I
V
2
V
1
( b )
第 3章 集 成 逻 辑 门当 UI=UIL=0V时,UGS1=0,因此 V1 管截止,而此时
|UGS2|＞ |UTP|,所以 V2 导通,且导通内阻很低,所以
UO=UOH≈UDD,即输出为高电平 。
当 UI=UIH=UDD 时,UGS1=UDD ＞ UTN,V1 导通,而
UGS2=0＜ |UTP|,因此 V2截止 。 此时 UO=UOL≈0,即输出为低电平 。 可见,CMOS反相器实现了逻辑非的功能 。
CMOS反相器在工作时,由于在静态下 UI无论是高电平还是低电平,V1和 V2中总有一个截止,且截止时阻抗极高,
流过 V1和 V2的静态电流很小,因此 CMOS反相器的静态功耗非常低,这是 CMOS 。
第 3章 集 成 逻 辑 门
2,CMOS反相器的主要特性
CMOS 反相器的电压传输特性如图 3-21所示 。 该特性曲线大致分为 AB,BC,CD三个阶段 。
AB段,UI＜ UTN输入低电平时,UGS1＜ UTN,|UGS2|＞
|UTP|,故 V1截止,V2导通,UO=UOH≈UDD,输出高电平 。
CD段,UI＞ UDD-|UTP|输入为高电平,V1导通,而 |UGS2|
＜ |UTP|,故 V2截止,所以 UO=UOL≈0,输出低电平 。
第 3章 集 成 逻 辑 门图 3-21 CMOS反相器的电压传输特性
U
I
U
O
U
DD
A B
U
DD2
1
U
TN
U
TP
U
DD2
1
U
DD
0
DC
第 3章 集 成 逻 辑 门
BC段,UTN＜ UI＜ (UDD-|UTP|),此时由于 UGS1＞ UTN，
UGS2＞ |UTP|,故 V1,V2均导通 。 若 V1,V2的参数对称,
则 UI=1/2UDD时两管导通内阻相等,UO=1/2UDD。 因此,
CMOS反相器的阈值电压为 UT≈1/2UDD。 BC段特性曲线很陡,可见 CMOS反相器的传输特性接近理想开关特性,
因而其噪声容限大,抗干扰能力强 。
CMOS反相器的电流传输特性如图 3-22所示,在 AB段由于 V1截止,阻抗很高,所以流过 V1和 V2的漏电流几乎为
0。 在 CD段 V2截止,阻抗很高,所以流过 V1和 V2的漏电流也几乎为 0。 只有在 BC段,V1和 V2均导通时才有电流 iD流过 V1和 V2,并且在 UI=1/2UDD附近,iD最大 。
第 3章 集 成 逻 辑 门图 3-22 CMOS反相器的电流传输特性
U
I
i
D
A B
U
TN
U
TP
U
DD2
1
U
DD
0
C D
第 3章 集 成 逻 辑 门从以上分析看出,CMOS电路有以下特点：
① 静态功耗低 。 CMOS反相器稳定工作时总是有一个
MOS管处于截止状态,流过的电流为极小的漏电流,因而静态功耗很低,有利于提高集成度 。
② 抗干扰能力强 。 由于其阈值电压 UT=1/2UDD,在输入信号变化时,过渡区变化陡峭,所以低电平噪声容限和高电平噪声容限近似相等 。 约为 0.45UDD 。 同时,为了提高
CMOS门电路的抗干扰能力,还可以通过适当提高 UDD的方法来实现 。 这在 TTL电路中是办不到的 。
第 3章 集 成 逻 辑 门
③ 电源电压工作范围宽,电源利用率高 。 标准 CMOS
电路的电源电压范围很宽,可在 3~18V范围内工作 。 当电源电压变化时,与电压传输特性有关的参数基本上都与电源电压呈线性关系 。 CMOS反相器的输出电压摆幅大,UOH=UDD,UOL=0V,因此电源利用率很高 。
CMOS非门传输延迟较大,且它们均与电源电压有关 。
表 3-2列出了温度为 25℃,负载电容为 50pF时,不同电源电压下 CMOS非门的传输延迟和功耗 。 由表可见,电源电压越高,CMOS电路的传输延迟越小,功耗越大 。
第 3章 集 成 逻 辑 门表 3-2 CMOS非门的延迟和功耗与电源电压的关系电源电压 /V 5 10 15
传输延迟 /ns每门 50 30 20
功耗 /mW每门 0.5 0.8 2
第 3章 集 成 逻 辑 门
3.3.2 CMOS逻辑门在 CMOS反相器的基础上可以构成各种 CMOS逻辑门 。 图 3-23是 CMOS与非门电路,它由四个 MOS管组成 。
V1,V2为两只串联的 NMOS管,V3,V4为两只并联的
PMOS管 。 当输入 A,B中有一个或者两个均为低电平时,
V1,V2中有一个或两个截止,输出 UO总为高电平 。 只有当 A,B均为高电平输入时,输出 UO(F)才为低电平 。
设高电平为逻辑 1,低电平为逻辑 0,则输出 F和输入 A、
B之间是与非关系,即 F=A·B
第 3章 集 成 逻 辑 门图 3-23 CMOS与非门
U
DD
F
V
4
( P )
V
2
( N )
V
1
( N )
V
3
( P )
A
B
第 3章 集 成 逻 辑 门图 3-24 CMOS或非门
U
DD
F
V
4
( P )
V
2
( N )
V
1
( N )
V
3
( P )
A
B
第 3章 集 成 逻 辑 门
3.3.3 CMOS传输门图 3-25 CMOS传输门
(a) 电路结构； (b) 逻辑符号
C
C
V
2
V
1
U
I
/ U
O
U
O
/ U
I
U
DD
( a )
TGU
I
/ U
O
U
O
/ U
I
C
C
( b )
第 3章 集 成 逻 辑 门图 3-26 CMOS传输门中两个 MOS
C
C
U
I
U
O
U
DD
R
L
U
OU
I
C
D
1
S
1
R
L
V
1
U
OU
I
R
L
V
2
S
2
D
2
C
第 3章 集 成 逻 辑 门当在控制端 C加 0V,在 C端加 UDD时,只要输入信号的变化范围不超出 0~UDD,则 V1和 V2同时截止,输入与输出之间呈高阻态 (＞ 109Ω),传输门截止 。
反之,若 C=UDD,C=0V,而且在 RL远大于 V1,V2的导通电阻的情况下,则当 0＜ UI＜ UDD-UTN时 V1将导通,而当
|UTP|＜ UI＜ UDD时 V2导通 。 因此,UI在 0~UDD之间变化时,
V1和 V2至少有一个是导通的,使 UI与 UO两端之间呈低阻态
(小于 1kΩ),传输门导通 。
由于 V1,V2管的结构形式是对称的,即漏极和源极可互换使用,因而 CMOS传输门属于双向器件,它的输入端和输出端也可以互易使用 。
第 3章 集 成 逻 辑 门传输门的一个重要用途是作模拟开关,它可以用来传输连续变化的模拟电压信号 。 模拟开关的基本电路由
CMOS传输门和一个 CMOS反相器组成,如图 3-27所示 。
当 C=1时,开关接通,C=0时,开关断开,因此只要一个控制电压即可工作 。 和 CMOS传输门一样,模拟开关也是双向器件 。
图 3-27 CMOS
(a) 电路结构； (b) 逻辑符号
U
I
/ U
O
U
O
/ U
I
SWU
I
/ U
O
U
O
/ U
I
C
( b )
TG
1
C
( a )
第 3章 集 成 逻 辑 门
3.3.4 CMOS逻辑门系列
CMOS逻辑门器件有三大系列：
① 4000系列 。
② 74C×× 系列 。
③ 硅 -氧化铝系列。
第 3章 集 成 逻 辑 门表 3-3 4000B系列部分器件编 号 说 明
CD4001B
CD4002B
CD4011B
CD4012B
CD4030B
CD4050B
CD4066B
CD4069B
CD4085B
四 — 2输入或非门二 — 4输入或非门四 — 2输入与非门二 — 4输入与非门四 — 2输入异或门六缓冲器六双向模拟开关六反相器二 — 2-2与或非门第 3章 集 成 逻 辑 门表 3-4 各系列 CMOS电路的技术参数逻辑系列 电源电压 /V 功耗 /mW每门 传输延迟 /ns每门
4000B
74HC/HCT××
74AC/ACT××
3~18
2~6
2~6
2.5
1.2
0.9
25~100
10
5
第 3章 集 成 逻 辑 门
3.4 集成门电路使用中的实际问题
1,TTL电路与 CMOS电路的接口
TTL电路和 CMOS电路接口时,无论是用 TTL电路驱动 CMOS电路还是用 CMOS电路驱动 TTL电路,驱动门都必须为负载门提供合乎标准的高,低电平和足够的驱动电流 。
第 3章 集 成 逻 辑 门表 3-5 TTL,CMOS电路的输入、输出特性参数第 3章 集 成 逻 辑 门
1) 用 TTL电路驱动 CMOS
① 当用 TTL电路驱动 4000系列和 HC系列 CMOS电路时,
必须设法将 TTL电路的输出高电平提升到 3.5V以上 。 此时可以在 TTL电路的输出端接一个上拉电阻 (例如 3.3 kΩ)至电源
UCC(+5V)。 此时,CMOS电路相当于一个同类 TTL电路的负载 。
如果 CMOS电路的电源较高,TTL的输出端仍可接一上拉电阻,但需使用集电极开路门 (如 T1006)电路,如图 3-28(a)所示 。 应注意,上拉电阻的大小对工作速度有一定的影响,这是由于门电路的输入和输出端均存在杂散电容的缘故 。 上拉电阻的计算与 OC门外接上拉电阻的计算方法相同 。
第 3章 集 成 逻 辑 门另一种方案是采用一个专用的 CMOS电平移动器 (例如 40109),它由两种直流电源 UCC和 UDD供电,电平移动器接收 TTL电平 (对应于 UCC),而输出 CMOS电平 (对应于
UDD),电路如图 3-28(b)所示 。
图 3-28 TTL与 CMOS
(a) 采用 TTL OC门； (b) 采用专用电平移动器
T T L
1
≥ 1
C M O S
R
1
1 0 k
+ U
C C
( 5 V ) + U
D D
( 3 ～ 1 8 V )
( a )
U
C C
U
D D
&
1
C M O ST T L
( b )
电 平 移 动 器
R
1
3,3 k
+ U
C C
( 5 V )
+ U
D D
( 3 ～ 1 8 V )
第 3章 集 成 逻 辑 门
② 用 TTL电路驱动 HCT系列和 ACT系列的 CMOS门电路时,因两类电路性能兼容,故可以直接相接,不需外加元件和器件 。
第 3章 集 成 逻 辑 门
2) 用 CMOS电路驱动 TTL
当 CMOS电路驱动 TTL电路时,由于 CMOS驱动电流较小 (特别是输出低电平时 ),所以对 TTL电路的驱动能力很有限 。 例如,CD4069(六反相器 )只能直接驱动两个
74LS系列门负载,因此采用 CMOS驱动器可以提高驱动能力 。 也可以将同一封装内的门电路并联使用以加大驱动能力 。 还可以用三极管反相器作为接口电路,即用三极管电流放大器扩展电流驱动能力,其电路如图 3-29所示 。
第 3章 集 成 逻 辑 门图 3-29 CMOS电路通过三极管放大器驱动 TTL电路
&
+ U
D D
( 3 ～ 1 8 V )
&
C M O S T T L
+ U
CC
( 5V )
V
1
R
3
3,3 k
R
2
1 0 k
R
1
1 0 k
第 3章 集 成 逻 辑 门
2,MOS
尽管 CMOS和大多数 MOS电路输入有保护电路,但这些电路吸收瞬变能量有限,太大的瞬变信号会破坏保护电路,甚至破坏电路的工作 。 为防止这种现象发生,应注意以下几点：
① 焊接时,电烙铁外壳应接地 。
② 器件插入或拔出插座时,所有电压均需除去 。
③ 不用的输入端应根据逻辑要求或接电源 UDD(与非门 ),或接地 (或非门 ),或与其它输入端连接 。
④ 输出级所接电容负载不能大于 500 pF，否则会因输出级功率过大而损坏电路。
