（ 3-1）
电子技术第三章组合逻辑电路数字电路部分
（ 3-2）
第三章 组合逻辑电路
§ 3.1 概述
§ 3.2 组合逻辑电路分析基础
§ 3.3 组合逻辑电路设计基础
§ 3.4 几种常用的组合逻辑组件
§ 3.5 利用中规模组件设计组合电路
（ 3-3）
§ 3.1 概述逻辑电路组合逻辑电路时序逻辑电路功能,输出只取决于当前的输入。
组成,门电路，不存在记忆元件。
功能,输出取决于当前的输入和原来的状态。
组成,组合电路、记忆元件。
（ 3-4）
组合电路的研究内容：
分析：
设计：
给定逻辑图得到逻辑功能分析给定逻辑功能画出逻辑图设计
（ 3-5）
§ 3.2 组合逻辑电路分析基础
1,由给定的逻辑图逐级写出逻辑关系表达式。
分析步骤：
2,用逻辑代数或卡诺图对逻辑代数进行化简。
3,列出输入输出状态表并得出结论。
电路结构输入输出之间的逻辑关系
（ 3-6）
例 1,分析下图的逻辑功能。
&
& &A
B F
AB
A
B
BA?
BABA
BABAF BABABABA
（ 3-7）
A B F
0 0 1
0 1 0
1 0 0
1 1 1
真值表特点,输入相同为,1‖；
输入不同为,0‖。
同或门
BAF
BABABABAF
=1A
B
F
（ 3-8）
例 2,分析下图的逻辑功能。
&
&
&
&A
B FBA?
ABA
BBA
BBAABAF
BBAABA
BBAABA ）（）（ BABA
（ 3-9）
A B F
0 0 0
0 1 1
1 0 1
1 1 0
真值表特点,输入相同为,0‖；
输入不同为,1‖。
异或门
BAF
BABAF
=1A
B
F
（ 3-10）
1
例 3,分析下图的逻辑功能。
0
1
被封锁
1
=1
B
M
F
&
2
&
3
&
4
A
1
（ 3-11）
=0
1
0
被封锁
1
特点,M=1时选通 A路信号；
M=0时选通 B路信号。
M
&
2
&
3
&
4
A
B
1 F
选通电路
（ 3-12）
§ 3.3 组合逻辑电路设计基础任务要求最简单的逻辑电路
1,指定实际问题的逻辑含义，列出真值表。
分析步骤：
2,用逻辑代数或卡诺图对逻辑代数进行化简。
3,列出输入输出状态表并得出结论。
（ 3-13）
例,设计三人表决电路（ A,B,C）。每人一个按键，如果同意则按下，不同意则不按。结果用指示灯表示，多数同意时指示灯亮，否则不亮。
1,首先指明逻辑符号取,0‖、
,1‖的含义。
2,根据题意列出真值表。
A B C F
0 0 0 0
0 0 1 0
0 1 0 0
0 1 1 1
1 0 0 0
1 0 1 1
1 1 0 1
1 1 1 1
真值表三个按键 A,B,C按下时为
,1‖，不按时为,0‖。输出是 F，多数赞成时是,1‖，
否则是,0‖。
（ 3-14）
A B C F
0 0 0 0
0 0 1 0
0 1 0 0
0 1 1 1
1 0 0 0
1 0 1 1
1 1 0 1
1 1 1 1
真值表
3,画出卡诺图，并用卡诺图化简：
A
BC
00 01 11 10
0
1
0 0 1 0
0 1 1 1
AB
AC
BC
CABCABF
（ 3-15）
4,根据逻辑表达式画出逻辑图。
CABCABF
&
1&
&
A
B
C F
(1) 若用与或门实现
（ 3-16）
CABCAB CABCAB
&
&
&
&
A
B
C F
CABCABF
(2) 若用与非门实现
（ 3-17）
§ 3.4 几种常用的组合逻辑组件
3.4.1 编码器所谓 编码 就是赋予选定的一系列二进制代码以固定的含义。
n个二进制代码（ n位二进制数）有 2n种不同的组合，可以表示 2n个信号。
一、二进制编码器二进制编码器的作用,将一系列信号状态编制成二进制代码。
（ 3-18）
例,用与非门组成三位二进制编码器。
---八线 -三线编码器设八个输入端为 I1?I8，八种状态，
与之对应的输出设为 F1,F2,F3，共三位二进制数。
设计编码器的过程与设计一般的组合逻辑电路相同，首先要列出状态表（即真值表），然后写出逻辑表达式并进行化简，
最后画出逻辑图 。
（ 3-19）
I
1
I
2
I
3
I
4
I
5
I
6
I
7
I
8
F
3
F
2
F
1
0 1 1 1 1 1 1 1 0 0 0
1 0 1 1 1 1 1 1 0 0 1
1 1 0 1 1 1 1 1 0 1 0
1 1 1 0 1 1 1 1 0 1 1
1 1 1 1 0 1 1 1 1 0 0
1 1 1 1 1 0 1 1 1 0 1
1 1 1 1 1 1 0 1 1 1 0
1 1 1 1 1 1 1 0 1 1 1
真值表
86421 IIIIF 8642 IIII?
87432 IIIIF? 87653 IIIIF?
（ 3-20）
I1
I2
I3
I4
I5
I6
I7
I8
& & &
F3 F2 F1
8-3 编码器逻辑图
86421 IIIIF 8642 IIII?
87432 IIIIF?87653 IIIIF?
（ 3-21）
二、二 ---十进制编码器二 ---十进制编码器的作用,将十个状态（对应于十进制的十个代码）编制成 BCD码。
十个输入 需要几位输出？ 四位输入,I0? I9
输出,F4? F1
列出状态表如下：
43 2102
（ 3-22）
输入
F
3
F
2
F
1
F
0
I
0
0 0 0 0
I
1
0 0 0 1
I
2
0 0 1 0
I
3
0 0 1 1
I
4
0 1 0 0
I
5
0 1 0 1
I
6
0 1 1 0
I
7
0 1 1 1
I
8
1 0 0 0
I
9
1 0 0 1
98983 IIIIF
76542 IIIIF?
76321 IIIIF?
975310 IIIIIF?
逻辑图略状态表
（ 3-23）
3.4.2 译码器译码是编码的逆过程，即将某二进制翻译成电路的某种状态。
一、二进制译码器二进制译码器的作用,将 n种输入的组合译成 2n
种电路状态。也叫 n---2n线译码器。
译码器的输入 —— 一组二进制代码译码器的输出 —— 一组高低电平信号
（ 3-24）
&
&
&
&
1Y
0Y
2Y
3Y
A1
A0
S
2-4线译码器 74LS139的内部线路输入控制端输出
（ 3-25）
74LS139的功能表
A
1
A
0
1 X X 1 1 1 1
0 0 0 0 1 1 1
0 0 1 1 0 1 1
0 1 0 1 1 0 1
0 1 1 1 1 1 0
S 0Y 1Y 2Y 3Y
―–‖表示低电平有效。
（ 3-26）
S1
S1
0A1 1A1 0Y1 1Y1 2Y1 3Y1
0A1 1A1 0Y1 1Y1 2Y1 3Y1
S2
0A2 1A2 0Y2
1Y2 2Y2 3Y2
ccU
GND
3Y2
2Y21Y20Y21A20A2S2
74LS139管脚图一片 139种含两个 2-4译码器
（ 3-27）
例,利用线译码器分时将采样数据送入计算机。
0Y
1Y
2Y
3Y
0A
1A
S
2-4线译码器
A B C D
三态门 三态门 三态门 三态门AE BE CE DE
总线
（ 3-28）
0Y
1Y
2Y
3Y
0A
1A
S
2-4线译码器
A B C D
三态门 三态门 三态门 三态门AE BE CE DE
总线
0
0
0
全为 1
工作原理,（以 A0A1=00为例）
数据脱离总线
（ 3-29）
二、显示译码器二 ---十进制编码显示译码器显示器件在数字系统中，常常需要将运算结果用人们习惯的十进制显示出来，这就要用到 显示译码器 。
显示器件,常用的是 七段显示器件。 b
cde
f g
a
（ 3-30）
a
b
c
d
f g
a b c d e f g
1 1 1 1 1 1 0
0 1 1 0 0 0 0
1 1 0 1 1 0 1
e
七段显示器件的工作原理：
（ 3-31）
显示译码器,
1
14
74LS49
B C BI D A e
a b c df gUcc
GND
74LS49的管脚图消隐控制端
（ 3-32）
74LS49的功能表（简表）
输 入 输 出显 示D?A BI a?g
1
0XXXX 0000000 消隐
8421码 译码 显示字型完整的功能表请参考相应的参考书。
（ 3-33）
74LS49与七段显示器件的连接,
74LS49是集电极开路，必须接上拉电阻
b fa c d e g
b fa c d e g
BI D C B A
+5V
+5V
（ 3-34）
3.4.3 加法器
1 1 0 1
1 0 0 1+
举例,A=1101,B=1001，
计算 A+B。
0
1
1
0
1
0
0
1
1加法运算的基本规则,
(1) 逢二进一。
(2) 最低位是两个数最低位的叠加，不需考虑进位。
(3) 其余各位都是三个数相加，包括加数被、加数和低位来的进位。
(4) 任何位相加都产生两个结果：本位和、向高位的进位。
用半加器实现用全加器实现
（ 3-35）
一、半加器半加运算不考虑从低位来的进位。设：
A---加数； B---被加数； S---本位和； C---进位。
A B C S
0 0 0 0
0 1 0 1
1 0 0 1
1 1 1 0
真值表
BABABAS
ABC?
（ 3-36）
逻辑图半加器
A
B C
S
逻辑符号
BABABAS
ABC?
=1
&
A
B S
C
（ 3-37）
二、全加器：
an---加数； bn---被加数； cn-1---低位的进位；
sn---本位和； cn---进位。
a
n
b
n
c
n - 1
s
n
c
n
0 0 0 0 0
0 0 1 1 0
0 1 0 1 0
0 1 1 0 1
1 0 0 1 0
1 0 1 0 1
1 1 0 0 1
1 1 1 1 1
真值表
1nnnnn
nnnnnn
c)baba(
c)baba(s
nn1nnnnnn bac)baba(c
（ 3-38）
1n1n1nnnnnnnnnnn cscsc)baba(c)baba(s
nn1nnn1nnnnnn bascbac)baba(c
nnnn babas,ba nn nnnn babas半加和：
所以，全加和：
an
bn
cn-1
sn
cn
全加器逻辑图逻辑符号半加器半加器?1
an
bn
cn-1
sn
cn
s'
s'
c'
c'
（ 3-39）
全加器 SN74LS183的管脚图
1
14
SN74LS183
1an 1bn 1cn-11cn 1sn
2cn-1 2c
n 2sn2an 2bnUcc
GND
（ 3-40）
例,用一片 SN74LS183构成两位串行进位全加器。
D1
bn cn-1
sn cn
全加器a
n bn cn-1
sn cn
全加器a
n
A2 A1B2 B1
D2 C 串行进位其它组件：
SN74H83---四位串行进位全加器。
SN74LS283---四位超前进位全加器。
（ 3-41）
3.4.4 数字比较器比较器的分类：
（ 1）仅比较两个数是否相等。
（ 2）除比较两个数是否相等外，还要比较两个数的大小。
第一类的逻辑功能较简单，下面重点介绍第二类 比较器。
（ 3-42）
一、一位数值比较器输入 输出
A B A >B A =B A <B
0 0 0 1 0
0 1 0 0 1
1 0 1 0 0
1 1 0 1 0
功能表
BABA,“
ABBABA,“
BABA,“
（ 3-43）
&
&
1
A
B
A<B
A>B
A=B
A B
A>B A<BA=B
逻辑图 逻辑符号
BABA,,ABBABA,,BABA,“
（ 3-44）
二、多位数值比较器比较原则：
1,先从高位比起，高位大的数值一定大。
2,若高位相等，则再比较低位数，最终结果由低位的比较结果决定。
请根据这个原则设计一下,每位的比较应包括几个输入、输出？
（ 3-45）
A,B两个多位数的比较,
Ai Bi
两个本位数
（ A>B） i-1
（ A=B） i-1
（ A<B） i-1
低位的比较结果
（ A>B） i
（ A=B） i
（ A<B） i
比较结果向高位输出
（ 3-46）
输入 输出
A
i
B
i
( A > B )
i - 1
( A = B )
i - 1
( A < B )
i - 1
( A > B )
i
( A = B )
i
( A < B )
i
1 0 φ φ φ 1 0 0
0 1 φ φ φ 0 0 1
A
i
=B
i
输出 ( A > B )
i
,( A = B )
i
和 ( A < B )
i
分别等于 ( A > B )
i - 1
、
( A = B )
i - 1
和 ( A < B )
i - 1
每个比较环节的功能表
（ 3-47）
四位数码比较器的真值表
a3 >b3 1 0 0
a3=b3 a2=b2 a1= b1 a0 =b0 0 1 0
a3=b3 a2=b2 a1= b1 a0 <b0 0 0 1
a3=b3 a 2=b2 a1= b1 a0 >b0 1 0 0
a3=b3 a2=b2 a1<b1? 0 0 1
a3=b3 a2=b2 a1> b1? 1 0 0
a3=b3 a2<b2 0 0 1
a3=b3 a2>b2 1 0 0
a3 <b3 0 0 1
比 较 输 入 输 出
a3 b3 a2 b2 a1 b1 a0 b0 L E S(A>B) (A=B) (A<B)
（ 3-48）
根据比较规则，可得到 四位数码比较器逻辑式：
A=B:
BAE
)ba)(ba)(ba)(ba( 00112233
A<B:
112233223333 ))(()( babababababaS
00112233 ))()(( babababaA?B:
SEL
（ 3-49）
四位集成电路比较器 74LS85
A3 B2 A2 A1 B1 A0
B0B3
B3 (A<B)L
(A=B)L
(A>B)L A<B A=B A<B GND
A0 B0B1A1A2B2A3UCC
低位进位 向高位位进位
(A<B)L(A=B)L(A>B)L A<B A=B A<B
（ 3-50）
例 1,七位二进制数比较器。（采用两片 85）
―1‖
必接好
（ A>B） L
（ A<B） L
A>B
A=B
A<B
A1 B1A0 B0A3 B3A2 B2
（ A=B） L74LS85
（ A>B） L
（ A<B） L
A>B
A=B
A<B
A1 B1A0 B0A3 B3A2 B2
（ A=B） L74LS85(1)(2)
a3
a2
a1
a0a6
a5
a4
A
b3
b2
b1
b0b6
b5
b4
B
高位片 低位片
（ 3-51）
例 2,设计三个四位数的比较器，可以对 A,B,C进行比较，能判断：
(1) 三个数是否相等。
(2) 若不相等,A数是最大还是最小。
比较原则：
先将 A与 B比较，然后 A与 C比较，若 A=B
A=C，则 A=B=C；若 A>B A>C，则 A最大；若
A<B A<C，则 A最小。
可以用两片 74LS85实现。
（ 3-52）
A=B=C
& &
A最大 A最小
&
（ A>B） L
（ A<B） L
A>
B
A=
B
A<
B
C1 C0C3 C2
（ A=B） L
（ A>B） L
（ A<B） L
A>
B
A=
B
A<
B
B1 B0B3 B2
（ A=B） L 11
A1 A0A3 A2
B1 B0B3 B2 A1 A0A3 A2B1 B0B3 B2 A1 A0A3 A2
（ 3-53）
3.4.5 数据选择器从一组数据中选择一路信号进行传输的电路，
称为 数据选择器 。
控制信号输入信号输出信号数据选择器类似一个多投开关。选择哪一路信号由相应的一组控制信号控制。
A0 A1
D3
D2
D1
D0
W
（ 3-54）
一位数据选择器,从 n个一位数据中选择一个数据。
m位数据选择器,从 n个 m位数据中选择一个数据。
W3
X3
Y3
W3
X2
Y2
W3
X1
Y1
W3
X0
Y0
A 控制信号四二选一选择器
n=2,m=4
（ 3-55）
四选一集成数据选择器 74LS153
输入 输出
A
1
A
0
W
1 0
0 0 0 D
0
0 1 0 D
1
1 0 0 D
2
1 1 0 D
3
E
功能表 控制端
,为 或,低电平有效。E E1 E2
选择端 A1 A0,为两个 4选 1数据选择器共用。
其中
（ 3-56）
例,用一片 74LS153组成 8选 1,A2=0:(1)工作；
A2=1:(2)工作。
D1 D7D0 D2 D3 D4 D5 D6
Y
1D0E1
Y1 Y2
1D11D2 1D3 2D0E2 2D12D22D3
74LS153(1) (2)B
A
A2
(低位）
(高位）
A0
A1
选择信号
（三位） 1
（ 3-57）
八选一集成数据选择器 74LS151
输入 输出
A 2 A 1 A 0 Y
1 0 1
0 0 0 ~ 1 1 1 0 D 0 ~ D 7
E
功能表
Y
0D 7D
（ 3-58）
例,用两片 74LS151构成十六选一数据选择器
D0 D7E
A0A
1A
2
Y
D0 D7E
A0A
1A
2
Y
&
A0
A1A
2A
3
D8 D15?D0 D7?=0
D0?D7
=1
D0?D7
（ 3-59）
D0 D7E
A0A
1A
2
Y
D0 D7E
A0A
1A
2
Y
&
A0
A2A
2A
3
D8 D15?D0 D7?=1
D8?D15
=1
D8?D15
（ 3-60）
§ 3.5 利用中规模组件设计组合电路中规模组件都是为了实现专门的逻辑功能而设计，但是通过适当的连接，可以实现一般的逻辑功能。
用中规模组件设计逻辑电路，可以减少连线、提高可靠性。
下面介绍用选择器和译码器设计组合逻辑电路的方法。
（ 3-61）
一、用数据选择器设计逻辑电路输入 输出
A
1
A
0
W
1 0
0 0 0 D
0
0 1 0 D
1
1 0 0 D
2
1 1 0 D
3
E
四选一选择器功能表时：0E?
类似三变量函数的表达式！
)()()()( 013102011010 AADAADAADAADW
（ 3-62）
例,利用四选一选择器实现如下逻辑函数。
AGGARGARGARY
与四选一选择器输出的逻辑式比较
)()()()( 013102011010 AADAADAADAADW
可以令：
0AA?1AG?
RDD 10
RD 2?
变换
）（）（）（ GA1)AG(RAGRAGRY
1D3?
（ 3-63）
接线图
D0 D1 D2 D3
A0
A1
WA
G
R
Y
―1‖
74LS153
（ 3-64）
2,用 n位地址输入的数据选择器，可以产生任何一种输入变量数不大于 n+1
的组合逻辑函数。
3,设计时可以采用函数式比较法。控制端作为输入端，数据输入端可以综合为一个输入端。
用数据选择器设计逻辑电路小结
1,若要产生单输出逻辑函数时,可先考虑数据选择器。
（ 3-65）
二、用线译码器设计多输出逻辑电路
A
1
A
0
1 X X 1 1 1 1
0 0 0 0 1 1 1
0 0 1 1 0 1 1
0 1 0 1 1 0 1
0 1 1 1 1 1 0
S 0Y 1Y 2Y 3Y
从功能表可知：
10100 AAAAY
10101 AAAAY
10102 AAAAY
103 AAY?
（ 3-66）
例,用 2-4线译码器产生一组多输出函数。
01011 AAAAZ 01012 AAAAZ
参考上页的逻辑式可知
100 AAY?
101 AAY?
102 AAY?
103 AAY?
211 YYZ
302 YYZ
（ 3-67）
接线图
0Y 1Y 2Y 3Y
S
1A 0A
& &
1A 0A
Z2 Z1
（ 3-68）
n-2n线译码器，包含了 n变量所有的最小项。加上或门或与非门，可以组成任何形式的输入变量小于 n的组合逻辑函数。
用线译码器设计多输出计逻辑电路小结若要产生 多输出 逻辑函数时,使 用译码器 +
门电路 较有利。
（ 3-69）
设计方法（步骤）总结：
1,由功能确定输入、输出量，写出逻辑式。
2,把要用的逻辑组件的逻辑函数式变换成与所求逻辑式相类似的形式：
若两者形式上完全相同，则该种组件效果最好。
若组件函数式更丰富，则可将多出的输入变量和乘积项适当处理，也可以较方便地得到所需要的逻辑式。
若组件的函数式仅是所要产生的逻辑 式的一部分，可以通过扩展方法得到所需逻辑式。
（ 3-70）
扩展方法用 使能端 或 其它输入 端扩展，
适当加 其他门 ；
采用 多片组件 进行适当连接。
3,接线，画出逻辑图。
（ 3-71）
第三章结束电子技术数字电路部分
电子技术第三章组合逻辑电路数字电路部分
（ 3-2）
第三章 组合逻辑电路
§ 3.1 概述
§ 3.2 组合逻辑电路分析基础
§ 3.3 组合逻辑电路设计基础
§ 3.4 几种常用的组合逻辑组件
§ 3.5 利用中规模组件设计组合电路
（ 3-3）
§ 3.1 概述逻辑电路组合逻辑电路时序逻辑电路功能,输出只取决于当前的输入。
组成,门电路，不存在记忆元件。
功能,输出取决于当前的输入和原来的状态。
组成,组合电路、记忆元件。
（ 3-4）
组合电路的研究内容：
分析：
设计：
给定逻辑图得到逻辑功能分析给定逻辑功能画出逻辑图设计
（ 3-5）
§ 3.2 组合逻辑电路分析基础
1,由给定的逻辑图逐级写出逻辑关系表达式。
分析步骤：
2,用逻辑代数或卡诺图对逻辑代数进行化简。
3,列出输入输出状态表并得出结论。
电路结构输入输出之间的逻辑关系
（ 3-6）
例 1,分析下图的逻辑功能。
&
& &A
B F
AB
A
B
BA?
BABA
BABAF BABABABA
（ 3-7）
A B F
0 0 1
0 1 0
1 0 0
1 1 1
真值表特点,输入相同为,1‖；
输入不同为,0‖。
同或门
BAF
BABABABAF
=1A
B
F
（ 3-8）
例 2,分析下图的逻辑功能。
&
&
&
&A
B FBA?
ABA
BBA
BBAABAF
BBAABA
BBAABA ）（）（ BABA
（ 3-9）
A B F
0 0 0
0 1 1
1 0 1
1 1 0
真值表特点,输入相同为,0‖；
输入不同为,1‖。
异或门
BAF
BABAF
=1A
B
F
（ 3-10）
1
例 3,分析下图的逻辑功能。
0
1
被封锁
1
=1
B
M
F
&
2
&
3
&
4
A
1
（ 3-11）
=0
1
0
被封锁
1
特点,M=1时选通 A路信号；
M=0时选通 B路信号。
M
&
2
&
3
&
4
A
B
1 F
选通电路
（ 3-12）
§ 3.3 组合逻辑电路设计基础任务要求最简单的逻辑电路
1,指定实际问题的逻辑含义，列出真值表。
分析步骤：
2,用逻辑代数或卡诺图对逻辑代数进行化简。
3,列出输入输出状态表并得出结论。
（ 3-13）
例,设计三人表决电路（ A,B,C）。每人一个按键，如果同意则按下，不同意则不按。结果用指示灯表示，多数同意时指示灯亮，否则不亮。
1,首先指明逻辑符号取,0‖、
,1‖的含义。
2,根据题意列出真值表。
A B C F
0 0 0 0
0 0 1 0
0 1 0 0
0 1 1 1
1 0 0 0
1 0 1 1
1 1 0 1
1 1 1 1
真值表三个按键 A,B,C按下时为
,1‖，不按时为,0‖。输出是 F，多数赞成时是,1‖，
否则是,0‖。
（ 3-14）
A B C F
0 0 0 0
0 0 1 0
0 1 0 0
0 1 1 1
1 0 0 0
1 0 1 1
1 1 0 1
1 1 1 1
真值表
3,画出卡诺图，并用卡诺图化简：
A
BC
00 01 11 10
0
1
0 0 1 0
0 1 1 1
AB
AC
BC
CABCABF
（ 3-15）
4,根据逻辑表达式画出逻辑图。
CABCABF
&
1&
&
A
B
C F
(1) 若用与或门实现
（ 3-16）
CABCAB CABCAB
&
&
&
&
A
B
C F
CABCABF
(2) 若用与非门实现
（ 3-17）
§ 3.4 几种常用的组合逻辑组件
3.4.1 编码器所谓 编码 就是赋予选定的一系列二进制代码以固定的含义。
n个二进制代码（ n位二进制数）有 2n种不同的组合，可以表示 2n个信号。
一、二进制编码器二进制编码器的作用,将一系列信号状态编制成二进制代码。
（ 3-18）
例,用与非门组成三位二进制编码器。
---八线 -三线编码器设八个输入端为 I1?I8，八种状态，
与之对应的输出设为 F1,F2,F3，共三位二进制数。
设计编码器的过程与设计一般的组合逻辑电路相同，首先要列出状态表（即真值表），然后写出逻辑表达式并进行化简，
最后画出逻辑图 。
（ 3-19）
I
1
I
2
I
3
I
4
I
5
I
6
I
7
I
8
F
3
F
2
F
1
0 1 1 1 1 1 1 1 0 0 0
1 0 1 1 1 1 1 1 0 0 1
1 1 0 1 1 1 1 1 0 1 0
1 1 1 0 1 1 1 1 0 1 1
1 1 1 1 0 1 1 1 1 0 0
1 1 1 1 1 0 1 1 1 0 1
1 1 1 1 1 1 0 1 1 1 0
1 1 1 1 1 1 1 0 1 1 1
真值表
86421 IIIIF 8642 IIII?
87432 IIIIF? 87653 IIIIF?
（ 3-20）
I1
I2
I3
I4
I5
I6
I7
I8
& & &
F3 F2 F1
8-3 编码器逻辑图
86421 IIIIF 8642 IIII?
87432 IIIIF?87653 IIIIF?
（ 3-21）
二、二 ---十进制编码器二 ---十进制编码器的作用,将十个状态（对应于十进制的十个代码）编制成 BCD码。
十个输入 需要几位输出？ 四位输入,I0? I9
输出,F4? F1
列出状态表如下：
43 2102
（ 3-22）
输入
F
3
F
2
F
1
F
0
I
0
0 0 0 0
I
1
0 0 0 1
I
2
0 0 1 0
I
3
0 0 1 1
I
4
0 1 0 0
I
5
0 1 0 1
I
6
0 1 1 0
I
7
0 1 1 1
I
8
1 0 0 0
I
9
1 0 0 1
98983 IIIIF
76542 IIIIF?
76321 IIIIF?
975310 IIIIIF?
逻辑图略状态表
（ 3-23）
3.4.2 译码器译码是编码的逆过程，即将某二进制翻译成电路的某种状态。
一、二进制译码器二进制译码器的作用,将 n种输入的组合译成 2n
种电路状态。也叫 n---2n线译码器。
译码器的输入 —— 一组二进制代码译码器的输出 —— 一组高低电平信号
（ 3-24）
&
&
&
&
1Y
0Y
2Y
3Y
A1
A0
S
2-4线译码器 74LS139的内部线路输入控制端输出
（ 3-25）
74LS139的功能表
A
1
A
0
1 X X 1 1 1 1
0 0 0 0 1 1 1
0 0 1 1 0 1 1
0 1 0 1 1 0 1
0 1 1 1 1 1 0
S 0Y 1Y 2Y 3Y
―–‖表示低电平有效。
（ 3-26）
S1
S1
0A1 1A1 0Y1 1Y1 2Y1 3Y1
0A1 1A1 0Y1 1Y1 2Y1 3Y1
S2
0A2 1A2 0Y2
1Y2 2Y2 3Y2
ccU
GND
3Y2
2Y21Y20Y21A20A2S2
74LS139管脚图一片 139种含两个 2-4译码器
（ 3-27）
例,利用线译码器分时将采样数据送入计算机。
0Y
1Y
2Y
3Y
0A
1A
S
2-4线译码器
A B C D
三态门 三态门 三态门 三态门AE BE CE DE
总线
（ 3-28）
0Y
1Y
2Y
3Y
0A
1A
S
2-4线译码器
A B C D
三态门 三态门 三态门 三态门AE BE CE DE
总线
0
0
0
全为 1
工作原理,（以 A0A1=00为例）
数据脱离总线
（ 3-29）
二、显示译码器二 ---十进制编码显示译码器显示器件在数字系统中，常常需要将运算结果用人们习惯的十进制显示出来，这就要用到 显示译码器 。
显示器件,常用的是 七段显示器件。 b
cde
f g
a
（ 3-30）
a
b
c
d
f g
a b c d e f g
1 1 1 1 1 1 0
0 1 1 0 0 0 0
1 1 0 1 1 0 1
e
七段显示器件的工作原理：
（ 3-31）
显示译码器,
1
14
74LS49
B C BI D A e
a b c df gUcc
GND
74LS49的管脚图消隐控制端
（ 3-32）
74LS49的功能表（简表）
输 入 输 出显 示D?A BI a?g
1
0XXXX 0000000 消隐
8421码 译码 显示字型完整的功能表请参考相应的参考书。
（ 3-33）
74LS49与七段显示器件的连接,
74LS49是集电极开路，必须接上拉电阻
b fa c d e g
b fa c d e g
BI D C B A
+5V
+5V
（ 3-34）
3.4.3 加法器
1 1 0 1
1 0 0 1+
举例,A=1101,B=1001，
计算 A+B。
0
1
1
0
1
0
0
1
1加法运算的基本规则,
(1) 逢二进一。
(2) 最低位是两个数最低位的叠加，不需考虑进位。
(3) 其余各位都是三个数相加，包括加数被、加数和低位来的进位。
(4) 任何位相加都产生两个结果：本位和、向高位的进位。
用半加器实现用全加器实现
（ 3-35）
一、半加器半加运算不考虑从低位来的进位。设：
A---加数； B---被加数； S---本位和； C---进位。
A B C S
0 0 0 0
0 1 0 1
1 0 0 1
1 1 1 0
真值表
BABABAS
ABC?
（ 3-36）
逻辑图半加器
A
B C
S
逻辑符号
BABABAS
ABC?
=1
&
A
B S
C
（ 3-37）
二、全加器：
an---加数； bn---被加数； cn-1---低位的进位；
sn---本位和； cn---进位。
a
n
b
n
c
n - 1
s
n
c
n
0 0 0 0 0
0 0 1 1 0
0 1 0 1 0
0 1 1 0 1
1 0 0 1 0
1 0 1 0 1
1 1 0 0 1
1 1 1 1 1
真值表
1nnnnn
nnnnnn
c)baba(
c)baba(s
nn1nnnnnn bac)baba(c
（ 3-38）
1n1n1nnnnnnnnnnn cscsc)baba(c)baba(s
nn1nnn1nnnnnn bascbac)baba(c
nnnn babas,ba nn nnnn babas半加和：
所以，全加和：
an
bn
cn-1
sn
cn
全加器逻辑图逻辑符号半加器半加器?1
an
bn
cn-1
sn
cn
s'
s'
c'
c'
（ 3-39）
全加器 SN74LS183的管脚图
1
14
SN74LS183
1an 1bn 1cn-11cn 1sn
2cn-1 2c
n 2sn2an 2bnUcc
GND
（ 3-40）
例,用一片 SN74LS183构成两位串行进位全加器。
D1
bn cn-1
sn cn
全加器a
n bn cn-1
sn cn
全加器a
n
A2 A1B2 B1
D2 C 串行进位其它组件：
SN74H83---四位串行进位全加器。
SN74LS283---四位超前进位全加器。
（ 3-41）
3.4.4 数字比较器比较器的分类：
（ 1）仅比较两个数是否相等。
（ 2）除比较两个数是否相等外，还要比较两个数的大小。
第一类的逻辑功能较简单，下面重点介绍第二类 比较器。
（ 3-42）
一、一位数值比较器输入 输出
A B A >B A =B A <B
0 0 0 1 0
0 1 0 0 1
1 0 1 0 0
1 1 0 1 0
功能表
BABA,“
ABBABA,“
BABA,“
（ 3-43）
&
&
1
A
B
A<B
A>B
A=B
A B
A>B A<BA=B
逻辑图 逻辑符号
BABA,,ABBABA,,BABA,“
（ 3-44）
二、多位数值比较器比较原则：
1,先从高位比起，高位大的数值一定大。
2,若高位相等，则再比较低位数，最终结果由低位的比较结果决定。
请根据这个原则设计一下,每位的比较应包括几个输入、输出？
（ 3-45）
A,B两个多位数的比较,
Ai Bi
两个本位数
（ A>B） i-1
（ A=B） i-1
（ A<B） i-1
低位的比较结果
（ A>B） i
（ A=B） i
（ A<B） i
比较结果向高位输出
（ 3-46）
输入 输出
A
i
B
i
( A > B )
i - 1
( A = B )
i - 1
( A < B )
i - 1
( A > B )
i
( A = B )
i
( A < B )
i
1 0 φ φ φ 1 0 0
0 1 φ φ φ 0 0 1
A
i
=B
i
输出 ( A > B )
i
,( A = B )
i
和 ( A < B )
i
分别等于 ( A > B )
i - 1
、
( A = B )
i - 1
和 ( A < B )
i - 1
每个比较环节的功能表
（ 3-47）
四位数码比较器的真值表
a3 >b3 1 0 0
a3=b3 a2=b2 a1= b1 a0 =b0 0 1 0
a3=b3 a2=b2 a1= b1 a0 <b0 0 0 1
a3=b3 a 2=b2 a1= b1 a0 >b0 1 0 0
a3=b3 a2=b2 a1<b1? 0 0 1
a3=b3 a2=b2 a1> b1? 1 0 0
a3=b3 a2<b2 0 0 1
a3=b3 a2>b2 1 0 0
a3 <b3 0 0 1
比 较 输 入 输 出
a3 b3 a2 b2 a1 b1 a0 b0 L E S(A>B) (A=B) (A<B)
（ 3-48）
根据比较规则，可得到 四位数码比较器逻辑式：
A=B:
BAE
)ba)(ba)(ba)(ba( 00112233
A<B:
112233223333 ))(()( babababababaS
00112233 ))()(( babababaA?B:
SEL
（ 3-49）
四位集成电路比较器 74LS85
A3 B2 A2 A1 B1 A0
B0B3
B3 (A<B)L
(A=B)L
(A>B)L A<B A=B A<B GND
A0 B0B1A1A2B2A3UCC
低位进位 向高位位进位
(A<B)L(A=B)L(A>B)L A<B A=B A<B
（ 3-50）
例 1,七位二进制数比较器。（采用两片 85）
―1‖
必接好
（ A>B） L
（ A<B） L
A>B
A=B
A<B
A1 B1A0 B0A3 B3A2 B2
（ A=B） L74LS85
（ A>B） L
（ A<B） L
A>B
A=B
A<B
A1 B1A0 B0A3 B3A2 B2
（ A=B） L74LS85(1)(2)
a3
a2
a1
a0a6
a5
a4
A
b3
b2
b1
b0b6
b5
b4
B
高位片 低位片
（ 3-51）
例 2,设计三个四位数的比较器，可以对 A,B,C进行比较，能判断：
(1) 三个数是否相等。
(2) 若不相等,A数是最大还是最小。
比较原则：
先将 A与 B比较，然后 A与 C比较，若 A=B
A=C，则 A=B=C；若 A>B A>C，则 A最大；若
A<B A<C，则 A最小。
可以用两片 74LS85实现。
（ 3-52）
A=B=C
& &
A最大 A最小
&
（ A>B） L
（ A<B） L
A>
B
A=
B
A<
B
C1 C0C3 C2
（ A=B） L
（ A>B） L
（ A<B） L
A>
B
A=
B
A<
B
B1 B0B3 B2
（ A=B） L 11
A1 A0A3 A2
B1 B0B3 B2 A1 A0A3 A2B1 B0B3 B2 A1 A0A3 A2
（ 3-53）
3.4.5 数据选择器从一组数据中选择一路信号进行传输的电路，
称为 数据选择器 。
控制信号输入信号输出信号数据选择器类似一个多投开关。选择哪一路信号由相应的一组控制信号控制。
A0 A1
D3
D2
D1
D0
W
（ 3-54）
一位数据选择器,从 n个一位数据中选择一个数据。
m位数据选择器,从 n个 m位数据中选择一个数据。
W3
X3
Y3
W3
X2
Y2
W3
X1
Y1
W3
X0
Y0
A 控制信号四二选一选择器
n=2,m=4
（ 3-55）
四选一集成数据选择器 74LS153
输入 输出
A
1
A
0
W
1 0
0 0 0 D
0
0 1 0 D
1
1 0 0 D
2
1 1 0 D
3
E
功能表 控制端
,为 或,低电平有效。E E1 E2
选择端 A1 A0,为两个 4选 1数据选择器共用。
其中
（ 3-56）
例,用一片 74LS153组成 8选 1,A2=0:(1)工作；
A2=1:(2)工作。
D1 D7D0 D2 D3 D4 D5 D6
Y
1D0E1
Y1 Y2
1D11D2 1D3 2D0E2 2D12D22D3
74LS153(1) (2)B
A
A2
(低位）
(高位）
A0
A1
选择信号
（三位） 1
（ 3-57）
八选一集成数据选择器 74LS151
输入 输出
A 2 A 1 A 0 Y
1 0 1
0 0 0 ~ 1 1 1 0 D 0 ~ D 7
E
功能表
Y
0D 7D
（ 3-58）
例,用两片 74LS151构成十六选一数据选择器
D0 D7E
A0A
1A
2
Y
D0 D7E
A0A
1A
2
Y
&
A0
A1A
2A
3
D8 D15?D0 D7?=0
D0?D7
=1
D0?D7
（ 3-59）
D0 D7E
A0A
1A
2
Y
D0 D7E
A0A
1A
2
Y
&
A0
A2A
2A
3
D8 D15?D0 D7?=1
D8?D15
=1
D8?D15
（ 3-60）
§ 3.5 利用中规模组件设计组合电路中规模组件都是为了实现专门的逻辑功能而设计，但是通过适当的连接，可以实现一般的逻辑功能。
用中规模组件设计逻辑电路，可以减少连线、提高可靠性。
下面介绍用选择器和译码器设计组合逻辑电路的方法。
（ 3-61）
一、用数据选择器设计逻辑电路输入 输出
A
1
A
0
W
1 0
0 0 0 D
0
0 1 0 D
1
1 0 0 D
2
1 1 0 D
3
E
四选一选择器功能表时：0E?
类似三变量函数的表达式！
)()()()( 013102011010 AADAADAADAADW
（ 3-62）
例,利用四选一选择器实现如下逻辑函数。
AGGARGARGARY
与四选一选择器输出的逻辑式比较
)()()()( 013102011010 AADAADAADAADW
可以令：
0AA?1AG?
RDD 10
RD 2?
变换
）（）（）（ GA1)AG(RAGRAGRY
1D3?
（ 3-63）
接线图
D0 D1 D2 D3
A0
A1
WA
G
R
Y
―1‖
74LS153
（ 3-64）
2,用 n位地址输入的数据选择器，可以产生任何一种输入变量数不大于 n+1
的组合逻辑函数。
3,设计时可以采用函数式比较法。控制端作为输入端，数据输入端可以综合为一个输入端。
用数据选择器设计逻辑电路小结
1,若要产生单输出逻辑函数时,可先考虑数据选择器。
（ 3-65）
二、用线译码器设计多输出逻辑电路
A
1
A
0
1 X X 1 1 1 1
0 0 0 0 1 1 1
0 0 1 1 0 1 1
0 1 0 1 1 0 1
0 1 1 1 1 1 0
S 0Y 1Y 2Y 3Y
从功能表可知：
10100 AAAAY
10101 AAAAY
10102 AAAAY
103 AAY?
（ 3-66）
例,用 2-4线译码器产生一组多输出函数。
01011 AAAAZ 01012 AAAAZ
参考上页的逻辑式可知
100 AAY?
101 AAY?
102 AAY?
103 AAY?
211 YYZ
302 YYZ
（ 3-67）
接线图
0Y 1Y 2Y 3Y
S
1A 0A
& &
1A 0A
Z2 Z1
（ 3-68）
n-2n线译码器，包含了 n变量所有的最小项。加上或门或与非门，可以组成任何形式的输入变量小于 n的组合逻辑函数。
用线译码器设计多输出计逻辑电路小结若要产生 多输出 逻辑函数时,使 用译码器 +
门电路 较有利。
（ 3-69）
设计方法（步骤）总结：
1,由功能确定输入、输出量，写出逻辑式。
2,把要用的逻辑组件的逻辑函数式变换成与所求逻辑式相类似的形式：
若两者形式上完全相同，则该种组件效果最好。
若组件函数式更丰富，则可将多出的输入变量和乘积项适当处理，也可以较方便地得到所需要的逻辑式。
若组件的函数式仅是所要产生的逻辑 式的一部分，可以通过扩展方法得到所需逻辑式。
（ 3-70）
扩展方法用 使能端 或 其它输入 端扩展，
适当加 其他门 ；
采用 多片组件 进行适当连接。
3,接线，画出逻辑图。
（ 3-71）
第三章结束电子技术数字电路部分
