第五章 触发器
这一章，介绍一种新的逻辑部件--触发器。触发器的“新”在于它具有“记忆”功能，它是构成时序逻辑电路的基本单元。本章首先介绍基本RS触发器的组成原理、特点和逻辑功能。然后引出能够防止“空翻”现象的主从触发器和边沿触发器。同时，较详细地讨论RS触发器、JK触发器、D触发器、T触发器、T＇触发器的逻辑功能及其描述方法。最后，通过一个实例帮你进一步体会触发器的“记忆”功能。
5.1 基本触发器
一,基本RS触发器
1．用与非门组成的基本RS触发器
（1）电路结构。由两个与非门的输入输出端交叉耦合。它与组合电路的根本区别在于，电路中有反馈线。
图5.1.1 与非门组成的基本RS触发器 （a）逻辑图 （b）逻辑符号
它有二个输入端R、S，有两个输出端Q、。一般情况下，Q、是互补的。
定义：当Q＝1，＝0时，称为触发器的1状态；
当Q＝0，＝1时，称为触发器的0状态。
（2）逻辑功能表。
R S
Qn
Qn+1
功能说明
0 0
0 0
0
1
×
×
不稳定状态
0 1
0 1
0
1
0
0
置0（复位）
1 0
1 0
0
1
1
1
置1（置位）
1 1
1 1
0
1
0
1
保持原状态
可见，触发器的新状态Qn+1（也称次态）不仅与输入状态有关，也与触发器原来的状态Qn（也称现态或初态）有关。
触发器的特点：
① 有两个互补的输出端，有两个稳态。
② 有复位（Q=0）、置位（Q=1）、保持原状态三种功能。
③ R为复位输入端，S为置位输入端，该电路为低电平有效。
④ 由于反馈线的存在，无论是复位还是置位，有效信号只须作用很短的一段时间。即“一触即发”。
（3）波形分析。
例5.1.1 用与非门组成的基本RS触发器如图5.1.1（a）所示，设初始状态为0，已知输入R、S的波形图如图5.1.2，画出输出Q、的波形图。
解：由表5.1.1可画出输出Q、的波形如图5.1.2所示。
图中虚线所示为考虑门电路的延迟时间的情况。
图5.1.2 例5.1.1波形图
2．用或非门组成的基本RS触发器（自学）
综上所述，基本RS触发器具有复位（Q=0）、置位（Q=1）、保持原状态三种功能，R为复位输入端，S为置位输入端，可以是低电平有效，也可以是高电平有效，取决于触发器的结构。
二,同步RS触发器在实际应用中，触发器的工作状态不仅要由R、S端的信号来决定，而且还希望触发器按一定的节拍翻转。为此，给触发器加一个时钟控制端CP，只有在CP端上出现时钟脉冲时，触发器的状态才能变化。具有时钟脉冲控制的触发器状态的改变与时钟脉冲同步，所以称为同步触发器。
1．同步RS触发器的电路结构
2．逻辑功能
当CP＝0时，控制门G3、G4关闭，都输出1。这时，不管R端和S端的信号如何变化，触发器的状态保持不变。
当CP＝1时，G3、G4打开，R、S端的输入信号才能通过这两个门，使基本RS触发器的状态翻转，其输出状态由R、S端的输入信号决定。见表5.1.3。
图5.1.5 同步RS触发器 （a）逻辑图 （b）逻辑符号表5.1.3 同步RS触发器的功能表
R S
Qn
Qn+1
功能说明
0 0
0 0
0
1
0
1
保持原状态
0 1
0 1
0
1
1
1
输出状态与S状态相同
1 0
1 0
0
1
0
0
输出状态与S状态相同
1 1
1 1
0
1
×
×
输出状态不稳定
由此可以看出，同步RS触发器的状态转换分别由R、S和CP控制，其中，R、S控制状态转换的方向，即转换为何种次态；CP控制状态转换的时刻，即何时发生转换。
3．触发器功能的几种表示方法
（1）特性方程。
触发器次态Qn+1与输入状态R、S及现态Qn之间关系的逻辑表达式称为触发器的特性方程。根据表5.1.3可画出同步RS触发器Qn+1的卡诺图，如图5.1.6所示。由此可得同步RS触发器的特性方程为,
RS=0 （约束条件）
（2）状态转换图状态转换图表示触发器从一个状态变化到另一个状态或保持原状不变时，对输入信号的要求。
图5.1.6 同步RS触发器Qn+1的卡诺图 图5.1.7 同步RS触发器的状态转换图
（3）驱动表
表5.1.4 同步RS触发器的驱动表
Qn → Qn+1
R S
0 0
0 1
1 0
1 1
× 0
0 1
1 0
0 ×
驱动表是用表格的方式表示触发器从一个状态变化到另一个状态或保持原状态不变时，对输入信号的要求。表5.1.4所示是根据表5.1.3画出的同步RS触发器的驱动表。驱动表对时序逻辑电路的设计是很有用的。
（4）波形图触发器的功能也可以用输入输出波形图直观地表示出来，图5.1.8所示为同步RS触发器的波形图。
图5.1.8 同步RS触发器的波形图
4．同步触发器存在的问题——空翻在一个时钟周期的整个高电平期间或整个低电平期间都能接收输入信号并改变状态的触发方式称为电平触发。由此引起的在一个时钟脉冲周期中，触发器发生多次翻转的现象叫做空翻。空翻是一种有害的现象，它使得时序电路不能按时钟节拍工作，造成系统的误动作。
造成空翻现象的原因是同步触发器结构的不完善，下面将讨论的几种无空翻的触发器，都是从结构上采取措施，从而克服了空翻现象。
5.2 主从触发器
主从触发器由两级触发器构成，其中一级直接接收输入信号，称为主触发器，另一级接收主触发器的输出信号，称为从触发器。两级触发器的时钟信号互补，从而有效地克服了空翻。
一．主从RS触发器
1．电路结构
图5.2.1 主从RS触发器 （a）逻辑图 （b）逻辑符号
2．工作原理主从触发器的触发翻转分为两个节拍：
(1)当CP＝1时，CP’＝0，从触发器被封锁，保持原状态不变。这时，G7、G8打开，主触发器工作，接收R和S端的输入信号。
（2）当CP由1跃变到0时，即CP=0、CP’＝1。主触发器被封锁，输入信号R、S不再影响主触发器的状态。而这时，由于CP’＝1，G3、G4打开，从触发器接收主触发器输出端的状态。
由上分析可知，主从触发器的翻转是在CP由1变0时刻（CP下降沿）发生的，CP一旦变为0后，主触发器被封锁，其状态不再受R、S影响，故主从触发器对输入信号的敏感时间大大缩短，只在CP由1变0的时刻触发翻转，因此不会有空翻现象。
二．主从JK触发器
1．电路结构
RS触发器的特性方程中有一约束条件SR=0，即在工作时，不允许输入信号R、S同时为1。这一约束条件使得RS触发器在使用时，有时感觉不方便。如何解决这一问题呢？我们注意到，触发器的两个输出端Q、在正常工作时是互补的，即一个为1，另一个一定为0。因此，如果把这两个信号通过两根反馈线分别引到输入端的G7、G8门，就一定有一个门被封锁，这时，就不怕输入信号同时为1了。这就是主从JK触发器的构成思路。
图5.2.2 主从JK触发器 （a）逻辑图 （b）逻辑符号
在主从RS触发器的基础上增加两根反馈线，一根从Q端引到G7门的输入端，一根从端引到G8门的输入端，并把原来的S端改为J端，把原来的R端改为K端。
2．逻辑功能
JK触发器的逻辑功能与RS触发器的逻辑功能基本相同，不同之处是JK触发器没有约束条件，在J=K=1时，每输入一个时钟脉冲后，触发器向相反的状态翻转一次。表5.2.1为JK触发器的功能表。
根据表5.2.1可画出JK触发器Qn+1的卡诺图，如图5.2.3所示。由此可得JK触发器的特性方程为,
表5.2.1 同步JK触发器的功能表
J K
Qn
Qn+1
功能说明
0 0
0 0
0
1
0
1
保持原状态
0 1
0 1
0
1
0
0
输出状态与J状态相同
1 0
1 0
0
1
1
1
输出状态与J状态相同
1 1
1 1
0
1
1
0
每输入一个脉冲输出状态改变一次
JK触发器的状态转换图如图5.2.4所示。
图5.2.3 JK触发器Qn+1的卡诺图 图5.2.4 JK触发器的状态转换图表5.2.2 JK触发器的驱动表
Qn → Qn+1
J K
0 0
0 1
1 0
1 1
0 ×
1 ×
× 1
× 0
根据表5.2.1可得JK触发器的驱动表如表5.2.2所示。
例5.2.1 设主从JK触发器的初始状态为0，已知输入J、K的波形图如图5.2.5，画出输出Q的波形图。
解：如图5.2.5所示。
图5.2.5 例5.2.2波形图在画主从触发器的波形图时，应注意以下两点：
（1）触发器的触发翻转发生在时钟脉冲的触发沿（这里是下降沿）。
（2）在CP=1期间，如果输入信号的状态没有改变，判断触发器次态的依据是时钟脉冲下降沿前一瞬间输入端的状态。
3．主从T触发器和T’触发器
如果将JK触发器的J和K相连作为T输入端就构成了T触发器，T触发器特性方程：
图5.2.6 用JK触发器构成的T触发器 （a）逻辑图 （b）逻辑符号表5.2.3 T触发器的功能表
T
Qn
Qn+1
功能说明
0
0
0
1
0
1
保持原状态
1
1
0
1
1
0
每输入一个脉冲输出状态改变一次
T触发器的状态转换图如图5.2.7所示。驱动表如表5.2.4所示。
表5.2.4 T触发器的驱动表
Qn → Qn+1
T
0 0
0 1
1 0
1 1
0
1
1
0
图5.2.7 T触发器的状态转换图
当T触发器的输入控制端为T=1时，则触发器每输入一个时钟脉冲CP，状态便翻转一次，这种状态的触发器称为T’触发器。T’触发器的特性方程为：
Qn+1＝
4．主从JK触发器存在的问题——一次变化现象
例5.2.2 主从JK触发器如图5.2.2（a）所示，设初始状态为0，已知输入J、K的波形图如图5.2.8，画出输出Q的波形图。
解,如图5.2.8所示。
由此看出，主从JK触发器在CP=1期间，主触发器只变化（翻转）一次，这种现象称为一次变化现象。一次变化现象也是一种有害的现象，如果在CP=1期间，输入端出现干扰信号，就可能造成触发器的误动作。为了避免发生一次变化现象，在使用主从JK触发器时，要保证在CP=1期间，J、K保持状态不变。
要解决一次变化问题，仍应从电路结构上入手，让触发器只接收CP触发沿到来前一瞬间的输入信号。这种触发器称为边沿触发器。
5.3 边沿触发器
边沿触发器不仅将触发器的触发翻转控制在CP触发沿到来的一瞬间，而且将接收输入信号的时间也控制在CP触发沿到来的前一瞬间。因此，边沿触发器既没有空翻现象，也没有一次变化问题，从而大大提高了触发器工作的可靠性和抗干扰能力。
一．维持—阻塞边沿D触发器
1．D触发器的逻辑功能
D触发器只有一个触发输入端D，因此，逻辑关系非常简单，如表5.3.1所示。
D触发器的特性方程为：Qn+1=D
D触发器的状态转换图如图5.3.2所示。驱动表如表5.3.2所示。
表5.3.1 D触发器的功能表
D
Qn
Qn+1
功能说明
0
0
1
1
0
1
0
1
0
0
1
1
输出状态与D状态相同
表5.3.2 D触发器的驱动表
Qn → Qn+1
D
0 0
0 1
1 0
1 1
0
1
0
1
图5.3.2 D触发器的状态转换图
2．维持—阻塞边沿D触发器的结构及工作原理
在图5.1.5（a）所示的同步RS触发器的基础上，再加两个门G5、G6，将输入信号D变成互补的两个信号分别送给R、S端，即R=，S=D，如图5.3.3 (a)所示，就构成了同步D触发器。很容易验证，该电路满足D触发器的逻辑功能，但有同步触发器的空翻现象。
为了克服空翻，并具有边沿触发器的特性，在图（a）电路的基础上引入三根反馈线L1、L2、L3，如图5.3.3(b)所示，其工作原理从以下两种情况分析。
图5.3.3 D触发器的逻辑图 （a）同步D触发器 （b）维持—阻塞边沿D触发器
（1）输入D=1。
在CP=0时，G3、G4被封锁，Q3＝1、Q4＝1，G1、G2组成的基本RS触发器保持原状态不变。因D=1，G5输入全1，输出Q5=0，它使Q3=1，Q6=1。当CP由0变1时，G4输入全1，输出Q4变为0。继而，Q翻转为1，翻转为0，完成了使触发器翻转为1状态的全过程。同时，一旦Q4变为0，通过反馈线L1封锁了G6门，这时如果D信号由1变为0，只会影响G5的输出，不会影响G6的输出，维持了触发器的1状态。因此，称L1线为置1维持线。同理，Q4变0后，通过反馈线L2也封锁了G3门，从而阻塞了置0通路，故称L2线为置0阻塞线。
（2）输入D=0。
在CP=0时，G3、G4被封锁，Q3＝1、Q4＝1，G1、G2组成的基本RS触发器保持原状态不变。因D=0，Q5=1，G6输入全1，输出Q6=0。当CP由0变1时，G3输入全1，输出Q3变为0。继而，翻转为1，Q翻转为0，完成了使触发器翻转为0状态的全过程。同时，一旦Q3变为0，通过反馈线L3封锁了G5门，这时无论D信号再怎么变化，也不会影响G5的输出，从而维持了触发器的0状态。因此，称L3线为置0维持线。
可见，维持—阻塞触发器是利用了维持线和阻塞线，将触发器的触发翻转控制在CP上跳沿到来的一瞬间，并接收CP上跳沿到来前一瞬间的D信号。维持—阻塞触发器因此而得名。
例5.3.1 维持—阻塞D触发器如图5.3.3（b）所示，设初始状态为0，已知输入D的波形图如图5.3.4所示，画出输出Q的波形图。
解：由于是边沿触发器，在波形图时，应注意以下两点：
（1）触发器的触发翻转发生在时钟脉冲的触发沿（这里是上升沿）。
（2）判断触发器次态的依据是时钟脉冲触发沿前一瞬间（这里是上升沿前一瞬间）输入端的状态。
根据D触发器的功能表或特性方程或状态转换图可画出输出端Q的波形图如图5.3.4所示。
图5.3.4 例5.3.1波形图
3．触发器的直接置0和置1端直接置0端RD。
直接置1端SD。
该电路RD和SD端都为低电平有效。RD和SD信号不受时钟信号CP的制约，具有最高的优先级。
RD和SD的作用主要是用来给触发器设置初始状态，或对触发器的状态进行特殊的控制。在使用时要注意，任何时刻，只能一个信号有效，不能同时有效。
图5.3.5 带有RD和SD端的维持—阻塞D触发器
二．CMOS主从结构的边沿触发器
1．电路结构图5.3.6所示是用CMOS逻辑门和CMOS传输门组成的主从D触发器。图中，G1、G2和TG1、TG2组成主触发器，G3、G4和TG3、TG4组成从触发器。CP和为互补的时钟脉冲。由于引入了传输门，该电路虽为主从结构，却没有一次变化问题，具有边沿触发器的特性。
图5.3.6 CMOS主从结构的边沿触发器
2．工作原理
触发器的触发翻转分为两个节拍：
（1）当CP变为1时，则变为0。这时TG1开通，TG2关闭。主触发器接收输入端D的信号。设D=1，经TG1传到G1的输入端，使＝0，Q’=1。同时,TG3关闭，切断了主、从两个触发器间的联系，TG4开通，从触发器保持原状态不变。
（2）当CP由1变为0时，则变为1。这时TG1关闭，切断了D信号与主触发器的联系，使D信号不再影响触发器的状态，而TG2开通，将G1的输入端与G2的输出端连通，使主触发器保持原状态不变。与此同时，TG3开通，TG4关闭，将主触发器的状态＝0送入从触发器，使=0，经G3反相后，输出Q＝1。至此完成了整个触发翻转的全过程。
可见，该触发器是在利用4个传输门交替地开通和关闭将触发器的触发翻转控制在CP下跳沿到来的一瞬间，并接收CP下跳沿到来前一瞬间的D信号。
如果将传输门的控制信号CP和互换，可使触发器变为CP上跳沿触发。
同样，集成的CMOS边沿触发器一般也具有直接置0端RD和直接置1端SD。注意，该电路的RD和SD端都为高电平有效。
图5.3.7 带有RD和SD端的CMO边沿触发器 （a）逻辑图 （b）逻辑符号
5.4 集成触发器
一．集成触发器举例
1．TTL主从JK触发器74LS72
74LS72为多输入端的单JK触发器，它有3个J端和3个K端，3个J端之间是与逻辑关系，3个K端之间也是与逻辑关系。使用中如有多余的输入端，应将其接高电平。该触发器带有直接置0端RD和直接置1端SD，都为低电平有效，不用时应接高电平。74LS72为主从型触发器，CP下跳沿触发。
74LS72的功能表如表5.4.1所示。
图5.4.1 TTL主从JK触发器74LS72 （a）逻辑符号 （b）引脚排列图表5.4.1 74LS72的功能表输 入
输 出
RD SD CP 1J 1K
Q
0 1 × × ×
1 0 × × ×
1 1 ↓ 0 0
1 1 ↓ 0 1
1 1 ↓ 1 0
1 1 ↓ 1 1
0 1
1 0
Qn
0 1
1 0
Qn
2．高速CMOS边沿D触发器74HC74
74HC74为单输入端的双D触发器。一个片子里封装着两个相同的D触发器，每个触发器只有一个D端，它们都带有直接置0端RD和直接置1端SD，为低电平有效。CP上升沿触发。74HC74的逻辑符号和引脚排列分别如图5.4.2（a）和（b）所示。
图5.4.2 高速CMOS边沿D触发器74HC74 （a）逻辑符号 （b）引脚排列图表5.4.2 74HC74的功能表输 入
输 出
RD SD CP D
Q
0 1 × ×
1 0 × ×
1 1 ↑ 0
1 1 ↑ 1
0 1
1 0
0 1
1 0
二．触发器功能的转换
触发器按功能分有RS、JK、D、T、T’五种类型，但最常见的集成触发器是JK触发器和D触发器。T、T’触发器没有集成产品，如需要时，可用其他触发器转换成T或T’触发器。JK触发器与D触发器之间的功能也是可以互相转换的。
1.用JK触发器转换成其他功能的触发器
（1）JK→D
写出JK触发器的特性方程
再写出D触发器的特性方程并变换为：
比较以上两式得：J=D，K=。
画出用JK触发器转换成D触发器的逻辑图如图5.4.3（a）所示。
（2）JK→T（T’）
写出T触发器的特性方程：
与JK触发器的特性方程比较得：J=T，K=T。
画出用JK触发器转换成T触发器的逻辑图如图5.4.3（b）所示。
令T=1，即可得T’触发器，如图5.4.3（c）所示。
图5.4.3 JK触发器转换成功能的触发器 （a）JK→D （b）JK→T （c）JK→T’
2．用D触发器转换成其他功能的触发器
（1）D→JK
写出D触发器和JK触发器的特性方程
联立两式，得：。
画出用D触发器转换成JK触发器的逻辑图如图5.4.4（a）所示。
（2）D→T
写出D触发器和T触发器的特性方程
联立式两式，得：。
画出用D触发器转换成T触发器的逻辑图如图5.4.4（b）所示。
（3）D→T’
写出D触发器和T’触发器的特性方程
联立式两式，得：
画出用D触发器转换成T’触发器的逻辑图如图5.4.4（c）所示。
图5.4.4 D触发器转换成功能的触发器 （a）D→JK （b）D→T （c）D→T’
三．集成触发器的脉冲工作特性和主要指标
1．触发器的脉冲工作特性触发器的脉冲工作特性是指触发器对时钟脉冲、输入信号以及它们之间相互配合的的时间关系的要求。掌握这种工作特性对触发器的应用非常重要。
（1）维持—阻塞D触发器的脉冲工作特性。
在CP上跳沿到来时，G3、G4门将根据G5、G6门的输出状态控制触发器翻转。因此在CP上跳沿到达之前，G5、G6门的必须要有稳定的输出状态。而从信号加到D端开始到G5、G6门的输出稳定下来，需要经过一段时间，我们把这段时间称为触发器的建立时间tset。即输入信号必须比CP脉冲早tset时间到达。由图5.3.3（b）可以看出，该电路的建立时间为两级与非门的延迟时间，即tset=2tpd。
其次，为使触发器可靠翻转，信号D还必须维持一段时间，我们把在CP触发沿到来后输入信号需要维持的时间称为触发器的保持时间tH。当D=0时，这个0信号必须维持到Q3由1变0后将G5封锁为止，若在此之前D变为1，则Q5变为0，将引起触发器误触发。所以D=0时的保持时间tH=1tpd。当D=1时，CP上跳沿到达后，经过tpd的时间Q4变0，将G6封锁。但若D信号变化，传到G6的输入端也同样需要tpd的时间，所以D=1时的保持时间tH=0。综合以上两种情况，取tH=1tpd。
另外，为保证触发器可靠翻转，CP=1的状态也必须保持一段时间，直到触发器的 Q、端电平稳定，这段时间称为触发器的维持时间tCPH。我们把从时钟脉冲触发沿开始到一个输出端由0变1所需的时间称为tCPLH；把从时钟脉冲触发沿开始到另一个输出端由1变0所需的时间称为tCPHL。由图5.3.3（b）可以看出，该电路的tCPLH=2tpd，tCPHL=3tpd，所以触发器的tCPH≥tCPHL=3tpd。
图5.4.5示出了上述几个时间参数的相互关系。
（2）主从JK触发器的脉冲工作特性。
在图5.2.2（a）所示的主从JK触发器电路中，当时钟脉冲CP上跳沿到达时，输入信号J、K进入主触发器，由于J、K和CP同时接到G7、G8门，所以J、K信号只要不迟于CP上跳沿即可，所以，tset=0。
由图5.2.2（a）可知，在CP上跳沿到达后，要经过三级与非门的延迟时间，主触发器才翻转完毕。所以tCPH≥3tpd。
等CP下跳沿到达后，从触发器翻转，主触发器立即被封锁，所以，输入信号J、K可以不再保持，即tH=0。
从CP下跳沿到达到触发器输出状态稳定，也需要一定的传输时间，即CP=0的状态也必须保持一段时间，这段时间称为tCPL。由图5.2.2可以看出，该电路的tCPLH=2tpd，tCPHL=3tpd，所以触发器的tCPL≥tCPHL=3tpd。
综上所述，主从JK触发器要求CP的最小工作周期Tmin= tCPH+ tCPL。
图5.4.6示出了上述几个时间参数的相互关系。
2．集成触发器的主要参数如表5.4.3所示。
触发器的应用非常广泛，是时序逻辑电路重要的组成部分，其典型应用将在下一章中作较详细的介绍。这里先举一例，使读者体会触发器的“记忆”作用。
例5.4.1 设计一个3人抢答电路。3人A、B、C各控制一个按键开关KA、KB、KC和一个发光二极管DA、DB、DC。谁先按下开关，谁的发光二极管亮，同时使其他人的抢答信号无效。
解：用门电路组成的基本电路如图5.4.7所示。开始抢答前，三按键开关KA、KB、KC均不按下，A、B、C三信号都为0，GA、GB、GC门的输出都为1，三个发光二极管均不亮。开始抢答后，如KA第一个被按下，则A=1，GA门的输出变为VOA=0，点亮发光二极管DA，同时，VOA的0信号封锁了GB、GC门，KB、KC再按下无效。
图5.4.7 抢答电路的基本结构基本电路实现了抢答的功能，但是该电路有一个很严重的缺陷：当KA第一个被按下后，必须总是按着，才能保持A=1、VOA=0，禁止B、C信号进入。如果KA稍一放松，就会使A=0、VOA=1，B、C的抢答信号就有可能进入系统，造成混乱。要解决这一问题，最有效的方法就是引入具有“记忆”功能的触发器。
用基本RS触发器组成的电路如图5.4.8所示。其中KR为复位键，由裁判控制。开始抢答前，先按一下复位键KR，即3个触发器的R信号都为0，使QA、QB、QC均置0，三个发光二极管均不亮。开始抢答后，如KA第一个被按下，则FFA的S=0，使QA置1，GA门的输出变为VOA=0，点亮发光二极管DA，同时，VO1的0信号封锁了GB、GC门，KB、KC再按下无效。
图5.4.8 引入基本RS触发器的抢答电路
该电路与图5.4.7功能一样，但由于使用了触发器，按键开关只要按一下，触发器就能记住这个信号。如KA第一个被按下，则FFA的S=0，使QA置1，然后松开KA，此时FFA的S=R=1，触发器保持原状态，保持着刚才的QA=1，直到裁判重新按下KR键，新一轮抢答开始。这就是触发器的“记忆”作用。
本章小结
1．触发器有两个基本性质：（1）在一定条件下，触发器可维持在两种稳定状态（0或1状态）之一而保持不变；（2）在一定的外加信号作用下，触发器可从一个稳定状态转变到另一个稳定状态。这就使得触发器能够记忆二进制信息0和1，常被用作二进制存储单元。
2．触发器的逻辑功能是指触发器输出的次态与输出的现态及输入信号之间的逻辑关系。描写触发器逻辑功能的方法主要有特性表、特性方程、驱动表、状态转换图和波形图(又称时序图)等。
3．按照结构不同，触发器可分为：
(1) 基本RS触发器，为电平触发方式。
(2) 同步触发器，为脉冲触发方式。
(3) 主从触发器，为脉冲触发方式。
(4) 边沿触发器，为边沿触发方式。
4．根据逻辑功能的不同，触发器可分为：
(1) RS触发器
RS=0 （约束条件）
(2) JK触发器
(3) D触发器 Qn+1=D
(4) T触发器
(5) T’触发器 Qn+1＝
5．同一电路结构的触发器可以做成不同的逻辑功能；同一逻辑功能的触发器可以用不同的电路结构来实现；不同结构的触发器具有不同的触发条件和动作特点，触发器逻辑符号中CP端有小圆圈的为下降沿触发；没有小圆圈的为上升沿触发。利用特性方程可实现不同功能触发器间逻辑功能的相互转换。
这一章，介绍一种新的逻辑部件--触发器。触发器的“新”在于它具有“记忆”功能，它是构成时序逻辑电路的基本单元。本章首先介绍基本RS触发器的组成原理、特点和逻辑功能。然后引出能够防止“空翻”现象的主从触发器和边沿触发器。同时，较详细地讨论RS触发器、JK触发器、D触发器、T触发器、T＇触发器的逻辑功能及其描述方法。最后，通过一个实例帮你进一步体会触发器的“记忆”功能。
5.1 基本触发器
一,基本RS触发器
1．用与非门组成的基本RS触发器
（1）电路结构。由两个与非门的输入输出端交叉耦合。它与组合电路的根本区别在于，电路中有反馈线。
图5.1.1 与非门组成的基本RS触发器 （a）逻辑图 （b）逻辑符号
它有二个输入端R、S，有两个输出端Q、。一般情况下，Q、是互补的。
定义：当Q＝1，＝0时，称为触发器的1状态；
当Q＝0，＝1时，称为触发器的0状态。
（2）逻辑功能表。
R S
Qn
Qn+1
功能说明
0 0
0 0
0
1
×
×
不稳定状态
0 1
0 1
0
1
0
0
置0（复位）
1 0
1 0
0
1
1
1
置1（置位）
1 1
1 1
0
1
0
1
保持原状态
可见，触发器的新状态Qn+1（也称次态）不仅与输入状态有关，也与触发器原来的状态Qn（也称现态或初态）有关。
触发器的特点：
① 有两个互补的输出端，有两个稳态。
② 有复位（Q=0）、置位（Q=1）、保持原状态三种功能。
③ R为复位输入端，S为置位输入端，该电路为低电平有效。
④ 由于反馈线的存在，无论是复位还是置位，有效信号只须作用很短的一段时间。即“一触即发”。
（3）波形分析。
例5.1.1 用与非门组成的基本RS触发器如图5.1.1（a）所示，设初始状态为0，已知输入R、S的波形图如图5.1.2，画出输出Q、的波形图。
解：由表5.1.1可画出输出Q、的波形如图5.1.2所示。
图中虚线所示为考虑门电路的延迟时间的情况。
图5.1.2 例5.1.1波形图
2．用或非门组成的基本RS触发器（自学）
综上所述，基本RS触发器具有复位（Q=0）、置位（Q=1）、保持原状态三种功能，R为复位输入端，S为置位输入端，可以是低电平有效，也可以是高电平有效，取决于触发器的结构。
二,同步RS触发器在实际应用中，触发器的工作状态不仅要由R、S端的信号来决定，而且还希望触发器按一定的节拍翻转。为此，给触发器加一个时钟控制端CP，只有在CP端上出现时钟脉冲时，触发器的状态才能变化。具有时钟脉冲控制的触发器状态的改变与时钟脉冲同步，所以称为同步触发器。
1．同步RS触发器的电路结构
2．逻辑功能
当CP＝0时，控制门G3、G4关闭，都输出1。这时，不管R端和S端的信号如何变化，触发器的状态保持不变。
当CP＝1时，G3、G4打开，R、S端的输入信号才能通过这两个门，使基本RS触发器的状态翻转，其输出状态由R、S端的输入信号决定。见表5.1.3。
图5.1.5 同步RS触发器 （a）逻辑图 （b）逻辑符号表5.1.3 同步RS触发器的功能表
R S
Qn
Qn+1
功能说明
0 0
0 0
0
1
0
1
保持原状态
0 1
0 1
0
1
1
1
输出状态与S状态相同
1 0
1 0
0
1
0
0
输出状态与S状态相同
1 1
1 1
0
1
×
×
输出状态不稳定
由此可以看出，同步RS触发器的状态转换分别由R、S和CP控制，其中，R、S控制状态转换的方向，即转换为何种次态；CP控制状态转换的时刻，即何时发生转换。
3．触发器功能的几种表示方法
（1）特性方程。
触发器次态Qn+1与输入状态R、S及现态Qn之间关系的逻辑表达式称为触发器的特性方程。根据表5.1.3可画出同步RS触发器Qn+1的卡诺图，如图5.1.6所示。由此可得同步RS触发器的特性方程为,
RS=0 （约束条件）
（2）状态转换图状态转换图表示触发器从一个状态变化到另一个状态或保持原状不变时，对输入信号的要求。
图5.1.6 同步RS触发器Qn+1的卡诺图 图5.1.7 同步RS触发器的状态转换图
（3）驱动表
表5.1.4 同步RS触发器的驱动表
Qn → Qn+1
R S
0 0
0 1
1 0
1 1
× 0
0 1
1 0
0 ×
驱动表是用表格的方式表示触发器从一个状态变化到另一个状态或保持原状态不变时，对输入信号的要求。表5.1.4所示是根据表5.1.3画出的同步RS触发器的驱动表。驱动表对时序逻辑电路的设计是很有用的。
（4）波形图触发器的功能也可以用输入输出波形图直观地表示出来，图5.1.8所示为同步RS触发器的波形图。
图5.1.8 同步RS触发器的波形图
4．同步触发器存在的问题——空翻在一个时钟周期的整个高电平期间或整个低电平期间都能接收输入信号并改变状态的触发方式称为电平触发。由此引起的在一个时钟脉冲周期中，触发器发生多次翻转的现象叫做空翻。空翻是一种有害的现象，它使得时序电路不能按时钟节拍工作，造成系统的误动作。
造成空翻现象的原因是同步触发器结构的不完善，下面将讨论的几种无空翻的触发器，都是从结构上采取措施，从而克服了空翻现象。
5.2 主从触发器
主从触发器由两级触发器构成，其中一级直接接收输入信号，称为主触发器，另一级接收主触发器的输出信号，称为从触发器。两级触发器的时钟信号互补，从而有效地克服了空翻。
一．主从RS触发器
1．电路结构
图5.2.1 主从RS触发器 （a）逻辑图 （b）逻辑符号
2．工作原理主从触发器的触发翻转分为两个节拍：
(1)当CP＝1时，CP’＝0，从触发器被封锁，保持原状态不变。这时，G7、G8打开，主触发器工作，接收R和S端的输入信号。
（2）当CP由1跃变到0时，即CP=0、CP’＝1。主触发器被封锁，输入信号R、S不再影响主触发器的状态。而这时，由于CP’＝1，G3、G4打开，从触发器接收主触发器输出端的状态。
由上分析可知，主从触发器的翻转是在CP由1变0时刻（CP下降沿）发生的，CP一旦变为0后，主触发器被封锁，其状态不再受R、S影响，故主从触发器对输入信号的敏感时间大大缩短，只在CP由1变0的时刻触发翻转，因此不会有空翻现象。
二．主从JK触发器
1．电路结构
RS触发器的特性方程中有一约束条件SR=0，即在工作时，不允许输入信号R、S同时为1。这一约束条件使得RS触发器在使用时，有时感觉不方便。如何解决这一问题呢？我们注意到，触发器的两个输出端Q、在正常工作时是互补的，即一个为1，另一个一定为0。因此，如果把这两个信号通过两根反馈线分别引到输入端的G7、G8门，就一定有一个门被封锁，这时，就不怕输入信号同时为1了。这就是主从JK触发器的构成思路。
图5.2.2 主从JK触发器 （a）逻辑图 （b）逻辑符号
在主从RS触发器的基础上增加两根反馈线，一根从Q端引到G7门的输入端，一根从端引到G8门的输入端，并把原来的S端改为J端，把原来的R端改为K端。
2．逻辑功能
JK触发器的逻辑功能与RS触发器的逻辑功能基本相同，不同之处是JK触发器没有约束条件，在J=K=1时，每输入一个时钟脉冲后，触发器向相反的状态翻转一次。表5.2.1为JK触发器的功能表。
根据表5.2.1可画出JK触发器Qn+1的卡诺图，如图5.2.3所示。由此可得JK触发器的特性方程为,
表5.2.1 同步JK触发器的功能表
J K
Qn
Qn+1
功能说明
0 0
0 0
0
1
0
1
保持原状态
0 1
0 1
0
1
0
0
输出状态与J状态相同
1 0
1 0
0
1
1
1
输出状态与J状态相同
1 1
1 1
0
1
1
0
每输入一个脉冲输出状态改变一次
JK触发器的状态转换图如图5.2.4所示。
图5.2.3 JK触发器Qn+1的卡诺图 图5.2.4 JK触发器的状态转换图表5.2.2 JK触发器的驱动表
Qn → Qn+1
J K
0 0
0 1
1 0
1 1
0 ×
1 ×
× 1
× 0
根据表5.2.1可得JK触发器的驱动表如表5.2.2所示。
例5.2.1 设主从JK触发器的初始状态为0，已知输入J、K的波形图如图5.2.5，画出输出Q的波形图。
解：如图5.2.5所示。
图5.2.5 例5.2.2波形图在画主从触发器的波形图时，应注意以下两点：
（1）触发器的触发翻转发生在时钟脉冲的触发沿（这里是下降沿）。
（2）在CP=1期间，如果输入信号的状态没有改变，判断触发器次态的依据是时钟脉冲下降沿前一瞬间输入端的状态。
3．主从T触发器和T’触发器
如果将JK触发器的J和K相连作为T输入端就构成了T触发器，T触发器特性方程：
图5.2.6 用JK触发器构成的T触发器 （a）逻辑图 （b）逻辑符号表5.2.3 T触发器的功能表
T
Qn
Qn+1
功能说明
0
0
0
1
0
1
保持原状态
1
1
0
1
1
0
每输入一个脉冲输出状态改变一次
T触发器的状态转换图如图5.2.7所示。驱动表如表5.2.4所示。
表5.2.4 T触发器的驱动表
Qn → Qn+1
T
0 0
0 1
1 0
1 1
0
1
1
0
图5.2.7 T触发器的状态转换图
当T触发器的输入控制端为T=1时，则触发器每输入一个时钟脉冲CP，状态便翻转一次，这种状态的触发器称为T’触发器。T’触发器的特性方程为：
Qn+1＝
4．主从JK触发器存在的问题——一次变化现象
例5.2.2 主从JK触发器如图5.2.2（a）所示，设初始状态为0，已知输入J、K的波形图如图5.2.8，画出输出Q的波形图。
解,如图5.2.8所示。
由此看出，主从JK触发器在CP=1期间，主触发器只变化（翻转）一次，这种现象称为一次变化现象。一次变化现象也是一种有害的现象，如果在CP=1期间，输入端出现干扰信号，就可能造成触发器的误动作。为了避免发生一次变化现象，在使用主从JK触发器时，要保证在CP=1期间，J、K保持状态不变。
要解决一次变化问题，仍应从电路结构上入手，让触发器只接收CP触发沿到来前一瞬间的输入信号。这种触发器称为边沿触发器。
5.3 边沿触发器
边沿触发器不仅将触发器的触发翻转控制在CP触发沿到来的一瞬间，而且将接收输入信号的时间也控制在CP触发沿到来的前一瞬间。因此，边沿触发器既没有空翻现象，也没有一次变化问题，从而大大提高了触发器工作的可靠性和抗干扰能力。
一．维持—阻塞边沿D触发器
1．D触发器的逻辑功能
D触发器只有一个触发输入端D，因此，逻辑关系非常简单，如表5.3.1所示。
D触发器的特性方程为：Qn+1=D
D触发器的状态转换图如图5.3.2所示。驱动表如表5.3.2所示。
表5.3.1 D触发器的功能表
D
Qn
Qn+1
功能说明
0
0
1
1
0
1
0
1
0
0
1
1
输出状态与D状态相同
表5.3.2 D触发器的驱动表
Qn → Qn+1
D
0 0
0 1
1 0
1 1
0
1
0
1
图5.3.2 D触发器的状态转换图
2．维持—阻塞边沿D触发器的结构及工作原理
在图5.1.5（a）所示的同步RS触发器的基础上，再加两个门G5、G6，将输入信号D变成互补的两个信号分别送给R、S端，即R=，S=D，如图5.3.3 (a)所示，就构成了同步D触发器。很容易验证，该电路满足D触发器的逻辑功能，但有同步触发器的空翻现象。
为了克服空翻，并具有边沿触发器的特性，在图（a）电路的基础上引入三根反馈线L1、L2、L3，如图5.3.3(b)所示，其工作原理从以下两种情况分析。
图5.3.3 D触发器的逻辑图 （a）同步D触发器 （b）维持—阻塞边沿D触发器
（1）输入D=1。
在CP=0时，G3、G4被封锁，Q3＝1、Q4＝1，G1、G2组成的基本RS触发器保持原状态不变。因D=1，G5输入全1，输出Q5=0，它使Q3=1，Q6=1。当CP由0变1时，G4输入全1，输出Q4变为0。继而，Q翻转为1，翻转为0，完成了使触发器翻转为1状态的全过程。同时，一旦Q4变为0，通过反馈线L1封锁了G6门，这时如果D信号由1变为0，只会影响G5的输出，不会影响G6的输出，维持了触发器的1状态。因此，称L1线为置1维持线。同理，Q4变0后，通过反馈线L2也封锁了G3门，从而阻塞了置0通路，故称L2线为置0阻塞线。
（2）输入D=0。
在CP=0时，G3、G4被封锁，Q3＝1、Q4＝1，G1、G2组成的基本RS触发器保持原状态不变。因D=0，Q5=1，G6输入全1，输出Q6=0。当CP由0变1时，G3输入全1，输出Q3变为0。继而，翻转为1，Q翻转为0，完成了使触发器翻转为0状态的全过程。同时，一旦Q3变为0，通过反馈线L3封锁了G5门，这时无论D信号再怎么变化，也不会影响G5的输出，从而维持了触发器的0状态。因此，称L3线为置0维持线。
可见，维持—阻塞触发器是利用了维持线和阻塞线，将触发器的触发翻转控制在CP上跳沿到来的一瞬间，并接收CP上跳沿到来前一瞬间的D信号。维持—阻塞触发器因此而得名。
例5.3.1 维持—阻塞D触发器如图5.3.3（b）所示，设初始状态为0，已知输入D的波形图如图5.3.4所示，画出输出Q的波形图。
解：由于是边沿触发器，在波形图时，应注意以下两点：
（1）触发器的触发翻转发生在时钟脉冲的触发沿（这里是上升沿）。
（2）判断触发器次态的依据是时钟脉冲触发沿前一瞬间（这里是上升沿前一瞬间）输入端的状态。
根据D触发器的功能表或特性方程或状态转换图可画出输出端Q的波形图如图5.3.4所示。
图5.3.4 例5.3.1波形图
3．触发器的直接置0和置1端直接置0端RD。
直接置1端SD。
该电路RD和SD端都为低电平有效。RD和SD信号不受时钟信号CP的制约，具有最高的优先级。
RD和SD的作用主要是用来给触发器设置初始状态，或对触发器的状态进行特殊的控制。在使用时要注意，任何时刻，只能一个信号有效，不能同时有效。
图5.3.5 带有RD和SD端的维持—阻塞D触发器
二．CMOS主从结构的边沿触发器
1．电路结构图5.3.6所示是用CMOS逻辑门和CMOS传输门组成的主从D触发器。图中，G1、G2和TG1、TG2组成主触发器，G3、G4和TG3、TG4组成从触发器。CP和为互补的时钟脉冲。由于引入了传输门，该电路虽为主从结构，却没有一次变化问题，具有边沿触发器的特性。
图5.3.6 CMOS主从结构的边沿触发器
2．工作原理
触发器的触发翻转分为两个节拍：
（1）当CP变为1时，则变为0。这时TG1开通，TG2关闭。主触发器接收输入端D的信号。设D=1，经TG1传到G1的输入端，使＝0，Q’=1。同时,TG3关闭，切断了主、从两个触发器间的联系，TG4开通，从触发器保持原状态不变。
（2）当CP由1变为0时，则变为1。这时TG1关闭，切断了D信号与主触发器的联系，使D信号不再影响触发器的状态，而TG2开通，将G1的输入端与G2的输出端连通，使主触发器保持原状态不变。与此同时，TG3开通，TG4关闭，将主触发器的状态＝0送入从触发器，使=0，经G3反相后，输出Q＝1。至此完成了整个触发翻转的全过程。
可见，该触发器是在利用4个传输门交替地开通和关闭将触发器的触发翻转控制在CP下跳沿到来的一瞬间，并接收CP下跳沿到来前一瞬间的D信号。
如果将传输门的控制信号CP和互换，可使触发器变为CP上跳沿触发。
同样，集成的CMOS边沿触发器一般也具有直接置0端RD和直接置1端SD。注意，该电路的RD和SD端都为高电平有效。
图5.3.7 带有RD和SD端的CMO边沿触发器 （a）逻辑图 （b）逻辑符号
5.4 集成触发器
一．集成触发器举例
1．TTL主从JK触发器74LS72
74LS72为多输入端的单JK触发器，它有3个J端和3个K端，3个J端之间是与逻辑关系，3个K端之间也是与逻辑关系。使用中如有多余的输入端，应将其接高电平。该触发器带有直接置0端RD和直接置1端SD，都为低电平有效，不用时应接高电平。74LS72为主从型触发器，CP下跳沿触发。
74LS72的功能表如表5.4.1所示。
图5.4.1 TTL主从JK触发器74LS72 （a）逻辑符号 （b）引脚排列图表5.4.1 74LS72的功能表输 入
输 出
RD SD CP 1J 1K
Q
0 1 × × ×
1 0 × × ×
1 1 ↓ 0 0
1 1 ↓ 0 1
1 1 ↓ 1 0
1 1 ↓ 1 1
0 1
1 0
Qn
0 1
1 0
Qn
2．高速CMOS边沿D触发器74HC74
74HC74为单输入端的双D触发器。一个片子里封装着两个相同的D触发器，每个触发器只有一个D端，它们都带有直接置0端RD和直接置1端SD，为低电平有效。CP上升沿触发。74HC74的逻辑符号和引脚排列分别如图5.4.2（a）和（b）所示。
图5.4.2 高速CMOS边沿D触发器74HC74 （a）逻辑符号 （b）引脚排列图表5.4.2 74HC74的功能表输 入
输 出
RD SD CP D
Q
0 1 × ×
1 0 × ×
1 1 ↑ 0
1 1 ↑ 1
0 1
1 0
0 1
1 0
二．触发器功能的转换
触发器按功能分有RS、JK、D、T、T’五种类型，但最常见的集成触发器是JK触发器和D触发器。T、T’触发器没有集成产品，如需要时，可用其他触发器转换成T或T’触发器。JK触发器与D触发器之间的功能也是可以互相转换的。
1.用JK触发器转换成其他功能的触发器
（1）JK→D
写出JK触发器的特性方程
再写出D触发器的特性方程并变换为：
比较以上两式得：J=D，K=。
画出用JK触发器转换成D触发器的逻辑图如图5.4.3（a）所示。
（2）JK→T（T’）
写出T触发器的特性方程：
与JK触发器的特性方程比较得：J=T，K=T。
画出用JK触发器转换成T触发器的逻辑图如图5.4.3（b）所示。
令T=1，即可得T’触发器，如图5.4.3（c）所示。
图5.4.3 JK触发器转换成功能的触发器 （a）JK→D （b）JK→T （c）JK→T’
2．用D触发器转换成其他功能的触发器
（1）D→JK
写出D触发器和JK触发器的特性方程
联立两式，得：。
画出用D触发器转换成JK触发器的逻辑图如图5.4.4（a）所示。
（2）D→T
写出D触发器和T触发器的特性方程
联立式两式，得：。
画出用D触发器转换成T触发器的逻辑图如图5.4.4（b）所示。
（3）D→T’
写出D触发器和T’触发器的特性方程
联立式两式，得：
画出用D触发器转换成T’触发器的逻辑图如图5.4.4（c）所示。
图5.4.4 D触发器转换成功能的触发器 （a）D→JK （b）D→T （c）D→T’
三．集成触发器的脉冲工作特性和主要指标
1．触发器的脉冲工作特性触发器的脉冲工作特性是指触发器对时钟脉冲、输入信号以及它们之间相互配合的的时间关系的要求。掌握这种工作特性对触发器的应用非常重要。
（1）维持—阻塞D触发器的脉冲工作特性。
在CP上跳沿到来时，G3、G4门将根据G5、G6门的输出状态控制触发器翻转。因此在CP上跳沿到达之前，G5、G6门的必须要有稳定的输出状态。而从信号加到D端开始到G5、G6门的输出稳定下来，需要经过一段时间，我们把这段时间称为触发器的建立时间tset。即输入信号必须比CP脉冲早tset时间到达。由图5.3.3（b）可以看出，该电路的建立时间为两级与非门的延迟时间，即tset=2tpd。
其次，为使触发器可靠翻转，信号D还必须维持一段时间，我们把在CP触发沿到来后输入信号需要维持的时间称为触发器的保持时间tH。当D=0时，这个0信号必须维持到Q3由1变0后将G5封锁为止，若在此之前D变为1，则Q5变为0，将引起触发器误触发。所以D=0时的保持时间tH=1tpd。当D=1时，CP上跳沿到达后，经过tpd的时间Q4变0，将G6封锁。但若D信号变化，传到G6的输入端也同样需要tpd的时间，所以D=1时的保持时间tH=0。综合以上两种情况，取tH=1tpd。
另外，为保证触发器可靠翻转，CP=1的状态也必须保持一段时间，直到触发器的 Q、端电平稳定，这段时间称为触发器的维持时间tCPH。我们把从时钟脉冲触发沿开始到一个输出端由0变1所需的时间称为tCPLH；把从时钟脉冲触发沿开始到另一个输出端由1变0所需的时间称为tCPHL。由图5.3.3（b）可以看出，该电路的tCPLH=2tpd，tCPHL=3tpd，所以触发器的tCPH≥tCPHL=3tpd。
图5.4.5示出了上述几个时间参数的相互关系。
（2）主从JK触发器的脉冲工作特性。
在图5.2.2（a）所示的主从JK触发器电路中，当时钟脉冲CP上跳沿到达时，输入信号J、K进入主触发器，由于J、K和CP同时接到G7、G8门，所以J、K信号只要不迟于CP上跳沿即可，所以，tset=0。
由图5.2.2（a）可知，在CP上跳沿到达后，要经过三级与非门的延迟时间，主触发器才翻转完毕。所以tCPH≥3tpd。
等CP下跳沿到达后，从触发器翻转，主触发器立即被封锁，所以，输入信号J、K可以不再保持，即tH=0。
从CP下跳沿到达到触发器输出状态稳定，也需要一定的传输时间，即CP=0的状态也必须保持一段时间，这段时间称为tCPL。由图5.2.2可以看出，该电路的tCPLH=2tpd，tCPHL=3tpd，所以触发器的tCPL≥tCPHL=3tpd。
综上所述，主从JK触发器要求CP的最小工作周期Tmin= tCPH+ tCPL。
图5.4.6示出了上述几个时间参数的相互关系。
2．集成触发器的主要参数如表5.4.3所示。
触发器的应用非常广泛，是时序逻辑电路重要的组成部分，其典型应用将在下一章中作较详细的介绍。这里先举一例，使读者体会触发器的“记忆”作用。
例5.4.1 设计一个3人抢答电路。3人A、B、C各控制一个按键开关KA、KB、KC和一个发光二极管DA、DB、DC。谁先按下开关，谁的发光二极管亮，同时使其他人的抢答信号无效。
解：用门电路组成的基本电路如图5.4.7所示。开始抢答前，三按键开关KA、KB、KC均不按下，A、B、C三信号都为0，GA、GB、GC门的输出都为1，三个发光二极管均不亮。开始抢答后，如KA第一个被按下，则A=1，GA门的输出变为VOA=0，点亮发光二极管DA，同时，VOA的0信号封锁了GB、GC门，KB、KC再按下无效。
图5.4.7 抢答电路的基本结构基本电路实现了抢答的功能，但是该电路有一个很严重的缺陷：当KA第一个被按下后，必须总是按着，才能保持A=1、VOA=0，禁止B、C信号进入。如果KA稍一放松，就会使A=0、VOA=1，B、C的抢答信号就有可能进入系统，造成混乱。要解决这一问题，最有效的方法就是引入具有“记忆”功能的触发器。
用基本RS触发器组成的电路如图5.4.8所示。其中KR为复位键，由裁判控制。开始抢答前，先按一下复位键KR，即3个触发器的R信号都为0，使QA、QB、QC均置0，三个发光二极管均不亮。开始抢答后，如KA第一个被按下，则FFA的S=0，使QA置1，GA门的输出变为VOA=0，点亮发光二极管DA，同时，VO1的0信号封锁了GB、GC门，KB、KC再按下无效。
图5.4.8 引入基本RS触发器的抢答电路
该电路与图5.4.7功能一样，但由于使用了触发器，按键开关只要按一下，触发器就能记住这个信号。如KA第一个被按下，则FFA的S=0，使QA置1，然后松开KA，此时FFA的S=R=1，触发器保持原状态，保持着刚才的QA=1，直到裁判重新按下KR键，新一轮抢答开始。这就是触发器的“记忆”作用。
本章小结
1．触发器有两个基本性质：（1）在一定条件下，触发器可维持在两种稳定状态（0或1状态）之一而保持不变；（2）在一定的外加信号作用下，触发器可从一个稳定状态转变到另一个稳定状态。这就使得触发器能够记忆二进制信息0和1，常被用作二进制存储单元。
2．触发器的逻辑功能是指触发器输出的次态与输出的现态及输入信号之间的逻辑关系。描写触发器逻辑功能的方法主要有特性表、特性方程、驱动表、状态转换图和波形图(又称时序图)等。
3．按照结构不同，触发器可分为：
(1) 基本RS触发器，为电平触发方式。
(2) 同步触发器，为脉冲触发方式。
(3) 主从触发器，为脉冲触发方式。
(4) 边沿触发器，为边沿触发方式。
4．根据逻辑功能的不同，触发器可分为：
(1) RS触发器
RS=0 （约束条件）
(2) JK触发器
(3) D触发器 Qn+1=D
(4) T触发器
(5) T’触发器 Qn+1＝
5．同一电路结构的触发器可以做成不同的逻辑功能；同一逻辑功能的触发器可以用不同的电路结构来实现；不同结构的触发器具有不同的触发条件和动作特点，触发器逻辑符号中CP端有小圆圈的为下降沿触发；没有小圆圈的为上升沿触发。利用特性方程可实现不同功能触发器间逻辑功能的相互转换。
