第四章组合逻辑电路组合电路特点 功能上：结构上,输出仅与该时刻的输入有关。由门电路组成。
数字逻辑电路组合逻辑电路时序逻辑电路主要内容
⒈ 组合电路的分析、设计方法。
⒉ 常用集成组合逻辑电路。
由小规模集成电路组成由中规模集成电路组成第一节 组合电路的分析方法第二节 组合电路的设计方法第三节 常用集成组合逻辑电路第四节 组合逻辑电路的竞争与下险象
1.任务：
2.目的：
3.方法：
§ 1 组合电路的分析方法确定给定逻辑图的逻辑功能。
⑴ 写表达式；
⑵ 化简变换；
⑶ 列真值表；
⑷ 功能描述 。
⑴ 了解电路功能
⑵ 改进电路设计逻辑电路功能描述可用表达式、
卡诺图、真值表等多种方法，这里特指用概括的文字 进行功能描述。
例,M
解,⑴ 写表达式
C
N
P
Q
R
CBAABACM BCAABBCN
CBABCBAABCBAAABMAP 4m?
A B CCBANCMQ 71 mm
CBABNABR 2m?
例,M
C
N
P
Q
R
CBAABCCBACBAP Q RF
7421 mmmm )7,4,2,1(m
ABCCBACBACBA
真值表
A B C F
0 0 0 0
0 0 1 1
0 1 0 1
0 1 1 0
1 0 0 1
1 0 1 0
1 1 0 0
1 1 1 1
功能描述,三变量判奇电路电路改进：
ABCCBACBACBAF
CBA
CBABACABBA
)() (
=1A
B
F=1C
1.任务：根据功能要求，设计逻辑电路。
2.方法：列真值表，写表达式，化简变换，画逻辑图。
3.举例：三变量表决器射击游戏操作码形成器血型“输送 — 接受”
§ 2 组合电路的设计方法例：设计三人表决电路（ A,B,C）。每人一个按键，如果同意则按下，不同意则不按。
结果用指示灯表示，多数同意时指示灯亮，
否则不亮。
1.逻辑假设 。三个按键 A,B,C按下时为,1”，
不按时为,0”。输出量为 F，多数赞成时是
,1”，否则是,0”。
2.根据题意列出逻辑状态表（真值表） 。
A B C F
0 0 0 0
0 0 1 0
0 1 0 0
0 1 1 1
1 0 0 0
1 0 1 1
1 1 0 1
1 1 1 1
逻辑状态表
A
BC00 01 11 10
0
1
0 0 1 0
0 1 1 1
AB
AC
BC
CABCABF
3.画出卡诺图：
4.根据逻辑表达式画出逻辑图。
CABCABF
&
1&
&
A
B
C F
CABCAB CABCAB
&
&
&
&
A
B
C F
CABCABF
若用与非门实现
全加器
编码器
译码器
数据选择器
数值比较器一、全加器
1.半加：不考虑从低位来的进位全加,相加过程中，既考虑加数、被加数又考虑低位的进位位。
§ 3 常用集成电路解：设,an---加数； bn---被加数； cn-1---低位的进位；
sn---本位和； cn---进位。
2.设计一位全加器步骤：真值表，表达式，化简变换，逻辑图
a
n
b
n
c
n - 1
s
n
c
n
0 0 0 0 0
0 0 1 1 0
0 1 0 1 0
0 1 1 0 1
1 0 0 1 0
1 0 1 0 1
1 1 0 0 1
1 1 1 1 1
a
n
b
n
c
n - 1
s
n
c
n
0 0 0 0 0
0 0 1 1 0
0 1 0 1 0
0 1 1 0 1
1 0 0 1 0
1 0 1 0 1
1 1 0 0 1
1 1 1 1 1
11 nnnnnn cbabacbabas nnnnn )()(
nnnnnnn bacbabac n 1)(
1 nnn cba
nnnnn bacba 1)(
逻辑图
an
bn
cn-1
sn
cn
∑
逻辑符号
a
nb
n sn
&
=1
=1c
n-1
&
≥1 cn
3.多位加法器
串行进位加法器 — 速度低
超前进位加法器 — 速度高超前进位产生器
Ci = (Ai⊕ Bi)Ci-1 + AiBi =Gi + PiCi-1
Pi Gi
进位传输项 进位产生项有 C0 = A0B0 + (A0 ⊕ B0)C-1 = G0 + P0C-1
C1 = G1+ P1C0 = G1+ P1G0 +P1P0C-1
C2 = G2 + P2C1= G2 + P2 G1+P2 P1G0 +P2P1P0C-1
C3 = G3 + P3C2 = G3 + P3 G2 + P3P2 G1+P3P2 P1G0 +P3P2P1P0C-1
可见,Ci仅与 Gi,Pi有关，即只与被加数、加数有关，
可并行产生。
符号：
Cn
Cn－ 1
4,集成全加器及应用集成 双全加器 T694 74LS183
4位全加器 T692
4位超前全加器 T693 74LS283 CD4008
超前进位产生器 T698 74LS182
4位算术逻辑单元 /函数发生器 T697 74LS181
（ 16功能）
8功能 ALU 74LS381
应用例 1,8421BCD码 转换成余 3码分析,8421BCD＋ 0011 →余 3码
P口 → BCD码,Q口 → 0011,Ci＝ 0
输出口 （和） →余 3码
8
注意高低位顺序分析,2位 8421BCD码按权展开
D= D18?80+D14?40+ D12?20+D11?10 + D08?8+ D04? 4+ D02?2+ D01?1
↓ ↓ ↓ ↓
64+16 32+8 16+4 8+2
= D18?64+D14?32 +（ D18+ D12）?16 +（ D14 + D11 + D08 ）?8+
（ D12 + D04 ）?4 +（ D11 + D02 ）? 2 + D01?1
= D18?26+D14?25 +（ D18+ D12）?24 +（ D14 + D11 + D08 ）?23+
（ D12 + D04 ）?22 +（ D11 + D02 ）? 21 + D01? 20
例 2,用全加器 74lLS283实现：
2位 8421BCD码（ 高位 D18D14D12D11,低位 D08D04D02D01）向二进制码（ B码 )的转换 。
一个 2位十进制数（最大为 99），用二进制（ B码）
表示需 7位，即 B＝ B6 B5 B4 B3 B2 B1 B0
D= D18?26+D14?25 +（ D18+ D12）?24 +（ D14 + D11 + D08 ）?23+
（ D12 + D04 ）?22 +（ D11 + D02 ）? 21 + D01? 20
B＝ B6 B5 B4 B3 B2 B1 B0
＝ B6? 26+ B5?25 + B4?24 + B3?23+ B2?22 + B1?21 + B0? 20
D01D11
D02
D12
D04
D11
D08
D12
D14D1
8
D14D18
+）
B0B1
●●
B2
●
B3’
●
●
B4’
●●
B3B4B5B6
D01D11
D02
D12
D04
D11
D08
D12
D14D1
8
D14D18
+）
B0B1
●●
B2
●
B3’
●
●
B4’
●●
B3B4B5B6
加法器分配：
74lLS283为 4位二进制加法器，故需要 2片全加器。
具体分配如上图,蓝圈 运算用一片,红圈 运算用一片。
全部转换需完成 8次加法运算。
D= D18?26+D14?25 +（ D18+ D12）?24 +（ D14 + D11 + D08 ）?23+
（ D12 + D04 ）?22 +（ D11 + D02 ）? 21 + D01? 20
D01
B3
B2
B1
B0
CO
A3
A2
A1
A0
CI
F3
F2
F1
F0
∑
B3
B2
B1
B0
CO
A3
A2
A1
A0
CI
F3
F2
F1
F0
∑
D02
D04
D08
D11
D12
D14
D18
B0
B1
B2
B3
B4
B5
B6
74lLS283
74lLS283
D= D18?26+D14?25 +（ D18+ D12）?24 +（ D14 + D11 + D08 ）?23+
（ D12 + D04 ）?22 +（ D11 + D02 ）? 21 + D01? 20
B3’
B4’
分类：
二、编码器编码,把特定含义的信息编成二进制代码。
输出功能二进制编码器 — 输入 2n个信号，输出 n位代码二 ～ 十进制编码器 — 10个信号输入,BCD码输出一般编码器 — 输入间有约束优先编码器 — 按优先级别高低编码代表 0～ 9十个数字
1,二进制编码器（一般编码器）
解,分析功能要求
8个输入：设为 X0～ X7，且高电平有效。
3位二进制代码输出：设为 A,B,C。
约束关系 ——不允许两个或两个以上输入信号同时有效
（ 1）设计一个 8/3一般编码器列真值表
8位输入，其组合为 28＝ 256种，真值表应有 256行，
但因为约束条件的存在，可以只列出简化真值表。
简化真值表 X0 X1 X2 X3 X4 X5 X6 X7 Xi A B C
1 0 0 0 0 0 0 0
0 1 0 0 0 0 0 0
0 0 1 0 0 0 0 0
0 0 0 1 0 0 0 0
0 0 0 0 1 0 0 0
0 0 0 0 0 1 0 0
0 0 0 0 0 0 1 0
0 0 0 0 0 0 0 1
X0
X1
X2
X3
X4
X5
X6
X7
0 0 0
0 0 1
0 1 0
0 1 1
1 0 0
1 0 1
1 1 0
1 1 1
列表达式
A = X4 + X5 + X6 +X7
B = X2 + X3 + X6 +X7
C = X1 + X3 + X5 +X7
列表达式
A = X4 + X5 + X6 +X7
B = X2 + X3 + X6 +X7
C = X1 + X3 + X5 +X7
画逻辑图
X0 X1 X2 X3 X4 X5 X6 X7
≥1
≥1
≥1
A
B
C
2.优先编码器例：某火车站，有特快、快车、普快三种列车请求发车信号，试设计发车信号电路。
当输入有一个以上信号申请编码时，
只对优先级别最高的信号进行编码。
解：输入：特快请求信号 A，高有效。
快车请求信号 B，高有效；
普快请求信号 C，高有效；
输出：特快、快车、普快发车信号为 F1,F2,F3
高有效。
表达式
A B C F1 F2 F3
0 0 0 0 0 0
0 0 1 0 0 1
0 1 0 0 1 0
0 1 1 0 1 0
1 0 0 1 0 0
1 0 1 1 0 0
1 1 0 1 0 0
1 1 1 1 0 0
真值表
CBAF
BAF
AF
3
2
1
电路（略）
A B C F1 F2 F3
0 0 0 0 0 0
1 × × 1 0 0
0 1 × 0 1 0
0 0 1 0 0 1
简化真值表特快发车编码信号 100
快车发车编码信号 010
普快发车编码信号 001
增加使能控制端，多用于键盘电路、计算机中断等。
以 74LS148例（功能表如下,P93）
3.集成优先编码器
S01276543210 YYYYYININININININININST EX
1 × × × × × × × × 1 1 1 1 1
0 1 1 1 1 1 1 1 1 1 1 1 1 0
0 × × × × × × × 0 0 0 0 0 1
0 × × × × × × 0 1 0 0 1 0 1
0 × × × × × 0 1 1 0 1 0 0 1
0 × × × × 0 1 1 1 0 1 1 0 1
0 × × × 0 1 1 1 1 1 0 0 0 1
0 × × 0 1 1 1 1 1 1 0 1 0 1
0 × 0 1 1 1 1 1 1 1 1 0 0 1
0 0 1 1 1 1 1 1 1 1 1 1 0 1
特点,
※ 8个输入，低有效，高位优先
※ 3位代码，反码输出
※ 3个使能端：
使能输入 ＝ 0 编码
＝ 1 禁止使能输出 ＝ 1 本片有输出
＝ 0 本片无请求，可接另一片的
（进行扩展）
扩展输出端 ＝ 1 本片未编码
＝ 0 本片已编码
ST
SY
EXY
图形符号扩展应用,2片 8/3? 16/4优先编码器
70 ININ 158 ININ
高片 低片
Ys（高片）接 ST（低片）
ST（高） =1,Ys(高 )= ST(低 )=1,两片均不编码,禁止工作；
ST（高） =0，且高片有申请,Ys (高 ) =1= ST(低 )，低片禁止；
ST（高） =0，且高片无申请,Ys (高 ) =0= ST(低 )，低片可编码。
① 集成编码器分 二进制编码器和 二～十进制 编码器两类,
② 集成二～十进制编码器,常称 10/4编码器,
例,74LS147,
☆ 9个输入端,代表 1～ 9九个数字,低有效,高位优先 ;
☆ 4个输出端,反码输出。如 9→0110,4→1011;
☆ 1～ 9中如无申请,输出 → 1111,表示数字 0的编码,即
0的编码是隐含的。
☆ 无控制端,扩展时不方便,
③ 码盘是一种实现编码的器件,
说明,
Ⅰ,基本组成基本单元框
⑴ 符 号 框 ——单元功能或结构边界框 公共控制框公共输出框补充,图形符号简介
⑵ 总限定符号 ——电路或器件总的逻辑功能。
基本单元框
（必须）
公共控制框
（可选）
公共输出框
（可选）
Ⅰ,基本组成（续）
⑶ 输入 /出限定符号 ——与输入 /出有关的相应输入 /出的功能、物理特性。
⑷关联标记 ——用字母、数字表示输入之间、输出之间以及输入 /出之间的相互关系。
符 号 框基本单元框总限定符号
HPRI/BIN
输入 /出限定符号关联标记
Ⅱ,逻辑关系
⑴ 内部逻辑关系 ——符号框 里面 输入、输出的逻辑状态。
外部逻辑关系 ——符号框 外面 输入、输出的逻辑状态。
⑶ 影响输入 /输出 ——— 施加作用，影响、控制其他信号的输入 /输出。（主导作用）
受影响输入 /输出 —— 受影响，受作用、受控制的信号
(端 ) 。（被动作用）
⑵ 表示外部输入 /出物理量、内部逻辑状态的 两种 方法。
逻辑非符号 ——输入 /输出以“○”表示逻辑非信号。
极性符号 ——输入 /输出以,”表示低电平（逻辑非）
信号。
注意：同一张逻辑图上，不能同时使用两种符号。
ENa
极性符号体制标注 极性符号体制标注内部逻辑关系外部逻辑关系内部逻辑关系影响输入
/输出受影响输入 /输出
Ⅲ,关联标记 (共 10种关联关系 )
Gm,与关联 ; Vm,或关联 ; Nm,非关联 ;
Zm,互联关联 ; Cm,控制关联 ; Mm,方式关联 ;
Am,地址关联 ; ENm,使能关联 ;
Sm,置位关联 ; Rm,复位关联 ;
m标号
ENa
Zm,
互联关联
V18,
或关联
ENa,
使能关联 使能关联,ST=0时,ENa=1,输出为正常功能 ;
ST=1时,ENa=0,输出被封锁,
ENa
Ⅳ 举例总限定符号
HPRI/BIN—编码器
18171110 )( VZZZY S
aEX ENZZZY )( 171110
只要有编码请求,
或 ST=1不允许时
YS =1
只要有编码请求,
且 ST=0允许时
YEX =0
译码 ——编码逆过程，将二进制代码的原意“翻译”
出来，还原成原特定含义的信息。即每组代码有一个相应输出端为有效 高 /低 电平，其余输出端为无效 (低 /高 )电平。
分类 ——按功能不同，分为,
变量译码器 — 表示输入变量状态,2/4,3/8,4/16
码制变换译码器 — BCD/十，余 3/十，格雷码 /十显示译码器 — 驱动显示器件三、译码器特点 — 输入,n个变量，即 n位代码，
输出,2n个,即对应 n个变量的 2n种组合,每个输出对应一种输入代码，即一个 n变量最小项。
设计 — 举例三变量译码器的设计 。
（真值表，表达式，变换，逻辑图）
1、变量译码器（二进制译码器）
解,输入,3个变量，设为 A,B,C。
输出,23＝ 8个,设为 Y0～ Y7高有效。
也可设为低有效设计举例（续）
说明 — 译码器是多输入、多输出组合逻辑电路，
每个输出对应一个 n变量最小项 ——也称最小项发生器。
真值表
76543210 YYYYYYYYB CA
0 0 0 1 0 0 0 0 0 0 0
0 0 1 0 1 0 0 0 0 0 0
0 1 0 0 0 1 0 0 0 0 0
0 1 1 0 0 0 1 0 0 0 0
1 0 0 0 0 0 0 1 0 0 0
1 0 1 0 0 0 0 0 1 0 0
1 1 0 0 0 0 0 0 0 1 0
1 1 1 0 0 0 0 0 0 0 1
表达式
CBAY
CBAY
CBAY
CBAY
7
2
1
0
电路 （略）
集成变量译码器 2/4译码器 74LS139 CD4556
3/8译码器 74LS138
4/16译码器 74LS154
以 74LS138 （ 3/8译码器）进行说明,
图形符号
0
7G
76543210 YYYYYYYY
A2 A1 A0 STA STBSTC
一般符号说明,有 3个变量输入端 A2A1A0(ABC)
有 8个输出端 Y0 … Y7，低译中（低有效）
有 3个使能端 STA,STB,STC
功能表
76543210 YYYYYYYYB CASTSTST CBA?0 × × × × 1 1 1 1 1 1 1 1
× 1 × × × 1 1 1 1 1 1 1 1
1 0 0 0 0 0 1 1 1 1 1 1 1
1 0 0 0 1 1 0 1 1 1 1 1 1
1 0 0 1 0 1 1 0 1 1 1 1 1
1 0 0 1 1 1 1 1 0 1 1 1 1
1 0 1 0 0 1 1 1 1 0 1 1 1
1 0 1 0 1 1 1 1 1 1 0 1 1
1 0 1 1 0 1 1 1 1 1 1 0 1
1 0 1 1 1 1 1 1 1 1 1 1 0
⑴
⑵
2片 138 (3/8)?4/16译码器
（也可扩成 5/32,6/64译码器）
4/16译码器输入端,4个,A3～ A0
输出端,16个,Y0～ Y15
A3=0时,⑴ 片工作如 A3～ A0=0011→Y 3=0
A3=1时,⑵ 片工作如 A3～ A0=1011→Y 11=0
① 扩展应用：
Y3
Y11
0
0
11
1
② 地址分配
0 1 2 3 4 5 6 7
012 AAASTSTST
AAAAAA AA
CBA
1 0 0 0 0 0 00 ～ 11 80H ～ 83H
1 0 0 0 0 1 00 ～ 11 84H ～ 87H
1 0 0 0 1 0 ∶ 88H ～ 8BH
1 0 0 0 1 1 ∶ 8CH ～ 8FH
1 0 0 1 0 0 ∶ 90H ～ 93H
1 0 0 1 0 1 94H ～ 97H
1 0 0 1 1 0 98H ～ 9BH
1 0 0 1 1 1 9CH ～ 9FH
地址线信号线口地址 输出
7
6
5
4
3
2
1
0
Y
Y
Y
Y
Y
Y
Y
Y
数据总线就 U0～ U7片选而言,A1A0可取任意值。
③ 构成数据分配器
STA=1,STB STC 作数据输入端 D
A2A1A0 变化，可轮流分配给 Y0 … Y7得三地址 8输出
1线 /8线数据分配器 。
说明：
当 D＝ 0时,138工作，根据 A2A1A0
的不同组合，在相应输出端得到数据 0。
当 D＝ 1时,138禁止工作，输出端全为 1，
相当把数据 1送到了输出端。
依据 函数可展成标准与或式，即部分最小项之和。
译码器是最小项输出器，能产生全部最小项。
举例,用 74LS138实现一位全加器。
④ 实现逻辑函数方法 把对应函数所含 最小项的 译码器的输出，
相与非 （低电平输出）或者 相或 （高电平输出）
即可得到相应的逻辑函数。
a i b i c i - 1 s i c i
0 0 0 0 0
0 0 1 1 0
0 1 0 1 0
0 1 1 0 1
1 0 0 1 0
1 0 1 0 1
1 1 0 0 1
1 1 1 1 1
7421
7421
)7,4,2,1(
mmmm
mmmm
mS i
7653
)7,6,5,3(
mmmm
mC i
说明,① 视译码输出高译中 /低译中不同而选择不同的门
（低 → 与非门；高 → 或门,见 P98例 4）；
② 译码器变量少时，可先扩展后再级联。
7421
7421
YYYY
mmmmS i
7653
7653
YYYY
mmmmC i
2、码制变换译码器
⑴ 以 8421BCD?十进制（又称二～十进制译码器）为例，
设计一个码制变换译码器。
解：
输入,4位 ABCD为
8421BCD。
输出,
10个数字信号，
设为 Y0… Y9设高有效，
有 BCD/十，余 3/十，循环 /十等多种。
真值表：
A B C D Y0 Y1 Y2 Y3 Y4 Y5 Y6 Y7 Y8 Y9
0 0 0 0 1 0 0 0 0 0 0 0 0 0
0 0 0 1 0 1 0 0 0 0 0 0 0 0
0 0 1 0 0 0 1 0 0 0 0 0 0 0
∶ ∶
∶ ∶
1 0 0 1 0 0 0 0 0 0 0 0 0 1
1 0 1 0
伪码
1 1 1 1
根据对伪码的不同处理可得两种不同的电路：
部分译码～ 把伪码作无关项处理，当因干扰等原因出现伪码时，电路输出可能出错；
完全译码～ 可拒收伪码。
部分译码设计：
DCBY
DCBY
DCBY
DCBAY
DCBAY
4
3
2
1
0
DAY
DAY
DCBY
DCBY
DCBY
9
8
7
6
5
Y0 Y1 Y3 Y2
Y4 Y5 Y7 Y6
× × × ×
Y8 Y9 × ×
00 01 11 10
00
01
11
10
CDAB
电路（略） 当因干扰出现伪码时，如 ABCD＝ 1111时,Y7＝ BCD＝ 1,Y9＝ AD＝ 1，出现错误。
完全译码设计：
Y0 Y1 Y3 Y2
Y4 Y5 Y7 Y6
Y8 Y9
00 01 11 10
00
01
11
10
CDAB
DCBAY
DCBAY
DCBAY
DCBAY
DCBAY
4
3
2
1
0
DCBAY
DCBAY
DCBAY
DCBAY
DCBAY
9
8
7
6
5
电路（略）
说明：
1.部分译码电路简单,但可能出错,
2.完全译码是最小项输出，伪输入时，不会有伪输出。
3.集成电路一般采用完全译码方式,
⑵ 集成码制变换译码器
74LS42,CC4028 均为 4/10译码器。
以 7442为例说明：
一般符号 图形符号
74LS42功能表 A B C D
0 0 0 0 0 1 1 1 1 1 1 1 1 1
0 0 0 1 1 0 1 1 1 1 1 1 1 1
0 0 1 0 1 1 0 1 1 1 1 1 1 1
∶ ∶
∶ ∶
1 0 0 1 1 1 1 1 1 1 1 1 1 0
1 0 1 0 1 1 1 1 1 1 1 1 1 1
∶ ∶
1 1 1 1 1 1 1 1 1 1 1 1 1 1
9876543210 YYYYYYYYYY
（ 1） 无选通输入特点 输出低有效全译码电路如用 4片 4/10译码器和 1片 2/4译码器?5/32译码器分析,因 74LS42无选通输入，故如不用 Y8,Y9两个输出端，
高位 A3可做使能端用，这样 4/10译码器?3/8译码器。
（ 2）扩展应用
④① ② ③
0 1
0 1 2 3
0 1 2 3 0 1 2 3 0 1 2 3 0 1 2 3
0Y 7Y 8Y 15Y 16Y 23Y 24Y 31Y
说明：
A4A3＝ 00时,① 片工作,A2A1A0＝ 000～ 111时,Y0～ Y7 有 低 输出,
其余输出 Y8～ Y31均为高,
A4A3＝ 01时,② 片工作,A2A1A0＝ 000～ 111时,Y8～ Y15 有 低 输出,
A4A3＝ 10时,③ 片工作,A2A1A0＝ 000～ 111时,Y16～ Y23 有 低 输出,
A4A3＝ 11时,④ 片工作,A2A1A0＝ 000～ 111时,Y24～ Y31 有 低 输出,
字形重迭式按显示方式分 分段式点阵式半导体显示器荧光数码管液体数字显示器气体放电显示器按发光物质分
3,显示译码器
（ 1）显示器件能直接显示文字、符号的器件半导体显示器 ——磷砷化镓 PN结，外加正向电压（电能）,
发出不同波长的光（红、黄、绿等颜色）。
液晶显示器 ——是既有液体流动性又有晶体光学特性之有机化合物，是通过电场作用和入射光照射改变液晶排列形状、透明度而制成的显示器件。
▲ 本身不发光，是一种被动显示器件。
▲ 主要用于移动设备、钟表、仪表、计算器、家电等。
▲ 工作电压低，功耗极小。
▲ 交流驱动。
常用显示器件有：
（ LED）
（ LCD）
（以常用的 7段显示器为例）
（ 2）显示译码器
7段 LED 共阴极 ——高电平点亮共阳极 ——低电平点亮
a b c d e f g DP
COM
a b c d e f g DP
COM
DP
a b
cde
f g
DP
co
m
co
m
共阴共阳
（ 3）显示译码器设计译码表由 8421BCD→7段 LED的译码器化简变换
A B C D a b c d e f g
0 0 0 0 1 1 1 1 1 1 0
0 0 0 1 0 1 1 0 0 0 0
0 0 1 0 1 1 0 1 1 0 1
0 0 1 1
0 1 0 0 ∶
0 1 0 1 ∶
0 1 1 0 0 0 1 1 1 1 1
0 1 1 1
1 0 0 0 1 1 1 1 1 1 1
1 0 0 1 1 1 1 0 0 1 1
由译码表可写出 a～ g的表达式，
并画出电路。
说明：
⑴ 书中 P101输入是 2421码。
⑵在智能系统中一般由软件译码。
0
1
2
3
4
5
6
7
8
9
（ 4）集成显示译码器 /驱动器
74LS47（共阳）,74LS48（共阴） CC4511（共阴）
〈 1〉 TTL 74LS48译码器 功能表 P103
灯测试 LT,低有效，各字段显示，检查字段好坏；
消隐输入 BI,低有效，功能与 LT相反,BI=0 各字段熄灭，又称灭灯输入；
灭零输入 RBI,低有效,输入 =0时不显示,用于灭无效零，可与 前级 灭零输出配合使用；
灭零输出 RBO,低有效，本位是零且灭掉后,RBO=0，
可与 后级 RBI配合，灭 后级 无效零。
十进制 输入 输入 /出 输出 显示或功能 LT RBI A B C D BI/RBO a b c d e f g
0 1 1 0 0 0 0 1 1 1 1 1 1 1 0 0
1 1 × 0 0 0 1 1 0 1 1 0 0 0 0 1
2 1 × 0 0 1 0 1 1 1 0 1 1 0 1 2
∶
∶
9 1 × 1 0 0 1 1 1 1 1 0 0 1 1 9
10 1 × 1 0 1 0 1 0 0 0 1 1 0 1
∶
15 1 × 1 1 1 1 1 0 0 0 0 0 0 0 不显示消 隐 × × × 0 输入 0 0 0 0 0 0 0
脉冲消隐 1 0 0 0 0 0 0 输出 0 0 0 0 0 0 0
灯测试 0 × × 1 1 1 1 1 1 1 1 全亮十进制 输入 输入 /出 输出 显示或功能 LT RBI A B C D BI/RBO a b c d e f g
0 1 1 0 0 0 0 1 1 1 1 1 1 1 0 0
1 1 × 0 0 0 1 1 0 1 1 0 0 0 0 1
2 1 × 0 0 1 0 1 1 1 0 1 1 0 1 2
∶
∶
9 1 × 1 0 0 1 1 1 1 1 0 0 1 1 9
10 1 × 1 0 1 0 1 0 0 0 1 1 0 1
∶
15 1 × 1 1 1 1 1 0 0 0 0 0 0 0 不显示消 隐 × × × 0 输入 0 0 0 0 0 0 0
脉冲消隐 1 0 0 0 0 0 0 输出 0 0 0 0 0 0 0
灯测试 0 × × 1 1 1 1 1 1 1 1 全亮灯测试 LT,低有效，各字段显示，检查字段好坏；灭零输入 RBI,低有效,输入 =0时不显示,用于灭无效零，可与 前级 灭零输出配合使用；
灭零输出 RBO,低有效，本位是零且灭掉后,RBO=0，
可与 后级 RBI配合，灭 后级 无效零。
消隐输入 BI,低有效，功能与 LT相反,BI=0 各字段熄灭，又称灭灯输入；
灯测试 LT,低有效，各字段显示，检查字段好坏；
消隐输入 BI,低有效，功能与 LT相反,BI=0 各字段熄灭，又称灭灯输入；
灭零输入 RBI,低有效,输入 =0时不显示,用于灭无效零，可与 前级 灭零输出配合使用；
灭零输出 RBO,低有效，本位是零且灭掉后,RBO=0，
可与 后级 RBI配合，灭 后级 无效零。
+5V +5V
1
RBI RBO
2
RBI RBO
3
RBI RBO
6
RBO RBI
5
RBO RBI
4
RBI RBO
灭无效零说明：
① 最高位是零，无效零，应灭掉，令 RBI=0
小数最低位是零，无效，应灭掉，令 RBI=0
② 最高位是零且灭，则标志输出 RBO=0，接次位 RBI若是零，也会熄灭；同样小数最低位是零且灭,RBO=0
接前位 RBI=0，是零也熄灭。
③ 小数点邻位是零不灭，均接成 RBI=5V。
7448应用举例,
说明：
① CC4511译码输出已做成 CT结构电路 (CMOS—NPN
结构）,可直接驱动显示器,故称译码 /驱动器。
② LCD交流驱动芯片如 CD14543,CD14544等。
<2>CMOS CC4511 7段锁存 /译码 /驱动器特点,
灯测试 LT,低有效，显示 8
消隐输入 BI,低有效，不显示锁 存 LE,高有效,LE=1锁存，显示数字不变。
如数字万用表上的 HOLD键。按下，
可将显示数据锁存，不再变化。
四、数据选择器 (多路数据开关 )
定义,能从 多个 数据信号种选择 一个 数据信号传送到输出端的电路。
输入,2n路数据和 n位地址。
输出,1位数据。
地址：选择哪个数据的控制信号。
A0 A1
D3
D2
D1
D0
W
控制信号输入信号输出信号数据选择器类似一个多掷开关。选择哪一路信号由相应的一组控制信号控制。
说明,
1.信号在此单向传输,与模拟开关的双向传输不同,
2.被传输的是选中输入的 逻辑状态 (1或 0),不同于模拟开关传送的是物理量 (如 2.7V等 ).
3.与门是一个最简单的 单 通道数据选择器,
A
E & F
E=1时,F=A,能传送数据,门打开,
E=0时,F=0,门封锁,
与门常用作选通门,.
1、设计一个 4选 1数据选择器输入,数据,4＝ 22 个数据输入（ a3,a2,a1,a0）；
地址,2位（ A1,A0）。
输出,1位数据（ F）。
真值表
A1 A0 a3 a2 a1 a0 F
0 0 × × × a0 a0
0 1 × × a1 × a1
1 0 × a2 × × a2
1 1 a3 × × × a3表达式
aimiaimi
aAAaAAaAAaAAF
ii
n
3
0
12
0
a3m3a2m2a1m1a0m0
3 0 12 0 11 0 10 0 1
设计一个 4选 1数据选择器（续）
结论：
n地址变量，有 2n数据通道，
实现 2n选 1功能。
aimiaimi
aAAaAAaAAaAAF
ii
n
3
0
12
0
a3m3a2m2a1m1a0m0
3 0 12 0 11 0 10 0 1
电路：
一位,8选 1 74LS151 16选 1 74LS150
二位：双 4选 1 74LS153
四位：四 2选 1 74LS157,74LS158
2、集成数据选择器以 74LS151为例：
F
实际管脚号功能表特点,① 选择输入 A2A1A0，
数据输入 D7… D0
② 使能输入 EN低有效
③互补输出
012 FF AAAEN
1 × × × 0 1
0 0 0 0 D0 /D0
0 0 0 1 D1 /D1
0 0 1 0 D2 /D2
0 0 1 1 D3 /D3
0 1 0 0 D4 /D4
0 1 0 1 D5 /D5
0 1 1 0 D6 /D6
0 1 1 1 D7 /D7
反相输出的另一种表示方法。
① 2片 8选 1→16 选 1
3、应用
A3=0,⑴ 片工作,D0～ D7可能被选中 。
≥1
A0A1A2 A3
1D0 D7
D8 D15
⑵⑴
A3=1,⑵ 片工作,D8～ D15可能被选中 。
（ 1）扩展应用 F
输入,地址 4位,A3～ A0。
数据,D0～ D15
输出,F
例：双 4选 1 → 8 选 1
输入,地址 3位,A2～ A0。
数据,D0～ D7
如,A2A1A0＝ 101,F1＝ D1,F2＝ D5
由 A2=1,使 F=F2=D5，余类推。
F1
F2
D
4
D
5
D
6
D
7
D
0
D
1
D
2
D
3
1 0
② 无使能端时，输出进行再选择。
对应函数所含的 mi 项,使数据选择器的 Di=1，
对应函数所 不含 的 mj 项,使数据选择器的 Dj=0，
则数据选择器的输出与函数相等（即：使函数卡诺图与数选器卡诺图完全一致）。
(2)实现组合逻辑函数输出
n变量函数 —— 部分最小项之和形式数据选择器 ——
2n-1
F=∑ m iDi
i=0
依据,
思路,
例：用 8选 1数选器实现全加和 S=A⊕ B⊕ C =∑m(1,2,4,7)
① n地址 →n变量函数
A2 F
A1 8选 1
A0
D0 D1 D2 D3 D4 D5 D6 D7
A
B
C
F
“1”
令 D1=D2=D4=D7=1,D0=D3=D5=D6=0，
则两函数相等，即 8选 1实现全加和函数功能。
选卡函卡
A
B
C
D0 D1
D4 D5
D3 D2
D7 D6
1
1
1
1
② n地址 →n+1变量函数即,数据选择器地址变量为 n个 ;
函数变量为 n+1个。
（ a） 代数法
i 写出函数的标准与或式；
ii 提出数据选择器的地址变量；
iii 剩余变量构成数据选择器 数据输入端 函数；
iv 画逻辑图。
此时数据选择器的数据输入端可能是常量 0或 1，也可能是变量。
代数法降维图法在 n+1个函数变量中，选取 n个变量作为数据选择器地址变量。
例：用 4选 1数据选择器实现 1位全加和函数
i 写出函数的标准与或式；
ii 提出数据选择器的地址变量；
iii 剩余变量构成数据选择器数据输入端函数；
iv 画逻辑图。
)7,4,2,1(mCBAS
ABCCBACBACBAS
33221100
3210
)( )()() (
DmDmDmDm
CmCmCmCm
CABCBACBACBAS
CDCDCDCD 3,2,1,0
数据选择器表达式选 AB作为数据选择器的地址变量逻辑对比 ——得数据输入端的函数（剩余变量组成）
CDCDCDCD 3,2,1,0
A1 F
A0 4选 1
D0 D1 D2 D3
A
B
C
S
验证,
AB＝ 00,S＝ D0＝ C C＝ 0，相当 ABC＝ 000,S＝ 0C＝ 1，相当 ABC＝ 001,S＝ 1
AB＝ 01,S＝ D1＝ C C＝ 0，相当 ABC＝ 010,S＝ 1C＝ 1，相当 ABC＝ 011,S＝ 0
AB＝ 10,S＝ D2＝ C C＝ 0，相当 ABC＝ 100,S＝ 1C＝ 1，相当 ABC＝ 101,S＝ 0
AB＝ 11,S＝ D3＝ C C＝ 0，相当 ABC＝ 110,S＝ 0C＝ 1，相当 ABC＝ 111,S＝ 1
CBAS
实现了热 烈 祝 贺中 国 首 次 载 人 航 天 飞 行取 得 圆 满 成 功 ！
卡诺图变量数称维数，将某些变量移入方格内可减少维数，称降维图。
降一维
（ b） 降维图法例 1：
)7,4,2,1(mCBAS ABCCBACBACBA
1 1
1 1
00 01 11 10
0
1
BCA
C C
C C
0 1
0
1
B
A
将 C变量移入方格内
AB＝ 00,C＝ 0,S＝ 0C＝ 1,S＝ 1 S＝ C
AB＝ 01,C＝ 0,S＝ 1C＝ 1,S＝ 0 S＝ C
AB＝ 10,C＝ 0,S＝ 1C＝ 1,S＝ 0 S＝ C
AB＝ 11,C＝ 0,S＝ 0C＝ 1,S＝ 1 S＝ C
C C
C C
0 1
0
1
B
A
D0 D1
D2 D3
0 1
0
1
B
A
CDCDCDCD 3,2,1,0
可知用 4选 1实现 S，有逻辑图 A1 F
A0 4选 1
D0 D1 D2 D3
A
B
C
S
可知用 8选 1实现，有 D0=D2=D4=D5=D,D1=0,D3=D6=1,D7=D。
例 2：用 8选 1实现 F=∑m(1,5,6,7,9,11,12,13,14)
1
1 1 1
1 1 1
1 1
00 01 11 10
00
01
11
10
CDAB
D 0
D 1
1 D
D D
0 1
00
01
11
10
CAB
降维
D0 D1
D2 D3
D6 D7
D4 D5
0 1
00
01
11
10
CAB
选卡
D0=D2=D4=D5=D,D1=0,D3=D6=1,D7=D
逻辑图
A2 F
A1 8选 1
A0
D0 D1 D2 D3 D4 D5 D6 D7
A
B
C
D
“1”
例 3：
1 1 1
1 1
1 1 1
1
00 01 11 10
00
01
11
10
CDAB
D 1
D D
1 D
0 D
0 1
00
01
11
10
CAB
降 1维如图所示卡图，
对函数降 2维,
AB＝ 00,C＝ 0,F＝ DC＝ 1,F＝ 1 F＝ C+D
AB＝ 10,C＝ 0,F＝ 0C＝ 1,F＝ D F＝ CD
AB＝ 11,C＝ 0,F＝ 1C＝ 1,F＝ D F＝ C+D
AB＝ 01,C＝ 0,F＝ DC＝ 1,F＝ D F＝ CD+CD
C+D C D+CD
CD C+D
0 1
0
1
B
A
降 2维五、数据比较器大小比较、相同比较功 能：
比较器,能完成两个数字大小及相同比较的电路。
L L L B A
0 0 0 1 0
0 1 0 0 1
1 0 1 0 0
1 1 0 1 0
逻辑图表达式输入：
输出：
真值表
BAmL 2
BABABA
BAABmmL
30
BAmL 1
L>
L<
L=≥1
比较数据 A,B
L>,L=,L<
1、一位数码比较
A
3
B
3
A
2
B
2
A
1
B
1
A
0
B
0
a > b a = b a < b L
A > B
L
A = B
L
A < B
A
3
>B
3
× × × × × × 1 0 0
A
3
<B
3
× × × × × × 0 0 1
A
3
=B
3
A
2
>B
2
× × × × × 1 0 0
A
3
=B
3
A
2
<B
2
× × × × × 0 0 1
A
3
=B
3
A
2
=B
2
A
1
>B
1
× × × × 1 0 0
A
3
=B
3
A
2
=B
2
A
1
<B
1
× × × × 0 0 1
A
3
=B
3
A
2
=B
2
A
1
=B
1
A
0
>B
0
× × × 1 0 0
A
3
=B
3
A
2
=B
2
A
1
=B
1
A
0
<B
0
× × × 0 0 1
A
3
=B
3
A
2
=B
2
A
1
=B
1
A
0
=B
0
1 0 0 1 0 0
A
3
=B
3
A
2
=B
2
A
1
=B
1
A
0
=B
0
0 0 1 0 0 1
A
3
=B
3
A
2
=B
2
A
1
=B
1
A
0
=B
0
0 1 0 0 1 0
真值表 （考虑低位比较级联 a>b,a=b,a<b)
2,多位数码比较 （ 4位）
方法,先高位，高位相同看次位，依此类推 。
表达式
)(
00112233
00112233
112233223333
baBABABABA
BABABABA
BABABABABABAL BA
223333 )( BABABAL BA
)(00112233 baBABABABAL BA
电路（略）
特点,① 4位比较
②级联输入
3、集成比较器
74LS85 — 4位比较器,功能表见 P109。
功能表,下页符号 COMP
0 P
3 P>Q
>
= P=Q
<
0 Q P<Q
3
A
3
B
3
A
2
B
2
A
1
B
1
A
0
B
0
a>b a=b a<b L
A>B
L
A=B
L
A<B
A
3
>B
3
× × × × × × 1 0 0
A
3
<B
3
× × × × × × 0 0 1
A
3
=B
3
A
2
>B
2
× × × × × 1 0 0
A
3
=B
3
A
2
<B
2
× × × × × 0 0 1
A
3
=B
3
A
2
=B
2
A
1
>B
1
× × × × 1 0 0
A
3
=B
3
A
2
=B
2
A
1
<B
1
× × × × 0 0 1
A
3
=B
3
A
2
=B
2
A
1
=B
1
A
0
>B
0
× × × 1 0 0
A
3
=B
3
A
2
=B
2
A
1
=B
1
A
0
<B
0
× × × 0 0 1
A
3
=B
3
A
2
=B
2
A
1
=B
1
A
0
=B
0
1 0 0 1 0 0
A
3
=B
3
A
2
=B
2
A
1
=B
1
A
0
=B
0
0 0 1 0 0 1
A
3
=B
3
A
2
=B
2
A
1
=B
1
A
0
=B
0
× 1 × 0 1 0
A
3
=B
3
A
2
=B
2
A
1
=B
1
A
0
=B
0
0 0 0 1 0 1
A
3
=B
3
A
2
=B
2
A
1
=B
1
A
0
=B
0
1 0 1 0 0 0
普通
4
位比较功能特定功能
74LS85 比较器功能表
4、应用
⑴ 串联比较（ 8位比较）
LA>B >
LA=B 85(1) =
LA<B <
3 2 1 0
A7
B7
A4
B4
LA>B >
LA=B 85(2) =
LA<B <
3 2 1 0
A3 A0
B3 B0
0
1
0
LA>B
LA=B
LA<B
高位片 低位片比较,① 优先进行 A7～ 4与 B7～ 4的比较；
② 前者相等时进较 A3～ 0与 B3～ 0的比较。
⑵ 并联比较（ 20位比较）
(二级比较 )
(初级比较 )
P>Q P<Q
85(1)
3 2 1 0 > = <
P>Q P<Q
85(2)
3 2 1 0 > = <
P>Q P<Q
85(3)
3 2 1 0 > = <
P>Q P<Q
85(4)
3 2 1 0 > = <
0
1
0
LA>B
LA=B
LA<B
P>Q >
P=Q 85(5) =
P<Q <
3 2 1 0
A1
B1
A4
B4
A6
B6
A9
B9A10 B10
A11
B11
A1
4 B14
A1
6 B16
A1
9 B19
A1
5
B15 A5 B5 A0 B0
说明,①初级比较每片完成 5位 数据比较。
②二级比较完成 4位 数据比较，级联输入接成：
a>b a=b a<b
0 1 0
(二级比较 )
(初级比较 )
0
1
0
LA>B
LA=B
LA<B
P>Q >
P=Q 85(5) =
P<Q <
3 2 1 0
思考：
P>Q P<Q
85(1)
3 2 1 0 > = <
A1
6 B16
A1
9 B19
A1
5
B15
5位 数据大小比较说明,
1.A19～ 15≠B 19～ 15时,
P>Q,P<Q=10或 01,能区分大小,
2.A19～ 15=B19～ 15时,
① A15=B15=1时
P>Q,P<Q=00
② A15=B15=0时
P>Q,P<Q=11
不影响低位的比较,
思考题,
用 1个 4位数据比较器 (7485)及少量门,实现 5位数据的比较 (大小及相等 )。
规律,0000 — 1001 相同，不修正；
1010 — 1111 有进位，应修正；
B码 >9时,应修正 —— 用 7485 判断修正,加 0110 —— 用 74LS283实现 。
D04
D0
1D02
D08
D11
COMP
0 P
3 P>Q
>
= P=Q
<
0 Q P<Q
3
A2
A0A
1
A3 0
1
0
0
10
1
A2
A0A
1
A3
0
0
0 P
3
0
0 Q?
3
3
Ci Co
(3)实现 B码 →BCD码转换电路：
如,(1101)B＝ (13)10
＝ (0001 0011)BCD
和 9比较 >9:加 6<9:加 0
六、奇偶校验器 /奇偶产生器
1.奇偶校验 /产生器：
可以产生奇偶校验位 或 进行奇偶校验的逻辑器件。
符号：
奇校验 偶校验
2K＋ 1
∶
∶ 2K
∶
∶
奇偶校验,
1.只能查错,不能纠错,
2.只能检查出奇数个错误的发生,
2.集成奇偶校验 /产生器以 74LS180为例,
功能表,
奇偶校验 /产生器功能表输入 输出
A～ H中
1的数目 EVEN ODD FEVF
OD
偶数 1 0 1 0
偶数 0 1 0 1
奇数 1 0 0 1
奇数 0 1 1 0
× 1 1 0 0
× 0 0 1 1
特点,
1.A～ H 8个输入端,
2.EVEN 偶级联输入,EVEN =1,
表示 前级 1的个数为偶数,
3.ODD奇级联输入,ODD =1,
表示 前级 1的个数为奇数,
4.FEV 偶数输出端,FEV =1
表示 本级及以前 1的个数为偶数,
5,FOD奇数输出端,FOD =1
表示 本级及以前 1的个数为奇数,
3.应用（ 8位数据的传送）
奇产生 奇校验对 (1)片
ODD1=1,EVEN1=0
① 若 A～ H中 1的个数为奇数则 FOD1 =0
② 若 A～ H中 1的个数为偶数则 FOD1 =1 输入 输出
A～ H中
1的数目 EVEN ODD FEVF
OD
偶数 1 0 1 0
偶数 0 1 0 1
奇数 1 0 0 1
奇数 0 1 1 0
× 1 1 0 0
× 0 0 1 1
即,传送时 A～ H及 FOD1中 1的个数为 奇数个 (奇校验产生 ).
奇产生 奇校验对 (2)片
ODD2= FOD1,EVEN2= FOD1
① 正确传输时,
若 A～ H中 1的个数为奇数,
若 A～ H中 1的个数为偶数,
② 错误传输 (奇数个数传错 )时,
1 02 121 21 ODOD F E V E NO DDF
1 12 020 21 ODOD F E V E NO DDF
输入 输出
A～ H中
1的数目 EVEN ODD FEVF
OD
偶数 1 0 1 0
偶数 0 1 0 1
奇数 1 0 0 1
奇数 0 1 1 0
× 1 1 0 0
× 0 0 1 1
所以,判断 FOD2 =1,即可校验传输的正确性,
A～ H及 FOD1中 1的个数会变为 偶数 个,均会使 FOD2=0
§ 4 组合电路的竞争与险象竞争,信号经不同路径到达某一点有时，所用的时间不同，这个 时间差 称之为 竞争 。
险象,由于竞争使得电路产生了 暂时 错误输出称之为 险象 。
说明,(1)一般来说，时延对数字系统是有害的，
它会降低系统的工作的速度，还会产生竞争冒险现象。
(2)竞争和险象是对电路的，而不是针对函数的。
一、竞争、险象险象分类逻辑险象 静态险象～ 本应不变而发生了变化。动态险象～ 本应一次变化而发生了多次变化。
输出错误 0型险象～ 产生低电平错误。1型险象～ 产生高电平错误。
静态 0型动态 0型静态 1型动态 1型输入变化前的输出输入变化后的输出逻辑险象～ 一个变量的变化。
功能险象～ 多个变量的变化。
本应不变而发生了变化本应一次变化而发生了多次变化二、产生原因器件延时不同。
信号路径不同。
三、静态逻辑冒险举例一般情况产生 1型险象产生 0型险象 AA AA ＋?
≥1
tpd
有代数法和卡诺图法
检查是否存在某个变量 X,它同时以原变量和反变量的形式出现在函数表达式中；
1、代数法：
如果上述现象存在，则检查表达式是否可在一定条件下成为 X+X或者 X?X 的形式。
若能，则说明与函数表达式对应的电路可能产生险象。
四、判别方法检查有否互补变量检查表达式形式是否可能产生试判断电路 ACBACAF 例：
险象 。
解,变量 A和 C具备竞争的条件,应分别进行检查。
检查 C：
11
10
01
00
AB
AB
AB
AB
CF
CF
F
CF
1
C发生变化时不会产生险象,
检查 A：
11
10
01
00
BC
BC
BC
BC
AAF
AF
AF
AF
当 B=C=1时,A的变化可能使电路产生险象,
ACBACAF
当描述电路的逻辑函数为,与或,式时,可采用卡诺图来判断是否存在险象。其方法是观察是否存在,相切,的卡诺圈,若存在则可能产生险象。
2、卡诺图法
00 01 11 10
00
01
11
10
CDAB
11
11
1
11 1
的卡诺图中，在电路 CDACACBF例：
，不被同一卡诺圈所包含与相邻最小项 B C DADCBA
因此当 B＝ D =1,A＝ 0时 (此时 F =C+C )，电路可能由于 C 的变化 而 产生险象。
⑴ 利用定理,BCCAABCAAB
给原函数增加冗余项。
⒈ 用增加冗余项的方法消除险象在表达式中 "加 "上多余的 "与项 "或者 "乘 "上多余的 "或项 "，使原函数不可能在某种条件下产生的形式，从而消除可能或再出现 XXXX
险象。
险象应该消除,否则会影响电路的工作。
五、险象的消除解,原电路对应的函数表达式为
CAABCAABF
根据定理，增加冗余项 BC,有
BCCAAB
BCCAABF
＋
1
&
B
C
A
F
&
&
d
g
e
G1
G2
G3
G4
例：电路如图所示，用增加冗余项的方法消除 电路中的险象。
当 B=C=1进,函数由 F＝ A＋ A 变成了 F＝ 1
B
A
C
&
1
&
&
& F
附加门电路改进如下图所示。 BCCAABF ＋
00 01 11 10
00
01
11
10
CDAB
11
11
1
10 1
0 0 0
1
0 0
0 0
CAABF
1 1
1 1
00 01 11 10
0
1
BCA
DCABDACAF
BCADCADCBBDACAF
BCCAABF ＋
⑵ 卡诺图中增加卡诺圈以消除 "相切 "
相切点，需增加卡诺圈相切点，需增加卡诺圈在电路的输出端连接一个惯性延时环节，通常是 RC滤波器。
… 组合电路
x1x
2
xn
F'F
C
R F
t
F’
t
使用 此方法时要适当选择时间常数 (?=RC),要求?足够大，
以便,削平,尖脉冲；但 又 不能太大，以免使正常的输出发生畸变。
⒉ 增加惯性延时环节
⒊ 加选通脉冲
B
A &
E
F(1)先使 E＝ 0，关闭与非门
(2)等 A,B信号都来到后，
让 E＝ 1,得到可靠的 F＝ AB
⒋ 其它办法
(1)计算机仿真,检查有无险象存在；
(2)实验验证，等等。
本章小结二种方法,分析、设计方法。
六种电路,加法器、编码器、译码器、
数据选择器、比较器、奇偶校验器。
竞争与险象要求,
熟练掌握组合电路的分析方法和设计方法。
熟练掌握六种芯片的主要功能和基本应用。
了解组合电路中的竞争与险象。
作业本章完
4.2 求,当 S3S2S1S0=0000～ 1111时,Y=f(A,B)
即求 Y与 AB的函数关系,
4.6(1)
4.7(2) 全减器,输入有被减数、减数和低位的借位，
输出有本位差、向高位的借位。
4.12
4.14 可加少量门 。
4.17 用 74LS42,功能表见 P99.
4.20 用降 1维和降 2维两种方法作答,
4.21 (1) (用降维法 )
(2) (用扩展法 )
4.22 用并行比较法第一次作业第二次作业解,
例 1,军民联欢会的入场券分红,黄两色，军人持红票入场，
群众持黄票入场，符合要求时，放行通过。求放行的逻辑关系,
设,
A=1为军人,A=0为群众
B=1有红票,B=0无红票
C=1有黄票,C=0无黄票
Y=1通过,Y=0不能通过
A B C Y
0 0 0 0
0 0 1 1
0 1 0 0
0 1 1 1
1 0 0 0
1 0 1 0
1 1 0 1
1 1 1 1
ABCCABBCACBAY
例 2,有一个水塔，由大小两个水泵供水。水位高于 C时不供水，水位低于 C时由小水泵单独供水；水位低于 B
时，由大水泵单独供水；水位低于 A时，由两个水泵同时供水，请说明两个水泵的工作情况。
解,设大水泵为 ML，小水泵为 MS，取值为 1表示工作，为 0
表示停止。三个限位为 A,B和 C，取值为 1表示水位低于 A、
B和 C点。
列出真值表 写出逻辑表达式
A B C MS ML 可由 ML（或 MS）为 1的各项
0 0 0 0 0 写出 ML（或 MS）的与或式：
0 0 1 1 0 ML= A B C + A B C
0 1 1 0 1 MS= A B C + A B C
1 1 1 1 1 也可以用 ML（或 MS）为 0的各项写出或与式：
ML=(A+B+C)? (A+B+C)
MS=(A+B+C)? (A+B+C)
数字逻辑电路组合逻辑电路时序逻辑电路主要内容
⒈ 组合电路的分析、设计方法。
⒉ 常用集成组合逻辑电路。
由小规模集成电路组成由中规模集成电路组成第一节 组合电路的分析方法第二节 组合电路的设计方法第三节 常用集成组合逻辑电路第四节 组合逻辑电路的竞争与下险象
1.任务：
2.目的：
3.方法：
§ 1 组合电路的分析方法确定给定逻辑图的逻辑功能。
⑴ 写表达式；
⑵ 化简变换；
⑶ 列真值表；
⑷ 功能描述 。
⑴ 了解电路功能
⑵ 改进电路设计逻辑电路功能描述可用表达式、
卡诺图、真值表等多种方法，这里特指用概括的文字 进行功能描述。
例,M
解,⑴ 写表达式
C
N
P
Q
R
CBAABACM BCAABBCN
CBABCBAABCBAAABMAP 4m?
A B CCBANCMQ 71 mm
CBABNABR 2m?
例,M
C
N
P
Q
R
CBAABCCBACBAP Q RF
7421 mmmm )7,4,2,1(m
ABCCBACBACBA
真值表
A B C F
0 0 0 0
0 0 1 1
0 1 0 1
0 1 1 0
1 0 0 1
1 0 1 0
1 1 0 0
1 1 1 1
功能描述,三变量判奇电路电路改进：
ABCCBACBACBAF
CBA
CBABACABBA
)() (
=1A
B
F=1C
1.任务：根据功能要求，设计逻辑电路。
2.方法：列真值表，写表达式，化简变换，画逻辑图。
3.举例：三变量表决器射击游戏操作码形成器血型“输送 — 接受”
§ 2 组合电路的设计方法例：设计三人表决电路（ A,B,C）。每人一个按键，如果同意则按下，不同意则不按。
结果用指示灯表示，多数同意时指示灯亮，
否则不亮。
1.逻辑假设 。三个按键 A,B,C按下时为,1”，
不按时为,0”。输出量为 F，多数赞成时是
,1”，否则是,0”。
2.根据题意列出逻辑状态表（真值表） 。
A B C F
0 0 0 0
0 0 1 0
0 1 0 0
0 1 1 1
1 0 0 0
1 0 1 1
1 1 0 1
1 1 1 1
逻辑状态表
A
BC00 01 11 10
0
1
0 0 1 0
0 1 1 1
AB
AC
BC
CABCABF
3.画出卡诺图：
4.根据逻辑表达式画出逻辑图。
CABCABF
&
1&
&
A
B
C F
CABCAB CABCAB
&
&
&
&
A
B
C F
CABCABF
若用与非门实现
全加器
编码器
译码器
数据选择器
数值比较器一、全加器
1.半加：不考虑从低位来的进位全加,相加过程中，既考虑加数、被加数又考虑低位的进位位。
§ 3 常用集成电路解：设,an---加数； bn---被加数； cn-1---低位的进位；
sn---本位和； cn---进位。
2.设计一位全加器步骤：真值表，表达式，化简变换，逻辑图
a
n
b
n
c
n - 1
s
n
c
n
0 0 0 0 0
0 0 1 1 0
0 1 0 1 0
0 1 1 0 1
1 0 0 1 0
1 0 1 0 1
1 1 0 0 1
1 1 1 1 1
a
n
b
n
c
n - 1
s
n
c
n
0 0 0 0 0
0 0 1 1 0
0 1 0 1 0
0 1 1 0 1
1 0 0 1 0
1 0 1 0 1
1 1 0 0 1
1 1 1 1 1
11 nnnnnn cbabacbabas nnnnn )()(
nnnnnnn bacbabac n 1)(
1 nnn cba
nnnnn bacba 1)(
逻辑图
an
bn
cn-1
sn
cn
∑
逻辑符号
a
nb
n sn
&
=1
=1c
n-1
&
≥1 cn
3.多位加法器
串行进位加法器 — 速度低
超前进位加法器 — 速度高超前进位产生器
Ci = (Ai⊕ Bi)Ci-1 + AiBi =Gi + PiCi-1
Pi Gi
进位传输项 进位产生项有 C0 = A0B0 + (A0 ⊕ B0)C-1 = G0 + P0C-1
C1 = G1+ P1C0 = G1+ P1G0 +P1P0C-1
C2 = G2 + P2C1= G2 + P2 G1+P2 P1G0 +P2P1P0C-1
C3 = G3 + P3C2 = G3 + P3 G2 + P3P2 G1+P3P2 P1G0 +P3P2P1P0C-1
可见,Ci仅与 Gi,Pi有关，即只与被加数、加数有关，
可并行产生。
符号：
Cn
Cn－ 1
4,集成全加器及应用集成 双全加器 T694 74LS183
4位全加器 T692
4位超前全加器 T693 74LS283 CD4008
超前进位产生器 T698 74LS182
4位算术逻辑单元 /函数发生器 T697 74LS181
（ 16功能）
8功能 ALU 74LS381
应用例 1,8421BCD码 转换成余 3码分析,8421BCD＋ 0011 →余 3码
P口 → BCD码,Q口 → 0011,Ci＝ 0
输出口 （和） →余 3码
8
注意高低位顺序分析,2位 8421BCD码按权展开
D= D18?80+D14?40+ D12?20+D11?10 + D08?8+ D04? 4+ D02?2+ D01?1
↓ ↓ ↓ ↓
64+16 32+8 16+4 8+2
= D18?64+D14?32 +（ D18+ D12）?16 +（ D14 + D11 + D08 ）?8+
（ D12 + D04 ）?4 +（ D11 + D02 ）? 2 + D01?1
= D18?26+D14?25 +（ D18+ D12）?24 +（ D14 + D11 + D08 ）?23+
（ D12 + D04 ）?22 +（ D11 + D02 ）? 21 + D01? 20
例 2,用全加器 74lLS283实现：
2位 8421BCD码（ 高位 D18D14D12D11,低位 D08D04D02D01）向二进制码（ B码 )的转换 。
一个 2位十进制数（最大为 99），用二进制（ B码）
表示需 7位，即 B＝ B6 B5 B4 B3 B2 B1 B0
D= D18?26+D14?25 +（ D18+ D12）?24 +（ D14 + D11 + D08 ）?23+
（ D12 + D04 ）?22 +（ D11 + D02 ）? 21 + D01? 20
B＝ B6 B5 B4 B3 B2 B1 B0
＝ B6? 26+ B5?25 + B4?24 + B3?23+ B2?22 + B1?21 + B0? 20
D01D11
D02
D12
D04
D11
D08
D12
D14D1
8
D14D18
+）
B0B1
●●
B2
●
B3’
●
●
B4’
●●
B3B4B5B6
D01D11
D02
D12
D04
D11
D08
D12
D14D1
8
D14D18
+）
B0B1
●●
B2
●
B3’
●
●
B4’
●●
B3B4B5B6
加法器分配：
74lLS283为 4位二进制加法器，故需要 2片全加器。
具体分配如上图,蓝圈 运算用一片,红圈 运算用一片。
全部转换需完成 8次加法运算。
D= D18?26+D14?25 +（ D18+ D12）?24 +（ D14 + D11 + D08 ）?23+
（ D12 + D04 ）?22 +（ D11 + D02 ）? 21 + D01? 20
D01
B3
B2
B1
B0
CO
A3
A2
A1
A0
CI
F3
F2
F1
F0
∑
B3
B2
B1
B0
CO
A3
A2
A1
A0
CI
F3
F2
F1
F0
∑
D02
D04
D08
D11
D12
D14
D18
B0
B1
B2
B3
B4
B5
B6
74lLS283
74lLS283
D= D18?26+D14?25 +（ D18+ D12）?24 +（ D14 + D11 + D08 ）?23+
（ D12 + D04 ）?22 +（ D11 + D02 ）? 21 + D01? 20
B3’
B4’
分类：
二、编码器编码,把特定含义的信息编成二进制代码。
输出功能二进制编码器 — 输入 2n个信号，输出 n位代码二 ～ 十进制编码器 — 10个信号输入,BCD码输出一般编码器 — 输入间有约束优先编码器 — 按优先级别高低编码代表 0～ 9十个数字
1,二进制编码器（一般编码器）
解,分析功能要求
8个输入：设为 X0～ X7，且高电平有效。
3位二进制代码输出：设为 A,B,C。
约束关系 ——不允许两个或两个以上输入信号同时有效
（ 1）设计一个 8/3一般编码器列真值表
8位输入，其组合为 28＝ 256种，真值表应有 256行，
但因为约束条件的存在，可以只列出简化真值表。
简化真值表 X0 X1 X2 X3 X4 X5 X6 X7 Xi A B C
1 0 0 0 0 0 0 0
0 1 0 0 0 0 0 0
0 0 1 0 0 0 0 0
0 0 0 1 0 0 0 0
0 0 0 0 1 0 0 0
0 0 0 0 0 1 0 0
0 0 0 0 0 0 1 0
0 0 0 0 0 0 0 1
X0
X1
X2
X3
X4
X5
X6
X7
0 0 0
0 0 1
0 1 0
0 1 1
1 0 0
1 0 1
1 1 0
1 1 1
列表达式
A = X4 + X5 + X6 +X7
B = X2 + X3 + X6 +X7
C = X1 + X3 + X5 +X7
列表达式
A = X4 + X5 + X6 +X7
B = X2 + X3 + X6 +X7
C = X1 + X3 + X5 +X7
画逻辑图
X0 X1 X2 X3 X4 X5 X6 X7
≥1
≥1
≥1
A
B
C
2.优先编码器例：某火车站，有特快、快车、普快三种列车请求发车信号，试设计发车信号电路。
当输入有一个以上信号申请编码时，
只对优先级别最高的信号进行编码。
解：输入：特快请求信号 A，高有效。
快车请求信号 B，高有效；
普快请求信号 C，高有效；
输出：特快、快车、普快发车信号为 F1,F2,F3
高有效。
表达式
A B C F1 F2 F3
0 0 0 0 0 0
0 0 1 0 0 1
0 1 0 0 1 0
0 1 1 0 1 0
1 0 0 1 0 0
1 0 1 1 0 0
1 1 0 1 0 0
1 1 1 1 0 0
真值表
CBAF
BAF
AF
3
2
1
电路（略）
A B C F1 F2 F3
0 0 0 0 0 0
1 × × 1 0 0
0 1 × 0 1 0
0 0 1 0 0 1
简化真值表特快发车编码信号 100
快车发车编码信号 010
普快发车编码信号 001
增加使能控制端，多用于键盘电路、计算机中断等。
以 74LS148例（功能表如下,P93）
3.集成优先编码器
S01276543210 YYYYYININININININININST EX
1 × × × × × × × × 1 1 1 1 1
0 1 1 1 1 1 1 1 1 1 1 1 1 0
0 × × × × × × × 0 0 0 0 0 1
0 × × × × × × 0 1 0 0 1 0 1
0 × × × × × 0 1 1 0 1 0 0 1
0 × × × × 0 1 1 1 0 1 1 0 1
0 × × × 0 1 1 1 1 1 0 0 0 1
0 × × 0 1 1 1 1 1 1 0 1 0 1
0 × 0 1 1 1 1 1 1 1 1 0 0 1
0 0 1 1 1 1 1 1 1 1 1 1 0 1
特点,
※ 8个输入，低有效，高位优先
※ 3位代码，反码输出
※ 3个使能端：
使能输入 ＝ 0 编码
＝ 1 禁止使能输出 ＝ 1 本片有输出
＝ 0 本片无请求，可接另一片的
（进行扩展）
扩展输出端 ＝ 1 本片未编码
＝ 0 本片已编码
ST
SY
EXY
图形符号扩展应用,2片 8/3? 16/4优先编码器
70 ININ 158 ININ
高片 低片
Ys（高片）接 ST（低片）
ST（高） =1,Ys(高 )= ST(低 )=1,两片均不编码,禁止工作；
ST（高） =0，且高片有申请,Ys (高 ) =1= ST(低 )，低片禁止；
ST（高） =0，且高片无申请,Ys (高 ) =0= ST(低 )，低片可编码。
① 集成编码器分 二进制编码器和 二～十进制 编码器两类,
② 集成二～十进制编码器,常称 10/4编码器,
例,74LS147,
☆ 9个输入端,代表 1～ 9九个数字,低有效,高位优先 ;
☆ 4个输出端,反码输出。如 9→0110,4→1011;
☆ 1～ 9中如无申请,输出 → 1111,表示数字 0的编码,即
0的编码是隐含的。
☆ 无控制端,扩展时不方便,
③ 码盘是一种实现编码的器件,
说明,
Ⅰ,基本组成基本单元框
⑴ 符 号 框 ——单元功能或结构边界框 公共控制框公共输出框补充,图形符号简介
⑵ 总限定符号 ——电路或器件总的逻辑功能。
基本单元框
（必须）
公共控制框
（可选）
公共输出框
（可选）
Ⅰ,基本组成（续）
⑶ 输入 /出限定符号 ——与输入 /出有关的相应输入 /出的功能、物理特性。
⑷关联标记 ——用字母、数字表示输入之间、输出之间以及输入 /出之间的相互关系。
符 号 框基本单元框总限定符号
HPRI/BIN
输入 /出限定符号关联标记
Ⅱ,逻辑关系
⑴ 内部逻辑关系 ——符号框 里面 输入、输出的逻辑状态。
外部逻辑关系 ——符号框 外面 输入、输出的逻辑状态。
⑶ 影响输入 /输出 ——— 施加作用，影响、控制其他信号的输入 /输出。（主导作用）
受影响输入 /输出 —— 受影响，受作用、受控制的信号
(端 ) 。（被动作用）
⑵ 表示外部输入 /出物理量、内部逻辑状态的 两种 方法。
逻辑非符号 ——输入 /输出以“○”表示逻辑非信号。
极性符号 ——输入 /输出以,”表示低电平（逻辑非）
信号。
注意：同一张逻辑图上，不能同时使用两种符号。
ENa
极性符号体制标注 极性符号体制标注内部逻辑关系外部逻辑关系内部逻辑关系影响输入
/输出受影响输入 /输出
Ⅲ,关联标记 (共 10种关联关系 )
Gm,与关联 ; Vm,或关联 ; Nm,非关联 ;
Zm,互联关联 ; Cm,控制关联 ; Mm,方式关联 ;
Am,地址关联 ; ENm,使能关联 ;
Sm,置位关联 ; Rm,复位关联 ;
m标号
ENa
Zm,
互联关联
V18,
或关联
ENa,
使能关联 使能关联,ST=0时,ENa=1,输出为正常功能 ;
ST=1时,ENa=0,输出被封锁,
ENa
Ⅳ 举例总限定符号
HPRI/BIN—编码器
18171110 )( VZZZY S
aEX ENZZZY )( 171110
只要有编码请求,
或 ST=1不允许时
YS =1
只要有编码请求,
且 ST=0允许时
YEX =0
译码 ——编码逆过程，将二进制代码的原意“翻译”
出来，还原成原特定含义的信息。即每组代码有一个相应输出端为有效 高 /低 电平，其余输出端为无效 (低 /高 )电平。
分类 ——按功能不同，分为,
变量译码器 — 表示输入变量状态,2/4,3/8,4/16
码制变换译码器 — BCD/十，余 3/十，格雷码 /十显示译码器 — 驱动显示器件三、译码器特点 — 输入,n个变量，即 n位代码，
输出,2n个,即对应 n个变量的 2n种组合,每个输出对应一种输入代码，即一个 n变量最小项。
设计 — 举例三变量译码器的设计 。
（真值表，表达式，变换，逻辑图）
1、变量译码器（二进制译码器）
解,输入,3个变量，设为 A,B,C。
输出,23＝ 8个,设为 Y0～ Y7高有效。
也可设为低有效设计举例（续）
说明 — 译码器是多输入、多输出组合逻辑电路，
每个输出对应一个 n变量最小项 ——也称最小项发生器。
真值表
76543210 YYYYYYYYB CA
0 0 0 1 0 0 0 0 0 0 0
0 0 1 0 1 0 0 0 0 0 0
0 1 0 0 0 1 0 0 0 0 0
0 1 1 0 0 0 1 0 0 0 0
1 0 0 0 0 0 0 1 0 0 0
1 0 1 0 0 0 0 0 1 0 0
1 1 0 0 0 0 0 0 0 1 0
1 1 1 0 0 0 0 0 0 0 1
表达式
CBAY
CBAY
CBAY
CBAY
7
2
1
0
电路 （略）
集成变量译码器 2/4译码器 74LS139 CD4556
3/8译码器 74LS138
4/16译码器 74LS154
以 74LS138 （ 3/8译码器）进行说明,
图形符号
0
7G
76543210 YYYYYYYY
A2 A1 A0 STA STBSTC
一般符号说明,有 3个变量输入端 A2A1A0(ABC)
有 8个输出端 Y0 … Y7，低译中（低有效）
有 3个使能端 STA,STB,STC
功能表
76543210 YYYYYYYYB CASTSTST CBA?0 × × × × 1 1 1 1 1 1 1 1
× 1 × × × 1 1 1 1 1 1 1 1
1 0 0 0 0 0 1 1 1 1 1 1 1
1 0 0 0 1 1 0 1 1 1 1 1 1
1 0 0 1 0 1 1 0 1 1 1 1 1
1 0 0 1 1 1 1 1 0 1 1 1 1
1 0 1 0 0 1 1 1 1 0 1 1 1
1 0 1 0 1 1 1 1 1 1 0 1 1
1 0 1 1 0 1 1 1 1 1 1 0 1
1 0 1 1 1 1 1 1 1 1 1 1 0
⑴
⑵
2片 138 (3/8)?4/16译码器
（也可扩成 5/32,6/64译码器）
4/16译码器输入端,4个,A3～ A0
输出端,16个,Y0～ Y15
A3=0时,⑴ 片工作如 A3～ A0=0011→Y 3=0
A3=1时,⑵ 片工作如 A3～ A0=1011→Y 11=0
① 扩展应用：
Y3
Y11
0
0
11
1
② 地址分配
0 1 2 3 4 5 6 7
012 AAASTSTST
AAAAAA AA
CBA
1 0 0 0 0 0 00 ～ 11 80H ～ 83H
1 0 0 0 0 1 00 ～ 11 84H ～ 87H
1 0 0 0 1 0 ∶ 88H ～ 8BH
1 0 0 0 1 1 ∶ 8CH ～ 8FH
1 0 0 1 0 0 ∶ 90H ～ 93H
1 0 0 1 0 1 94H ～ 97H
1 0 0 1 1 0 98H ～ 9BH
1 0 0 1 1 1 9CH ～ 9FH
地址线信号线口地址 输出
7
6
5
4
3
2
1
0
Y
Y
Y
Y
Y
Y
Y
Y
数据总线就 U0～ U7片选而言,A1A0可取任意值。
③ 构成数据分配器
STA=1,STB STC 作数据输入端 D
A2A1A0 变化，可轮流分配给 Y0 … Y7得三地址 8输出
1线 /8线数据分配器 。
说明：
当 D＝ 0时,138工作，根据 A2A1A0
的不同组合，在相应输出端得到数据 0。
当 D＝ 1时,138禁止工作，输出端全为 1，
相当把数据 1送到了输出端。
依据 函数可展成标准与或式，即部分最小项之和。
译码器是最小项输出器，能产生全部最小项。
举例,用 74LS138实现一位全加器。
④ 实现逻辑函数方法 把对应函数所含 最小项的 译码器的输出，
相与非 （低电平输出）或者 相或 （高电平输出）
即可得到相应的逻辑函数。
a i b i c i - 1 s i c i
0 0 0 0 0
0 0 1 1 0
0 1 0 1 0
0 1 1 0 1
1 0 0 1 0
1 0 1 0 1
1 1 0 0 1
1 1 1 1 1
7421
7421
)7,4,2,1(
mmmm
mmmm
mS i
7653
)7,6,5,3(
mmmm
mC i
说明,① 视译码输出高译中 /低译中不同而选择不同的门
（低 → 与非门；高 → 或门,见 P98例 4）；
② 译码器变量少时，可先扩展后再级联。
7421
7421
YYYY
mmmmS i
7653
7653
YYYY
mmmmC i
2、码制变换译码器
⑴ 以 8421BCD?十进制（又称二～十进制译码器）为例，
设计一个码制变换译码器。
解：
输入,4位 ABCD为
8421BCD。
输出,
10个数字信号，
设为 Y0… Y9设高有效，
有 BCD/十，余 3/十，循环 /十等多种。
真值表：
A B C D Y0 Y1 Y2 Y3 Y4 Y5 Y6 Y7 Y8 Y9
0 0 0 0 1 0 0 0 0 0 0 0 0 0
0 0 0 1 0 1 0 0 0 0 0 0 0 0
0 0 1 0 0 0 1 0 0 0 0 0 0 0
∶ ∶
∶ ∶
1 0 0 1 0 0 0 0 0 0 0 0 0 1
1 0 1 0
伪码
1 1 1 1
根据对伪码的不同处理可得两种不同的电路：
部分译码～ 把伪码作无关项处理，当因干扰等原因出现伪码时，电路输出可能出错；
完全译码～ 可拒收伪码。
部分译码设计：
DCBY
DCBY
DCBY
DCBAY
DCBAY
4
3
2
1
0
DAY
DAY
DCBY
DCBY
DCBY
9
8
7
6
5
Y0 Y1 Y3 Y2
Y4 Y5 Y7 Y6
× × × ×
Y8 Y9 × ×
00 01 11 10
00
01
11
10
CDAB
电路（略） 当因干扰出现伪码时，如 ABCD＝ 1111时,Y7＝ BCD＝ 1,Y9＝ AD＝ 1，出现错误。
完全译码设计：
Y0 Y1 Y3 Y2
Y4 Y5 Y7 Y6
Y8 Y9
00 01 11 10
00
01
11
10
CDAB
DCBAY
DCBAY
DCBAY
DCBAY
DCBAY
4
3
2
1
0
DCBAY
DCBAY
DCBAY
DCBAY
DCBAY
9
8
7
6
5
电路（略）
说明：
1.部分译码电路简单,但可能出错,
2.完全译码是最小项输出，伪输入时，不会有伪输出。
3.集成电路一般采用完全译码方式,
⑵ 集成码制变换译码器
74LS42,CC4028 均为 4/10译码器。
以 7442为例说明：
一般符号 图形符号
74LS42功能表 A B C D
0 0 0 0 0 1 1 1 1 1 1 1 1 1
0 0 0 1 1 0 1 1 1 1 1 1 1 1
0 0 1 0 1 1 0 1 1 1 1 1 1 1
∶ ∶
∶ ∶
1 0 0 1 1 1 1 1 1 1 1 1 1 0
1 0 1 0 1 1 1 1 1 1 1 1 1 1
∶ ∶
1 1 1 1 1 1 1 1 1 1 1 1 1 1
9876543210 YYYYYYYYYY
（ 1） 无选通输入特点 输出低有效全译码电路如用 4片 4/10译码器和 1片 2/4译码器?5/32译码器分析,因 74LS42无选通输入，故如不用 Y8,Y9两个输出端，
高位 A3可做使能端用，这样 4/10译码器?3/8译码器。
（ 2）扩展应用
④① ② ③
0 1
0 1 2 3
0 1 2 3 0 1 2 3 0 1 2 3 0 1 2 3
0Y 7Y 8Y 15Y 16Y 23Y 24Y 31Y
说明：
A4A3＝ 00时,① 片工作,A2A1A0＝ 000～ 111时,Y0～ Y7 有 低 输出,
其余输出 Y8～ Y31均为高,
A4A3＝ 01时,② 片工作,A2A1A0＝ 000～ 111时,Y8～ Y15 有 低 输出,
A4A3＝ 10时,③ 片工作,A2A1A0＝ 000～ 111时,Y16～ Y23 有 低 输出,
A4A3＝ 11时,④ 片工作,A2A1A0＝ 000～ 111时,Y24～ Y31 有 低 输出,
字形重迭式按显示方式分 分段式点阵式半导体显示器荧光数码管液体数字显示器气体放电显示器按发光物质分
3,显示译码器
（ 1）显示器件能直接显示文字、符号的器件半导体显示器 ——磷砷化镓 PN结，外加正向电压（电能）,
发出不同波长的光（红、黄、绿等颜色）。
液晶显示器 ——是既有液体流动性又有晶体光学特性之有机化合物，是通过电场作用和入射光照射改变液晶排列形状、透明度而制成的显示器件。
▲ 本身不发光，是一种被动显示器件。
▲ 主要用于移动设备、钟表、仪表、计算器、家电等。
▲ 工作电压低，功耗极小。
▲ 交流驱动。
常用显示器件有：
（ LED）
（ LCD）
（以常用的 7段显示器为例）
（ 2）显示译码器
7段 LED 共阴极 ——高电平点亮共阳极 ——低电平点亮
a b c d e f g DP
COM
a b c d e f g DP
COM
DP
a b
cde
f g
DP
co
m
co
m
共阴共阳
（ 3）显示译码器设计译码表由 8421BCD→7段 LED的译码器化简变换
A B C D a b c d e f g
0 0 0 0 1 1 1 1 1 1 0
0 0 0 1 0 1 1 0 0 0 0
0 0 1 0 1 1 0 1 1 0 1
0 0 1 1
0 1 0 0 ∶
0 1 0 1 ∶
0 1 1 0 0 0 1 1 1 1 1
0 1 1 1
1 0 0 0 1 1 1 1 1 1 1
1 0 0 1 1 1 1 0 0 1 1
由译码表可写出 a～ g的表达式，
并画出电路。
说明：
⑴ 书中 P101输入是 2421码。
⑵在智能系统中一般由软件译码。
0
1
2
3
4
5
6
7
8
9
（ 4）集成显示译码器 /驱动器
74LS47（共阳）,74LS48（共阴） CC4511（共阴）
〈 1〉 TTL 74LS48译码器 功能表 P103
灯测试 LT,低有效，各字段显示，检查字段好坏；
消隐输入 BI,低有效，功能与 LT相反,BI=0 各字段熄灭，又称灭灯输入；
灭零输入 RBI,低有效,输入 =0时不显示,用于灭无效零，可与 前级 灭零输出配合使用；
灭零输出 RBO,低有效，本位是零且灭掉后,RBO=0，
可与 后级 RBI配合，灭 后级 无效零。
十进制 输入 输入 /出 输出 显示或功能 LT RBI A B C D BI/RBO a b c d e f g
0 1 1 0 0 0 0 1 1 1 1 1 1 1 0 0
1 1 × 0 0 0 1 1 0 1 1 0 0 0 0 1
2 1 × 0 0 1 0 1 1 1 0 1 1 0 1 2
∶
∶
9 1 × 1 0 0 1 1 1 1 1 0 0 1 1 9
10 1 × 1 0 1 0 1 0 0 0 1 1 0 1
∶
15 1 × 1 1 1 1 1 0 0 0 0 0 0 0 不显示消 隐 × × × 0 输入 0 0 0 0 0 0 0
脉冲消隐 1 0 0 0 0 0 0 输出 0 0 0 0 0 0 0
灯测试 0 × × 1 1 1 1 1 1 1 1 全亮十进制 输入 输入 /出 输出 显示或功能 LT RBI A B C D BI/RBO a b c d e f g
0 1 1 0 0 0 0 1 1 1 1 1 1 1 0 0
1 1 × 0 0 0 1 1 0 1 1 0 0 0 0 1
2 1 × 0 0 1 0 1 1 1 0 1 1 0 1 2
∶
∶
9 1 × 1 0 0 1 1 1 1 1 0 0 1 1 9
10 1 × 1 0 1 0 1 0 0 0 1 1 0 1
∶
15 1 × 1 1 1 1 1 0 0 0 0 0 0 0 不显示消 隐 × × × 0 输入 0 0 0 0 0 0 0
脉冲消隐 1 0 0 0 0 0 0 输出 0 0 0 0 0 0 0
灯测试 0 × × 1 1 1 1 1 1 1 1 全亮灯测试 LT,低有效，各字段显示，检查字段好坏；灭零输入 RBI,低有效,输入 =0时不显示,用于灭无效零，可与 前级 灭零输出配合使用；
灭零输出 RBO,低有效，本位是零且灭掉后,RBO=0，
可与 后级 RBI配合，灭 后级 无效零。
消隐输入 BI,低有效，功能与 LT相反,BI=0 各字段熄灭，又称灭灯输入；
灯测试 LT,低有效，各字段显示，检查字段好坏；
消隐输入 BI,低有效，功能与 LT相反,BI=0 各字段熄灭，又称灭灯输入；
灭零输入 RBI,低有效,输入 =0时不显示,用于灭无效零，可与 前级 灭零输出配合使用；
灭零输出 RBO,低有效，本位是零且灭掉后,RBO=0，
可与 后级 RBI配合，灭 后级 无效零。
+5V +5V
1
RBI RBO
2
RBI RBO
3
RBI RBO
6
RBO RBI
5
RBO RBI
4
RBI RBO
灭无效零说明：
① 最高位是零，无效零，应灭掉，令 RBI=0
小数最低位是零，无效，应灭掉，令 RBI=0
② 最高位是零且灭，则标志输出 RBO=0，接次位 RBI若是零，也会熄灭；同样小数最低位是零且灭,RBO=0
接前位 RBI=0，是零也熄灭。
③ 小数点邻位是零不灭，均接成 RBI=5V。
7448应用举例,
说明：
① CC4511译码输出已做成 CT结构电路 (CMOS—NPN
结构）,可直接驱动显示器,故称译码 /驱动器。
② LCD交流驱动芯片如 CD14543,CD14544等。
<2>CMOS CC4511 7段锁存 /译码 /驱动器特点,
灯测试 LT,低有效，显示 8
消隐输入 BI,低有效，不显示锁 存 LE,高有效,LE=1锁存，显示数字不变。
如数字万用表上的 HOLD键。按下，
可将显示数据锁存，不再变化。
四、数据选择器 (多路数据开关 )
定义,能从 多个 数据信号种选择 一个 数据信号传送到输出端的电路。
输入,2n路数据和 n位地址。
输出,1位数据。
地址：选择哪个数据的控制信号。
A0 A1
D3
D2
D1
D0
W
控制信号输入信号输出信号数据选择器类似一个多掷开关。选择哪一路信号由相应的一组控制信号控制。
说明,
1.信号在此单向传输,与模拟开关的双向传输不同,
2.被传输的是选中输入的 逻辑状态 (1或 0),不同于模拟开关传送的是物理量 (如 2.7V等 ).
3.与门是一个最简单的 单 通道数据选择器,
A
E & F
E=1时,F=A,能传送数据,门打开,
E=0时,F=0,门封锁,
与门常用作选通门,.
1、设计一个 4选 1数据选择器输入,数据,4＝ 22 个数据输入（ a3,a2,a1,a0）；
地址,2位（ A1,A0）。
输出,1位数据（ F）。
真值表
A1 A0 a3 a2 a1 a0 F
0 0 × × × a0 a0
0 1 × × a1 × a1
1 0 × a2 × × a2
1 1 a3 × × × a3表达式
aimiaimi
aAAaAAaAAaAAF
ii
n
3
0
12
0
a3m3a2m2a1m1a0m0
3 0 12 0 11 0 10 0 1
设计一个 4选 1数据选择器（续）
结论：
n地址变量，有 2n数据通道，
实现 2n选 1功能。
aimiaimi
aAAaAAaAAaAAF
ii
n
3
0
12
0
a3m3a2m2a1m1a0m0
3 0 12 0 11 0 10 0 1
电路：
一位,8选 1 74LS151 16选 1 74LS150
二位：双 4选 1 74LS153
四位：四 2选 1 74LS157,74LS158
2、集成数据选择器以 74LS151为例：
F
实际管脚号功能表特点,① 选择输入 A2A1A0，
数据输入 D7… D0
② 使能输入 EN低有效
③互补输出
012 FF AAAEN
1 × × × 0 1
0 0 0 0 D0 /D0
0 0 0 1 D1 /D1
0 0 1 0 D2 /D2
0 0 1 1 D3 /D3
0 1 0 0 D4 /D4
0 1 0 1 D5 /D5
0 1 1 0 D6 /D6
0 1 1 1 D7 /D7
反相输出的另一种表示方法。
① 2片 8选 1→16 选 1
3、应用
A3=0,⑴ 片工作,D0～ D7可能被选中 。
≥1
A0A1A2 A3
1D0 D7
D8 D15
⑵⑴
A3=1,⑵ 片工作,D8～ D15可能被选中 。
（ 1）扩展应用 F
输入,地址 4位,A3～ A0。
数据,D0～ D15
输出,F
例：双 4选 1 → 8 选 1
输入,地址 3位,A2～ A0。
数据,D0～ D7
如,A2A1A0＝ 101,F1＝ D1,F2＝ D5
由 A2=1,使 F=F2=D5，余类推。
F1
F2
D
4
D
5
D
6
D
7
D
0
D
1
D
2
D
3
1 0
② 无使能端时，输出进行再选择。
对应函数所含的 mi 项,使数据选择器的 Di=1，
对应函数所 不含 的 mj 项,使数据选择器的 Dj=0，
则数据选择器的输出与函数相等（即：使函数卡诺图与数选器卡诺图完全一致）。
(2)实现组合逻辑函数输出
n变量函数 —— 部分最小项之和形式数据选择器 ——
2n-1
F=∑ m iDi
i=0
依据,
思路,
例：用 8选 1数选器实现全加和 S=A⊕ B⊕ C =∑m(1,2,4,7)
① n地址 →n变量函数
A2 F
A1 8选 1
A0
D0 D1 D2 D3 D4 D5 D6 D7
A
B
C
F
“1”
令 D1=D2=D4=D7=1,D0=D3=D5=D6=0，
则两函数相等，即 8选 1实现全加和函数功能。
选卡函卡
A
B
C
D0 D1
D4 D5
D3 D2
D7 D6
1
1
1
1
② n地址 →n+1变量函数即,数据选择器地址变量为 n个 ;
函数变量为 n+1个。
（ a） 代数法
i 写出函数的标准与或式；
ii 提出数据选择器的地址变量；
iii 剩余变量构成数据选择器 数据输入端 函数；
iv 画逻辑图。
此时数据选择器的数据输入端可能是常量 0或 1，也可能是变量。
代数法降维图法在 n+1个函数变量中，选取 n个变量作为数据选择器地址变量。
例：用 4选 1数据选择器实现 1位全加和函数
i 写出函数的标准与或式；
ii 提出数据选择器的地址变量；
iii 剩余变量构成数据选择器数据输入端函数；
iv 画逻辑图。
)7,4,2,1(mCBAS
ABCCBACBACBAS
33221100
3210
)( )()() (
DmDmDmDm
CmCmCmCm
CABCBACBACBAS
CDCDCDCD 3,2,1,0
数据选择器表达式选 AB作为数据选择器的地址变量逻辑对比 ——得数据输入端的函数（剩余变量组成）
CDCDCDCD 3,2,1,0
A1 F
A0 4选 1
D0 D1 D2 D3
A
B
C
S
验证,
AB＝ 00,S＝ D0＝ C C＝ 0，相当 ABC＝ 000,S＝ 0C＝ 1，相当 ABC＝ 001,S＝ 1
AB＝ 01,S＝ D1＝ C C＝ 0，相当 ABC＝ 010,S＝ 1C＝ 1，相当 ABC＝ 011,S＝ 0
AB＝ 10,S＝ D2＝ C C＝ 0，相当 ABC＝ 100,S＝ 1C＝ 1，相当 ABC＝ 101,S＝ 0
AB＝ 11,S＝ D3＝ C C＝ 0，相当 ABC＝ 110,S＝ 0C＝ 1，相当 ABC＝ 111,S＝ 1
CBAS
实现了热 烈 祝 贺中 国 首 次 载 人 航 天 飞 行取 得 圆 满 成 功 ！
卡诺图变量数称维数，将某些变量移入方格内可减少维数，称降维图。
降一维
（ b） 降维图法例 1：
)7,4,2,1(mCBAS ABCCBACBACBA
1 1
1 1
00 01 11 10
0
1
BCA
C C
C C
0 1
0
1
B
A
将 C变量移入方格内
AB＝ 00,C＝ 0,S＝ 0C＝ 1,S＝ 1 S＝ C
AB＝ 01,C＝ 0,S＝ 1C＝ 1,S＝ 0 S＝ C
AB＝ 10,C＝ 0,S＝ 1C＝ 1,S＝ 0 S＝ C
AB＝ 11,C＝ 0,S＝ 0C＝ 1,S＝ 1 S＝ C
C C
C C
0 1
0
1
B
A
D0 D1
D2 D3
0 1
0
1
B
A
CDCDCDCD 3,2,1,0
可知用 4选 1实现 S，有逻辑图 A1 F
A0 4选 1
D0 D1 D2 D3
A
B
C
S
可知用 8选 1实现，有 D0=D2=D4=D5=D,D1=0,D3=D6=1,D7=D。
例 2：用 8选 1实现 F=∑m(1,5,6,7,9,11,12,13,14)
1
1 1 1
1 1 1
1 1
00 01 11 10
00
01
11
10
CDAB
D 0
D 1
1 D
D D
0 1
00
01
11
10
CAB
降维
D0 D1
D2 D3
D6 D7
D4 D5
0 1
00
01
11
10
CAB
选卡
D0=D2=D4=D5=D,D1=0,D3=D6=1,D7=D
逻辑图
A2 F
A1 8选 1
A0
D0 D1 D2 D3 D4 D5 D6 D7
A
B
C
D
“1”
例 3：
1 1 1
1 1
1 1 1
1
00 01 11 10
00
01
11
10
CDAB
D 1
D D
1 D
0 D
0 1
00
01
11
10
CAB
降 1维如图所示卡图，
对函数降 2维,
AB＝ 00,C＝ 0,F＝ DC＝ 1,F＝ 1 F＝ C+D
AB＝ 10,C＝ 0,F＝ 0C＝ 1,F＝ D F＝ CD
AB＝ 11,C＝ 0,F＝ 1C＝ 1,F＝ D F＝ C+D
AB＝ 01,C＝ 0,F＝ DC＝ 1,F＝ D F＝ CD+CD
C+D C D+CD
CD C+D
0 1
0
1
B
A
降 2维五、数据比较器大小比较、相同比较功 能：
比较器,能完成两个数字大小及相同比较的电路。
L L L B A
0 0 0 1 0
0 1 0 0 1
1 0 1 0 0
1 1 0 1 0
逻辑图表达式输入：
输出：
真值表
BAmL 2
BABABA
BAABmmL
30
BAmL 1
L>
L<
L=≥1
比较数据 A,B
L>,L=,L<
1、一位数码比较
A
3
B
3
A
2
B
2
A
1
B
1
A
0
B
0
a > b a = b a < b L
A > B
L
A = B
L
A < B
A
3
>B
3
× × × × × × 1 0 0
A
3
<B
3
× × × × × × 0 0 1
A
3
=B
3
A
2
>B
2
× × × × × 1 0 0
A
3
=B
3
A
2
<B
2
× × × × × 0 0 1
A
3
=B
3
A
2
=B
2
A
1
>B
1
× × × × 1 0 0
A
3
=B
3
A
2
=B
2
A
1
<B
1
× × × × 0 0 1
A
3
=B
3
A
2
=B
2
A
1
=B
1
A
0
>B
0
× × × 1 0 0
A
3
=B
3
A
2
=B
2
A
1
=B
1
A
0
<B
0
× × × 0 0 1
A
3
=B
3
A
2
=B
2
A
1
=B
1
A
0
=B
0
1 0 0 1 0 0
A
3
=B
3
A
2
=B
2
A
1
=B
1
A
0
=B
0
0 0 1 0 0 1
A
3
=B
3
A
2
=B
2
A
1
=B
1
A
0
=B
0
0 1 0 0 1 0
真值表 （考虑低位比较级联 a>b,a=b,a<b)
2,多位数码比较 （ 4位）
方法,先高位，高位相同看次位，依此类推 。
表达式
)(
00112233
00112233
112233223333
baBABABABA
BABABABA
BABABABABABAL BA
223333 )( BABABAL BA
)(00112233 baBABABABAL BA
电路（略）
特点,① 4位比较
②级联输入
3、集成比较器
74LS85 — 4位比较器,功能表见 P109。
功能表,下页符号 COMP
0 P
3 P>Q
>
= P=Q
<
0 Q P<Q
3
A
3
B
3
A
2
B
2
A
1
B
1
A
0
B
0
a>b a=b a<b L
A>B
L
A=B
L
A<B
A
3
>B
3
× × × × × × 1 0 0
A
3
<B
3
× × × × × × 0 0 1
A
3
=B
3
A
2
>B
2
× × × × × 1 0 0
A
3
=B
3
A
2
<B
2
× × × × × 0 0 1
A
3
=B
3
A
2
=B
2
A
1
>B
1
× × × × 1 0 0
A
3
=B
3
A
2
=B
2
A
1
<B
1
× × × × 0 0 1
A
3
=B
3
A
2
=B
2
A
1
=B
1
A
0
>B
0
× × × 1 0 0
A
3
=B
3
A
2
=B
2
A
1
=B
1
A
0
<B
0
× × × 0 0 1
A
3
=B
3
A
2
=B
2
A
1
=B
1
A
0
=B
0
1 0 0 1 0 0
A
3
=B
3
A
2
=B
2
A
1
=B
1
A
0
=B
0
0 0 1 0 0 1
A
3
=B
3
A
2
=B
2
A
1
=B
1
A
0
=B
0
× 1 × 0 1 0
A
3
=B
3
A
2
=B
2
A
1
=B
1
A
0
=B
0
0 0 0 1 0 1
A
3
=B
3
A
2
=B
2
A
1
=B
1
A
0
=B
0
1 0 1 0 0 0
普通
4
位比较功能特定功能
74LS85 比较器功能表
4、应用
⑴ 串联比较（ 8位比较）
LA>B >
LA=B 85(1) =
LA<B <
3 2 1 0
A7
B7
A4
B4
LA>B >
LA=B 85(2) =
LA<B <
3 2 1 0
A3 A0
B3 B0
0
1
0
LA>B
LA=B
LA<B
高位片 低位片比较,① 优先进行 A7～ 4与 B7～ 4的比较；
② 前者相等时进较 A3～ 0与 B3～ 0的比较。
⑵ 并联比较（ 20位比较）
(二级比较 )
(初级比较 )
P>Q P<Q
85(1)
3 2 1 0 > = <
P>Q P<Q
85(2)
3 2 1 0 > = <
P>Q P<Q
85(3)
3 2 1 0 > = <
P>Q P<Q
85(4)
3 2 1 0 > = <
0
1
0
LA>B
LA=B
LA<B
P>Q >
P=Q 85(5) =
P<Q <
3 2 1 0
A1
B1
A4
B4
A6
B6
A9
B9A10 B10
A11
B11
A1
4 B14
A1
6 B16
A1
9 B19
A1
5
B15 A5 B5 A0 B0
说明,①初级比较每片完成 5位 数据比较。
②二级比较完成 4位 数据比较，级联输入接成：
a>b a=b a<b
0 1 0
(二级比较 )
(初级比较 )
0
1
0
LA>B
LA=B
LA<B
P>Q >
P=Q 85(5) =
P<Q <
3 2 1 0
思考：
P>Q P<Q
85(1)
3 2 1 0 > = <
A1
6 B16
A1
9 B19
A1
5
B15
5位 数据大小比较说明,
1.A19～ 15≠B 19～ 15时,
P>Q,P<Q=10或 01,能区分大小,
2.A19～ 15=B19～ 15时,
① A15=B15=1时
P>Q,P<Q=00
② A15=B15=0时
P>Q,P<Q=11
不影响低位的比较,
思考题,
用 1个 4位数据比较器 (7485)及少量门,实现 5位数据的比较 (大小及相等 )。
规律,0000 — 1001 相同，不修正；
1010 — 1111 有进位，应修正；
B码 >9时,应修正 —— 用 7485 判断修正,加 0110 —— 用 74LS283实现 。
D04
D0
1D02
D08
D11
COMP
0 P
3 P>Q
>
= P=Q
<
0 Q P<Q
3
A2
A0A
1
A3 0
1
0
0
10
1
A2
A0A
1
A3
0
0
0 P
3
0
0 Q?
3
3
Ci Co
(3)实现 B码 →BCD码转换电路：
如,(1101)B＝ (13)10
＝ (0001 0011)BCD
和 9比较 >9:加 6<9:加 0
六、奇偶校验器 /奇偶产生器
1.奇偶校验 /产生器：
可以产生奇偶校验位 或 进行奇偶校验的逻辑器件。
符号：
奇校验 偶校验
2K＋ 1
∶
∶ 2K
∶
∶
奇偶校验,
1.只能查错,不能纠错,
2.只能检查出奇数个错误的发生,
2.集成奇偶校验 /产生器以 74LS180为例,
功能表,
奇偶校验 /产生器功能表输入 输出
A～ H中
1的数目 EVEN ODD FEVF
OD
偶数 1 0 1 0
偶数 0 1 0 1
奇数 1 0 0 1
奇数 0 1 1 0
× 1 1 0 0
× 0 0 1 1
特点,
1.A～ H 8个输入端,
2.EVEN 偶级联输入,EVEN =1,
表示 前级 1的个数为偶数,
3.ODD奇级联输入,ODD =1,
表示 前级 1的个数为奇数,
4.FEV 偶数输出端,FEV =1
表示 本级及以前 1的个数为偶数,
5,FOD奇数输出端,FOD =1
表示 本级及以前 1的个数为奇数,
3.应用（ 8位数据的传送）
奇产生 奇校验对 (1)片
ODD1=1,EVEN1=0
① 若 A～ H中 1的个数为奇数则 FOD1 =0
② 若 A～ H中 1的个数为偶数则 FOD1 =1 输入 输出
A～ H中
1的数目 EVEN ODD FEVF
OD
偶数 1 0 1 0
偶数 0 1 0 1
奇数 1 0 0 1
奇数 0 1 1 0
× 1 1 0 0
× 0 0 1 1
即,传送时 A～ H及 FOD1中 1的个数为 奇数个 (奇校验产生 ).
奇产生 奇校验对 (2)片
ODD2= FOD1,EVEN2= FOD1
① 正确传输时,
若 A～ H中 1的个数为奇数,
若 A～ H中 1的个数为偶数,
② 错误传输 (奇数个数传错 )时,
1 02 121 21 ODOD F E V E NO DDF
1 12 020 21 ODOD F E V E NO DDF
输入 输出
A～ H中
1的数目 EVEN ODD FEVF
OD
偶数 1 0 1 0
偶数 0 1 0 1
奇数 1 0 0 1
奇数 0 1 1 0
× 1 1 0 0
× 0 0 1 1
所以,判断 FOD2 =1,即可校验传输的正确性,
A～ H及 FOD1中 1的个数会变为 偶数 个,均会使 FOD2=0
§ 4 组合电路的竞争与险象竞争,信号经不同路径到达某一点有时，所用的时间不同，这个 时间差 称之为 竞争 。
险象,由于竞争使得电路产生了 暂时 错误输出称之为 险象 。
说明,(1)一般来说，时延对数字系统是有害的，
它会降低系统的工作的速度，还会产生竞争冒险现象。
(2)竞争和险象是对电路的，而不是针对函数的。
一、竞争、险象险象分类逻辑险象 静态险象～ 本应不变而发生了变化。动态险象～ 本应一次变化而发生了多次变化。
输出错误 0型险象～ 产生低电平错误。1型险象～ 产生高电平错误。
静态 0型动态 0型静态 1型动态 1型输入变化前的输出输入变化后的输出逻辑险象～ 一个变量的变化。
功能险象～ 多个变量的变化。
本应不变而发生了变化本应一次变化而发生了多次变化二、产生原因器件延时不同。
信号路径不同。
三、静态逻辑冒险举例一般情况产生 1型险象产生 0型险象 AA AA ＋?
≥1
tpd
有代数法和卡诺图法
检查是否存在某个变量 X,它同时以原变量和反变量的形式出现在函数表达式中；
1、代数法：
如果上述现象存在，则检查表达式是否可在一定条件下成为 X+X或者 X?X 的形式。
若能，则说明与函数表达式对应的电路可能产生险象。
四、判别方法检查有否互补变量检查表达式形式是否可能产生试判断电路 ACBACAF 例：
险象 。
解,变量 A和 C具备竞争的条件,应分别进行检查。
检查 C：
11
10
01
00
AB
AB
AB
AB
CF
CF
F
CF
1
C发生变化时不会产生险象,
检查 A：
11
10
01
00
BC
BC
BC
BC
AAF
AF
AF
AF
当 B=C=1时,A的变化可能使电路产生险象,
ACBACAF
当描述电路的逻辑函数为,与或,式时,可采用卡诺图来判断是否存在险象。其方法是观察是否存在,相切,的卡诺圈,若存在则可能产生险象。
2、卡诺图法
00 01 11 10
00
01
11
10
CDAB
11
11
1
11 1
的卡诺图中，在电路 CDACACBF例：
，不被同一卡诺圈所包含与相邻最小项 B C DADCBA
因此当 B＝ D =1,A＝ 0时 (此时 F =C+C )，电路可能由于 C 的变化 而 产生险象。
⑴ 利用定理,BCCAABCAAB
给原函数增加冗余项。
⒈ 用增加冗余项的方法消除险象在表达式中 "加 "上多余的 "与项 "或者 "乘 "上多余的 "或项 "，使原函数不可能在某种条件下产生的形式，从而消除可能或再出现 XXXX
险象。
险象应该消除,否则会影响电路的工作。
五、险象的消除解,原电路对应的函数表达式为
CAABCAABF
根据定理，增加冗余项 BC,有
BCCAAB
BCCAABF
＋
1
&
B
C
A
F
&
&
d
g
e
G1
G2
G3
G4
例：电路如图所示，用增加冗余项的方法消除 电路中的险象。
当 B=C=1进,函数由 F＝ A＋ A 变成了 F＝ 1
B
A
C
&
1
&
&
& F
附加门电路改进如下图所示。 BCCAABF ＋
00 01 11 10
00
01
11
10
CDAB
11
11
1
10 1
0 0 0
1
0 0
0 0
CAABF
1 1
1 1
00 01 11 10
0
1
BCA
DCABDACAF
BCADCADCBBDACAF
BCCAABF ＋
⑵ 卡诺图中增加卡诺圈以消除 "相切 "
相切点，需增加卡诺圈相切点，需增加卡诺圈在电路的输出端连接一个惯性延时环节，通常是 RC滤波器。
… 组合电路
x1x
2
xn
F'F
C
R F
t
F’
t
使用 此方法时要适当选择时间常数 (?=RC),要求?足够大，
以便,削平,尖脉冲；但 又 不能太大，以免使正常的输出发生畸变。
⒉ 增加惯性延时环节
⒊ 加选通脉冲
B
A &
E
F(1)先使 E＝ 0，关闭与非门
(2)等 A,B信号都来到后，
让 E＝ 1,得到可靠的 F＝ AB
⒋ 其它办法
(1)计算机仿真,检查有无险象存在；
(2)实验验证，等等。
本章小结二种方法,分析、设计方法。
六种电路,加法器、编码器、译码器、
数据选择器、比较器、奇偶校验器。
竞争与险象要求,
熟练掌握组合电路的分析方法和设计方法。
熟练掌握六种芯片的主要功能和基本应用。
了解组合电路中的竞争与险象。
作业本章完
4.2 求,当 S3S2S1S0=0000～ 1111时,Y=f(A,B)
即求 Y与 AB的函数关系,
4.6(1)
4.7(2) 全减器,输入有被减数、减数和低位的借位，
输出有本位差、向高位的借位。
4.12
4.14 可加少量门 。
4.17 用 74LS42,功能表见 P99.
4.20 用降 1维和降 2维两种方法作答,
4.21 (1) (用降维法 )
(2) (用扩展法 )
4.22 用并行比较法第一次作业第二次作业解,
例 1,军民联欢会的入场券分红,黄两色，军人持红票入场，
群众持黄票入场，符合要求时，放行通过。求放行的逻辑关系,
设,
A=1为军人,A=0为群众
B=1有红票,B=0无红票
C=1有黄票,C=0无黄票
Y=1通过,Y=0不能通过
A B C Y
0 0 0 0
0 0 1 1
0 1 0 0
0 1 1 1
1 0 0 0
1 0 1 0
1 1 0 1
1 1 1 1
ABCCABBCACBAY
例 2,有一个水塔，由大小两个水泵供水。水位高于 C时不供水，水位低于 C时由小水泵单独供水；水位低于 B
时，由大水泵单独供水；水位低于 A时，由两个水泵同时供水，请说明两个水泵的工作情况。
解,设大水泵为 ML，小水泵为 MS，取值为 1表示工作，为 0
表示停止。三个限位为 A,B和 C，取值为 1表示水位低于 A、
B和 C点。
列出真值表 写出逻辑表达式
A B C MS ML 可由 ML（或 MS）为 1的各项
0 0 0 0 0 写出 ML（或 MS）的与或式：
0 0 1 1 0 ML= A B C + A B C
0 1 1 0 1 MS= A B C + A B C
1 1 1 1 1 也可以用 ML（或 MS）为 0的各项写出或与式：
ML=(A+B+C)? (A+B+C)
MS=(A+B+C)? (A+B+C)
