数字集成电路的设计过程（Top-down） 系统设计：芯片的功能、尺寸、外部接口、 性能、速度、成本等； 功能设计：系统功能块分割、功能框图 信号流程图、状态转换图等 逻辑设计：各功能块的逻辑表达、逻辑电路图等 功能仿真：不考虑电路连线延时， 检查设计的逻辑关系是否成立； 若采用 ASIC，则进行以下步骤： 电路设计：具体器件及互连线设计，电路图设计等 版图设计：将电路对应成为几何图形，做出版图网表 （netlist） ； 时序仿真：考虑器件及连线延时， 检查电路时序关系是否正确； 芯片流片：通过半导体工艺流程制作所设计的芯片 封装测试 若采用 PLD 器件，则进行以下步骤： 电路综合：得到门级网表 电路下载：将所设计电路写入所选定的 PLD 器件中 数字集成电路的设计工具简介 HDL 仿真工具：Modelsim 仿真工具用于对 HDL 程序进行仿真，采用软件运算形式对电 路功能进行验证；只检查电路逻辑功能是否正确，通常与电 路具体实现无关，也不包含时间延迟信息； 全面支持 IEEE 常见的各种硬件描述语言标准； 支持语言中的各种抽象行为描述。 使用方法（Modelsim SE 5.5e）例：全加器的仿真 点击图标，打开程序； 建立或打开项目（Project） ； 为项目命名； 为项目添加文件； 选择添加的 HDL 文件：文本文件； 对文件进行编辑修改； 对文件进行编译； vsim fa：装载设计项目； view wave*：打开波形窗口； view signals*：打开信号窗口； add wave /*：将信号端口添加到波形窗口中； force -repeat 20 ns a 0 0 ns, 1 10 ns force -repeat 40 ns b 0 0 ns, 1 20 ns force -repeat 80 ns ci 0 0 ns, 1 40 ns run 100 ns 执行后可以从波形窗口观察执行结果； 仿真完毕后，应执行 quit –sim 命令退出仿真； 对信号添加驱动也可以通过编制 testbench 文件来完成； testbench 相当于一块电路板， 将 HDL 程序描述的电路块安装 在上面；该电路块与外界没有任何接口，其功能仅仅是对电 路块进行仿真测试，将各种驱动信号和输出信号在波形窗口 中表达出来； HDL 程序以元件例化的形式被 testbench 程序调 用； 操作步骤： 先分别将源程序和 testbench 程序添加到项目中； 先编辑编译源程序，再编辑编译 testbench 程序； 执行下列命令： vsim mytestbench 装载已编译的 testbench 程序； view wave* 打开波形窗口； view signals* 打开信号窗口，显示所有的信号名称； add wave /* 将设计中的信号添加到波形窗口中； 直接在波形窗口中执行“run”命令进行仿真；