电子技术第四章组合逻辑电路数字电路部分第四章 组合逻辑电路
§ 4.1
§ 4.2 组合逻辑电路的设计
§ 4.3 常用中规模组合逻辑部件的原理和应用
§ 4.4 组合逻辑电路中的竞争与冒险
1、概述逻辑电路组合逻辑电路时序逻辑电路功能,输出只取决于当前的输入。
组成,门电路，不存在记忆元件。
功能,输出取决于当前的输入和原来的状态。
组成,组合电路、记忆元件。
2、组合电路的研究内容：
分析：
设计：
给定逻辑图得到逻辑功能分析给定逻辑功能画出逻辑图设计
(1) 由给定的逻辑电路图,写出输出端的逻辑表达式；
(2)
(3)
(4) 对原电路进行改进设计,寻找最佳方案 (这一步不一定都要进行 )。
4.1
例 1,分析下图的逻辑功能。
&
& &A
B F
AB
A
B
BA?
BABA
BABAF BABABABA
A B F
0 0 1
0 1 0
1 0 0
1 1 1
真值表特点,输入相同为,1”；
输入不同为,0”。
同或门
BAF
BABABABAF
=1A
B
F
例 2 分析下图所示电路。
&
&
&
Q
R
＝ 1＝ 1A
B
C
i C
i ＋ 1
SP
解 由图可得
ABCBABCA
ABCBABA
ABCBABAQRC
ABRCBABAPCQ
CBACBACBAA B C
CBABACBABA
CBABACPS
BABABAP
ii
i
ii
ii
iii
i
i
i
ii
____
____
___________
1
____________
____________
__________
____
____
)(
)(
)(
)()(
)(
&
&
&
Q
R
＝ 1＝ 1A
B
C
i C
i ＋ 1
SP
由真值表可看出这是两个一位二进制的加法电路 。 A为被加数,B为加数,Ci为低位向本位的进位位 。 S为三位相加的和数,C i+1是本位向高位的进位位 。 该电路又称为全加器 。
ABCi S Ci+1
000
001
010
011
100
101
110
111
0
1
1
0
1
0
0
1
0
0
0
1
0
1
1
1
CPS i
CBACBACBAABC iiii
____________ QRCi
ABCBABCA ii ____
1
例 3?试分析下图所示电路的逻辑功能。
A
1
A
0
F
1
F
3
F
2
F
0
图
3 - 2
1
&
&
&
&
1
100F A A?
110F A A?
021F A A?
3 1 0F A A?
解,⑴ 由图写出逻辑表达式
⑵ 列出真值表
A1 A0 F0 F1 F2 F4
0 0
0 1
1 0
1 1
1 0 0 0
0 1 0 0
0 0 1 0
0 0 0 1
100F A A? 110F A A?
021F A A? 3 1 0F A A?
说明有效电平为高电平，且由输出状态便知道输入代码值，此种功能称为译码功能。
⑶ 确定逻辑功能：由真值表看出
A1 A0 F0 F1 F2 F4
0 0
0 1
1 0
1 1
1 0 0 0
0 1 0 0
0 0 1 0
0 0 0 1
A1A0=00时,F0=1，其余为 0
A1A0=01时,F1=1，其余为 0
A1A0=10时,F2=1，其余为 0
A1A0=11时,F4=1，其余为 0
4.2 组合逻辑电路的设计电路设计的任务就是根据功能设计电路。一般按如
(1) 将文字描述的逻辑命题变换为真值表,这是十分重要的一步 。 作出真值表前要仔细分析解决逻辑问题的条件,作出输入,输出变量的逻辑规定,然后列出真值表 。
(2) 进行函数化简,化简形式应依据选择什么门而定 。
(3) 根据化简结果和选定的门电路,画出逻辑电路 。
例 4,设计三人表决电路（ A,B,C）。每人一个按键，
如果同意则按下，不同意则不按。结果用指示灯表示，多数同意时指示灯亮，否则不亮。
1),首先指明逻辑符号取,0”、,1”
的含义。
2),根据题意列出真值表。
A B C F
0 0 0 0
0 0 1 0
0 1 0 0
0 1 1 1
1 0 0 0
1 0 1 1
1 1 0 1
1 1 1 1
真值表三个按键 A,B,C按下时为,1”，
不按时为,0”。输出是 F，多数赞成时是,1”，否则是,0”。
A B C F
0 0 0 0
0 0 1 0
0 1 0 0
0 1 1 1
1 0 0 0
1 0 1 1
1 1 0 1
1 1 1 1
3),画出卡诺图，并用卡诺图化简：
A
BC
00 01 11 10
0
1
0 0 1 0
0 1 1 1
AB
AC
BC
CABCABF
4),根据逻辑表达式画出逻辑图。
CABCABF
&
1&
&
A
B
C F
(1) 若用与或门实现
CABCAB CABCAB
&
&
&
&
A
B
C F
CABCABF
(2) 若用与非门实现
方案二：同意用 0表示,不同意用 1表示；通过用 1表示,
不通过用 0表示 。 则列出真值表如表 4-4所示 。
F A B B C C A
A B B C C A
A B C F
0 0 0
0 0 1
0 1 0
0 1 1
1 0 0
1 0 1
1 1 0
1 1 1
1
1
1
0
1
0
0
0
表决逻辑卡诺图方案二
BC
A 00 01 11 10
1
0 1 1 1
1 0
0
0 0
A
B
B
C
C
A
F
图 1 方案二逻辑图
&
&
&
&F A B B C C A
A B B C C A
例 5 设计一个组合电路,将 8421BCD码变换为余 3
代码 。
码制变换电路
A
B
C
D
W
X
Y
Z
图
2
码制变换电路框图解 这是一个码制变换问题。由于均是 BCD码，故输入输出均为四个端点，其框图如图 所示。按两种码的编码关系，得真值表。
表 1 8421BCD码变换为余 3代码真值
AB
CD
00 01 11 10
× 1
1 × 1
1 × ×
1 × ×
00
01
11
10
W ＝ A ＋ BC ＋ BD
0
AB
CD
00 01 11 10
1
1 ×
× 1
1
1
× ×
× ×
00
01
11
10
X ＝ B C ＋ BD ＋ B C D
1
AB
CD
00 01 11 10
0
1 × 1
0 × 0
1
0
1 × ×
0 × ×
00
01
11
10
Y ＝ C D ＋ CD
图 3 化简过程
__
______
______________
______________
____________
)(
DZ
DCDCCDY
DCBDCBDCB
DCBDCBDCBDBCBX
DCBABDBCABDBCAW
＝ 1
＝ 1
1
1
1
A
B
C
D Z
Y
X
W
&
&
&
__
______
______________
______________
____________
)(
DZ
DCDCCDY
DCBDCBDCB
DCBDCBDCBDBCBX
DCBABDBCABDBCAW
例 6,设计一个电话机信号控制电路 。 电路有 I0（ 火警 ）,I1（ 盗警 ）
和 I2（ 日常业务 ） 三种输入信号,通过排队电路分别从 L0,L1,L2输出,
在同一时间只能有一个信号通过 。 如果同时有两个以上信号出现时,应首先接通火警信号,其次为盗警信号,最后是日常业务信号 。 试按照上述轻重缓急设计该信号控制电路 。 要求用集成门电路 7400（ 每片含
4个 2输入端与非门 ） 实现 。
解,（ 1） 列真值表：
（ 2） 由真值表写出各输出的逻辑表达式：
（ 3）根据要求，将上式转换为与非表达式：
（ 4） 画出逻辑图 。
4.3 常用组合逻辑电路
常用的组合逻辑电路有编码器、译码器、数据选择器、数据分配器、加法器、比较器、算术逻辑单元等。
上节所介绍的分析方法和设计方法都适用于将要介绍的常用组合电路。
本节着重介绍其功能表示和应用。
1 1 0 1
1 0 0 1+举例,A=1101,B=1001，
计算 A+B。 0
1
1
0
1
0
0
1
1
加法运算的基本规则,
(1) 逢二进一。
(2) 最低位是两个数最低位的叠加，不需考虑进位。
(3) 其余各位都是三个数相加，包括加数,被加数和低位来的进位。
(4) 任何位相加都产生两个结果：本位和、向高位的进位。
用半加器实现用全加器实现
4.3.1 加法器一、加法器的基本概念及工作原理加法器 ——实现两个二进制数的加法运算
1．半加器 ——只能进行本位加数、被加数的加法运算而不考虑低位进位。
列出半加器的真值表：
BABABAS
ABC?画出逻辑电路图。
由真值表直接写出表达式,
A
B
C
S
&
=1
如果想用与非门组成半加器，则将上式用代数法变换成与非形式：
由此画出用与非门组成的半加器。
ABBABABABBAABBAABABABABAS )()(
ABBABA
&
&
&
&
&
A
B
S
C
A
B
S
C
∑
CO
C AB AB
2．全加器 ——能同时进行本位数和相邻低位的进位信号的加法运算。
由真值表直接写出逻辑表达式,再经代数法化简和转换得：
1iii1iii1iii1iiii CBACBACBACBAS
1iii1iii1iii )()( CBACBACBA
1iii1iii1iii1iiii CBACBACBACBAC
1i-iiii )C( BABA
根据逻辑表达式画出全加器的逻辑电路图：
∑
CO
A
B
i
i
i - 1C C i
S i
CI
=1
=1
A
B
S
Ci
i
i
iC i - 1
&
≥1
iS 1iii CBA
iC 1i-iiii )C( BABA
3、多位数加法器
4位串行进位加法器
i
B C
i -1i
A
S
ii
C
B C
-10
A
0
0
S
∑
B
i i -1
CA
i
i
S
i
C
1 01
A CB
1
S
∑
B
i i -1
CA
i
i
S
i
C
2 12
A CB
2
S
∑
B
i i -1
CA
i
i
S
i
C
3 23
A CB
3
S
∑
C
3
4,全加器的应用例 1 试用全加器构成二进制减法器 。
解 利用,加补,的概念,即可将减法用加法来实现,下图即为全加器完成减法功能的电路 。 设两组四位二进制分别为 A4A2A1A0和 B4B2B1B0,
把 B4B2B1B0先进行求补然后再进行加法运算 。 因为求补是逐位求反后再加,1”.
1 0 0 0
-0 1 1 1
0 0 0 1
4 × ∑
B
3
B
2
B
1
B
0
C
4
S
3
S
2
S
1
S
0
C
i － 1
,1,
A
3
A
2
A
1
A
0
1 1 1 1
1 0 0 0
+1 0 0 1
1 0 0 0 1
例 2 试用全加器完成二进制的乘法功能 。
解 以两个二进制数相乘为例。乘法算式如下：
∑
A
B
∑
A
B
A
0
B
0
B
1
A
1
P
0
P
1
P
2
P
3
C
2
C
1
C
i － 1
C
i － 1
&
&
&
&
例 3 试采用四位全加器完成 8421BCD码到余 3代码的转换 。
解
A
3
A
2
A
1
A
0
B
3
B
2
B
1
B
0
S
3
S
2
S
1
S
0
8 4 2 1 B C D
,1,
C
4
余 3 代码
C
0
四 位全加器由于 8421BCD码加 0011 即为余 3 代码，所以其转换电路就是一个加法电路，如下图所示。由于 8421BCD码加 0011即为余 3代码，
因此转换电路就是加法电路。
⒈ 二进制编码器
二进制编码器：
用 n位二进制代码对 N=2n个一般信号进行编码的电路，称为二进制编码器。
三位二进制编码器图中没有 I0输入，但 I1～
I7均为 1时表明不对 I1～ I7
编码，而只能对 I0编码，
此时 A2A1A0为 000。
＆ ＆ ＆
A
2
A
1
A
0
I
0
I
2
I
4
I
6
I
1
I
3
I
5
I
7
4.3.2 编码器设计编码器时,首先,人为指定数与代码的对应关系
，常采用编码矩阵和编码表。编码矩阵就是在相应的卡诺图上
，指定每个方格代表某一自然数，将此自然数填入此方格。
如此对应关系用表格形式列出来就是编码表。
实现编码的电路称为编码器。
输 入 输 出
0
A
2 1
AA
1 0 0 0 0 0 0 0
0 1 0 0 0 0 0 0
0 0 1 0 0 0 0 0
0 0 0 1 0 0 0 0
0 0 0 0 1 0 0 0
0 0 0 0 0 1 0 0
0 0 0 0 0 0 1 0
0 0 0 0 0 0 0 1
1
I
2
I
54 6
II
0 3
I
7
II I
0 0 0
0 0 1
0 1 0
0 1 1
1 0 0
1 0 1
1 1 0
1 1 1
编码器真值表
76542 IIIIA?
76321 IIIIA?
75310 IIIIA?
A
&
1
&&
A
0
A
2
1
I
1
I
1 1
1
3
1
I
1
I I
5 2 0
1 1
I
67 4
I I
0
1
2
3
4
5
6
7
表达式,
A3= 8+9
A2=4+ 5+ 6+ 7
A1=2+ 4+ 6+ 7
A0=1+ 4+ 5+ 7+9
≥ 1
≥ 1
≥ 1
≥ 1
≥ 1
≥ 1
＆
＆
＆
1
9 8 7 6 5 4 3 2 1
2
0
2
1
2
2
2
3
A
0
A
1
A
2
A
3
⒉ 二 — 十进制编码器
二 — 十进制编码器：将十进制数的十个数字 0— 9编成二进制代码的电路,称为二 — 十进制编码器 。
真值表
0001
0010
0 0 1 1
0100
0101
0 1 1 0
0 1 1 1
1000
1001
000000001
000000010
000000100
000001000
000010000
000100000
001000000
010000000
100000000
1
2
4
3
5
6
7
8
9
A4 A2 A1 A0987654321
输 出输 入十进制数例 1 将十进制数 0,1,2,…,9 编为 8421BCD码 。
解 10 个数要求用四位二进制数表示。
0
AB
00 01 11 10
1
4 × 8
5 × 9
3
2
7 × ×
6 × ×
00
01
11
10
CD
图 4 8421BCD编码矩阵
_____
____
____
__
9753197531
76327632
76547654
9898
D
C
B
A
各输出端函数表示式：
自然数
N
二进制代码
A B C D
0
1
2
3
4
5
6
7
8
9
0 0 0 0
0 0 0 1
0 0 1 0
0 0 1 1
0 1 0 0
0 1 0 1
0 1 1 0
0 1 1 1
1 0 0 0
1 0 0 1
表 2 8421BCD编码表
＋ U
CC
1
2
3
4
5
6
7
8
9
0
S
A B C D
& & & &
图 5 8421BCD码编码器如 S在位置 6，即接地，则其它均属高电位，故 ABCD=0110。
⒊ 优先编码器
优先编码器允许同时在几个输入端加入有效输入信号，
但电路只对其中优先级别最高的输入信号进行编码，而不理睬级别低的信号。
优先编码器
– 逻辑图
– 真值表
– 表达式
– 多片级联举例
& ≥1
& ≥1
& ≥1
&
&
1
1
1
1
1
1
1
1
1
1
1
1
0
1
2
3
4
5
6
7
E
I
A
2
A
1
A
0
CS
E
O
1
2
3
4
5
6
7
8
16
15
14
13
12
11
10
9
7
4
LS
1
4
8
4
5
6
7
E
I
A
2
A
1
地 A
0
0
1
2
3
CS
E
O
U
CC
优先编码器
2
0
2
1
2
2
0
1
2
3
4
5
6
7
CS
A
2
A
1
A
0
E
O
E
I
图
6
优先编码器优先编码器注意：该电路为反码输出 。
EI为使能输入端
( 低电平有效 )，
EO为使能输出端
( 高电平有效 ),
CS为优先编码工作标志 (低电平有效 )。
由图 6可写出该电路的输出函数的逻辑表达式：
_ _ _ _ _ _ __ _ _ _ _ _ _ _ _ __ _ _ _ _ _ _ _ _ _
1
1
_
1
_____
0
1
_____
1
1
_____
2
76543210
)7656436421(
)76542543(
)7654(
EE
EECS
EA
EA
EA
O
O
表 3 优先编码器的功能表
0 1 2 3 4 5 6 7 E
I
E
O
低位片
A
0
A
1
A
2
CS
0 1 2 3 4 5 6 7
0 1 2 3 4 5 6 7 E
I
E
O
高位片
A
0
A
1
A
2
CS
8 9 10 11 12 13 14 15
CSA
3
A
2
A
1
A
0
E
O
& & & &
图 7 两片 8-3优先编码器扩展为 16-4优先编码器的连接图
4.3.3 译码器译码是编码的逆过程，即将某二进制翻译成电路的某种状态。
1、二进制译码器二进制译码器的作用,将 n种输入的组合译成 2n种电路状态。也叫 n---2n线译码器。
译码器的输入 —— 一组二进制代码译码器的输出 —— 一组高低电平信号
&
&
&
&
1Y
0Y
2Y
3Y
A1
A0
S
2-4线译码器 74LS149的内部线路输入控制端输出二进制译码器 ——变量译码器。其中二进制译码器是一种最简单的变量译码器,它的输出端全是最小项。
0
AB
00 01 11 10
1
2 6 4
3 7 5
0
1
C
图 8 三位二进制译码矩阵表 4 译码表
A B C
0 0 0
0 0 1
0 1 0
0 1 1
1 0 0
1 0 1
1 1 0
1 1 1
自然数
N
0
1
2
4
4
5
6
7
ABC
CBA
CBA
CBA
CBA
CBA
CBA
CBA
7
6
5
4
3
2
1
0
_
_
__
_
__
__
___
0 1 2 3 4 5 6 7
1
1
1
C
B
A
& & & & & & & &
图 9 三位二进制译码器
2,十进制译码器。
0
AB
00 01 11 10
1
4 × 8
5 × 9
3
2
7 × ×
6 × ×
00
01
11
10
CD
图 10 8421BCD码译码矩阵
ADDA
DCBDCB
DCBDCB
DCBDCB
DCBADCBA
98
76
14
32
10
_
_
___
___
_______
由此图可得如下译码关系：
其译码电路如图 11 所示。
0 1 2 3 4 5 6 7
1
1
1
C
B
A
8 9
1
D
& & & & & & & & & &
图 11 8421BCD码译码器
&
&
&
&
&
&
&
&
0
1
2
3
4
5
6
7
1
1
1
1
1
1
A
2
A
1
A
0
&
E
1
E
2
E
3
三线至八线译码器
0
1
2
3
4
5
6
7
E
1
E
2
E
3
A
0
A
1
A
2
( a ) ( b )
图 12 集成 3-8译码器 (74LS138)的电路图和逻辑符号
3,3-8译码器表 5 功能表
74138的符号图及引脚图如图所示。
1
2
4
4
5
7
6
A
B
C
S2
S4
GND
S1
Vcc
Y0
Y1
Y2
Y4
Y5
Y4
8
16
15
14
14
12
10
11
9
Y7
Y6
74138
A
0
A
1
A
2
F
0
F
1
F
2
F
3
F
4
F
5
F
6
F
7
S
3
S
2
S
1
7 4 1 3 8
3 - 8译码器扩大为 4 - 16 译码器
0
0
E
1
E
2
E
3
A
0
A
1
A
2
1 2 3 4 5 6 7
( ￠? )
1 2 3 4 5 6 7
0
8
E
1
E
2
E
3
A
0
A
1
A
2
1 2 3 4 5 6 7
( ￠ ò )
9 1 0 1 1 1 2 1 4 1 5
A B C D ê 1? ü1
1 3
。
E
例 1 试用译码器和门电路实现逻辑函数：
ACBCABL
ABCCABCBABCAL
7653 mmmm
解,将逻辑函数转换成最小项表达式,
再转换成与非 — 与非形式 。
=m3+m5+m6+m7
=
用一片 74138加一个与非门就可实现该逻辑函数 。
1
G
0
A
74138
G
2A 2B1 2
AG A
Y
1
YY Y
2
Y YY
7 3
Y
456 0
A B C1 0 0
L
&
3-8译码器
4,译码器的应用例 2 某组合逻辑电路的真值表如表所示，试用译码器和门电路设计该逻辑电路。
解,写出各输出的最小项表达式,再转换成与非 — 与非形式,
ABCCBACBACBAL 74217421 mmmmmmmm
CABCBABCAF 653653 mmmmmm
CABCBACBACBAG 64206420 mmmmmmmm
用一片 74138加三个与非门就可实现该组合逻辑电路 。
可见,用译码器实现多输出逻辑函数时,优点更明显 。
3 1
21
Y
G
YY
74138
A
0
05
Y
2A
G G
Y
7
1
Y Y
2
Y
4
A
6
A
2B
A B C1 0 0
FG L
& & &
653653 mmmmmm
ABCCBACBACBAL 74217421 mmmmmmmm
CABCBABCAF
CABCBACBACBAG 64206420 mmmmmmmm
例 3 用 4-10译码器 (8421BCD码译码器 )实现单,1”检测电路 。
解 单,1”检测的函数式为
__
8
__
4
__
2
__
18421
________________________
mmmmmmmm
DCBADCBADCBADCBAF
m
0
m
1
m
2
m
3
m
4
m
5
m
6
m
7
m
8
m
9
&
D
C
B
A
F
图 13 单,1”检测电路
Y
0
Y
1
Y
2
Y
3
Y
4
Y
5
Y
6
Y
7
A
0
A
1
A
2
E
3
E
2
E
1
1
I
数据输入地址输入数据分配输出
7 4 L S 1 3 8
图 14 用 74LS138组成八路分配器二变量译码器 Y
3
Y
2
Y
1
Y
0
A
1
A
0
( Ⅰ )
( Ⅱ )
E
E
( Ⅲ )
E
( Ⅳ )
E
≥1
F
图 15 译码器作为其它芯片的片选信号
5,数字显示译码驱动电路 数码管根据发光段数分为七段数码管和八段数码管 。
半导体显示器：发光段可以用某些特殊的半导体材料,将光能转化为电能 。 发光二极管荧光数码管：荧光材料液晶 (称为 LCD数码管 )
通过它,可以将 BCD码变成十进制数字,并在数码管上显示
a
b
c
d
e
f g
暗
0 1 2 3 4 5 6 7 8 109 11 12 13 14 15
图 16 七段数码管
① 半导体发光二极管。
a b c d－
e f － g
图 17 LED数码管
a b c d e f
＋ 5 V
a b c d e f
＋ 5 V
g
( a ) ( b )
R
g
图 18 LED的两种接法
(a) 共阳极； (b) 共阴极前一种接法应使相应极为低电平，后种接法应使相应极为高电平，
才能使对应段发光。
② 液晶显示器件。
液晶显示器件是一种新型的平板薄型显示器件 。 由于它所需驱动电压低,工作电流非常小,配合 CMOS电路可以组成微功耗系统,故广泛地用于电子钟表,电子计算器以及仪器仪表中 。
③ 显示译码器。
七段译码器
a
b
c
d
e
f
g
D
C
A
B
图 19 七段显示译码器框图
a
b
c
d
f g
a b c d e f g
1 1 1 1 1 1 0
0 1 1 0 0 0 0
1 1 0 1 1 0 1
e
七段显示器件的工作原理：
1
1
1
R B IL TB I / R B ODCBA
a b c d e f g
& & & & & & &
1111111
≥1 ≥1 ≥1 ≥1 ≥1 ≥1 ≥1
&& & &
& & & &
&
图 20 集成数字显示译码器 74LS48
BI：当 BI=0 时，不管其它输入端状态如何，七段数码管均处于熄灭状态，不显示数字。
LT：当 BI=1，
LT=0 时，不管输入 DCBA
状态如何，
七段均发亮，
显示,8”。
它主要用来检测数码管是否损坏。
RBI,它主要用来熄灭无效的前零和后零。
RBO：当本位的,0”熄灭时，
RBO=0，在多位显示系统中，它与下一位的
RBI相连，
通知下位如果是零也可熄灭。
A
3
A
2
A
1
A
0
A
3
A
2
A
1
A
0
a
b
c
d
e
f
g
L T
R B O
R B I
G N D
V
C C
7
4
4
8
a
b
c
d
e
f
g
R
1 k Ω
图 3 - 2 3 共 阴 极 L E D 数 字 显 示 器 与 译 码 器 接 线 图
+ 5 V
1
4.3.4 数据选择器及多路分配器
( b )
D
1
D
2
…
数据选择器
D
1
D
2
…
D
m
…
A
1
A
2
A
n
( a )
F
F
图 21
(a) 数据选择器逻辑符号； (b) 单刀多路开关比拟数据选择器
1,数据选择器
( a )
( b )
F
( c )
D
0
D
1
D
2
D
3
A
1
A
0
EF F
A
1
A
0
D
0
D
1
D
2
D
3
A
0
A
1
&
1
1
1
D
3
D
2
D
1
D
0
A
0
A
1
E
F
F
≥1
1
图 22 四选一 MUX
（ 1） 数据选择器,常用的有二选一，四选一，八选一和十六选一，若需更多则由上述扩展。
由图 22(b)可写出四选一数据选择的输出逻辑表达式：
__
301201101001 )( EDAADAADAADAAF
表 6 功能表地址 选通 数据 输出
A1 A0 E D F
× ×
0 0
0 1
1 0
1 1
1
0
0
0
0
×
D0~D4
D0~D4
D0~D4
D0~D4
0
D0
D1
D2
D4
(1) 二位四选一数据选择器 74LS153
(2) 四位二选一数据选择器 74LS150
(4) 八选一数据选择器 74LS151
(4) 十六选一数据选择器 74LS150。
例 1 将四选一数据选择器扩为八选一数据选择器 。
解 用二片四选一和一个反相器,一个或门即可 。
Ⅰ
D
0
D
1
D
2
D
3
E
A
1
A
0
A
1
A
0
Ⅱ
D
4
D
5
D
6
D
7
E
1
A
2
F
F
1
F
2
≥1
A
1
A
0
D
0
D
1
D
2
D
3
A
1
A
0
D
0
D
1
D
2
D
3
图 23 四选一扩展为八选一例 2 将四选一数据选择器扩大为十六选一数据选择器 。
解
Ⅰ
D
0
D
1
D
2
D
3
Ⅱ
D
4
D
5
D
6
D
7
Ⅲ
D
8
D
9
D
10
D
11
Ⅳ
D
12
D
13
D
14
D
15
二变量译码器
A
3
A
2
A
1
A
0
F
E D
0
D
1
D
2
D
3
A
1
A
0
D
0
D
1
D
2
D
3
E
A
1
A
0
D
0
D
1
D
2
D
3
E D
0
D
1
D
2
D
3
E
A
1
A
0
≥1
图 24 四选一扩大为十六选一由于十六选一有十六个数据输入端，因此至少应该有四片四选一数据选择器，利用使能端作为片选端。 片选信号由译码器输出端供给。十六选一应该有四个地址端，高两位作为译码器的变量输入，低两位作为四选一数据选择器的地址端。
(2) 不用使能端进行扩展。
D
7
D
6
D
5
D
4
Ⅰ
D
3
D
2
D
1
D
0
Ⅲ
A
1
A
0
A
2
F
0
F
1
F D
7
D
6
D
5
D
4
D
3
D
2
D
1
D
0
A
1
A
0
F
0
F
1
D
11
D
10
D
9
D
8
D
15
D
14
D
13
D
12
D
3
D
2
D
1
D
0
F
2
F
3
F
A
3
A
2
( a ) ( b )
D
1
D
0
D
3
D
2
D
1
D
0
A
1
A
0
Ⅱ
D
3
D
2
D
1
D
0
A
1
A
0
Ⅳ
D
3
D
2
D
1
D
0
A
1
A
0
Ⅲ
D
3
D
2
D
1
D
0
A
1
A
0
Ⅱ
D
3
D
2
D
1
D
0
A
1
A
0
Ⅰ
D
3
D
2
D
1
D
0
A
1
A
0
A
1
A
0
图 25 不用使能端且采用二级级联扩展数据选择器
(a) 四选一扩为八选一；
(b) 四选一扩为十六选一
2,数据选择器的应用
(1) 代数法。由上述四选一数据选择器的输出公式
i
i
i mD
DAADAADAADAAF
3
0
301201101001 )(
(mi为 A1,A0组成的最小项 )
例 3 用四选一数据选择器实现二变量异或表示式 。
解 二变量异或表示式为
010
_
1 AAAAF
F
0 0
0 1
1 0
1 1
0
1
1
0
D0
D1
D2
D4
1A 0A iA
表 7 真值表
0 1 1 0
A
1
A
0
F
D
3
D
2
D
1
D
0
A
1
A
0
图 26 例 13 图例 4 用数据选择器实现三变量多数表决器 。
三变量多数表决器真值表及八选一数据选择器功能如表 8 所示。则
1
0
7653
4210
DDDD
DDDD
A2 A 1 A0 F Di
0 0 0
0 0 1
0 1 0
0 1 1
1 0 0
1 0 1
1 1 0
1 1 1
0
0
0
1
0
1
1
1
D0
D1
D2
D4
D4
D5
D6
D7
表 8 真值表
)( 0
__
012012012
012
__
012012012
AAAAAAAAAA
AAAAAAAAAAAAF
与四选一方程对比由公式确定 Di如下：
312212112012' DAADAADAADAAF
为使 F′=F则令
10 30210 DADDD
D
7
D
6
D
5
D
4
D
3
D
2
D
1
D
0
A
0
A
1
A
2
,1,
F
D
3
A
0
A
1
F
D
2
D
1
D
0
,1,
A
0
( a ) ( b )
A
0
A
1
A
2
A
0
A
1
图 27 例 4 电路连接图
(2) 卡诺图法 。 此法比较直观且简便,其方法是：首先选定地址变量；然后在卡诺图上确定地址变量控制范围,即输入数据区；最后由数据区确定每一数据输入端的连接 。
D
0
00 01 11 10
D
0
D
1
D
3
D
2
D
1
D
3
D
2
0
1
A
0
00 01 11 10
1
1 1 1
0
1
A
0
A
2
A
1
A
2
A
1
D
1
＝ A
0
D
2
＝ A
0
D
3
＝ 1D
0
＝ 0
图 28 卡诺图确定例 5 Di端例 5 用卡诺图完成上例解 由真值表得卡诺图如下图所示，选定 A2A1为地址变量。
在控制范围内求得 Di数,D0=0,D1=A0,D2=A0,D3=1。
例 6 用四选一数据选择器实现如下逻辑函数：
F=∑(0,1,5,6,7,9,10,14,15)
解 选地址 A1A0变量为 AB,则变量 CD将反映在数据输入端 。 如图 4 -57 所示 。
1
CD
00 01 11 10
1 1 1
00
01
AB
1 111
1 1 110
D
0
＝ C
D
1
＝ C ＋ D
D
3
＝ C
D
2
＝ C D+
D
0
D
1
D
2
四选一
A
1
A
0
A
B
D
3
C D
C
F
E
D
0
D
1
D
2
D
3
1
≥1 ＝
1
图 29 用卡诺图设计例 6
例 7 运用数据选择器产生 01101001 序列 。
解
( a ) ( b )
0 1 0 1 0 1 0 1 0 1 0 1 0
C
0 0 1 1 0 0 1 1 0 0 1 1 0
B
0 0 0 0 1 1 1 1 0 0 0 0 1
A
F
D
0
D
1
D
2
D
3
D
4
D
5
D
6
D
7
A
2
A
1
A
0
A
B
C
F
,1,
,0,
E
图 30 数据选择器产生序列信号利用一片八选一数据选择器，只需
D0=D4=D5=D6=0,D1=D2=D4=D7=1即可产生
01101001 序列，如图 30 所示。
例 8 利用数据选择器实现分时传输 。 要求用数据选择器分时传送四位 8421BCD码,并译码显示 。
D
0
A
1
D
1
D
2
D
3
A
0
D
0
A
1
D
1
D
2
D
3
A
0
D
0
A
1
D
1
D
2
D
3
A
0
D
0
A
1
D
1
D
2
D
3
A
0
1
0
0
0
0
1
0
0
0
1
0
1
1
1
0
1
七段译码器
D
C
B
A
千位 百位 十位 个位译码器
Y
3
Y
2
Y
1
Y
0
A
1
A
0
a
b
c
d
e
f
g
图 31用数据选择器分时传输组成动态译码输 入 输 出
A B F A>B F A<B F A=B
0 0
0 1
1 0
1 1
0
0
1
0
0
1
0
0
1
0
0
1
表 9 一位比较器真值表
4.3.5 数字比较器
1,AB
AB
AB
F A B
F A B
F A B A B A B
1
&
&
1
≥1
F
A ＞ B
F
A ＝ B
F
A ＜ B
B
A
图 32 一位比较器逻辑图
AB
AB
AB
F A B
F A B
F A B A B A B
2,集成数字比较器
7 4 L S 8 5
V
CC
A
3
B
2
A
2
A
1
B
1
A
0
B
0
G N DF
A ＝ B
F
A ＞ B
B
3
A ＜ B A ＝ B A ＞ B F
A ＜ B
910111213141516
1 2 3 4 5 6 7 8
图 33 四位比较器 74LS85引脚图
A
3
B
3
A
2
B
2
A ＜ B A ＝ B A ＞ B A
1
B
1
A
0
B
0
F
A ＞ B
F
A ＝ B
F
A ＜ B
≥1 ≥1
&
&&&&&&&&&&&&
≥1 ≥1 ≥1 ≥1
& & & &
&&&&
图 34 四位比较器 74LS85逻辑图表 10 74LS85比较器功能表
3.
(1) 串联方式扩展 。 例如,将两片四位比较器扩展为八位比较器 。
可以将两片芯片串联连接,即将低位芯片的输出端 FA>B,FA<B和 FA=B
分别去接高位芯片级联输入端的 A>B,A<B和 A=B,如图 4-64所示 。
这样,当高四位都相等时,就可由低四位来决定两数的大小 。
7 4 L S 8 5
A
3
B
3
A
2
B
2
A
1
B
1
A
0
B
0
A
7
B
7
A
6
B
6
A
5
B
5
A
4
B
4
F
A ＝ B
F
A ＞ B
F A ＜ B
A ＝ B
A ＞ B
A ＜ B
7 4 L S 8 5
A
3
B
3
A
2
B
2
A
1
B
1
A
0
B
0
A
3
B
3
A
2
B
2
A
1
B
1
A
0
B
0
F
A ＝ B
F
A ＞ B
F A ＜ B
A ＝ B
A ＞ B
A ＜ B
1F
A ＝ B
F
A ＞ B
F
A ＜ B
图 35 四位比较器扩展为八位比较器
(2) 并联方式扩展。
A ＝ B
A ＞ B
A ＜ B
A
15
B
15
… A
12
B
12
A ＞ B A ＜ B
A ＝ B
A ＞ B
A ＜ B
A
11
B
1 1
… A
8
B
8
A ＝ B
A ＞ B
A ＜ B
A
7
B
7
… A
4
B
4
A ＝ B
A ＞ B
A ＜ B
A
3
B
3
… A
0
B
0
A
3
B
3
A
2
B
2
A
1
B
1
A
0
B
0
A ＜ B A ＞ B A ＞ B A ＜ B A ＞ B A ＜ B
1111
A ＝ B
A ＞ B
A ＜ B
F
A ＜ B
F
A ＝ B
F
A ＞ B
图 36 四位比较器扩展为十六位比较器
4.4 组合逻辑电路中的竞争与冒险
4.4.1 竞争现象
&
2
&
3
&
4
1
F
B
A
C
图 37 竞争示意图
1、冒险与竞争竞争：
冒险：
在组合电路中，某一信号经由不同的途径达到某一会合点的时间有先有后。
由于竞争而引起电路输出发生瞬间错误现象。表现为输出端出现了原设计中没有的窄脉冲，常称其为毛刺。
＆
1
A
A
F
A
F = A · A
1 t
pd
1 t
pd
A
竞争冒险产生的正脉冲
A
A
F=A+A
tpd
(b) 波形竞争产生的负尖脉冲
≥1
G1
G2
A
A
F
(a) 电路
1
2、竞争与冒险的判断代数法：
卡诺图法,如函数卡诺图上为简化作的圈相切，且相切处又无其他圈包含，则可能有险象。
如图所示电路的卡诺图两圈相切，故有险象。
≥1A F
f1
f2
&
&B&
C
C
A
BC
00 01 11 10
0
1
0 0
1 1
1
1
0
0
两圈相切有险象
3,冒险现象的判别
1),代数法首先,找出具有竞争能力的变量,然后逐次改变其它变量,判断是否存在冒险,是何种冒险 。
偏,1”冒险偏,0”冒险 XXF
XXF?
例 1 判断 是否存在冒险现象 。
解 由函数可看出变量 A和 C具有竞争能力，且有
______ CABAACF
BC=00 F=A
BC=01 F=A
BC=10 F=A
BC=11 F=A+A
AB=00 F=C
AB=01 F=1
AB=10 F=C
AB=11 F=C
例 2 判断 F=(A+C)(A+B)(B+C)的冒险情况 。
解 变量 A,C具有竞争能力，冒险判别如下：
BC=00 F=AA AB=00 F=CC
BC=01 F=0 AB=01 F=C
BC=10 F=A AB=10 F=0
BC=11 F=1 AB=11 F=1
A变量 C变量由上可看出，当 B=C=0和 A=B=0 时将产生偏,0”冒险。
2),卡诺图法
AB
00 01 11 10
1
1 1 1
0
1
C
AC
0
AB
00 01 11 10
0 0
0
0
1
C
A ＋ B
A ＋ C
( a ) ( b )
AB
图 38 卡诺图判别冒险例 3 判断图 41 所示卡诺图的冒险情况。
AB
00 01 11 10
1
1
1 1
0
1
C
( a )
AB
00 01 11 10
1 1 1
0
1
C
( b )
AB
00 01 11 10
1 1
1 1
0
1
C
( c )
CD
00 01 11 10
1 1
00
01
AB
1 1
1 1
11
10
( d )
CD
00 01 11 10
1
1
1
00
01
AB
1 1
1 1
11
10
( e )
1
图 39 例 21 图解 (a) 两个卡诺圈相切,将产生冒险,相切处 A=0,
C=1,B
(b) 卡诺圈相交,
(c) 卡诺圈对顶,
(d) 卡诺图相顶,
(e) 卡诺圈 ABC与 AD相切，当 B=D=1,C=0 时，
变量 A变化时将产生冒险。
4,冒险现象的消除
1),修改逻辑设计 (增加多余项 )
AB
00 01 11 10
1
1 1 1
0
1
C
2),增加选通电路
&
&
&
1
B
A
C
选通 信号
F
图 40 利用选通法消除冒险
3),利用滤波电路组合电路
F
C
图 4 1 加小电容消除冒险
1,对于四位二进制译码器，其相应的输出端共有＿＿＿。
A,4个 B,16个 C,8个 D,10个
Y
A
B
W
A E
B
D0 D1 D2 D3
2,四选一数据选择器的功能见下表，要实现 Y（ A,B,C）＝ Σ m
（ 1,4,6,7）功能，芯片应如何连接，画出电路连接图（需写出必要的解题步骤）。
E A B W
1 ╳ ╳ 0
0 0 0 D0
0 0 1 D1
0 1 0 D2
0 1 1 D3
4,试用 3—8译码器 74LS138实现逻辑函数
F X Y Z X Y Z X Y
习题：
113
第四章结束电子技术数字电路部分
§ 4.1
§ 4.2 组合逻辑电路的设计
§ 4.3 常用中规模组合逻辑部件的原理和应用
§ 4.4 组合逻辑电路中的竞争与冒险
1、概述逻辑电路组合逻辑电路时序逻辑电路功能,输出只取决于当前的输入。
组成,门电路，不存在记忆元件。
功能,输出取决于当前的输入和原来的状态。
组成,组合电路、记忆元件。
2、组合电路的研究内容：
分析：
设计：
给定逻辑图得到逻辑功能分析给定逻辑功能画出逻辑图设计
(1) 由给定的逻辑电路图,写出输出端的逻辑表达式；
(2)
(3)
(4) 对原电路进行改进设计,寻找最佳方案 (这一步不一定都要进行 )。
4.1
例 1,分析下图的逻辑功能。
&
& &A
B F
AB
A
B
BA?
BABA
BABAF BABABABA
A B F
0 0 1
0 1 0
1 0 0
1 1 1
真值表特点,输入相同为,1”；
输入不同为,0”。
同或门
BAF
BABABABAF
=1A
B
F
例 2 分析下图所示电路。
&
&
&
Q
R
＝ 1＝ 1A
B
C
i C
i ＋ 1
SP
解 由图可得
ABCBABCA
ABCBABA
ABCBABAQRC
ABRCBABAPCQ
CBACBACBAA B C
CBABACBABA
CBABACPS
BABABAP
ii
i
ii
ii
iii
i
i
i
ii
____
____
___________
1
____________
____________
__________
____
____
)(
)(
)(
)()(
)(
&
&
&
Q
R
＝ 1＝ 1A
B
C
i C
i ＋ 1
SP
由真值表可看出这是两个一位二进制的加法电路 。 A为被加数,B为加数,Ci为低位向本位的进位位 。 S为三位相加的和数,C i+1是本位向高位的进位位 。 该电路又称为全加器 。
ABCi S Ci+1
000
001
010
011
100
101
110
111
0
1
1
0
1
0
0
1
0
0
0
1
0
1
1
1
CPS i
CBACBACBAABC iiii
____________ QRCi
ABCBABCA ii ____
1
例 3?试分析下图所示电路的逻辑功能。
A
1
A
0
F
1
F
3
F
2
F
0
图
3 - 2
1
&
&
&
&
1
100F A A?
110F A A?
021F A A?
3 1 0F A A?
解,⑴ 由图写出逻辑表达式
⑵ 列出真值表
A1 A0 F0 F1 F2 F4
0 0
0 1
1 0
1 1
1 0 0 0
0 1 0 0
0 0 1 0
0 0 0 1
100F A A? 110F A A?
021F A A? 3 1 0F A A?
说明有效电平为高电平，且由输出状态便知道输入代码值，此种功能称为译码功能。
⑶ 确定逻辑功能：由真值表看出
A1 A0 F0 F1 F2 F4
0 0
0 1
1 0
1 1
1 0 0 0
0 1 0 0
0 0 1 0
0 0 0 1
A1A0=00时,F0=1，其余为 0
A1A0=01时,F1=1，其余为 0
A1A0=10时,F2=1，其余为 0
A1A0=11时,F4=1，其余为 0
4.2 组合逻辑电路的设计电路设计的任务就是根据功能设计电路。一般按如
(1) 将文字描述的逻辑命题变换为真值表,这是十分重要的一步 。 作出真值表前要仔细分析解决逻辑问题的条件,作出输入,输出变量的逻辑规定,然后列出真值表 。
(2) 进行函数化简,化简形式应依据选择什么门而定 。
(3) 根据化简结果和选定的门电路,画出逻辑电路 。
例 4,设计三人表决电路（ A,B,C）。每人一个按键，
如果同意则按下，不同意则不按。结果用指示灯表示，多数同意时指示灯亮，否则不亮。
1),首先指明逻辑符号取,0”、,1”
的含义。
2),根据题意列出真值表。
A B C F
0 0 0 0
0 0 1 0
0 1 0 0
0 1 1 1
1 0 0 0
1 0 1 1
1 1 0 1
1 1 1 1
真值表三个按键 A,B,C按下时为,1”，
不按时为,0”。输出是 F，多数赞成时是,1”，否则是,0”。
A B C F
0 0 0 0
0 0 1 0
0 1 0 0
0 1 1 1
1 0 0 0
1 0 1 1
1 1 0 1
1 1 1 1
3),画出卡诺图，并用卡诺图化简：
A
BC
00 01 11 10
0
1
0 0 1 0
0 1 1 1
AB
AC
BC
CABCABF
4),根据逻辑表达式画出逻辑图。
CABCABF
&
1&
&
A
B
C F
(1) 若用与或门实现
CABCAB CABCAB
&
&
&
&
A
B
C F
CABCABF
(2) 若用与非门实现
方案二：同意用 0表示,不同意用 1表示；通过用 1表示,
不通过用 0表示 。 则列出真值表如表 4-4所示 。
F A B B C C A
A B B C C A
A B C F
0 0 0
0 0 1
0 1 0
0 1 1
1 0 0
1 0 1
1 1 0
1 1 1
1
1
1
0
1
0
0
0
表决逻辑卡诺图方案二
BC
A 00 01 11 10
1
0 1 1 1
1 0
0
0 0
A
B
B
C
C
A
F
图 1 方案二逻辑图
&
&
&
&F A B B C C A
A B B C C A
例 5 设计一个组合电路,将 8421BCD码变换为余 3
代码 。
码制变换电路
A
B
C
D
W
X
Y
Z
图
2
码制变换电路框图解 这是一个码制变换问题。由于均是 BCD码，故输入输出均为四个端点，其框图如图 所示。按两种码的编码关系，得真值表。
表 1 8421BCD码变换为余 3代码真值
AB
CD
00 01 11 10
× 1
1 × 1
1 × ×
1 × ×
00
01
11
10
W ＝ A ＋ BC ＋ BD
0
AB
CD
00 01 11 10
1
1 ×
× 1
1
1
× ×
× ×
00
01
11
10
X ＝ B C ＋ BD ＋ B C D
1
AB
CD
00 01 11 10
0
1 × 1
0 × 0
1
0
1 × ×
0 × ×
00
01
11
10
Y ＝ C D ＋ CD
图 3 化简过程
__
______
______________
______________
____________
)(
DZ
DCDCCDY
DCBDCBDCB
DCBDCBDCBDBCBX
DCBABDBCABDBCAW
＝ 1
＝ 1
1
1
1
A
B
C
D Z
Y
X
W
&
&
&
__
______
______________
______________
____________
)(
DZ
DCDCCDY
DCBDCBDCB
DCBDCBDCBDBCBX
DCBABDBCABDBCAW
例 6,设计一个电话机信号控制电路 。 电路有 I0（ 火警 ）,I1（ 盗警 ）
和 I2（ 日常业务 ） 三种输入信号,通过排队电路分别从 L0,L1,L2输出,
在同一时间只能有一个信号通过 。 如果同时有两个以上信号出现时,应首先接通火警信号,其次为盗警信号,最后是日常业务信号 。 试按照上述轻重缓急设计该信号控制电路 。 要求用集成门电路 7400（ 每片含
4个 2输入端与非门 ） 实现 。
解,（ 1） 列真值表：
（ 2） 由真值表写出各输出的逻辑表达式：
（ 3）根据要求，将上式转换为与非表达式：
（ 4） 画出逻辑图 。
4.3 常用组合逻辑电路
常用的组合逻辑电路有编码器、译码器、数据选择器、数据分配器、加法器、比较器、算术逻辑单元等。
上节所介绍的分析方法和设计方法都适用于将要介绍的常用组合电路。
本节着重介绍其功能表示和应用。
1 1 0 1
1 0 0 1+举例,A=1101,B=1001，
计算 A+B。 0
1
1
0
1
0
0
1
1
加法运算的基本规则,
(1) 逢二进一。
(2) 最低位是两个数最低位的叠加，不需考虑进位。
(3) 其余各位都是三个数相加，包括加数,被加数和低位来的进位。
(4) 任何位相加都产生两个结果：本位和、向高位的进位。
用半加器实现用全加器实现
4.3.1 加法器一、加法器的基本概念及工作原理加法器 ——实现两个二进制数的加法运算
1．半加器 ——只能进行本位加数、被加数的加法运算而不考虑低位进位。
列出半加器的真值表：
BABABAS
ABC?画出逻辑电路图。
由真值表直接写出表达式,
A
B
C
S
&
=1
如果想用与非门组成半加器，则将上式用代数法变换成与非形式：
由此画出用与非门组成的半加器。
ABBABABABBAABBAABABABABAS )()(
ABBABA
&
&
&
&
&
A
B
S
C
A
B
S
C
∑
CO
C AB AB
2．全加器 ——能同时进行本位数和相邻低位的进位信号的加法运算。
由真值表直接写出逻辑表达式,再经代数法化简和转换得：
1iii1iii1iii1iiii CBACBACBACBAS
1iii1iii1iii )()( CBACBACBA
1iii1iii1iii1iiii CBACBACBACBAC
1i-iiii )C( BABA
根据逻辑表达式画出全加器的逻辑电路图：
∑
CO
A
B
i
i
i - 1C C i
S i
CI
=1
=1
A
B
S
Ci
i
i
iC i - 1
&
≥1
iS 1iii CBA
iC 1i-iiii )C( BABA
3、多位数加法器
4位串行进位加法器
i
B C
i -1i
A
S
ii
C
B C
-10
A
0
0
S
∑
B
i i -1
CA
i
i
S
i
C
1 01
A CB
1
S
∑
B
i i -1
CA
i
i
S
i
C
2 12
A CB
2
S
∑
B
i i -1
CA
i
i
S
i
C
3 23
A CB
3
S
∑
C
3
4,全加器的应用例 1 试用全加器构成二进制减法器 。
解 利用,加补,的概念,即可将减法用加法来实现,下图即为全加器完成减法功能的电路 。 设两组四位二进制分别为 A4A2A1A0和 B4B2B1B0,
把 B4B2B1B0先进行求补然后再进行加法运算 。 因为求补是逐位求反后再加,1”.
1 0 0 0
-0 1 1 1
0 0 0 1
4 × ∑
B
3
B
2
B
1
B
0
C
4
S
3
S
2
S
1
S
0
C
i － 1
,1,
A
3
A
2
A
1
A
0
1 1 1 1
1 0 0 0
+1 0 0 1
1 0 0 0 1
例 2 试用全加器完成二进制的乘法功能 。
解 以两个二进制数相乘为例。乘法算式如下：
∑
A
B
∑
A
B
A
0
B
0
B
1
A
1
P
0
P
1
P
2
P
3
C
2
C
1
C
i － 1
C
i － 1
&
&
&
&
例 3 试采用四位全加器完成 8421BCD码到余 3代码的转换 。
解
A
3
A
2
A
1
A
0
B
3
B
2
B
1
B
0
S
3
S
2
S
1
S
0
8 4 2 1 B C D
,1,
C
4
余 3 代码
C
0
四 位全加器由于 8421BCD码加 0011 即为余 3 代码，所以其转换电路就是一个加法电路，如下图所示。由于 8421BCD码加 0011即为余 3代码，
因此转换电路就是加法电路。
⒈ 二进制编码器
二进制编码器：
用 n位二进制代码对 N=2n个一般信号进行编码的电路，称为二进制编码器。
三位二进制编码器图中没有 I0输入，但 I1～
I7均为 1时表明不对 I1～ I7
编码，而只能对 I0编码，
此时 A2A1A0为 000。
＆ ＆ ＆
A
2
A
1
A
0
I
0
I
2
I
4
I
6
I
1
I
3
I
5
I
7
4.3.2 编码器设计编码器时,首先,人为指定数与代码的对应关系
，常采用编码矩阵和编码表。编码矩阵就是在相应的卡诺图上
，指定每个方格代表某一自然数，将此自然数填入此方格。
如此对应关系用表格形式列出来就是编码表。
实现编码的电路称为编码器。
输 入 输 出
0
A
2 1
AA
1 0 0 0 0 0 0 0
0 1 0 0 0 0 0 0
0 0 1 0 0 0 0 0
0 0 0 1 0 0 0 0
0 0 0 0 1 0 0 0
0 0 0 0 0 1 0 0
0 0 0 0 0 0 1 0
0 0 0 0 0 0 0 1
1
I
2
I
54 6
II
0 3
I
7
II I
0 0 0
0 0 1
0 1 0
0 1 1
1 0 0
1 0 1
1 1 0
1 1 1
编码器真值表
76542 IIIIA?
76321 IIIIA?
75310 IIIIA?
A
&
1
&&
A
0
A
2
1
I
1
I
1 1
1
3
1
I
1
I I
5 2 0
1 1
I
67 4
I I
0
1
2
3
4
5
6
7
表达式,
A3= 8+9
A2=4+ 5+ 6+ 7
A1=2+ 4+ 6+ 7
A0=1+ 4+ 5+ 7+9
≥ 1
≥ 1
≥ 1
≥ 1
≥ 1
≥ 1
＆
＆
＆
1
9 8 7 6 5 4 3 2 1
2
0
2
1
2
2
2
3
A
0
A
1
A
2
A
3
⒉ 二 — 十进制编码器
二 — 十进制编码器：将十进制数的十个数字 0— 9编成二进制代码的电路,称为二 — 十进制编码器 。
真值表
0001
0010
0 0 1 1
0100
0101
0 1 1 0
0 1 1 1
1000
1001
000000001
000000010
000000100
000001000
000010000
000100000
001000000
010000000
100000000
1
2
4
3
5
6
7
8
9
A4 A2 A1 A0987654321
输 出输 入十进制数例 1 将十进制数 0,1,2,…,9 编为 8421BCD码 。
解 10 个数要求用四位二进制数表示。
0
AB
00 01 11 10
1
4 × 8
5 × 9
3
2
7 × ×
6 × ×
00
01
11
10
CD
图 4 8421BCD编码矩阵
_____
____
____
__
9753197531
76327632
76547654
9898
D
C
B
A
各输出端函数表示式：
自然数
N
二进制代码
A B C D
0
1
2
3
4
5
6
7
8
9
0 0 0 0
0 0 0 1
0 0 1 0
0 0 1 1
0 1 0 0
0 1 0 1
0 1 1 0
0 1 1 1
1 0 0 0
1 0 0 1
表 2 8421BCD编码表
＋ U
CC
1
2
3
4
5
6
7
8
9
0
S
A B C D
& & & &
图 5 8421BCD码编码器如 S在位置 6，即接地，则其它均属高电位，故 ABCD=0110。
⒊ 优先编码器
优先编码器允许同时在几个输入端加入有效输入信号，
但电路只对其中优先级别最高的输入信号进行编码，而不理睬级别低的信号。
优先编码器
– 逻辑图
– 真值表
– 表达式
– 多片级联举例
& ≥1
& ≥1
& ≥1
&
&
1
1
1
1
1
1
1
1
1
1
1
1
0
1
2
3
4
5
6
7
E
I
A
2
A
1
A
0
CS
E
O
1
2
3
4
5
6
7
8
16
15
14
13
12
11
10
9
7
4
LS
1
4
8
4
5
6
7
E
I
A
2
A
1
地 A
0
0
1
2
3
CS
E
O
U
CC
优先编码器
2
0
2
1
2
2
0
1
2
3
4
5
6
7
CS
A
2
A
1
A
0
E
O
E
I
图
6
优先编码器优先编码器注意：该电路为反码输出 。
EI为使能输入端
( 低电平有效 )，
EO为使能输出端
( 高电平有效 ),
CS为优先编码工作标志 (低电平有效 )。
由图 6可写出该电路的输出函数的逻辑表达式：
_ _ _ _ _ _ __ _ _ _ _ _ _ _ _ __ _ _ _ _ _ _ _ _ _
1
1
_
1
_____
0
1
_____
1
1
_____
2
76543210
)7656436421(
)76542543(
)7654(
EE
EECS
EA
EA
EA
O
O
表 3 优先编码器的功能表
0 1 2 3 4 5 6 7 E
I
E
O
低位片
A
0
A
1
A
2
CS
0 1 2 3 4 5 6 7
0 1 2 3 4 5 6 7 E
I
E
O
高位片
A
0
A
1
A
2
CS
8 9 10 11 12 13 14 15
CSA
3
A
2
A
1
A
0
E
O
& & & &
图 7 两片 8-3优先编码器扩展为 16-4优先编码器的连接图
4.3.3 译码器译码是编码的逆过程，即将某二进制翻译成电路的某种状态。
1、二进制译码器二进制译码器的作用,将 n种输入的组合译成 2n种电路状态。也叫 n---2n线译码器。
译码器的输入 —— 一组二进制代码译码器的输出 —— 一组高低电平信号
&
&
&
&
1Y
0Y
2Y
3Y
A1
A0
S
2-4线译码器 74LS149的内部线路输入控制端输出二进制译码器 ——变量译码器。其中二进制译码器是一种最简单的变量译码器,它的输出端全是最小项。
0
AB
00 01 11 10
1
2 6 4
3 7 5
0
1
C
图 8 三位二进制译码矩阵表 4 译码表
A B C
0 0 0
0 0 1
0 1 0
0 1 1
1 0 0
1 0 1
1 1 0
1 1 1
自然数
N
0
1
2
4
4
5
6
7
ABC
CBA
CBA
CBA
CBA
CBA
CBA
CBA
7
6
5
4
3
2
1
0
_
_
__
_
__
__
___
0 1 2 3 4 5 6 7
1
1
1
C
B
A
& & & & & & & &
图 9 三位二进制译码器
2,十进制译码器。
0
AB
00 01 11 10
1
4 × 8
5 × 9
3
2
7 × ×
6 × ×
00
01
11
10
CD
图 10 8421BCD码译码矩阵
ADDA
DCBDCB
DCBDCB
DCBDCB
DCBADCBA
98
76
14
32
10
_
_
___
___
_______
由此图可得如下译码关系：
其译码电路如图 11 所示。
0 1 2 3 4 5 6 7
1
1
1
C
B
A
8 9
1
D
& & & & & & & & & &
图 11 8421BCD码译码器
&
&
&
&
&
&
&
&
0
1
2
3
4
5
6
7
1
1
1
1
1
1
A
2
A
1
A
0
&
E
1
E
2
E
3
三线至八线译码器
0
1
2
3
4
5
6
7
E
1
E
2
E
3
A
0
A
1
A
2
( a ) ( b )
图 12 集成 3-8译码器 (74LS138)的电路图和逻辑符号
3,3-8译码器表 5 功能表
74138的符号图及引脚图如图所示。
1
2
4
4
5
7
6
A
B
C
S2
S4
GND
S1
Vcc
Y0
Y1
Y2
Y4
Y5
Y4
8
16
15
14
14
12
10
11
9
Y7
Y6
74138
A
0
A
1
A
2
F
0
F
1
F
2
F
3
F
4
F
5
F
6
F
7
S
3
S
2
S
1
7 4 1 3 8
3 - 8译码器扩大为 4 - 16 译码器
0
0
E
1
E
2
E
3
A
0
A
1
A
2
1 2 3 4 5 6 7
( ￠? )
1 2 3 4 5 6 7
0
8
E
1
E
2
E
3
A
0
A
1
A
2
1 2 3 4 5 6 7
( ￠ ò )
9 1 0 1 1 1 2 1 4 1 5
A B C D ê 1? ü1
1 3
。
E
例 1 试用译码器和门电路实现逻辑函数：
ACBCABL
ABCCABCBABCAL
7653 mmmm
解,将逻辑函数转换成最小项表达式,
再转换成与非 — 与非形式 。
=m3+m5+m6+m7
=
用一片 74138加一个与非门就可实现该逻辑函数 。
1
G
0
A
74138
G
2A 2B1 2
AG A
Y
1
YY Y
2
Y YY
7 3
Y
456 0
A B C1 0 0
L
&
3-8译码器
4,译码器的应用例 2 某组合逻辑电路的真值表如表所示，试用译码器和门电路设计该逻辑电路。
解,写出各输出的最小项表达式,再转换成与非 — 与非形式,
ABCCBACBACBAL 74217421 mmmmmmmm
CABCBABCAF 653653 mmmmmm
CABCBACBACBAG 64206420 mmmmmmmm
用一片 74138加三个与非门就可实现该组合逻辑电路 。
可见,用译码器实现多输出逻辑函数时,优点更明显 。
3 1
21
Y
G
YY
74138
A
0
05
Y
2A
G G
Y
7
1
Y Y
2
Y
4
A
6
A
2B
A B C1 0 0
FG L
& & &
653653 mmmmmm
ABCCBACBACBAL 74217421 mmmmmmmm
CABCBABCAF
CABCBACBACBAG 64206420 mmmmmmmm
例 3 用 4-10译码器 (8421BCD码译码器 )实现单,1”检测电路 。
解 单,1”检测的函数式为
__
8
__
4
__
2
__
18421
________________________
mmmmmmmm
DCBADCBADCBADCBAF
m
0
m
1
m
2
m
3
m
4
m
5
m
6
m
7
m
8
m
9
&
D
C
B
A
F
图 13 单,1”检测电路
Y
0
Y
1
Y
2
Y
3
Y
4
Y
5
Y
6
Y
7
A
0
A
1
A
2
E
3
E
2
E
1
1
I
数据输入地址输入数据分配输出
7 4 L S 1 3 8
图 14 用 74LS138组成八路分配器二变量译码器 Y
3
Y
2
Y
1
Y
0
A
1
A
0
( Ⅰ )
( Ⅱ )
E
E
( Ⅲ )
E
( Ⅳ )
E
≥1
F
图 15 译码器作为其它芯片的片选信号
5,数字显示译码驱动电路 数码管根据发光段数分为七段数码管和八段数码管 。
半导体显示器：发光段可以用某些特殊的半导体材料,将光能转化为电能 。 发光二极管荧光数码管：荧光材料液晶 (称为 LCD数码管 )
通过它,可以将 BCD码变成十进制数字,并在数码管上显示
a
b
c
d
e
f g
暗
0 1 2 3 4 5 6 7 8 109 11 12 13 14 15
图 16 七段数码管
① 半导体发光二极管。
a b c d－
e f － g
图 17 LED数码管
a b c d e f
＋ 5 V
a b c d e f
＋ 5 V
g
( a ) ( b )
R
g
图 18 LED的两种接法
(a) 共阳极； (b) 共阴极前一种接法应使相应极为低电平，后种接法应使相应极为高电平，
才能使对应段发光。
② 液晶显示器件。
液晶显示器件是一种新型的平板薄型显示器件 。 由于它所需驱动电压低,工作电流非常小,配合 CMOS电路可以组成微功耗系统,故广泛地用于电子钟表,电子计算器以及仪器仪表中 。
③ 显示译码器。
七段译码器
a
b
c
d
e
f
g
D
C
A
B
图 19 七段显示译码器框图
a
b
c
d
f g
a b c d e f g
1 1 1 1 1 1 0
0 1 1 0 0 0 0
1 1 0 1 1 0 1
e
七段显示器件的工作原理：
1
1
1
R B IL TB I / R B ODCBA
a b c d e f g
& & & & & & &
1111111
≥1 ≥1 ≥1 ≥1 ≥1 ≥1 ≥1
&& & &
& & & &
&
图 20 集成数字显示译码器 74LS48
BI：当 BI=0 时，不管其它输入端状态如何，七段数码管均处于熄灭状态，不显示数字。
LT：当 BI=1，
LT=0 时，不管输入 DCBA
状态如何，
七段均发亮，
显示,8”。
它主要用来检测数码管是否损坏。
RBI,它主要用来熄灭无效的前零和后零。
RBO：当本位的,0”熄灭时，
RBO=0，在多位显示系统中，它与下一位的
RBI相连，
通知下位如果是零也可熄灭。
A
3
A
2
A
1
A
0
A
3
A
2
A
1
A
0
a
b
c
d
e
f
g
L T
R B O
R B I
G N D
V
C C
7
4
4
8
a
b
c
d
e
f
g
R
1 k Ω
图 3 - 2 3 共 阴 极 L E D 数 字 显 示 器 与 译 码 器 接 线 图
+ 5 V
1
4.3.4 数据选择器及多路分配器
( b )
D
1
D
2
…
数据选择器
D
1
D
2
…
D
m
…
A
1
A
2
A
n
( a )
F
F
图 21
(a) 数据选择器逻辑符号； (b) 单刀多路开关比拟数据选择器
1,数据选择器
( a )
( b )
F
( c )
D
0
D
1
D
2
D
3
A
1
A
0
EF F
A
1
A
0
D
0
D
1
D
2
D
3
A
0
A
1
&
1
1
1
D
3
D
2
D
1
D
0
A
0
A
1
E
F
F
≥1
1
图 22 四选一 MUX
（ 1） 数据选择器,常用的有二选一，四选一，八选一和十六选一，若需更多则由上述扩展。
由图 22(b)可写出四选一数据选择的输出逻辑表达式：
__
301201101001 )( EDAADAADAADAAF
表 6 功能表地址 选通 数据 输出
A1 A0 E D F
× ×
0 0
0 1
1 0
1 1
1
0
0
0
0
×
D0~D4
D0~D4
D0~D4
D0~D4
0
D0
D1
D2
D4
(1) 二位四选一数据选择器 74LS153
(2) 四位二选一数据选择器 74LS150
(4) 八选一数据选择器 74LS151
(4) 十六选一数据选择器 74LS150。
例 1 将四选一数据选择器扩为八选一数据选择器 。
解 用二片四选一和一个反相器,一个或门即可 。
Ⅰ
D
0
D
1
D
2
D
3
E
A
1
A
0
A
1
A
0
Ⅱ
D
4
D
5
D
6
D
7
E
1
A
2
F
F
1
F
2
≥1
A
1
A
0
D
0
D
1
D
2
D
3
A
1
A
0
D
0
D
1
D
2
D
3
图 23 四选一扩展为八选一例 2 将四选一数据选择器扩大为十六选一数据选择器 。
解
Ⅰ
D
0
D
1
D
2
D
3
Ⅱ
D
4
D
5
D
6
D
7
Ⅲ
D
8
D
9
D
10
D
11
Ⅳ
D
12
D
13
D
14
D
15
二变量译码器
A
3
A
2
A
1
A
0
F
E D
0
D
1
D
2
D
3
A
1
A
0
D
0
D
1
D
2
D
3
E
A
1
A
0
D
0
D
1
D
2
D
3
E D
0
D
1
D
2
D
3
E
A
1
A
0
≥1
图 24 四选一扩大为十六选一由于十六选一有十六个数据输入端，因此至少应该有四片四选一数据选择器，利用使能端作为片选端。 片选信号由译码器输出端供给。十六选一应该有四个地址端，高两位作为译码器的变量输入，低两位作为四选一数据选择器的地址端。
(2) 不用使能端进行扩展。
D
7
D
6
D
5
D
4
Ⅰ
D
3
D
2
D
1
D
0
Ⅲ
A
1
A
0
A
2
F
0
F
1
F D
7
D
6
D
5
D
4
D
3
D
2
D
1
D
0
A
1
A
0
F
0
F
1
D
11
D
10
D
9
D
8
D
15
D
14
D
13
D
12
D
3
D
2
D
1
D
0
F
2
F
3
F
A
3
A
2
( a ) ( b )
D
1
D
0
D
3
D
2
D
1
D
0
A
1
A
0
Ⅱ
D
3
D
2
D
1
D
0
A
1
A
0
Ⅳ
D
3
D
2
D
1
D
0
A
1
A
0
Ⅲ
D
3
D
2
D
1
D
0
A
1
A
0
Ⅱ
D
3
D
2
D
1
D
0
A
1
A
0
Ⅰ
D
3
D
2
D
1
D
0
A
1
A
0
A
1
A
0
图 25 不用使能端且采用二级级联扩展数据选择器
(a) 四选一扩为八选一；
(b) 四选一扩为十六选一
2,数据选择器的应用
(1) 代数法。由上述四选一数据选择器的输出公式
i
i
i mD
DAADAADAADAAF
3
0
301201101001 )(
(mi为 A1,A0组成的最小项 )
例 3 用四选一数据选择器实现二变量异或表示式 。
解 二变量异或表示式为
010
_
1 AAAAF
F
0 0
0 1
1 0
1 1
0
1
1
0
D0
D1
D2
D4
1A 0A iA
表 7 真值表
0 1 1 0
A
1
A
0
F
D
3
D
2
D
1
D
0
A
1
A
0
图 26 例 13 图例 4 用数据选择器实现三变量多数表决器 。
三变量多数表决器真值表及八选一数据选择器功能如表 8 所示。则
1
0
7653
4210
DDDD
DDDD
A2 A 1 A0 F Di
0 0 0
0 0 1
0 1 0
0 1 1
1 0 0
1 0 1
1 1 0
1 1 1
0
0
0
1
0
1
1
1
D0
D1
D2
D4
D4
D5
D6
D7
表 8 真值表
)( 0
__
012012012
012
__
012012012
AAAAAAAAAA
AAAAAAAAAAAAF
与四选一方程对比由公式确定 Di如下：
312212112012' DAADAADAADAAF
为使 F′=F则令
10 30210 DADDD
D
7
D
6
D
5
D
4
D
3
D
2
D
1
D
0
A
0
A
1
A
2
,1,
F
D
3
A
0
A
1
F
D
2
D
1
D
0
,1,
A
0
( a ) ( b )
A
0
A
1
A
2
A
0
A
1
图 27 例 4 电路连接图
(2) 卡诺图法 。 此法比较直观且简便,其方法是：首先选定地址变量；然后在卡诺图上确定地址变量控制范围,即输入数据区；最后由数据区确定每一数据输入端的连接 。
D
0
00 01 11 10
D
0
D
1
D
3
D
2
D
1
D
3
D
2
0
1
A
0
00 01 11 10
1
1 1 1
0
1
A
0
A
2
A
1
A
2
A
1
D
1
＝ A
0
D
2
＝ A
0
D
3
＝ 1D
0
＝ 0
图 28 卡诺图确定例 5 Di端例 5 用卡诺图完成上例解 由真值表得卡诺图如下图所示，选定 A2A1为地址变量。
在控制范围内求得 Di数,D0=0,D1=A0,D2=A0,D3=1。
例 6 用四选一数据选择器实现如下逻辑函数：
F=∑(0,1,5,6,7,9,10,14,15)
解 选地址 A1A0变量为 AB,则变量 CD将反映在数据输入端 。 如图 4 -57 所示 。
1
CD
00 01 11 10
1 1 1
00
01
AB
1 111
1 1 110
D
0
＝ C
D
1
＝ C ＋ D
D
3
＝ C
D
2
＝ C D+
D
0
D
1
D
2
四选一
A
1
A
0
A
B
D
3
C D
C
F
E
D
0
D
1
D
2
D
3
1
≥1 ＝
1
图 29 用卡诺图设计例 6
例 7 运用数据选择器产生 01101001 序列 。
解
( a ) ( b )
0 1 0 1 0 1 0 1 0 1 0 1 0
C
0 0 1 1 0 0 1 1 0 0 1 1 0
B
0 0 0 0 1 1 1 1 0 0 0 0 1
A
F
D
0
D
1
D
2
D
3
D
4
D
5
D
6
D
7
A
2
A
1
A
0
A
B
C
F
,1,
,0,
E
图 30 数据选择器产生序列信号利用一片八选一数据选择器，只需
D0=D4=D5=D6=0,D1=D2=D4=D7=1即可产生
01101001 序列，如图 30 所示。
例 8 利用数据选择器实现分时传输 。 要求用数据选择器分时传送四位 8421BCD码,并译码显示 。
D
0
A
1
D
1
D
2
D
3
A
0
D
0
A
1
D
1
D
2
D
3
A
0
D
0
A
1
D
1
D
2
D
3
A
0
D
0
A
1
D
1
D
2
D
3
A
0
1
0
0
0
0
1
0
0
0
1
0
1
1
1
0
1
七段译码器
D
C
B
A
千位 百位 十位 个位译码器
Y
3
Y
2
Y
1
Y
0
A
1
A
0
a
b
c
d
e
f
g
图 31用数据选择器分时传输组成动态译码输 入 输 出
A B F A>B F A<B F A=B
0 0
0 1
1 0
1 1
0
0
1
0
0
1
0
0
1
0
0
1
表 9 一位比较器真值表
4.3.5 数字比较器
1,AB
AB
AB
F A B
F A B
F A B A B A B
1
&
&
1
≥1
F
A ＞ B
F
A ＝ B
F
A ＜ B
B
A
图 32 一位比较器逻辑图
AB
AB
AB
F A B
F A B
F A B A B A B
2,集成数字比较器
7 4 L S 8 5
V
CC
A
3
B
2
A
2
A
1
B
1
A
0
B
0
G N DF
A ＝ B
F
A ＞ B
B
3
A ＜ B A ＝ B A ＞ B F
A ＜ B
910111213141516
1 2 3 4 5 6 7 8
图 33 四位比较器 74LS85引脚图
A
3
B
3
A
2
B
2
A ＜ B A ＝ B A ＞ B A
1
B
1
A
0
B
0
F
A ＞ B
F
A ＝ B
F
A ＜ B
≥1 ≥1
&
&&&&&&&&&&&&
≥1 ≥1 ≥1 ≥1
& & & &
&&&&
图 34 四位比较器 74LS85逻辑图表 10 74LS85比较器功能表
3.
(1) 串联方式扩展 。 例如,将两片四位比较器扩展为八位比较器 。
可以将两片芯片串联连接,即将低位芯片的输出端 FA>B,FA<B和 FA=B
分别去接高位芯片级联输入端的 A>B,A<B和 A=B,如图 4-64所示 。
这样,当高四位都相等时,就可由低四位来决定两数的大小 。
7 4 L S 8 5
A
3
B
3
A
2
B
2
A
1
B
1
A
0
B
0
A
7
B
7
A
6
B
6
A
5
B
5
A
4
B
4
F
A ＝ B
F
A ＞ B
F A ＜ B
A ＝ B
A ＞ B
A ＜ B
7 4 L S 8 5
A
3
B
3
A
2
B
2
A
1
B
1
A
0
B
0
A
3
B
3
A
2
B
2
A
1
B
1
A
0
B
0
F
A ＝ B
F
A ＞ B
F A ＜ B
A ＝ B
A ＞ B
A ＜ B
1F
A ＝ B
F
A ＞ B
F
A ＜ B
图 35 四位比较器扩展为八位比较器
(2) 并联方式扩展。
A ＝ B
A ＞ B
A ＜ B
A
15
B
15
… A
12
B
12
A ＞ B A ＜ B
A ＝ B
A ＞ B
A ＜ B
A
11
B
1 1
… A
8
B
8
A ＝ B
A ＞ B
A ＜ B
A
7
B
7
… A
4
B
4
A ＝ B
A ＞ B
A ＜ B
A
3
B
3
… A
0
B
0
A
3
B
3
A
2
B
2
A
1
B
1
A
0
B
0
A ＜ B A ＞ B A ＞ B A ＜ B A ＞ B A ＜ B
1111
A ＝ B
A ＞ B
A ＜ B
F
A ＜ B
F
A ＝ B
F
A ＞ B
图 36 四位比较器扩展为十六位比较器
4.4 组合逻辑电路中的竞争与冒险
4.4.1 竞争现象
&
2
&
3
&
4
1
F
B
A
C
图 37 竞争示意图
1、冒险与竞争竞争：
冒险：
在组合电路中，某一信号经由不同的途径达到某一会合点的时间有先有后。
由于竞争而引起电路输出发生瞬间错误现象。表现为输出端出现了原设计中没有的窄脉冲，常称其为毛刺。
＆
1
A
A
F
A
F = A · A
1 t
pd
1 t
pd
A
竞争冒险产生的正脉冲
A
A
F=A+A
tpd
(b) 波形竞争产生的负尖脉冲
≥1
G1
G2
A
A
F
(a) 电路
1
2、竞争与冒险的判断代数法：
卡诺图法,如函数卡诺图上为简化作的圈相切，且相切处又无其他圈包含，则可能有险象。
如图所示电路的卡诺图两圈相切，故有险象。
≥1A F
f1
f2
&
&B&
C
C
A
BC
00 01 11 10
0
1
0 0
1 1
1
1
0
0
两圈相切有险象
3,冒险现象的判别
1),代数法首先,找出具有竞争能力的变量,然后逐次改变其它变量,判断是否存在冒险,是何种冒险 。
偏,1”冒险偏,0”冒险 XXF
XXF?
例 1 判断 是否存在冒险现象 。
解 由函数可看出变量 A和 C具有竞争能力，且有
______ CABAACF
BC=00 F=A
BC=01 F=A
BC=10 F=A
BC=11 F=A+A
AB=00 F=C
AB=01 F=1
AB=10 F=C
AB=11 F=C
例 2 判断 F=(A+C)(A+B)(B+C)的冒险情况 。
解 变量 A,C具有竞争能力，冒险判别如下：
BC=00 F=AA AB=00 F=CC
BC=01 F=0 AB=01 F=C
BC=10 F=A AB=10 F=0
BC=11 F=1 AB=11 F=1
A变量 C变量由上可看出，当 B=C=0和 A=B=0 时将产生偏,0”冒险。
2),卡诺图法
AB
00 01 11 10
1
1 1 1
0
1
C
AC
0
AB
00 01 11 10
0 0
0
0
1
C
A ＋ B
A ＋ C
( a ) ( b )
AB
图 38 卡诺图判别冒险例 3 判断图 41 所示卡诺图的冒险情况。
AB
00 01 11 10
1
1
1 1
0
1
C
( a )
AB
00 01 11 10
1 1 1
0
1
C
( b )
AB
00 01 11 10
1 1
1 1
0
1
C
( c )
CD
00 01 11 10
1 1
00
01
AB
1 1
1 1
11
10
( d )
CD
00 01 11 10
1
1
1
00
01
AB
1 1
1 1
11
10
( e )
1
图 39 例 21 图解 (a) 两个卡诺圈相切,将产生冒险,相切处 A=0,
C=1,B
(b) 卡诺圈相交,
(c) 卡诺圈对顶,
(d) 卡诺图相顶,
(e) 卡诺圈 ABC与 AD相切，当 B=D=1,C=0 时，
变量 A变化时将产生冒险。
4,冒险现象的消除
1),修改逻辑设计 (增加多余项 )
AB
00 01 11 10
1
1 1 1
0
1
C
2),增加选通电路
&
&
&
1
B
A
C
选通 信号
F
图 40 利用选通法消除冒险
3),利用滤波电路组合电路
F
C
图 4 1 加小电容消除冒险
1,对于四位二进制译码器，其相应的输出端共有＿＿＿。
A,4个 B,16个 C,8个 D,10个
Y
A
B
W
A E
B
D0 D1 D2 D3
2,四选一数据选择器的功能见下表，要实现 Y（ A,B,C）＝ Σ m
（ 1,4,6,7）功能，芯片应如何连接，画出电路连接图（需写出必要的解题步骤）。
E A B W
1 ╳ ╳ 0
0 0 0 D0
0 0 1 D1
0 1 0 D2
0 1 1 D3
4,试用 3—8译码器 74LS138实现逻辑函数
F X Y Z X Y Z X Y
习题：
113
第四章结束电子技术数字电路部分
