第六章 时序逻辑电路 电子技术第六章时序逻辑电路数字电路部分第六章 时序逻辑电路第六章 时序逻辑电路
6.1 时序电路的分析
6.2 同步时序电路的设计
6.3 计数器
6.4 寄存器与移位寄存器第六章 时序逻辑电路
6.1 时序电路的分析时序电路的分析步骤一般有如下几步。
① 根据逻辑图求出时序电路的输出方程和各触发器的激励方程 。
② 根据已求出的激励方程和所用触发器的特征方程,
获得时序电路的状态方程 。
③ 根据时序电路的状态方程和输出方程,建立状态转移表,进而画出状态图和波形图 。
④ 分析电路的逻辑功能。
第六章 时序逻辑电路例 1 分析下图 所示同步时序电路的逻辑功能。
图 1 例 1 时序逻辑电路
6.1.1 同步时序电路分析举例
1 J
C 1
1 K
1 J
C 1
1 K
FF
1
FF
0
CP
= 1
X
&
Z
Q
1
Q
1
Q
0
Q
0
1
1
第六章 时序逻辑电路解：
① 求输出方程和激励方程。
01
011
00 1
QQXZ
QXKJ
KJ
② 求状态方程
00000
1
0
1010101111
1
1 )(
QQKQJQ
QQXQQXQQXQKQJQ
n
n
1 J
C 1
1 K
1 J
C 1
1 K
FF
1
FF
0
CP
= 1
X
&
Z
Q
1
Q
1
Q
0
Q
0
1
1
第六章 时序逻辑电路
③ 列状态表,画状态图。
表 1 例 1 时序电路状态表
00 01
1011 Q
1
Q
0
1 / 0
1 / 0
1 / 1 1 / 0 0 / 0
0 / 0
0 / 0
X / Z
0 / 0
00000
1
0
1010101111
1
1 )(
QQKQJQ
QQXQQXQQXQKQJQ
n
n
第六章 时序逻辑电路
④
图 2 例 1 时序图
X
Q0
Q1
Z
1 2 3 4 5 6 7 8 9
CP
第六章 时序逻辑电路
⑤ 逻辑功能分析 。
从以上分析可以看出,当外部输入 X=0 时,状态转移按
00→ 01→ 10→ 11→ 00→ … 规律变化,实现模 4加法计数器的功能；当
X=1时,状态转移按 00→ 11→ 10→ 01→ 00→ … 规律变化,实现模 4减法计数器的功能 。 所以,该电路是一个同步模 4可逆计数器 。 X为加 /减控制信号,Z为借位输出 。
00 01
1011 Q
1
Q
0
1 / 0
1 / 0
1 / 1 1 / 0 0 / 0
0 / 0
0 / 0
X / Z
0 / 0
第六章 时序逻辑电路例 2 时序电路如图 3 所示,试分析其功能,并画出 x序列为 1010 1100 的时序图,设起始态 Q2Q1=00。
解 该电路中,时钟脉冲接到每个触发器的时钟输入端,故为同步时序电路 。
(1) 写出方程 。
① 激励方程如下：
第六章 时序逻辑电路图 3 例 2 图
1 J
C 1
Q
1
Q
1
1 K
1 J
C 1
Q
2
1 K
1
Q
2
CP
x
z
__
1
_
21
_
221
__
21,,,
nnnn QxKQxJQxKQxJ
第六章 时序逻辑电路
② 次态方程 。
将上述激励函数代入触发器的特性方程中,即得每一触发器的次态方程。
nnnnnnn QxQQQxQKQJQ
1
_____
2
___
1
___
21
__
1
___
11
1
1
nnnnnnn QxQQQxQKQJQ
2
_ _ _ _ _
1
_ _ _
21
__
2
__
2
_ _ _
22
1
2
③ 输出方程为
nQz
2?
第六章 时序逻辑电路
(2) 列出状态真值表。
x
0 0 0
1 1 0
0 0 1
1 1 1
0 1 0
0 1 0
1 0 1
1 0 1
0 0 0
0 0 1
0 1 0
0 1 1
1 0 0
1 0 1
1 1 0
1 1 1
znQ
2 nQ1 12?nQ 11?nQ
nnnnnnn QxQQQxQKQJQ 1_____ 2___ 1___ 21__ 1___ 1111
nnnnnnn QxQQQxQKQJQ 2_ _ _ _ _1_ _ _21__2__ 2_ _ _2212
第六章 时序逻辑电路
(3) 画出状态迁移图。
00 01
11 10
0 / 0
1 / 0
1 / 0
0 / 1
0 / 0
1 / 1
0 / 1
1 / 1
Q
1
Q
2
x / z
x
0 0 0
1 1 0
0 0 1
1 1 1
0 1 0
0 1 0
1 0 1
1 0 1
0 0 0
0 0 1
0 1 0
0 1 1
1 0 0
1 0 1
1 1 0
1 1 1
znQ2 nQ
1 12?nQ 11?nQ
第六章 时序逻辑电路
(4) 画出给定输入 x序列的时序图。
00 01
11 10
0 / 0
1 / 0
1 / 0
0 / 1
0 / 0
1 / 1
0 / 1
1 / 1
Q
1
Q
2
x / z
第六章 时序逻辑电路根据上述时序关系作出时序图,如图 3 所示。
图 3 例 2时序波形图
CP
x
Q
1
Q
2
z
第六章 时序逻辑电路例 3,试分析下图所示的时序逻辑电路 。
解：该电路为同步时序逻辑电路,时钟方程可以不写 。
（ 1） 写出输出方程：
1J
1K
C1
┌
┌
1J
1K
C1
┌
┌
1
Q
0
Q
CP
X
Z
=1=1
=1
&
FF
1
FF
0
11
nn QQXZ 01 )(
nQXJ 10 10?K
nQXJ 01 11?K
（ 2）写出驱动方程：
第六章 时序逻辑电路
（ 3）写出 JK触发器的特性方程，然后将各驱动方程代入 JK触发器的特性方程，得各触发器的次态方程：
（ 4） 作状态转换表及状态图
① 当 X=0时：触发器的次态方程简化为：
输出方程简化为：
由此作出状态表及状态图 。
1
Q 0Q
00 01 10
/0 /0
/1
6.2.3 X=0时的状 态图
nnnnn QQXQKQJQ 01000010 )(
nnnnn QQXQKQJQ 10111111 )(
nnn QQQ 0110 nnn QQQ 1011
nn QQZ 01?
第六章 时序逻辑电路
② 当 X=1时：触发器的次态方程简化为：
输出方程简化为：
由此作出状态表及状态图。
将 X=0与 X=1的状态图合并起来得完整的状态图。
00 01
10
0/0
0/0
0/1
1/1
1/0
1/0
1
Q Q 0
00 10 01
/1 /0
/0
6.2.4 X=1时的状 态图
nnn QQQ 0110 nnn QQQ 1011
nn QQZ 01?
第六章 时序逻辑电路根据状态表或状态图，
可画出在 CP脉冲作用下电路的时序图。
（ 5）画时序波形图。
00 01
10
0/0
0/0
0/1
1/1
1/0
1/0
1
Q
0
Q
X
CP
Z
第六章 时序逻辑电路
（ 6） 逻辑功能分析：
当 X=1时,按照减 1规律从 10→ 01→ 00→ 10循环变化,
并每当转换为 00状态 （ 最小数 ） 时,输出 Z=1。
该电路一共有 3个状态 00,01,10。
当 X=0时,按照加 1规律从 00→ 01→ 10→ 00循环变化,
并每当转换为 10状态 （ 最大数 ） 时,
输出 Z=1。
所以该电路是一个可控的 3进制计数器 。
00 01
10
0/0
0/0
0/1
1/1
1/0
1/0
图6.2.5 例6.2.1完整的状态图第六章 时序逻辑电路
6.1.2 异步时序电路分析举例例 4 异步时序电路如图 所示,试分析其功能 。
1 J
Q
1
1 K
Q
2
CP
,1,
Q
1
1 J
1 K
1 J
1 K
Q
3
Q
3
,1,
Q
2
,1,
第六章 时序逻辑电路解 由电路可知 CP1=CP3=CP,CP2=Q1,因此该电路为异步时序电路 。
各触发器的激励方程为次态方程和时钟方程为
___
KQQJ
KJ
KQJ
nn
n
3213
22
131
1
1
1
______
CPCPQQQQ
CPQQ
CPCPQQQ
nnnn
nn
nnn
3
___
321
1
3
2
___
2
1
2
113
1
1
Q1
1 J
Q 1
1 K
Q
2
CP
,1,
Q
1
1 J
1 K
1 J
1 K
Q
3
Q
3
,1,
Q
2
,1,
第六章 时序逻辑电路表 2 例 4 状态真值表
______
CPCPQQQQ
CPQQ
CPCPQQQ
nnnn
nn
nnn
3
___
321
1
3
2
___
2
1
2
113
1
1
Q1
第六章 时序逻辑电路图 4 例 4状态迁移图
0 0 0 0 0 1 0 1 0 1 0 1
1 1 1 1 0 0 0 1 1 1 1 0
由此可看出该电路是异步五进制递增计数器，
且具有自启动能力。
第六章 时序逻辑电路同步时序电路的设计分为以下几个步骤,
1.建立原始状态图,
方法是,
确定输入、输出和系统的状态函数 (用字母表示 ).
根据设计要求,确定每一状态在规定条件下的状态迁移方向,得到原始状态图,
2.化简原始状态,
在制作原始状态图时,难免会出现多余状态 (触发器的个数增多激励电路过于复杂等 ),因此要进行状态化简,化简时应根据具体情况来考虑,
3.分配化简后的状态,
把化简后的状态用二进制代码来表示称为状态编码,时序电路中,电路的状态是由触发器的状态来描述的,
6.2 同步时序电路的设计第六章 时序逻辑电路例 5 设计一个串行数据检测器,该电路具有一个输入端 x和一个输出端 z。 输入为一连串随机信号,当出现,1111”序列时,检测器输出信号 z=1,对其它任何输入序列,输出皆为 0。
解 (1) 建立原始状态图。
S
0
S
1
S
2
S
3
S
4
1 / 0 1 / 0 1 / 0 1 / 1
0 / 0
0 / 0
0 / 0
0 / 0
0 / 0
1 / 1
图 5 例 5原始状态图第六章 时序逻辑电路
(2) 状态化简 。
(3) 状态分配 。
S0——00 S1——10
S2——01 S3 —11
则状态分配后的状态表如表 所示。
第六章 时序逻辑电路
(4) 确定激励方程和输出方程。
图 6 例 5激励方程、输出方程的确定
0 0 0 1
0 0 1 11
x
1
Q
2
Q n 00 01 11 10
0
( a )
1
n
0 0 1 0
0 0 1 11
x
1
Q
2
Q n 00 01 11 10
0
( b )
1
n
0 0 0 0
0 0 1 01
x
1
Q
2
Q n 00 01 11 10
0
( c )
1
n
_____
122 xQKxJ
n
212
1
2 QxQQxQ
nnnn ___
__
121 xKxQJ
n
___
112
1
1 xQQxQQ
nnnn
输出方程由卡诺图得
nnQxQz
12?
第六章 时序逻辑电路
(5) 画出逻辑图。
图 7 例 5 逻辑图
Q
1
1 K
Q
1
C 1
1 J 1 K
C 1
1 J
Q
2
z
x
CP
1
& &
Q
2
&
_____
122 xQKxJ
n __
121 xKxQJ
n
nnQxQz
12?
第六章 时序逻辑电路例 6 用 JK触发器设计模 6 计数器 。
由于 22<6<23,所以模 6计数器应该由三级触发器组成 。
表 3 状态表
0 0 0 1 0 0 1 1 0
0 0 1 0 1 1 1 1 1
/0
/0/0
/1
/0 /0
图 8 模 6 计数器状态迁移图第六章 时序逻辑电路
_ _ _
2121
__
3232
13
_ _ _
13
,
,
,
nn
nn
nn
QKQJ
QKQJ
QKQJ
激励方程为
nn
nnnnn
nnnnn
nnnnn
QQC
QQQQQ
QQQQQ
QQQQQ
1
___
2
12
___
21
1
1
23
____
23
1
2
3
___
1
_______
31
1
3
1 0 0 *
1 * 0 11
Q2
Qn 00 01 11 10
0
(a)
3
n
Q1n
0 0 1 *
0 * 1 11
Q2
00 01 11 10
0
(c)
n
Q1n
0 1 0 *
0 * 0 01
Q2
00 01 11 10
0
(b)
n
Q1n
0 0 0 *
1 * 1 11
Q2
Qn 00 01 11 10
0
(b)
3
n
Q1n
Q3n Q3n
第六章 时序逻辑电路图 9 模 6计数器激励函数的确定和逻辑图
1
1
1
2
1
3 )(;)(;)(;)(
nnn CdQcQbQa
___
21
nQK?
21,
nQJ?
__
32
nQK?
32,
nQJ?
13
nQK?___
13,
nQJ?
C
1 J
Q
3
1 K
Q
2
CP
Q 3
1 J
1 K
1 J
1 K
Q
1
Q 1Q 2
C 1 C 1 C 1
&
第六章 时序逻辑电路检查自启动能力,把未用状态 (010,101)代入上述次态方程,得到它们的状态变化情况,如表 4 和图 10 所示 。
表 4 未用状态迁移关系
0
0
1 0 1
0 1 0
0 1 0
1 0 1
C
nQ3 nQ2 nQ1 13?nQ 12?nQ 11?nQ
0
/0
1 0
1 0 1
无效循环 /0
图 10 例 6 自启动能力检查第六章 时序逻辑电路
nnn
nnnnn
nnnnnnn
QQKQJ
QQQQQ
QQQQQQQ
213
_ _ _
13
3
_ _ _ _ _ _
21
_ _ _
3
__
1
_ _ _
3
_ _ _
13
_ _ _
13
_ _ _
2
1
3
,
(a )
000
001
100 110 101
011 111 010
1 0 0 1
1 1 0 11
Q 2
Q n 00 01 11 10
0
3
n
Q 1n
0 0 0 1 0 0 1 1 0
0 0 1 0 1 1 1 1 1
/0
/0/0
/1
/0 /0
0
/0
1 0
1 0 1
无效循环 /0
第六章 时序逻辑电路图 11 具有自启动能力的模 6 计数器
( b )
1 J
Q
3
1 K
Q
2
Q
3
1 J
1 K
1 J
1 K
Q
1
Q
1
Q
2
C 1 C 1 C1
& C
CP
第六章 时序逻辑电路
6.3 计 数 器
6.3.1 计数器的分类
1,按进位模数来分所谓进位模数,就是计数器所经历的独立状态总数,
即进位制的数 。
(1) 模 2 计数器：进位模数为 2n的计数器均称为模 2
计数器 。 其中 n为触发器级数 。
(2) 非模 2计数器：进位模数非 2n,用得较多的如十进制计数器 。
第六章 时序逻辑电路
2.
(1) 同步计数器：计数脉冲引至所有触发器的 CP端,
使应翻转的触发器同时翻转 。
(2) 异步计数器：计数脉冲并不引至所有触发器的
CP端,有的触发器的 CP端,是其它触发器的输出,
因此触发器不是同时动作 。
第六章 时序逻辑电路
3,按计数增减趋势分
(1) 递增计数器：每来一个计数脉冲,触发器组成的状态就按二进制代码规律增加 。 这种计数器有时又称加法计数器 。
(2) 递减计数器：每来一个计数脉冲,触发器组成的状态,按二进制代码规律减少 。 有时又称为减法计数器 。
(3) 双向计数器：又称可逆计数器,计数规律可按递增规律,也可按递减规律,由控制端决定 。
第六章 时序逻辑电路
4,按电路集成度分
(1) 小规模集成计数器：由若干个集成触发器和门电路,经外部连线,构成具有计数功能的逻辑电路 。
(2) 中规模集成计数器：一般用 4 个集成触发器和若干个门电路,经内部连接集成在一块硅片上,它是计数功能比较完善,并能进行功能扩展的逻辑部件 。
由于计数器是时序电路,故它的分析与设计与时序电路的分析,设计完全一样 。
第六章 时序逻辑电路
6.3.2 2n进制计数器组成规律
n
mm
n
m
n
m
nn
mm
nnnnn
nnnn
nn
n
QJQQQQKJ
QJQQQQKJ
QJQQQKJ
QQKJ
QKJ
KJ
111210
33321044
2221033
1022
011
00
1
…
1,2n进制同步加法计数器第六章 时序逻辑电路图 12 同步四位二进制加法计数器
1 J
C 1
1 K
CP
,1,
Q
0
1 J
C 1
1 K
1 J
C 1
1 K
1 J
C 1
1 K
& &
Q
3
Q
2
Q
1
第六章 时序逻辑电路
2,2n进制同步减法计数器
n
mm
n
m
n
m
nn
mm
nnnnn
nnnn
nn
n
QJQQQQKJ
QJQQQQKJ
QJQQQKJ
QQKJ
QKJ
KJ
1112
_ _ _ _ _ _
10
__
33
__
3
__
2
__
1
__
044
___
22
___
2
___
1
___
033
___
1
__
022
___
011
00
1
…
第六章 时序逻辑电路
3,2n
每一级触发器均组成 T′触发器,即,故
JK触发器 J=K=1； D触发器 。 最低位触发器每来一个时钟脉冲翻转一次,低位由 1→ 0 时向高位产生进位,高位翻转 。 对下降沿触发的触发器,其高位的 CP端应与其邻近低位的原码输出 Q端相连,即 CPm=Qm-1； 对上升沿触发的触发器,其高位的 CP端应与其邻近低位的反码输出,即 。 以三位为例,其逻辑图和波形图如图 13 和图 14 所示 。
___1 nn QQ
nDD?
Q 1 mm QCP
第六章 时序逻辑电路图 13 三位二进制异步加法计数器的逻辑图和波形图 (下降沿 )
CP
Q
0
Q
1
Q
2
CP
1
CP
2
( b )( a )
1 J
C 1
Q
0
1 K
CP
0
,1,
1 J
C 1
1 K
CP
,1,
CP
1
1 J
C 1
1 K
,1,
CP
2
Q
1
Q
2
第六章 时序逻辑电路图 14 三位二进制异步加法计数器的逻辑图和波形图 (上升沿 )
( b )
( a )
1 D
C 1
Q
0
CP
0
1 D
C
1
CP
CP
1
Q
1
1 D
C
1
Q
2
CP
2
Q
2
Q
0
Q
1
CP
Q
0
Q
1
Q
2
CP
1
CP
2
Q
0
Q
1
第六章 时序逻辑电路
4,2n进制异步减法计数器每一级触发器仍组成 T′触发器 。 最低位触发器每来一个时钟脉冲翻转一次,低位由 1→ 0时向高位产生借位,
高位翻转 。 对下降沿触发的触发器,其高位 CP端应与其邻近低位的反码端,即 对上升沿触发的触发器,其高位 CP端应与其邻近低位的原码端 Q相连,即 CPm=Qm-1。 以三位为例,其逻辑图和波形图如图 15 和图 16 所示 。
Q 1 mm QCP
第六章 时序逻辑电路图 15 三位二进制异步减法计数器的逻辑图和波形图 (下降沿 )
( b )
CP
Q
0
Q
1
Q
2
CP
1
CP
2
Q
0
Q
1
( a )
1 J
C 1
Q
0
1 K
CP
0
1 J
C 1
1 K
CP
CP
1
Q
1
1 J
C 1
1 K
Q
2
CP
2
Q
0
,1,,1,
Q
1
Q
2
,1,
第六章 时序逻辑电路图 16 三位二进制异步减法计数器的逻辑图和波形图 (上升沿 )
( a )
CP
Q
0
Q
1
Q
2
CP
1
CP
2
( b )
1 D
C 1
Q
0
1 D
C 1CP
CP
1
Q
1
1 D
C 1
Q
2
CP
2 Q
2
Q
1
Q
0
第六章 时序逻辑电路
6.3.3 集成计数器功能分析及其应用表 5 常用 TTL型 MSI计数器第六章 时序逻辑电路图 17 74LS90 计数器
1,异步集成计数器 74LS90
( b )
Q
A
Q
B
Q
C
Q
D
CP
1
CP
2
S
9 (1 )
S
9 (2 )
R
0 (1 )
R
0 (2 )
74 LS 90( 1 )
( 1 4 )
( 1 2 ) ( 9 ) ( 8 ) ( 1 1 )
( 6 ) ( 7 ) ( 2 ) ( 3 )
( c )
Q
A
Q
B
Q
C
Q
D
0
CP
1 (1 4 )
S
9 (1 )
S
9 (2 )
R
0 (1 )
R
0 (2 )
C TR
CT ＝ 0
z
3
D I V 2
3 C T ＝ 1
D I V 5
2
CT
＋
3 C T ＝ 1
CP
2 (1 )
＋
&
&
( 3 )
( 2 )
( 6 )
( 7 )
( 1 2 )
( 9 )
( 8 )
( 1 1 )
S
d
1 J
C 1
1 K
R
d
S
d
1 J
C 1
1 K
R
d
1 J
C 1
1 K
≥ 1
R
d
1 J
C 1
1 K
≥ 1
R
d
F
B
F
C
Q
A
Q
B
Q
C
R
0 ( 2)
CP
1
&
Q
D
( a )
F
D
,1,
R
0 ( 1)
,1,
Q
A
Q
A
CP
2
R
,1,
Q
B
Q
B
,1,
Q
C
Q
C
&
Q
D
,1,
&
S
9 ( 1)
S
9 ( 2)
S
Q
D
F
A
第六章 时序逻辑电路
( b )
Q
A
Q
B
Q
C
Q
D
CP
1
CP
2
S
9 (1 )
S
9 (2 )
R
0 (1 )
R
0 (2 )
74 LS 90( 1 )
( 1 4 )
( 1 2 ) ( 9 ) ( 8 ) ( 1 1 )
( 6 ) ( 7 ) ( 2 ) ( 3 )
( c )
Q
A
Q
B
Q
C
Q
D
0
CP
1 (1 4 )
S
9 (1 )
S
9 (2 )
R
0 (1 )
R
0 (2 )
C TR
CT ＝ 0
z
3
D I V 2
3 C T ＝ 1
D I V 5
2
CT
＋
3 C T ＝ 1
CP
2 (1 )
＋
&
&
( 3 )
( 2 )
( 6 )
( 7 )
( 1 2 )
( 9 )
( 8 )
( 1 1 )
S
d
1 J
C 1
1 K
R
d
S
d
1 J
C 1
1 K
R
d
1 J
C 1
1 K
≥ 1
R
d
1 J
C 1
1 K
≥ 1
R
d
F
B
F
C
Q
A
Q
B
Q
C
R
0 ( 2)
CP
1
&
Q
D
( a )
F
D
,1,
R
0 ( 1)
,1,
Q
A
Q
A
CP
2
R
,1,
Q
B
Q
B
,1,
Q
C
Q
C
&
Q
D
,1,
&
S
9 ( 1)
S
9 ( 2)
S
Q
D
F
A
第六章 时序逻辑电路
Q
A
Q
B
Q
C
Q
D
CP
1
CP
2
74 LS 90
计数脉冲
CP
Q
A
Q
B
Q
C
Q
D
CP
1
CP
2
74 LS 90
计数脉冲
CP
( a ) ( b )
计数脉冲
CP
CP
2
CP
1
最低位
( L S B )
Q
A
Q
D
最高位
( M S B )
M ＝ 5
Q
B
Q
C
M ＝ 2
计数脉冲
M ＝ 2
CP CP
1
M ＝ 5
CP
2
最低位
( L S B )
Q
A
Q
B
Q
C
Q
D
最高位
( M S B )
图 18 74LS90
(a) 8421BCD码计数方式； (b) 6421BCD码计数方式第六章 时序逻辑电路表 6 状态迁移表
CP1
0
1
2
3
4
5
6
7
8
9
0 0 0 0
0 0 0 1
0 0 1 0
0 0 1 1
0 1 0 0
0 1 0 1
0 1 1 0
0 1 1 1
1 0 0 0
1 0 0 1
CQ BQDQ AQ
CP2
0
1
2
3
4
5
6
7
8
9
0 0 0 0
0 0 0 1
0 0 1 0
0 0 1 1
0 1 0 0
1 0 0 0
1 0 0 1
1 0 1 0
1 0 1 1
1 1 0 0
DQ CQAQ BQ
第六章 时序逻辑电路
2,同步式集成计数器 74LS161
图 19 为 74LS161 同步四位二进制可预置计数器的电路图和符号图 。 它由四级 JK触发器和若干控制门组成 。 表
7 是它的功能表,
异步清零。当清零控制端 Cr=0，立即清零，与 CP无关。
同步预置 。 当预置端 LD=0,而 Cr=1 时,在置数输入端
A,B,C,D预置某个数据,在 CP上升沿的时刻,才将
ABCD的数据送入计数器 。 因此预置数时必须在 CP作用下 。
第六章 时序逻辑电路
( b )
( c )
Q
A
Q
B
Q
C
Q
D
A B C D
74 LS 1 6 1
LDC
r
CP
P
T( 1 0 )
( 7 )
( 2 )
( 1 ) ( 9 ) ( 3 ) ( 4 ) ( 5 ) ( 6 )
( 1 5 )
( 1 4 ) ( 1 3 ) ( 1 2 ) ( 1 1 )
Q
A
A
T
CP
LD
P
⑶
C T R
CT ＝ 0
C 4 / 1,2,3
＋
G
3
G
2
M
1
(1 )
C T R 4
O
C
Q
B
B
Q
C
C
Q
D
D
T,4 D
C
r
R
(9 )
(7 )
(1 0)
(2 )
(1 5)
(1 4)
(1 3)
(1 2)
(1 1)
(8 )
(4 )
(2 )
(1 )
(3 )
(4 )
(5 )
(6 )
( a )
Q
J
R
d
K
Q
J
R
d
K
Q
J
R
d
K
Q
J
R
d
K
A
LD
B C
C
r
CP D
P T
Q
A
Q
B
Q
C
Q
D
Q
C
& & & & & & & &
&
≥1 ≥1 ≥1 ≥1
& & &
&1 1 1
图 19 74LS161
计数器
(a) 逻辑电路图；
(b) 惯用符号；
(c) 新标准符号第六章 时序逻辑电路
Q
J
Rd
K
Q
J
Rd
K
Q
J
Rd
K
Q
J
Rd
K
A
LD
B C
Cr
CP D P T
QA QB QC QD QC
& & & & & & & &
&
Y
1
Y
1
Y
1
Y
1
& & &
&1 1 1
表 7 74161功能表第六章 时序逻辑电路
3,十进制可逆集成计数器 74LS192
Q
D
Q
C
Q
B
Q
A
C P +
D C B A
7 4 L S 1 9 2
C
r
L D
O
C
O
B
C P —
( M S B )
图 20 74LS192符号第六章 时序逻辑电路
Q
D
Q
C
Q
B
Q
A
CP
＋
D C B A
7 4 LS 1 9 2
C
r
LD
O
C
O
B
CP
－
( M S B )
第六章 时序逻辑电路
4,二进制可逆集成计数器 74LS169
74LS169 是同步,可预置四位二进制可逆计数器,其传统逻辑符号如图 21 所示,功能表如表 8 所示 。
Q
D
Q
C
Q
B
Q
A
D C B A
7 4 LS 1 6 9
CP LD
O
C
( M S B )
P
T
U / D
图 21 74LS169逻辑符号第六章 时序逻辑电路表 8 74LS169功能表
Q
D
Q
C
Q
B
Q
A
D C B A
7 4 LS 1 6 9
CP LD
O
C
( M S B )
P
T
U / D
第六章 时序逻辑电路集成计数器可以加适当反馈电路后构成任意模值计数器 。
设计数器的最大计数值为 N,若要得到一个模值为 M(＜
N)的计数器,则只要在 N进制计数器的顺序计数过程中,设法使之跳过 (N-M)个状态,只在 M个状态中循环就可以了 。
通常 MSI计数器都有清 0,置数等多个控制端,因此实现模
M计数器的基本方法有两种：一种是反馈清 0法 (或称复位法 )，
另一种是反馈置数法 (或称置数法 )。
5、组成任意模值计数器的方法第六章 时序逻辑电路
1 ） 反馈清 0法这种方法的基本思想是：计数器从全 0状态 S0开始计数,
计满 M个状态后产生清 0信号,使计数器恢复到初态 S0,然后再重复上述过程 。
① 异步清 0。 计数器在 S0~SM-1共 M个状态中工作,当计数器进入 SM状态时,利用 SM状态进行译码产生清 0信号并反馈到异步清 0端,使计数器立即返回 S0状态 。 其示意图如图 22(a)中虚线所示 。 由于是异步清 0,只要 SM状态一出现便立即被置成 S0状态,因此 SM状态只在极短的瞬间出现,
通常称它为,过渡态,。 在计数器的稳定状态循环中不包含 SM状态 。
第六章 时序逻辑电路图 22
(a) 清 0法； (b) 置数法
S
N － 1
S
0
S
1
S
N － 2
S
M
S
M － 1
S
M － 2
S
2
复位
( a )
S
0
S
i － 1
S
i
S
N － 1
S
i + M
S
i+ M － 1
S
i+ M － 2
S
i+ 1
置数
( b )
第六章 时序逻辑电路
② 同步清 0。 计数器在 S0~SM-1共 M个状态中工作,当计数器进入 SM-1状态时,利用 SM-1状态译码产生清 0信号并反馈到同步清 0端,要等下一拍时钟来到时,才完成清 0动作,使计数器返回 S0。 可见,同步清 0没有过渡状态,其示意图如图 22(a)中实线所示 。
第六章 时序逻辑电路
2 ） 反馈置数法置数法和清 0法不同,由于置数操作可以在任意状态下进行,
因此计数器不一定从全 0状态 S0开始计数 。 它可以通过预置功能使计数器从某个预置状态 Si开始计数,计满 M个状态后产生置数信号,使计数器又进入预置状态 Si,然后再重复上述过程,
其示意图如图 23(b)所示 。
这种方法适用于有预置功能的计数器 。 对于同步预置的计数器,使置数 (LD)有效的信号应从 Si+M-1状态译出,等下一个 CP
到来时,才将预置数置入计数器,计数器在 Si,Si+1,… Si+M-1
共 M个状态中循环； 对于异步预置的计数器,使置数 (LD)有效的信号应从 Si+M状态译出,当 Si+M状态一出现,即置数信号一有效,立即就将预置数置入计数器,它不受 CP控制,所以
Si+M状态只在极短的瞬间出现,稳定状态循环中不包含 S i+M.
第六章 时序逻辑电路综上所述,采用反馈清 0法或反馈置数法设计任意模值计数器都需要经过以下三个步骤：
① 选择模 M计数器的计数范围,确定初态和末态； ②
确定产生清 0或置数信号的译码状态,然后根据译码状态设计译码反馈电路； ③ 画出模 M计数器的逻辑电路 。
第六章 时序逻辑电路例 7 用 74LS90实现模 7计数器 。
解,① 异步清 0法,计数范围是 0~6,计到 7时异步清 0。
·计数器输出 QD,QC,QB,QA 的有效状态为 0000~0110,计到 0111时异步清 0,译码状态为 0111,R01R02=QCQBQA,即当 QC,QB,QA全为高时
R01R02=1,使计数器复位到全 0状态 。
表 9 清 0法
8421BCD码态序表第六章 时序逻辑电路
·5421 BCD码接法的态序表如表所示 。 计数器输出 QA、
QD,QC,QB 的有效状态为 0000~1001,计到 1010 时异步清 0,译码门逻辑方程为 R01R02=QCQA。
表 10 清 0法
5421BCD码态序表第六章 时序逻辑电路图 24 例 7 清 0
(a) 8421 BCD码接法； (b) 5421 BCD码接法
Q
A
Q
B
Q
C
Q
D
CP
1
CP
2
S
91
S
92
R
01
R
02
7 4 LS 9 0 &
CP
CP
1 2 3 4 5 6 7 8 9
Q
A
Q
B
Q
C
Q
D
R
01
R
02
( a )
( b )
Q
A
Q
B
Q
C
Q
D
CP
1
CP
2
S
91
S
92
R
01
R
02
7 4 LS 9 0 &
CP
CP
1 2 3 4 5 6 7 8 9
Q
B
Q
C
Q
D
Q
A
R
01
R
02
第六章 时序逻辑电路
② 反馈置 9 法 。
以 9为起始状态,按 9,0,1,2,3,4,5 顺序计数,计到 6 时异步置 9。
·8421 BCD码接法。译码逻辑方程为 S91S92=QCQB
·5421 BCD码接法。译码逻辑方程为 S91S92=QAQB
置 9法 8421BCD码态序表 置 9法 5421 BCD码态序表第六章 时序逻辑电路图 25 例 7 置 9
(a) 8421 BCD码接法； (b) 5421 BCD码接法
Q
A
Q
B
Q
C
Q
D
CP
1
CP
2 S
91
S
92
R
01
R
02
7 4 L S 9 0
CP
( a )
( b )
Q
A
Q
B
Q
C
Q
D
CP
1
CP
2 S
91
S
92
R
01
R
02
7 4 L S 9 0
CP
第六章 时序逻辑电路例 8 用 74161实现模 7计数器 。
解,74161有异步清 0和同步置数功能,因此可以采用异步清 0 法和同步置数法实现任意模值计数器 。
置数法是通过控制同步置数端 LD和预置输入端 DCBA来实现模
M计数器 。 常用方法有三种：
① 同步置 0法 (前 M个状态计数 )
选用 S0~SM-1共 M个状态计数,计到 SM-1时使 LD=0,等下一个 CP来到时置 0,即返回
S0状态 。 这种方法和同步清 0 相似,但必须设置预置输入 DCBA=0000。 本例中 M=7，
故 选用 0000~0110 共 七个状 态,计到
0110 时同步置 0,LD=QCQB.
QA QB QC QDP
Cr
74161
A B C D
&
T
1
LD
(b)
OC
1
CP CP
第六章 时序逻辑电路
② OC置数法 (后 M个状态计数 )。
选用 Si~SN-1共 M个状态,当计到 SN-1状态并产生进位信号时,利用进位信号置数,使计数器返回初态 Si。 同步置数时预置输入数的设置为 N-M。 本例：预制 1001（ 16-7=9）
③ 中间任意 M个状态计数随意选用 Si~Si+M-1共 M个状态,计到 Si+M-1时译码使 LD=0,等下一个 CP来到时返回 Si状态 。
本例选用 0010~1000 共七个状态,计到 1000
时同步置数,故 LD=QD,DCBA=0010
QA QB QC QD
P
C r
74161
A B C D
T
1
LD
(c)
OC
1
1 0 0 11
CP CP
Q A Q B Q C Q D
P
C r
74161
A B C D
T
1
LD
( d )
O C
1
0 1 0 01
CP CP
第六章 时序逻辑电路表 11 例 8 态序表第六章 时序逻辑电路
3） 如果要求实现的模值 M超过单片计数器的计数范围时,必须将多片计数器级联,才能实现模 M计数器 。
① 将模 M分解为 M=M1× M2× …Mn,用 n片计数器分别组成模值为 M1,M2,…,Mn的计数器,然后再将它们异步级联组成模 M计数器 。
② 先将 n片计数器级联组成最大计数值 N＞ M的计数器,然后采用整体清 0 或整体置数的方法实现模 M计数器 。
第六章 时序逻辑电路例 9 试用 74LS90实现模 54 计数器 。
解,因一片 74LS90的最大计数值为 10,故实现模 54计数器需要用两片 74LS90 。
可将 M分解为 54=6× 9,用两片 74LS90分别组成 8421BCD码模 6、
模 9 计数器,然后级联组成 M=54 计数器,图中,模 6 计数器的进位信号应从 QC输出 。
( )
QA QB QC QD
74LS90
S 91
CP CP 1
CP 2
S 92 R 01 R 02
QA QB QC QD
74LS90
S 91
CP 1
CP 2
S 92 R 01 R 02
a图 26 例 9 用 74LS90 实现模 54 大模分解法第六章 时序逻辑电路例 10 试用 74161 实现模 60 计数器 。
解,因一片 74161 最大计数值为 16,故实现模 60 计数器必须用两片 74161。
① 大模分解法 。
可将 M分解为 60=6× 10,用两片 74161 分别组成模 6、
模 10 计数器,然后级联组成模 60 计数器,逻辑电路如图 所示 。
(a)
QA QB QC QD
OC
A B C D
P
T
Cr
CP
1
LD
74161
0
1
1 0 11
QA QB QC QD
OCP
T
1
74161
1CP A B C DC
r LD
0 1 1 01
CP
同步预置,异步清零第六章 时序逻辑电路
② 整体置数法 。
先将两片 74161 同步级联组成 N=162=256 的计数器,
然后用整体置数法构成模 60计数器 。 图 (b)为整体置 0逻辑图,计数范围为 0~59,当计到 59(00111011)时同步置
0。
QA QB QC QD
OC
A B C D
P
T
Cr
1
LD
74161
1
QA QB QC QD
OC
A B C D
P
T
Cr LD
74161
1
&
(b)
CP CP
CP
同步预置,异步清零第六章 时序逻辑电路
(c) OC整体置数法
QA QB QC QD
OC
A B C D
P
T
Cr
1
LD
74161
1
QA QB QC QD
OC
A B C D
P
T
Cr LD
74161
1
0 0 1 0 0 0 1 1
1
(c)
CP CP CP
图 (c)为 OC整体置数法逻辑图，计数范围为 196~255，计到
255(OC=1)时使两片 LD均为 0，下一个 CP来到时置数，预置输入 =256-M=196,故 D′C′B′A′DCBA=(196)10=(11000100)2。
第六章 时序逻辑电路例 11 分别用 74LS192 和 74LS169 实现模 6加法计数器和模 6 减法计数器 。
解,① 用 74LS192实现模 6加,减计数器 。 74LS192为异步预置 （ 异步预置,
低电平有效,双时钟 ）,N=10.加计数预置值 =N-M-1=10-6-1=3,减计数时,
预置值 =M=6。
② 用 74LS169实现模 6 加,减计数器 。 74LS169为同步置数,低电平有效,最大计数值 N=16.加计数预置值 =N-M=16-6=10=(1010)2,减计数时预置值 M-1=6-
1=5=(0101)2。
第六章 时序逻辑电路
Q
D
CP
－
CP
+
C
r
Q
C
Q
B
Q
A
O
C
O
B
ABCD LD
CP
1
( a )
Q
D
CP
－
CP
+
C
r
Q
C
Q
B
Q
A
O
C
O
B
ABCD LD
CP
1
( b )
Q
D
CP
Q
C
Q
B
Q
A
U / D
O
C
ABCD LD
CP
( c )
1 0 1 0
1
Q
D
CP
Q
C
Q
B
Q
A
U / D
O
C
ABCD LD
CP
( d )
10 0 1
7 4 L S 1 6 9
7 4 L S 1 9 2 7 4 L S 1 9 2
7 4 L S 1 6 9
1
1
P
T
P
T
第六章 时序逻辑电路作用电子数字计算机：存放参与运算的数据、
结果、指令、地址等。
各类数字系统：存放数据、特定意义的代码功能 接收数码存放数码输出数码组成触发器门电路时序逻辑电路分类数码寄存器：用来存放一组二进制代码。
移位寄存器：在移位脉冲作用下,二进制代码左移或右移 。
寄存器的作用、功能、分类及组成
6.4 寄存器与移位寄存器第六章 时序逻辑电路
6.4.1 寄存器,用以暂存二进制代码，可分为锁存器（锁存）、寄存器（清除、接收、保存和输出）和移位寄存器（兼具数据移位）。
1.
锁存器是由电平触发器完成的,N个电平触发器的时钟端连在一起,在 CP作用下能接受 N位二进制信息 。
1 D
F
1
C 1
1 D
C 1
CP
Q
2
Q
1
D
1
Q
2
Q
1
D
2 1 D
C 1
Q
3
Q
3
D
3 1 D
C 1
Q
4
Q
4
D
4
F
2
F
3
F
4
图 27 四位锁存器的逻辑图第六章 时序逻辑电路
2.
通常所说的寄存器均为基本寄存器 。 图 28是中规模集成四位寄存器 74LS175的逻辑图,
图 28 74LS175
表 12 功能表
1D C1
Q Q
1D C1
Q Q
1D C1
Q Q
1D C1
Q Q
D0 D1 D2 D3
CP Cr
C r
Q 3Q 2Q1Q0
C r Cr Cr
1 1
第六章 时序逻辑电路
Q
A
R
d
S
d
Q
A
Q
B
R
d
S
d
Q
C
R
d
S
d
Q
B
A B C
复 0
接受指令
Q
A
R
d
S
d
Q
A
Q
B
R
d
S
d
Q
C
R
d
S
d
Q
B
A B C
接受指令
Q
C
Q
C
( a ) ( b )
& & & & & & & & &
图 29 利用 Rd,Sd组成寄存器双拍式 单拍式第六章 时序逻辑电路
1、所谓,移位,，就是将寄存器所存各位 数据，在每个移位脉冲的作用下，向左或向右移动一位。 根据移位方向,常把它分成三种：
寄存器左移
(a)
寄存器右移
(b)
寄存器双向移位
(c)
6.4.2 移位寄存器第六章 时序逻辑电路
2、根据移位数据的输入－输出方式,
又可将它分为四种：
FF FF FF FF
FF FF FF FF
FF FF FF FF
FF FF FF FF
串入－串出串入－并出并入－串出并入－并出
串 行输 入 － 串 行输 出
串行输入－并行输出
并 行输 入 － 串 行输 出
并 行输 入 － 并 行输 出,
第六章 时序逻辑电路
3、移位寄存器设计移位寄存器的设计比较容易,因为它的状态要受移位功能的限制 。 如原态为 010,当它右移时,其次态只有两种可能,当移进 1 时,则次态为 101；如移进 0,则次态为 001。 不可能有其它的次态出现,否则就失去移位功能 。 以 3 位右移为例,输入信号用 Ｓ R表示 。 则状态迁移可用方程表示如下：
nn
nn
R
n
QQ
QQ
SQ
1
1
2
0
1
1
1
0
第六章 时序逻辑电路用 D触发器组成时,由于 Qn+1=D,故 D0=SR,D1=Qn0,D2=Qn1，
按此方程连接电路如图 30(a)所示 。 如用 JK触发器实现,由于其特征方程为,
nnn QKQJQ ____1
___
1212
21
___
212
___
210
1
2
___
0101
10
___
101
___
100
1
1
__
00
0
___
00
___
0
1
0
,
)(
,
)(
,
)(
nn
nnnnnnnnn
nn
nnnnnnnnn
R
R
n
R
n
R
nn
RR
n
QKQJ
QQQQQQQQQ
QKQJ
QQQQQQQQQ
SKSJ
QSQSQQSSQ
第六章 时序逻辑电路
( a )
1 D
C 1
CP Q
0
S
R
Q
0
1 D
C 1
Q
1
Q
1
1 D
C 1
Q
2
Q
2
1 J
C 1
CP Q
0
S
R
Q
0
1 J
C 1
Q
1
Q
1
1 J
C1
Q
2
Q
2
1 K 1 K 1 K
1
( b )
图 30
(a)D触发器实现； (b) JK
第六章 时序逻辑电路
__
22
__
2121
__
1010
2
21
10
,
,
,
LL
mn
mn
L
n
n
SKSJ
QKQJ
QKQJ
SD
QD
QD
如要组成左移则第六章 时序逻辑电路
( a ) ( b )
1 D
C 1
CPQ
2
S
L
Q
2
1 D
C 1
Q
1
Q
1
1 D
C 1
Q
0
Q
0
1 J
C 1
CP
Q
2
S
L
Q
2
1 J
C 1
Q
1
Q
1
1 J
C 1
Q
0
Q
0
1 K1 K1 K
1
图 31
(a) D触发器实现； (b) JK触发器实现第六章 时序逻辑电路将左,右移三位寄存器结合在一起,加上控制信号 X,就可组成双向移位寄存器,X=1左移,X=0右移 。
以 D触发器为例,其激励函数为
R
n
nn
n
L
SXXQD
QXXQD
QXXSD
__
12
0
__
21
1
__
2
第六章 时序逻辑电路
1 D
C 1
CP
Q
0
Q
0
1 D
C1
CP
Q
1
Q
1
1 D
C 1
CP
Q
2
Q
2
S
R
CP
x
&
&
&
&
&
&
&
&
&
&
图 32 三位双向移位寄存器第六章 时序逻辑电路
6.4.3 集成移位寄存器功能分析及其应用
1,典型移位寄存器介绍图 33 74LS194四位双向通用移位寄存器
(a) 逻辑电路图； (b) 惯用符号； (c) 新标准符号
1
& ≥1 1 S
C 1
1 R
R
& ≥1 1 S
C 1
1 R
R
& ≥1 1 S
C 1
R
& ≥1 1 S
C 1
R
1
C
r
S
R
D
0
D
1
D
2
D
3
S
L
11
S
0
11
S
1
CP
Q
3
Q
2
Q
1
Q
0
F
0
F
2
G
1
1 R
1 R
F
1
G
2
F
3
( a )
( c )
Q
0
S
R
CP
1 / 2
C
4
1
(1 )
S R G 4
Q
1
Q
2
Q
3
1,4 D
0
R
S
1
S
0
C
r
M
3
0
3,4 D
3,4 D
3,4 D
3,4 D
2,4 DD
L
D
3
D
2
D
1
D
0
(9 )
(1 0)
(1 1)
(2 )
(3 )
(4 )
(5 )
(6 )
(7 )
(1 5)
(1 4)
(1 3)
(1 2)
( b )
Q
0
Q
1
Q
2
Q
3
D
3
74 LS 19 4
C
r
CP
S
0
S
L
D
2
D
1
D
0
S
R
(8 )
(9 )
(1 0)
(1 5)
(1 4)
(1 3)
(1 2)
(1 ) (3 ) (5 ) (7 )
(2 ) (4 ) (6 )
S
1
。
第六章 时序逻辑电路表 6 – 22 74LS194功能表
RD1R
C1
1S
≥1
&
RD1R
C1
1S
≥1
&
RD1R
C1
1S
≥1
&
RD1R
C1
1S
≥1
&
1
1
11
S0 S1 SR D0 D1 D2 D3 SL
1Cr
CP
Q3Q2Q1Q0
第六章 时序逻辑电路
2.
(1) 在数据传送体系转换中的应用 。 数字系统中串行传送体系 。 每一节拍只传送一位信息,N位数据需 N个节拍才能传送出去 。
并行传送体系 。 一个节拍同时传送 N位数据 。
第六章 时序逻辑电路
① 串行转换为并行。
Q
0
1
0
1
1
0
Q
1
0
1
1
0
0
Q
2
1
1
0
0
0
Q
3
1
0
0
0
0
1 0 1 1
CP
S
R
并行输出
4 C P
3 C P
2 C P
1 C P
串行输入图 33 串行转换为并行示意图第六章 时序逻辑电路
② 并行转换为串行。
Q
0
0
0
0
1
Q
1
0
0
1
0
Q
2
0
1
0
1
Q
3
1
0
1
1
CP
S
R
4 C P
3 C P
1 0 1 1
串行输出
2 C P
1 C P
0
1 0 1 1
并行输入图 34 并行转换为串行示意图第六章 时序逻辑电路例 12 用 74LS194 组成七位串行输入转换为并行输出的电路 。
解 转换电路如图 35 所示，其转换过程的状态变化如表 13 所示。
Q
0
Q
1
Q
2
Q
3
S
1
S
0
C
r
D
0
D
1
D
2
D
3
S
R
Q
0
Q
1
Q
2
Q
3
S
1
S
0
C
r
D
0
D
1
D
2
D
3
S
R
Q
4
Q
3
Q
2
Q
1
1
1
Q
5
Q
6
Q
7
Q
8
转换完成信号
1
串行输入
d
6
… d
0
清 0
CP
74 L S 1 94 ( Ⅰ ) 74 L S 1 94 ( Ⅱ )
1
并行输出
C P C P
图 35 七位串入 → 并行输出转换电路第六章 时序逻辑电路表 13 七位串入 —并出状态表
Q
0
Q
1
Q
2
Q
3
S
1
S
0
C
r
D
0
D
1
D
2
D
3
S
R
Q
0
Q
1
Q
2
Q
3
S
1
S
0
C
r
D
0
D
1
D
2
D
3
S
R
Q
4
Q
3
Q
2
Q
1
1
1
Q
5
Q
6
Q
7
Q
8
转换完成信号
1
串行输入
d
6
… d
0
清 0
CP
74 L S 1 94 ( Ⅰ ) 74 L S 1 94 ( Ⅱ )
1
并行输出
C P C P
第六章 时序逻辑电路例 13 用 74LS194组成七位并入转换为串出 。
解
S
1
S
0
D
0
D
1
D
2
D
3
S
R S
1
S
0
D
0
D
1
D
2
D
3
S
R
Q
0
1
1
Q
4
Q
5
Q
6
Q
7
1
CP
74 L S 1 94( Ⅰ ) 74 L S 1 94( Ⅱ )
d
3
d
2
d
1
,1,
d
4
d
5
d
6
d
7
Q
1
Q
2
Q
3
串行输出转换完成信号
S
T
CP CP
&
′ ′ ′ ′
并行输入
2
1
表 14 七位并入 —串出状态表第六章 时序逻辑电路
(2) 组成移位型计数器。 组合控制逻辑
n 位移位寄存器
Q
0
Q
1
Q
n － 1
Q
n
…
F
CP
图 36 移位型计数器一般结构
1 0 0 0 1 1 1 0
0 0 0 1
0 0 0 0
1 1 1 1
0 1 1 1
1
1
0
1
0
0
0
1
1
1
0
0
1 1 0 0
1 0 1 00 1 0 0 1 1 0 1
0 0 1 0 1 0 1 1
1 0 0 1 0 1 1 00
0
1
1
0
0 1 0 1
0 0 1 1
1
0
1 0
1
1
1
10
0
1
0
1
0
1
( a ) ( b )
1 0 0 1 1 0
0 0 1
0 0 0 0 1 0 1 0 1 1 1 1
0 1 1
1
1
0
1
0 0
1
0
0
1
1 1
0
0
图 37
(a) 三位移位寄存器全状态图；
(b) 四位移位寄存器全状态图我们选如下序列：
0→8→4→10→13→14→15→7→3→1
第六章 时序逻辑电路例 14 设计模 10 移位型计数器 。
解 模 10 计数器需 4 级触发器,
我们选如下序列,0→ 8→ 4→ 10→ 13→ 14→ 15→ 7→ 3→ 10 0 0 0 1 0 0 0 0 1 0 0 1 0 1 0 1 1 0 1
0 0 0 1 0 0 1 1 0 1 1 1 1 1 1 1 1 1 1 0
0 0 1 0 0 1 1 0 1 1 0 0
1 0 0 1 0 1 0 1 1 0 1 1
0
1
1
1
1 0 1
0
10 0 0
0 0 1
第六章 时序逻辑电路表 15 状态迁移关系第六章 时序逻辑电路图 38 例 14 移位型十进制计数器
1 0 0 0
00 01 11
Q
2
Q
3
Q
0 Q
1
10
1 1 0 0
1 1 0 1
0 0 0 1
( a ) ( b )
00
01
11
10
D
0
D
1
D
3
D
2
D
5
D
7
D
0
D
1
D
2
D
3
D
4
D
5
D
6
A
2
A
1
A
0
八选一
D
7
7 4 L S 1 9 4
Q
0
Q
1
Q
2
Q
3
S
1
,0,,1,
S
2
,0,
,1,
CP
F
D
4
D
6
第六章 时序逻辑电路移位型计数器中有两种常用计数器,即环型计数器和扭环型计数器 。
环型计数器具有如下特点,其进位模数与移位寄存器触发器数相等；结构上其反馈函数 F(Q1Q2…Qn)=Qn，
图 39 是用 74LS194 构成的四位环型计数器及其状态迁移图 。
Q 0 Q 1 Q 2 Q 3 S
1
S 0CPS R
7 4 L S 1 9 4 1 1 1 1
1 0 1 0
0 1 0 1
0 0 0 0 1 0 0 0
0 1 0 0
0 0 0 1
0 0 1 0 1 0 0 1
1 1 0 0
0 0 1 1
0 1 1 0 1 1 0 1
1 1 1 0
1 0 1 1
0 1 1 1
0
1
图 39 四位环型计数器第六章 时序逻辑电路扭环型计数器 (又称为约翰逊计数器 )。 其特点是,进位模为移位寄存器触发器级数 n的 2 倍,即为 2n；电路结构上反馈函数 F(Q1Q2…:Qn)=Qn。 图 40 是用 74LS194 构成的扭环形计数器,由于存在一个无效循环,故无自启动能力 。
Q
0
Q
1
Q
2
Q
3 S
1
S 0
S R 7 4 L S 1 9 4
0 0 0 0
0 0 0 1
1 0 0 0
0 0 1 1
1 1 0 0
0 1 1 1
1 1 1 0
1 1 1 1
0 1 0 0
1 0 0 1
1 0 1 0
0 0 1 0
1 1 0 1
0 1 0 1
0 1 1 0
1 0 1 1
0
1
CP
1
图 40 四位扭环型计数器扭环形计数器可以获得偶数计数器 (或称为偶数分频器 ),如要获得奇数分频器,其反馈函数由相邻两触发器组成,即 F=QmQm+1。
其规律如下：以右移为例,F=Q0Q1得三分频电路； F=Q1Q2得五分频电路； F=Q2Q3得七分频电路 。
第六章 时序逻辑电路例 15 74LS194 电路如图 所示,列出该电路的状态迁移关系,并指出其功能 。
图 41 例 15电路图
S
1
S
0
S
L
D
3
D
2
D
1
D
0
C
r
7 4 L S 1 9 4
CP
S
R
Q
0
Q
1
Q
2
Q
3
1
&
0
第六章 时序逻辑电路图 42 例 15 波形图
CP
Q
0
Q
1
Q
2
Q
3
第六章 时序逻辑电路
S
1
S
0
S
L
D
3
D
2
D
1
D
0
74 L S 1 94
CP
Q
0
Q
1
Q
2
Q
3
0
1
S
R
C
r
& &
S
1
S
0
S
L
D
3
D
2
D
1
D
0
74 L S 1 94
CP
Q
0
Q
1
Q
2
Q
3
0
1
S
R
C
r
( a ) ( b )
( c )
S
1
S
0
S
L
D
3
D
2
D
1
D
0
74 L S 1 94
CP
Q
0
Q
1
Q
2
Q
3
0
1
S
R
C
r
S
1
S
0
S
L
D
3
D
2
D
1
D
0
74 L S 1 94
CP
Q
0
Q
1
Q
2
Q
3
0
1
S
R
C
r
CP
&
图 43 三种奇数分频电路第六章 时序逻辑电路
112
第六章结束电子技术数字电路部分
6.1 时序电路的分析
6.2 同步时序电路的设计
6.3 计数器
6.4 寄存器与移位寄存器第六章 时序逻辑电路
6.1 时序电路的分析时序电路的分析步骤一般有如下几步。
① 根据逻辑图求出时序电路的输出方程和各触发器的激励方程 。
② 根据已求出的激励方程和所用触发器的特征方程,
获得时序电路的状态方程 。
③ 根据时序电路的状态方程和输出方程,建立状态转移表,进而画出状态图和波形图 。
④ 分析电路的逻辑功能。
第六章 时序逻辑电路例 1 分析下图 所示同步时序电路的逻辑功能。
图 1 例 1 时序逻辑电路
6.1.1 同步时序电路分析举例
1 J
C 1
1 K
1 J
C 1
1 K
FF
1
FF
0
CP
= 1
X
&
Z
Q
1
Q
1
Q
0
Q
0
1
1
第六章 时序逻辑电路解：
① 求输出方程和激励方程。
01
011
00 1
QQXZ
QXKJ
KJ
② 求状态方程
00000
1
0
1010101111
1
1 )(
QQKQJQ
QQXQQXQQXQKQJQ
n
n
1 J
C 1
1 K
1 J
C 1
1 K
FF
1
FF
0
CP
= 1
X
&
Z
Q
1
Q
1
Q
0
Q
0
1
1
第六章 时序逻辑电路
③ 列状态表,画状态图。
表 1 例 1 时序电路状态表
00 01
1011 Q
1
Q
0
1 / 0
1 / 0
1 / 1 1 / 0 0 / 0
0 / 0
0 / 0
X / Z
0 / 0
00000
1
0
1010101111
1
1 )(
QQKQJQ
QQXQQXQQXQKQJQ
n
n
第六章 时序逻辑电路
④
图 2 例 1 时序图
X
Q0
Q1
Z
1 2 3 4 5 6 7 8 9
CP
第六章 时序逻辑电路
⑤ 逻辑功能分析 。
从以上分析可以看出,当外部输入 X=0 时,状态转移按
00→ 01→ 10→ 11→ 00→ … 规律变化,实现模 4加法计数器的功能；当
X=1时,状态转移按 00→ 11→ 10→ 01→ 00→ … 规律变化,实现模 4减法计数器的功能 。 所以,该电路是一个同步模 4可逆计数器 。 X为加 /减控制信号,Z为借位输出 。
00 01
1011 Q
1
Q
0
1 / 0
1 / 0
1 / 1 1 / 0 0 / 0
0 / 0
0 / 0
X / Z
0 / 0
第六章 时序逻辑电路例 2 时序电路如图 3 所示,试分析其功能,并画出 x序列为 1010 1100 的时序图,设起始态 Q2Q1=00。
解 该电路中,时钟脉冲接到每个触发器的时钟输入端,故为同步时序电路 。
(1) 写出方程 。
① 激励方程如下：
第六章 时序逻辑电路图 3 例 2 图
1 J
C 1
Q
1
Q
1
1 K
1 J
C 1
Q
2
1 K
1
Q
2
CP
x
z
__
1
_
21
_
221
__
21,,,
nnnn QxKQxJQxKQxJ
第六章 时序逻辑电路
② 次态方程 。
将上述激励函数代入触发器的特性方程中,即得每一触发器的次态方程。
nnnnnnn QxQQQxQKQJQ
1
_____
2
___
1
___
21
__
1
___
11
1
1
nnnnnnn QxQQQxQKQJQ
2
_ _ _ _ _
1
_ _ _
21
__
2
__
2
_ _ _
22
1
2
③ 输出方程为
nQz
2?
第六章 时序逻辑电路
(2) 列出状态真值表。
x
0 0 0
1 1 0
0 0 1
1 1 1
0 1 0
0 1 0
1 0 1
1 0 1
0 0 0
0 0 1
0 1 0
0 1 1
1 0 0
1 0 1
1 1 0
1 1 1
znQ
2 nQ1 12?nQ 11?nQ
nnnnnnn QxQQQxQKQJQ 1_____ 2___ 1___ 21__ 1___ 1111
nnnnnnn QxQQQxQKQJQ 2_ _ _ _ _1_ _ _21__2__ 2_ _ _2212
第六章 时序逻辑电路
(3) 画出状态迁移图。
00 01
11 10
0 / 0
1 / 0
1 / 0
0 / 1
0 / 0
1 / 1
0 / 1
1 / 1
Q
1
Q
2
x / z
x
0 0 0
1 1 0
0 0 1
1 1 1
0 1 0
0 1 0
1 0 1
1 0 1
0 0 0
0 0 1
0 1 0
0 1 1
1 0 0
1 0 1
1 1 0
1 1 1
znQ2 nQ
1 12?nQ 11?nQ
第六章 时序逻辑电路
(4) 画出给定输入 x序列的时序图。
00 01
11 10
0 / 0
1 / 0
1 / 0
0 / 1
0 / 0
1 / 1
0 / 1
1 / 1
Q
1
Q
2
x / z
第六章 时序逻辑电路根据上述时序关系作出时序图,如图 3 所示。
图 3 例 2时序波形图
CP
x
Q
1
Q
2
z
第六章 时序逻辑电路例 3,试分析下图所示的时序逻辑电路 。
解：该电路为同步时序逻辑电路,时钟方程可以不写 。
（ 1） 写出输出方程：
1J
1K
C1
┌
┌
1J
1K
C1
┌
┌
1
Q
0
Q
CP
X
Z
=1=1
=1
&
FF
1
FF
0
11
nn QQXZ 01 )(
nQXJ 10 10?K
nQXJ 01 11?K
（ 2）写出驱动方程：
第六章 时序逻辑电路
（ 3）写出 JK触发器的特性方程，然后将各驱动方程代入 JK触发器的特性方程，得各触发器的次态方程：
（ 4） 作状态转换表及状态图
① 当 X=0时：触发器的次态方程简化为：
输出方程简化为：
由此作出状态表及状态图 。
1
Q 0Q
00 01 10
/0 /0
/1
6.2.3 X=0时的状 态图
nnnnn QQXQKQJQ 01000010 )(
nnnnn QQXQKQJQ 10111111 )(
nnn QQQ 0110 nnn QQQ 1011
nn QQZ 01?
第六章 时序逻辑电路
② 当 X=1时：触发器的次态方程简化为：
输出方程简化为：
由此作出状态表及状态图。
将 X=0与 X=1的状态图合并起来得完整的状态图。
00 01
10
0/0
0/0
0/1
1/1
1/0
1/0
1
Q Q 0
00 10 01
/1 /0
/0
6.2.4 X=1时的状 态图
nnn QQQ 0110 nnn QQQ 1011
nn QQZ 01?
第六章 时序逻辑电路根据状态表或状态图，
可画出在 CP脉冲作用下电路的时序图。
（ 5）画时序波形图。
00 01
10
0/0
0/0
0/1
1/1
1/0
1/0
1
Q
0
Q
X
CP
Z
第六章 时序逻辑电路
（ 6） 逻辑功能分析：
当 X=1时,按照减 1规律从 10→ 01→ 00→ 10循环变化,
并每当转换为 00状态 （ 最小数 ） 时,输出 Z=1。
该电路一共有 3个状态 00,01,10。
当 X=0时,按照加 1规律从 00→ 01→ 10→ 00循环变化,
并每当转换为 10状态 （ 最大数 ） 时,
输出 Z=1。
所以该电路是一个可控的 3进制计数器 。
00 01
10
0/0
0/0
0/1
1/1
1/0
1/0
图6.2.5 例6.2.1完整的状态图第六章 时序逻辑电路
6.1.2 异步时序电路分析举例例 4 异步时序电路如图 所示,试分析其功能 。
1 J
Q
1
1 K
Q
2
CP
,1,
Q
1
1 J
1 K
1 J
1 K
Q
3
Q
3
,1,
Q
2
,1,
第六章 时序逻辑电路解 由电路可知 CP1=CP3=CP,CP2=Q1,因此该电路为异步时序电路 。
各触发器的激励方程为次态方程和时钟方程为
___
KQQJ
KJ
KQJ
nn
n
3213
22
131
1
1
1
______
CPCPQQQQ
CPQQ
CPCPQQQ
nnnn
nn
nnn
3
___
321
1
3
2
___
2
1
2
113
1
1
Q1
1 J
Q 1
1 K
Q
2
CP
,1,
Q
1
1 J
1 K
1 J
1 K
Q
3
Q
3
,1,
Q
2
,1,
第六章 时序逻辑电路表 2 例 4 状态真值表
______
CPCPQQQQ
CPQQ
CPCPQQQ
nnnn
nn
nnn
3
___
321
1
3
2
___
2
1
2
113
1
1
Q1
第六章 时序逻辑电路图 4 例 4状态迁移图
0 0 0 0 0 1 0 1 0 1 0 1
1 1 1 1 0 0 0 1 1 1 1 0
由此可看出该电路是异步五进制递增计数器，
且具有自启动能力。
第六章 时序逻辑电路同步时序电路的设计分为以下几个步骤,
1.建立原始状态图,
方法是,
确定输入、输出和系统的状态函数 (用字母表示 ).
根据设计要求,确定每一状态在规定条件下的状态迁移方向,得到原始状态图,
2.化简原始状态,
在制作原始状态图时,难免会出现多余状态 (触发器的个数增多激励电路过于复杂等 ),因此要进行状态化简,化简时应根据具体情况来考虑,
3.分配化简后的状态,
把化简后的状态用二进制代码来表示称为状态编码,时序电路中,电路的状态是由触发器的状态来描述的,
6.2 同步时序电路的设计第六章 时序逻辑电路例 5 设计一个串行数据检测器,该电路具有一个输入端 x和一个输出端 z。 输入为一连串随机信号,当出现,1111”序列时,检测器输出信号 z=1,对其它任何输入序列,输出皆为 0。
解 (1) 建立原始状态图。
S
0
S
1
S
2
S
3
S
4
1 / 0 1 / 0 1 / 0 1 / 1
0 / 0
0 / 0
0 / 0
0 / 0
0 / 0
1 / 1
图 5 例 5原始状态图第六章 时序逻辑电路
(2) 状态化简 。
(3) 状态分配 。
S0——00 S1——10
S2——01 S3 —11
则状态分配后的状态表如表 所示。
第六章 时序逻辑电路
(4) 确定激励方程和输出方程。
图 6 例 5激励方程、输出方程的确定
0 0 0 1
0 0 1 11
x
1
Q
2
Q n 00 01 11 10
0
( a )
1
n
0 0 1 0
0 0 1 11
x
1
Q
2
Q n 00 01 11 10
0
( b )
1
n
0 0 0 0
0 0 1 01
x
1
Q
2
Q n 00 01 11 10
0
( c )
1
n
_____
122 xQKxJ
n
212
1
2 QxQQxQ
nnnn ___
__
121 xKxQJ
n
___
112
1
1 xQQxQQ
nnnn
输出方程由卡诺图得
nnQxQz
12?
第六章 时序逻辑电路
(5) 画出逻辑图。
图 7 例 5 逻辑图
Q
1
1 K
Q
1
C 1
1 J 1 K
C 1
1 J
Q
2
z
x
CP
1
& &
Q
2
&
_____
122 xQKxJ
n __
121 xKxQJ
n
nnQxQz
12?
第六章 时序逻辑电路例 6 用 JK触发器设计模 6 计数器 。
由于 22<6<23,所以模 6计数器应该由三级触发器组成 。
表 3 状态表
0 0 0 1 0 0 1 1 0
0 0 1 0 1 1 1 1 1
/0
/0/0
/1
/0 /0
图 8 模 6 计数器状态迁移图第六章 时序逻辑电路
_ _ _
2121
__
3232
13
_ _ _
13
,
,
,
nn
nn
nn
QKQJ
QKQJ
QKQJ
激励方程为
nn
nnnnn
nnnnn
nnnnn
QQC
QQQQQ
QQQQQ
QQQQQ
1
___
2
12
___
21
1
1
23
____
23
1
2
3
___
1
_______
31
1
3
1 0 0 *
1 * 0 11
Q2
Qn 00 01 11 10
0
(a)
3
n
Q1n
0 0 1 *
0 * 1 11
Q2
00 01 11 10
0
(c)
n
Q1n
0 1 0 *
0 * 0 01
Q2
00 01 11 10
0
(b)
n
Q1n
0 0 0 *
1 * 1 11
Q2
Qn 00 01 11 10
0
(b)
3
n
Q1n
Q3n Q3n
第六章 时序逻辑电路图 9 模 6计数器激励函数的确定和逻辑图
1
1
1
2
1
3 )(;)(;)(;)(
nnn CdQcQbQa
___
21
nQK?
21,
nQJ?
__
32
nQK?
32,
nQJ?
13
nQK?___
13,
nQJ?
C
1 J
Q
3
1 K
Q
2
CP
Q 3
1 J
1 K
1 J
1 K
Q
1
Q 1Q 2
C 1 C 1 C 1
&
第六章 时序逻辑电路检查自启动能力,把未用状态 (010,101)代入上述次态方程,得到它们的状态变化情况,如表 4 和图 10 所示 。
表 4 未用状态迁移关系
0
0
1 0 1
0 1 0
0 1 0
1 0 1
C
nQ3 nQ2 nQ1 13?nQ 12?nQ 11?nQ
0
/0
1 0
1 0 1
无效循环 /0
图 10 例 6 自启动能力检查第六章 时序逻辑电路
nnn
nnnnn
nnnnnnn
QQKQJ
QQQQQ
QQQQQQQ
213
_ _ _
13
3
_ _ _ _ _ _
21
_ _ _
3
__
1
_ _ _
3
_ _ _
13
_ _ _
13
_ _ _
2
1
3
,
(a )
000
001
100 110 101
011 111 010
1 0 0 1
1 1 0 11
Q 2
Q n 00 01 11 10
0
3
n
Q 1n
0 0 0 1 0 0 1 1 0
0 0 1 0 1 1 1 1 1
/0
/0/0
/1
/0 /0
0
/0
1 0
1 0 1
无效循环 /0
第六章 时序逻辑电路图 11 具有自启动能力的模 6 计数器
( b )
1 J
Q
3
1 K
Q
2
Q
3
1 J
1 K
1 J
1 K
Q
1
Q
1
Q
2
C 1 C 1 C1
& C
CP
第六章 时序逻辑电路
6.3 计 数 器
6.3.1 计数器的分类
1,按进位模数来分所谓进位模数,就是计数器所经历的独立状态总数,
即进位制的数 。
(1) 模 2 计数器：进位模数为 2n的计数器均称为模 2
计数器 。 其中 n为触发器级数 。
(2) 非模 2计数器：进位模数非 2n,用得较多的如十进制计数器 。
第六章 时序逻辑电路
2.
(1) 同步计数器：计数脉冲引至所有触发器的 CP端,
使应翻转的触发器同时翻转 。
(2) 异步计数器：计数脉冲并不引至所有触发器的
CP端,有的触发器的 CP端,是其它触发器的输出,
因此触发器不是同时动作 。
第六章 时序逻辑电路
3,按计数增减趋势分
(1) 递增计数器：每来一个计数脉冲,触发器组成的状态就按二进制代码规律增加 。 这种计数器有时又称加法计数器 。
(2) 递减计数器：每来一个计数脉冲,触发器组成的状态,按二进制代码规律减少 。 有时又称为减法计数器 。
(3) 双向计数器：又称可逆计数器,计数规律可按递增规律,也可按递减规律,由控制端决定 。
第六章 时序逻辑电路
4,按电路集成度分
(1) 小规模集成计数器：由若干个集成触发器和门电路,经外部连线,构成具有计数功能的逻辑电路 。
(2) 中规模集成计数器：一般用 4 个集成触发器和若干个门电路,经内部连接集成在一块硅片上,它是计数功能比较完善,并能进行功能扩展的逻辑部件 。
由于计数器是时序电路,故它的分析与设计与时序电路的分析,设计完全一样 。
第六章 时序逻辑电路
6.3.2 2n进制计数器组成规律
n
mm
n
m
n
m
nn
mm
nnnnn
nnnn
nn
n
QJQQQQKJ
QJQQQQKJ
QJQQQKJ
QQKJ
QKJ
KJ
111210
33321044
2221033
1022
011
00
1
…
1,2n进制同步加法计数器第六章 时序逻辑电路图 12 同步四位二进制加法计数器
1 J
C 1
1 K
CP
,1,
Q
0
1 J
C 1
1 K
1 J
C 1
1 K
1 J
C 1
1 K
& &
Q
3
Q
2
Q
1
第六章 时序逻辑电路
2,2n进制同步减法计数器
n
mm
n
m
n
m
nn
mm
nnnnn
nnnn
nn
n
QJQQQQKJ
QJQQQQKJ
QJQQQKJ
QQKJ
QKJ
KJ
1112
_ _ _ _ _ _
10
__
33
__
3
__
2
__
1
__
044
___
22
___
2
___
1
___
033
___
1
__
022
___
011
00
1
…
第六章 时序逻辑电路
3,2n
每一级触发器均组成 T′触发器,即,故
JK触发器 J=K=1； D触发器 。 最低位触发器每来一个时钟脉冲翻转一次,低位由 1→ 0 时向高位产生进位,高位翻转 。 对下降沿触发的触发器,其高位的 CP端应与其邻近低位的原码输出 Q端相连,即 CPm=Qm-1； 对上升沿触发的触发器,其高位的 CP端应与其邻近低位的反码输出,即 。 以三位为例,其逻辑图和波形图如图 13 和图 14 所示 。
___1 nn QQ
nDD?
Q 1 mm QCP
第六章 时序逻辑电路图 13 三位二进制异步加法计数器的逻辑图和波形图 (下降沿 )
CP
Q
0
Q
1
Q
2
CP
1
CP
2
( b )( a )
1 J
C 1
Q
0
1 K
CP
0
,1,
1 J
C 1
1 K
CP
,1,
CP
1
1 J
C 1
1 K
,1,
CP
2
Q
1
Q
2
第六章 时序逻辑电路图 14 三位二进制异步加法计数器的逻辑图和波形图 (上升沿 )
( b )
( a )
1 D
C 1
Q
0
CP
0
1 D
C
1
CP
CP
1
Q
1
1 D
C
1
Q
2
CP
2
Q
2
Q
0
Q
1
CP
Q
0
Q
1
Q
2
CP
1
CP
2
Q
0
Q
1
第六章 时序逻辑电路
4,2n进制异步减法计数器每一级触发器仍组成 T′触发器 。 最低位触发器每来一个时钟脉冲翻转一次,低位由 1→ 0时向高位产生借位,
高位翻转 。 对下降沿触发的触发器,其高位 CP端应与其邻近低位的反码端,即 对上升沿触发的触发器,其高位 CP端应与其邻近低位的原码端 Q相连,即 CPm=Qm-1。 以三位为例,其逻辑图和波形图如图 15 和图 16 所示 。
Q 1 mm QCP
第六章 时序逻辑电路图 15 三位二进制异步减法计数器的逻辑图和波形图 (下降沿 )
( b )
CP
Q
0
Q
1
Q
2
CP
1
CP
2
Q
0
Q
1
( a )
1 J
C 1
Q
0
1 K
CP
0
1 J
C 1
1 K
CP
CP
1
Q
1
1 J
C 1
1 K
Q
2
CP
2
Q
0
,1,,1,
Q
1
Q
2
,1,
第六章 时序逻辑电路图 16 三位二进制异步减法计数器的逻辑图和波形图 (上升沿 )
( a )
CP
Q
0
Q
1
Q
2
CP
1
CP
2
( b )
1 D
C 1
Q
0
1 D
C 1CP
CP
1
Q
1
1 D
C 1
Q
2
CP
2 Q
2
Q
1
Q
0
第六章 时序逻辑电路
6.3.3 集成计数器功能分析及其应用表 5 常用 TTL型 MSI计数器第六章 时序逻辑电路图 17 74LS90 计数器
1,异步集成计数器 74LS90
( b )
Q
A
Q
B
Q
C
Q
D
CP
1
CP
2
S
9 (1 )
S
9 (2 )
R
0 (1 )
R
0 (2 )
74 LS 90( 1 )
( 1 4 )
( 1 2 ) ( 9 ) ( 8 ) ( 1 1 )
( 6 ) ( 7 ) ( 2 ) ( 3 )
( c )
Q
A
Q
B
Q
C
Q
D
0
CP
1 (1 4 )
S
9 (1 )
S
9 (2 )
R
0 (1 )
R
0 (2 )
C TR
CT ＝ 0
z
3
D I V 2
3 C T ＝ 1
D I V 5
2
CT
＋
3 C T ＝ 1
CP
2 (1 )
＋
&
&
( 3 )
( 2 )
( 6 )
( 7 )
( 1 2 )
( 9 )
( 8 )
( 1 1 )
S
d
1 J
C 1
1 K
R
d
S
d
1 J
C 1
1 K
R
d
1 J
C 1
1 K
≥ 1
R
d
1 J
C 1
1 K
≥ 1
R
d
F
B
F
C
Q
A
Q
B
Q
C
R
0 ( 2)
CP
1
&
Q
D
( a )
F
D
,1,
R
0 ( 1)
,1,
Q
A
Q
A
CP
2
R
,1,
Q
B
Q
B
,1,
Q
C
Q
C
&
Q
D
,1,
&
S
9 ( 1)
S
9 ( 2)
S
Q
D
F
A
第六章 时序逻辑电路
( b )
Q
A
Q
B
Q
C
Q
D
CP
1
CP
2
S
9 (1 )
S
9 (2 )
R
0 (1 )
R
0 (2 )
74 LS 90( 1 )
( 1 4 )
( 1 2 ) ( 9 ) ( 8 ) ( 1 1 )
( 6 ) ( 7 ) ( 2 ) ( 3 )
( c )
Q
A
Q
B
Q
C
Q
D
0
CP
1 (1 4 )
S
9 (1 )
S
9 (2 )
R
0 (1 )
R
0 (2 )
C TR
CT ＝ 0
z
3
D I V 2
3 C T ＝ 1
D I V 5
2
CT
＋
3 C T ＝ 1
CP
2 (1 )
＋
&
&
( 3 )
( 2 )
( 6 )
( 7 )
( 1 2 )
( 9 )
( 8 )
( 1 1 )
S
d
1 J
C 1
1 K
R
d
S
d
1 J
C 1
1 K
R
d
1 J
C 1
1 K
≥ 1
R
d
1 J
C 1
1 K
≥ 1
R
d
F
B
F
C
Q
A
Q
B
Q
C
R
0 ( 2)
CP
1
&
Q
D
( a )
F
D
,1,
R
0 ( 1)
,1,
Q
A
Q
A
CP
2
R
,1,
Q
B
Q
B
,1,
Q
C
Q
C
&
Q
D
,1,
&
S
9 ( 1)
S
9 ( 2)
S
Q
D
F
A
第六章 时序逻辑电路
Q
A
Q
B
Q
C
Q
D
CP
1
CP
2
74 LS 90
计数脉冲
CP
Q
A
Q
B
Q
C
Q
D
CP
1
CP
2
74 LS 90
计数脉冲
CP
( a ) ( b )
计数脉冲
CP
CP
2
CP
1
最低位
( L S B )
Q
A
Q
D
最高位
( M S B )
M ＝ 5
Q
B
Q
C
M ＝ 2
计数脉冲
M ＝ 2
CP CP
1
M ＝ 5
CP
2
最低位
( L S B )
Q
A
Q
B
Q
C
Q
D
最高位
( M S B )
图 18 74LS90
(a) 8421BCD码计数方式； (b) 6421BCD码计数方式第六章 时序逻辑电路表 6 状态迁移表
CP1
0
1
2
3
4
5
6
7
8
9
0 0 0 0
0 0 0 1
0 0 1 0
0 0 1 1
0 1 0 0
0 1 0 1
0 1 1 0
0 1 1 1
1 0 0 0
1 0 0 1
CQ BQDQ AQ
CP2
0
1
2
3
4
5
6
7
8
9
0 0 0 0
0 0 0 1
0 0 1 0
0 0 1 1
0 1 0 0
1 0 0 0
1 0 0 1
1 0 1 0
1 0 1 1
1 1 0 0
DQ CQAQ BQ
第六章 时序逻辑电路
2,同步式集成计数器 74LS161
图 19 为 74LS161 同步四位二进制可预置计数器的电路图和符号图 。 它由四级 JK触发器和若干控制门组成 。 表
7 是它的功能表,
异步清零。当清零控制端 Cr=0，立即清零，与 CP无关。
同步预置 。 当预置端 LD=0,而 Cr=1 时,在置数输入端
A,B,C,D预置某个数据,在 CP上升沿的时刻,才将
ABCD的数据送入计数器 。 因此预置数时必须在 CP作用下 。
第六章 时序逻辑电路
( b )
( c )
Q
A
Q
B
Q
C
Q
D
A B C D
74 LS 1 6 1
LDC
r
CP
P
T( 1 0 )
( 7 )
( 2 )
( 1 ) ( 9 ) ( 3 ) ( 4 ) ( 5 ) ( 6 )
( 1 5 )
( 1 4 ) ( 1 3 ) ( 1 2 ) ( 1 1 )
Q
A
A
T
CP
LD
P
⑶
C T R
CT ＝ 0
C 4 / 1,2,3
＋
G
3
G
2
M
1
(1 )
C T R 4
O
C
Q
B
B
Q
C
C
Q
D
D
T,4 D
C
r
R
(9 )
(7 )
(1 0)
(2 )
(1 5)
(1 4)
(1 3)
(1 2)
(1 1)
(8 )
(4 )
(2 )
(1 )
(3 )
(4 )
(5 )
(6 )
( a )
Q
J
R
d
K
Q
J
R
d
K
Q
J
R
d
K
Q
J
R
d
K
A
LD
B C
C
r
CP D
P T
Q
A
Q
B
Q
C
Q
D
Q
C
& & & & & & & &
&
≥1 ≥1 ≥1 ≥1
& & &
&1 1 1
图 19 74LS161
计数器
(a) 逻辑电路图；
(b) 惯用符号；
(c) 新标准符号第六章 时序逻辑电路
Q
J
Rd
K
Q
J
Rd
K
Q
J
Rd
K
Q
J
Rd
K
A
LD
B C
Cr
CP D P T
QA QB QC QD QC
& & & & & & & &
&
Y
1
Y
1
Y
1
Y
1
& & &
&1 1 1
表 7 74161功能表第六章 时序逻辑电路
3,十进制可逆集成计数器 74LS192
Q
D
Q
C
Q
B
Q
A
C P +
D C B A
7 4 L S 1 9 2
C
r
L D
O
C
O
B
C P —
( M S B )
图 20 74LS192符号第六章 时序逻辑电路
Q
D
Q
C
Q
B
Q
A
CP
＋
D C B A
7 4 LS 1 9 2
C
r
LD
O
C
O
B
CP
－
( M S B )
第六章 时序逻辑电路
4,二进制可逆集成计数器 74LS169
74LS169 是同步,可预置四位二进制可逆计数器,其传统逻辑符号如图 21 所示,功能表如表 8 所示 。
Q
D
Q
C
Q
B
Q
A
D C B A
7 4 LS 1 6 9
CP LD
O
C
( M S B )
P
T
U / D
图 21 74LS169逻辑符号第六章 时序逻辑电路表 8 74LS169功能表
Q
D
Q
C
Q
B
Q
A
D C B A
7 4 LS 1 6 9
CP LD
O
C
( M S B )
P
T
U / D
第六章 时序逻辑电路集成计数器可以加适当反馈电路后构成任意模值计数器 。
设计数器的最大计数值为 N,若要得到一个模值为 M(＜
N)的计数器,则只要在 N进制计数器的顺序计数过程中,设法使之跳过 (N-M)个状态,只在 M个状态中循环就可以了 。
通常 MSI计数器都有清 0,置数等多个控制端,因此实现模
M计数器的基本方法有两种：一种是反馈清 0法 (或称复位法 )，
另一种是反馈置数法 (或称置数法 )。
5、组成任意模值计数器的方法第六章 时序逻辑电路
1 ） 反馈清 0法这种方法的基本思想是：计数器从全 0状态 S0开始计数,
计满 M个状态后产生清 0信号,使计数器恢复到初态 S0,然后再重复上述过程 。
① 异步清 0。 计数器在 S0~SM-1共 M个状态中工作,当计数器进入 SM状态时,利用 SM状态进行译码产生清 0信号并反馈到异步清 0端,使计数器立即返回 S0状态 。 其示意图如图 22(a)中虚线所示 。 由于是异步清 0,只要 SM状态一出现便立即被置成 S0状态,因此 SM状态只在极短的瞬间出现,
通常称它为,过渡态,。 在计数器的稳定状态循环中不包含 SM状态 。
第六章 时序逻辑电路图 22
(a) 清 0法； (b) 置数法
S
N － 1
S
0
S
1
S
N － 2
S
M
S
M － 1
S
M － 2
S
2
复位
( a )
S
0
S
i － 1
S
i
S
N － 1
S
i + M
S
i+ M － 1
S
i+ M － 2
S
i+ 1
置数
( b )
第六章 时序逻辑电路
② 同步清 0。 计数器在 S0~SM-1共 M个状态中工作,当计数器进入 SM-1状态时,利用 SM-1状态译码产生清 0信号并反馈到同步清 0端,要等下一拍时钟来到时,才完成清 0动作,使计数器返回 S0。 可见,同步清 0没有过渡状态,其示意图如图 22(a)中实线所示 。
第六章 时序逻辑电路
2 ） 反馈置数法置数法和清 0法不同,由于置数操作可以在任意状态下进行,
因此计数器不一定从全 0状态 S0开始计数 。 它可以通过预置功能使计数器从某个预置状态 Si开始计数,计满 M个状态后产生置数信号,使计数器又进入预置状态 Si,然后再重复上述过程,
其示意图如图 23(b)所示 。
这种方法适用于有预置功能的计数器 。 对于同步预置的计数器,使置数 (LD)有效的信号应从 Si+M-1状态译出,等下一个 CP
到来时,才将预置数置入计数器,计数器在 Si,Si+1,… Si+M-1
共 M个状态中循环； 对于异步预置的计数器,使置数 (LD)有效的信号应从 Si+M状态译出,当 Si+M状态一出现,即置数信号一有效,立即就将预置数置入计数器,它不受 CP控制,所以
Si+M状态只在极短的瞬间出现,稳定状态循环中不包含 S i+M.
第六章 时序逻辑电路综上所述,采用反馈清 0法或反馈置数法设计任意模值计数器都需要经过以下三个步骤：
① 选择模 M计数器的计数范围,确定初态和末态； ②
确定产生清 0或置数信号的译码状态,然后根据译码状态设计译码反馈电路； ③ 画出模 M计数器的逻辑电路 。
第六章 时序逻辑电路例 7 用 74LS90实现模 7计数器 。
解,① 异步清 0法,计数范围是 0~6,计到 7时异步清 0。
·计数器输出 QD,QC,QB,QA 的有效状态为 0000~0110,计到 0111时异步清 0,译码状态为 0111,R01R02=QCQBQA,即当 QC,QB,QA全为高时
R01R02=1,使计数器复位到全 0状态 。
表 9 清 0法
8421BCD码态序表第六章 时序逻辑电路
·5421 BCD码接法的态序表如表所示 。 计数器输出 QA、
QD,QC,QB 的有效状态为 0000~1001,计到 1010 时异步清 0,译码门逻辑方程为 R01R02=QCQA。
表 10 清 0法
5421BCD码态序表第六章 时序逻辑电路图 24 例 7 清 0
(a) 8421 BCD码接法； (b) 5421 BCD码接法
Q
A
Q
B
Q
C
Q
D
CP
1
CP
2
S
91
S
92
R
01
R
02
7 4 LS 9 0 &
CP
CP
1 2 3 4 5 6 7 8 9
Q
A
Q
B
Q
C
Q
D
R
01
R
02
( a )
( b )
Q
A
Q
B
Q
C
Q
D
CP
1
CP
2
S
91
S
92
R
01
R
02
7 4 LS 9 0 &
CP
CP
1 2 3 4 5 6 7 8 9
Q
B
Q
C
Q
D
Q
A
R
01
R
02
第六章 时序逻辑电路
② 反馈置 9 法 。
以 9为起始状态,按 9,0,1,2,3,4,5 顺序计数,计到 6 时异步置 9。
·8421 BCD码接法。译码逻辑方程为 S91S92=QCQB
·5421 BCD码接法。译码逻辑方程为 S91S92=QAQB
置 9法 8421BCD码态序表 置 9法 5421 BCD码态序表第六章 时序逻辑电路图 25 例 7 置 9
(a) 8421 BCD码接法； (b) 5421 BCD码接法
Q
A
Q
B
Q
C
Q
D
CP
1
CP
2 S
91
S
92
R
01
R
02
7 4 L S 9 0
CP
( a )
( b )
Q
A
Q
B
Q
C
Q
D
CP
1
CP
2 S
91
S
92
R
01
R
02
7 4 L S 9 0
CP
第六章 时序逻辑电路例 8 用 74161实现模 7计数器 。
解,74161有异步清 0和同步置数功能,因此可以采用异步清 0 法和同步置数法实现任意模值计数器 。
置数法是通过控制同步置数端 LD和预置输入端 DCBA来实现模
M计数器 。 常用方法有三种：
① 同步置 0法 (前 M个状态计数 )
选用 S0~SM-1共 M个状态计数,计到 SM-1时使 LD=0,等下一个 CP来到时置 0,即返回
S0状态 。 这种方法和同步清 0 相似,但必须设置预置输入 DCBA=0000。 本例中 M=7，
故 选用 0000~0110 共 七个状 态,计到
0110 时同步置 0,LD=QCQB.
QA QB QC QDP
Cr
74161
A B C D
&
T
1
LD
(b)
OC
1
CP CP
第六章 时序逻辑电路
② OC置数法 (后 M个状态计数 )。
选用 Si~SN-1共 M个状态,当计到 SN-1状态并产生进位信号时,利用进位信号置数,使计数器返回初态 Si。 同步置数时预置输入数的设置为 N-M。 本例：预制 1001（ 16-7=9）
③ 中间任意 M个状态计数随意选用 Si~Si+M-1共 M个状态,计到 Si+M-1时译码使 LD=0,等下一个 CP来到时返回 Si状态 。
本例选用 0010~1000 共七个状态,计到 1000
时同步置数,故 LD=QD,DCBA=0010
QA QB QC QD
P
C r
74161
A B C D
T
1
LD
(c)
OC
1
1 0 0 11
CP CP
Q A Q B Q C Q D
P
C r
74161
A B C D
T
1
LD
( d )
O C
1
0 1 0 01
CP CP
第六章 时序逻辑电路表 11 例 8 态序表第六章 时序逻辑电路
3） 如果要求实现的模值 M超过单片计数器的计数范围时,必须将多片计数器级联,才能实现模 M计数器 。
① 将模 M分解为 M=M1× M2× …Mn,用 n片计数器分别组成模值为 M1,M2,…,Mn的计数器,然后再将它们异步级联组成模 M计数器 。
② 先将 n片计数器级联组成最大计数值 N＞ M的计数器,然后采用整体清 0 或整体置数的方法实现模 M计数器 。
第六章 时序逻辑电路例 9 试用 74LS90实现模 54 计数器 。
解,因一片 74LS90的最大计数值为 10,故实现模 54计数器需要用两片 74LS90 。
可将 M分解为 54=6× 9,用两片 74LS90分别组成 8421BCD码模 6、
模 9 计数器,然后级联组成 M=54 计数器,图中,模 6 计数器的进位信号应从 QC输出 。
( )
QA QB QC QD
74LS90
S 91
CP CP 1
CP 2
S 92 R 01 R 02
QA QB QC QD
74LS90
S 91
CP 1
CP 2
S 92 R 01 R 02
a图 26 例 9 用 74LS90 实现模 54 大模分解法第六章 时序逻辑电路例 10 试用 74161 实现模 60 计数器 。
解,因一片 74161 最大计数值为 16,故实现模 60 计数器必须用两片 74161。
① 大模分解法 。
可将 M分解为 60=6× 10,用两片 74161 分别组成模 6、
模 10 计数器,然后级联组成模 60 计数器,逻辑电路如图 所示 。
(a)
QA QB QC QD
OC
A B C D
P
T
Cr
CP
1
LD
74161
0
1
1 0 11
QA QB QC QD
OCP
T
1
74161
1CP A B C DC
r LD
0 1 1 01
CP
同步预置,异步清零第六章 时序逻辑电路
② 整体置数法 。
先将两片 74161 同步级联组成 N=162=256 的计数器,
然后用整体置数法构成模 60计数器 。 图 (b)为整体置 0逻辑图,计数范围为 0~59,当计到 59(00111011)时同步置
0。
QA QB QC QD
OC
A B C D
P
T
Cr
1
LD
74161
1
QA QB QC QD
OC
A B C D
P
T
Cr LD
74161
1
&
(b)
CP CP
CP
同步预置,异步清零第六章 时序逻辑电路
(c) OC整体置数法
QA QB QC QD
OC
A B C D
P
T
Cr
1
LD
74161
1
QA QB QC QD
OC
A B C D
P
T
Cr LD
74161
1
0 0 1 0 0 0 1 1
1
(c)
CP CP CP
图 (c)为 OC整体置数法逻辑图，计数范围为 196~255，计到
255(OC=1)时使两片 LD均为 0，下一个 CP来到时置数，预置输入 =256-M=196,故 D′C′B′A′DCBA=(196)10=(11000100)2。
第六章 时序逻辑电路例 11 分别用 74LS192 和 74LS169 实现模 6加法计数器和模 6 减法计数器 。
解,① 用 74LS192实现模 6加,减计数器 。 74LS192为异步预置 （ 异步预置,
低电平有效,双时钟 ）,N=10.加计数预置值 =N-M-1=10-6-1=3,减计数时,
预置值 =M=6。
② 用 74LS169实现模 6 加,减计数器 。 74LS169为同步置数,低电平有效,最大计数值 N=16.加计数预置值 =N-M=16-6=10=(1010)2,减计数时预置值 M-1=6-
1=5=(0101)2。
第六章 时序逻辑电路
Q
D
CP
－
CP
+
C
r
Q
C
Q
B
Q
A
O
C
O
B
ABCD LD
CP
1
( a )
Q
D
CP
－
CP
+
C
r
Q
C
Q
B
Q
A
O
C
O
B
ABCD LD
CP
1
( b )
Q
D
CP
Q
C
Q
B
Q
A
U / D
O
C
ABCD LD
CP
( c )
1 0 1 0
1
Q
D
CP
Q
C
Q
B
Q
A
U / D
O
C
ABCD LD
CP
( d )
10 0 1
7 4 L S 1 6 9
7 4 L S 1 9 2 7 4 L S 1 9 2
7 4 L S 1 6 9
1
1
P
T
P
T
第六章 时序逻辑电路作用电子数字计算机：存放参与运算的数据、
结果、指令、地址等。
各类数字系统：存放数据、特定意义的代码功能 接收数码存放数码输出数码组成触发器门电路时序逻辑电路分类数码寄存器：用来存放一组二进制代码。
移位寄存器：在移位脉冲作用下,二进制代码左移或右移 。
寄存器的作用、功能、分类及组成
6.4 寄存器与移位寄存器第六章 时序逻辑电路
6.4.1 寄存器,用以暂存二进制代码，可分为锁存器（锁存）、寄存器（清除、接收、保存和输出）和移位寄存器（兼具数据移位）。
1.
锁存器是由电平触发器完成的,N个电平触发器的时钟端连在一起,在 CP作用下能接受 N位二进制信息 。
1 D
F
1
C 1
1 D
C 1
CP
Q
2
Q
1
D
1
Q
2
Q
1
D
2 1 D
C 1
Q
3
Q
3
D
3 1 D
C 1
Q
4
Q
4
D
4
F
2
F
3
F
4
图 27 四位锁存器的逻辑图第六章 时序逻辑电路
2.
通常所说的寄存器均为基本寄存器 。 图 28是中规模集成四位寄存器 74LS175的逻辑图,
图 28 74LS175
表 12 功能表
1D C1
Q Q
1D C1
Q Q
1D C1
Q Q
1D C1
Q Q
D0 D1 D2 D3
CP Cr
C r
Q 3Q 2Q1Q0
C r Cr Cr
1 1
第六章 时序逻辑电路
Q
A
R
d
S
d
Q
A
Q
B
R
d
S
d
Q
C
R
d
S
d
Q
B
A B C
复 0
接受指令
Q
A
R
d
S
d
Q
A
Q
B
R
d
S
d
Q
C
R
d
S
d
Q
B
A B C
接受指令
Q
C
Q
C
( a ) ( b )
& & & & & & & & &
图 29 利用 Rd,Sd组成寄存器双拍式 单拍式第六章 时序逻辑电路
1、所谓,移位,，就是将寄存器所存各位 数据，在每个移位脉冲的作用下，向左或向右移动一位。 根据移位方向,常把它分成三种：
寄存器左移
(a)
寄存器右移
(b)
寄存器双向移位
(c)
6.4.2 移位寄存器第六章 时序逻辑电路
2、根据移位数据的输入－输出方式,
又可将它分为四种：
FF FF FF FF
FF FF FF FF
FF FF FF FF
FF FF FF FF
串入－串出串入－并出并入－串出并入－并出
串 行输 入 － 串 行输 出
串行输入－并行输出
并 行输 入 － 串 行输 出
并 行输 入 － 并 行输 出,
第六章 时序逻辑电路
3、移位寄存器设计移位寄存器的设计比较容易,因为它的状态要受移位功能的限制 。 如原态为 010,当它右移时,其次态只有两种可能,当移进 1 时,则次态为 101；如移进 0,则次态为 001。 不可能有其它的次态出现,否则就失去移位功能 。 以 3 位右移为例,输入信号用 Ｓ R表示 。 则状态迁移可用方程表示如下：
nn
nn
R
n
SQ
1
1
2
0
1
1
1
0
第六章 时序逻辑电路用 D触发器组成时,由于 Qn+1=D,故 D0=SR,D1=Qn0,D2=Qn1，
按此方程连接电路如图 30(a)所示 。 如用 JK触发器实现,由于其特征方程为,
nnn QKQJQ ____1
___
1212
21
___
212
___
210
1
2
___
0101
10
___
101
___
100
1
1
__
00
0
___
00
___
0
1
0
,
)(
,
)(
,
)(
nn
nnnnnnnnn
nn
nnnnnnnnn
R
R
n
R
n
R
nn
RR
n
QKQJ
QQQQQQQQQ
QKQJ
QQQQQQQQQ
SKSJ
QSQSQQSSQ
第六章 时序逻辑电路
( a )
1 D
C 1
CP Q
0
S
R
Q
0
1 D
C 1
Q
1
Q
1
1 D
C 1
Q
2
Q
2
1 J
C 1
CP Q
0
S
R
Q
0
1 J
C 1
Q
1
Q
1
1 J
C1
Q
2
Q
2
1 K 1 K 1 K
1
( b )
图 30
(a)D触发器实现； (b) JK
第六章 时序逻辑电路
__
22
__
2121
__
1010
2
21
10
,
,
,
LL
mn
mn
L
n
n
SKSJ
QKQJ
QKQJ
SD
QD
QD
如要组成左移则第六章 时序逻辑电路
( a ) ( b )
1 D
C 1
CPQ
2
S
L
Q
2
1 D
C 1
Q
1
Q
1
1 D
C 1
Q
0
Q
0
1 J
C 1
CP
Q
2
S
L
Q
2
1 J
C 1
Q
1
Q
1
1 J
C 1
Q
0
Q
0
1 K1 K1 K
1
图 31
(a) D触发器实现； (b) JK触发器实现第六章 时序逻辑电路将左,右移三位寄存器结合在一起,加上控制信号 X,就可组成双向移位寄存器,X=1左移,X=0右移 。
以 D触发器为例,其激励函数为
R
n
nn
n
L
SXXQD
QXXQD
QXXSD
__
12
0
__
21
1
__
2
第六章 时序逻辑电路
1 D
C 1
CP
Q
0
Q
0
1 D
C1
CP
Q
1
Q
1
1 D
C 1
CP
Q
2
Q
2
S
R
CP
x
&
&
&
&
&
&
&
&
&
&
图 32 三位双向移位寄存器第六章 时序逻辑电路
6.4.3 集成移位寄存器功能分析及其应用
1,典型移位寄存器介绍图 33 74LS194四位双向通用移位寄存器
(a) 逻辑电路图； (b) 惯用符号； (c) 新标准符号
1
& ≥1 1 S
C 1
1 R
R
& ≥1 1 S
C 1
1 R
R
& ≥1 1 S
C 1
R
& ≥1 1 S
C 1
R
1
C
r
S
R
D
0
D
1
D
2
D
3
S
L
11
S
0
11
S
1
CP
Q
3
Q
2
Q
1
Q
0
F
0
F
2
G
1
1 R
1 R
F
1
G
2
F
3
( a )
( c )
Q
0
S
R
CP
1 / 2
C
4
1
(1 )
S R G 4
Q
1
Q
2
Q
3
1,4 D
0
R
S
1
S
0
C
r
M
3
0
3,4 D
3,4 D
3,4 D
3,4 D
2,4 DD
L
D
3
D
2
D
1
D
0
(9 )
(1 0)
(1 1)
(2 )
(3 )
(4 )
(5 )
(6 )
(7 )
(1 5)
(1 4)
(1 3)
(1 2)
( b )
Q
0
Q
1
Q
2
Q
3
D
3
74 LS 19 4
C
r
CP
S
0
S
L
D
2
D
1
D
0
S
R
(8 )
(9 )
(1 0)
(1 5)
(1 4)
(1 3)
(1 2)
(1 ) (3 ) (5 ) (7 )
(2 ) (4 ) (6 )
S
1
。
第六章 时序逻辑电路表 6 – 22 74LS194功能表
RD1R
C1
1S
≥1
&
RD1R
C1
1S
≥1
&
RD1R
C1
1S
≥1
&
RD1R
C1
1S
≥1
&
1
1
11
S0 S1 SR D0 D1 D2 D3 SL
1Cr
CP
Q3Q2Q1Q0
第六章 时序逻辑电路
2.
(1) 在数据传送体系转换中的应用 。 数字系统中串行传送体系 。 每一节拍只传送一位信息,N位数据需 N个节拍才能传送出去 。
并行传送体系 。 一个节拍同时传送 N位数据 。
第六章 时序逻辑电路
① 串行转换为并行。
Q
0
1
0
1
1
0
Q
1
0
1
1
0
0
Q
2
1
1
0
0
0
Q
3
1
0
0
0
0
1 0 1 1
CP
S
R
并行输出
4 C P
3 C P
2 C P
1 C P
串行输入图 33 串行转换为并行示意图第六章 时序逻辑电路
② 并行转换为串行。
Q
0
0
0
0
1
Q
1
0
0
1
0
Q
2
0
1
0
1
Q
3
1
0
1
1
CP
S
R
4 C P
3 C P
1 0 1 1
串行输出
2 C P
1 C P
0
1 0 1 1
并行输入图 34 并行转换为串行示意图第六章 时序逻辑电路例 12 用 74LS194 组成七位串行输入转换为并行输出的电路 。
解 转换电路如图 35 所示，其转换过程的状态变化如表 13 所示。
Q
0
Q
1
Q
2
Q
3
S
1
S
0
C
r
D
0
D
1
D
2
D
3
S
R
Q
0
Q
1
Q
2
Q
3
S
1
S
0
C
r
D
0
D
1
D
2
D
3
S
R
Q
4
Q
3
Q
2
Q
1
1
1
Q
5
Q
6
Q
7
Q
8
转换完成信号
1
串行输入
d
6
… d
0
清 0
CP
74 L S 1 94 ( Ⅰ ) 74 L S 1 94 ( Ⅱ )
1
并行输出
C P C P
图 35 七位串入 → 并行输出转换电路第六章 时序逻辑电路表 13 七位串入 —并出状态表
Q
0
Q
1
Q
2
Q
3
S
1
S
0
C
r
D
0
D
1
D
2
D
3
S
R
Q
0
Q
1
Q
2
Q
3
S
1
S
0
C
r
D
0
D
1
D
2
D
3
S
R
Q
4
Q
3
Q
2
Q
1
1
1
Q
5
Q
6
Q
7
Q
8
转换完成信号
1
串行输入
d
6
… d
0
清 0
CP
74 L S 1 94 ( Ⅰ ) 74 L S 1 94 ( Ⅱ )
1
并行输出
C P C P
第六章 时序逻辑电路例 13 用 74LS194组成七位并入转换为串出 。
解
S
1
S
0
D
0
D
1
D
2
D
3
S
R S
1
S
0
D
0
D
1
D
2
D
3
S
R
Q
0
1
1
Q
4
Q
5
Q
6
Q
7
1
CP
74 L S 1 94( Ⅰ ) 74 L S 1 94( Ⅱ )
d
3
d
2
d
1
,1,
d
4
d
5
d
6
d
7
Q
1
Q
2
Q
3
串行输出转换完成信号
S
T
CP CP
&
′ ′ ′ ′
并行输入
2
1
表 14 七位并入 —串出状态表第六章 时序逻辑电路
(2) 组成移位型计数器。 组合控制逻辑
n 位移位寄存器
Q
0
Q
1
Q
n － 1
Q
n
…
F
CP
图 36 移位型计数器一般结构
1 0 0 0 1 1 1 0
0 0 0 1
0 0 0 0
1 1 1 1
0 1 1 1
1
1
0
1
0
0
0
1
1
1
0
0
1 1 0 0
1 0 1 00 1 0 0 1 1 0 1
0 0 1 0 1 0 1 1
1 0 0 1 0 1 1 00
0
1
1
0
0 1 0 1
0 0 1 1
1
0
1 0
1
1
1
10
0
1
0
1
0
1
( a ) ( b )
1 0 0 1 1 0
0 0 1
0 0 0 0 1 0 1 0 1 1 1 1
0 1 1
1
1
0
1
0 0
1
0
0
1
1 1
0
0
图 37
(a) 三位移位寄存器全状态图；
(b) 四位移位寄存器全状态图我们选如下序列：
0→8→4→10→13→14→15→7→3→1
第六章 时序逻辑电路例 14 设计模 10 移位型计数器 。
解 模 10 计数器需 4 级触发器,
我们选如下序列,0→ 8→ 4→ 10→ 13→ 14→ 15→ 7→ 3→ 10 0 0 0 1 0 0 0 0 1 0 0 1 0 1 0 1 1 0 1
0 0 0 1 0 0 1 1 0 1 1 1 1 1 1 1 1 1 1 0
0 0 1 0 0 1 1 0 1 1 0 0
1 0 0 1 0 1 0 1 1 0 1 1
0
1
1
1
1 0 1
0
10 0 0
0 0 1
第六章 时序逻辑电路表 15 状态迁移关系第六章 时序逻辑电路图 38 例 14 移位型十进制计数器
1 0 0 0
00 01 11
Q
2
Q
3
Q
0 Q
1
10
1 1 0 0
1 1 0 1
0 0 0 1
( a ) ( b )
00
01
11
10
D
0
D
1
D
3
D
2
D
5
D
7
D
0
D
1
D
2
D
3
D
4
D
5
D
6
A
2
A
1
A
0
八选一
D
7
7 4 L S 1 9 4
Q
0
Q
1
Q
2
Q
3
S
1
,0,,1,
S
2
,0,
,1,
CP
F
D
4
D
6
第六章 时序逻辑电路移位型计数器中有两种常用计数器,即环型计数器和扭环型计数器 。
环型计数器具有如下特点,其进位模数与移位寄存器触发器数相等；结构上其反馈函数 F(Q1Q2…Qn)=Qn，
图 39 是用 74LS194 构成的四位环型计数器及其状态迁移图 。
Q 0 Q 1 Q 2 Q 3 S
1
S 0CPS R
7 4 L S 1 9 4 1 1 1 1
1 0 1 0
0 1 0 1
0 0 0 0 1 0 0 0
0 1 0 0
0 0 0 1
0 0 1 0 1 0 0 1
1 1 0 0
0 0 1 1
0 1 1 0 1 1 0 1
1 1 1 0
1 0 1 1
0 1 1 1
0
1
图 39 四位环型计数器第六章 时序逻辑电路扭环型计数器 (又称为约翰逊计数器 )。 其特点是,进位模为移位寄存器触发器级数 n的 2 倍,即为 2n；电路结构上反馈函数 F(Q1Q2…:Qn)=Qn。 图 40 是用 74LS194 构成的扭环形计数器,由于存在一个无效循环,故无自启动能力 。
Q
0
Q
1
Q
2
Q
3 S
1
S 0
S R 7 4 L S 1 9 4
0 0 0 0
0 0 0 1
1 0 0 0
0 0 1 1
1 1 0 0
0 1 1 1
1 1 1 0
1 1 1 1
0 1 0 0
1 0 0 1
1 0 1 0
0 0 1 0
1 1 0 1
0 1 0 1
0 1 1 0
1 0 1 1
0
1
CP
1
图 40 四位扭环型计数器扭环形计数器可以获得偶数计数器 (或称为偶数分频器 ),如要获得奇数分频器,其反馈函数由相邻两触发器组成,即 F=QmQm+1。
其规律如下：以右移为例,F=Q0Q1得三分频电路； F=Q1Q2得五分频电路； F=Q2Q3得七分频电路 。
第六章 时序逻辑电路例 15 74LS194 电路如图 所示,列出该电路的状态迁移关系,并指出其功能 。
图 41 例 15电路图
S
1
S
0
S
L
D
3
D
2
D
1
D
0
C
r
7 4 L S 1 9 4
CP
S
R
Q
0
Q
1
Q
2
Q
3
1
&
0
第六章 时序逻辑电路图 42 例 15 波形图
CP
Q
0
Q
1
Q
2
Q
3
第六章 时序逻辑电路
S
1
S
0
S
L
D
3
D
2
D
1
D
0
74 L S 1 94
CP
Q
0
Q
1
Q
2
Q
3
0
1
S
R
C
r
& &
S
1
S
0
S
L
D
3
D
2
D
1
D
0
74 L S 1 94
CP
Q
0
Q
1
Q
2
Q
3
0
1
S
R
C
r
( a ) ( b )
( c )
S
1
S
0
S
L
D
3
D
2
D
1
D
0
74 L S 1 94
CP
Q
0
Q
1
Q
2
Q
3
0
1
S
R
C
r
S
1
S
0
S
L
D
3
D
2
D
1
D
0
74 L S 1 94
CP
Q
0
Q
1
Q
2
Q
3
0
1
S
R
C
r
CP
&
图 43 三种奇数分频电路第六章 时序逻辑电路
112
第六章结束电子技术数字电路部分
