第 6章 组合逻辑电路学习要点：
组合电路的分析方法和设计方法
利用数据选择器和译码器进行逻辑设计的方法
加法器、编码器、译码器等中规模集成电路的逻辑功能和使用方法第 6章 组合逻辑电路
6.2 组合逻辑电路的分析与设计方法
6.3 编码器
6.4 译码器
6.5 数据选择器和分配器
6.6 加法器和数值比较器返回主目录
6.1 概述
6.7 组合逻辑电路中的竞争冒险退出
6.1 概述在数字电路中，数字电路可分为组合逻辑电路和时序逻辑电路两大类。
组合逻辑电路,输出仅由输入决定，与电路当前状态无关；电路结构中 无 反馈环路（无记忆）
组合逻辑电路…
…
…
…
I 0
I 1
I n -1
Y 0
Y 1
Y m -1
… …
输入输出
),,,(
),,,(
),,,(
11011
11011
11000
nmm
n
n
IIIfY
IIIfY
IIIfY
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6.2 组合逻辑电路的分析与设计方法
6.2.1 组合逻辑电路的分析方法
6.2.2 组合逻辑电路的设计方法退出
A
B
C
Y
&
&
& &
6.2.1 组合逻辑电路的分析方法逻辑图逻辑表达式
1
1
最简与或表达式化简 2
ABY?1
BCY?2
CAY?3
1Y
2Y
3Y
Y
2
CABCABY
从输入到输出逐级写出
ACBCABYYYY 321
A B C Y
0 0 0
0 0 1
0 1 0
0 1 1
1 0 0
1 0 1
1 1 0
1 1 1
0
0
0
1
0
1
1
1
最简与或表达式
3
真值表
CABCABY
3
4
电路的逻辑功能当输入 A,B、
C中有 2个或 3
个为 1时，输出 Y为 1，否则输出 Y为 0。
所以这个电路实际上是一种
3人表决用的组合电路：只要有 2票或 3票同意，表决就通过。
4
Y 3
≥ 1
≥ 1
1
1
A
B
C Y
Y 1
Y 2
≥ 1逻辑图
BBACBABYYYY
BYYY
BAY
CBAY
213
213
2
1
逻辑表达式例：
BABBABBACBAY
最简与或表达式真值表
A B C Y
0 0 0
0 0 1
0 1 0
0 1 1
1 0 0
1 0 1
1 1 0
1 1 1
1
1
1
1
1
1
0
0
A
B
C
Y&
用与非门实现电路的输出 Y只与输入 A,B
有关，而与输入 C无关。 Y和 A、
B的逻辑关系为,A,B中只要一个为 0,Y=1； A,B全为 1时，
Y=0。所以 Y和 A,B的逻辑关系为与非运算的关系。
电路的逻辑功能
ABBAY
真值表电路功能描述
6.2.2 组合逻辑电路的设计方法例,设计一个楼上、楼下开关的控制逻辑电路来控制楼梯上的路灯，使之在上楼前，用楼下开关打开电灯，上楼后，用楼上开关关灭电灯；
或者在下楼前，用楼上开关打开电灯，下楼后，
用楼下开关关灭电灯。
设楼上开关为 A，楼下开关为 B，灯泡为 Y。并设 A,B
合向左侧时为 0，合向右侧时为 1；灯亮时 Y为 1，灯灭时
Y为 0。根据逻辑要求列出真值表。
A B Y
0 0
0 1
1 0
1 1
1
0
0
1
1
穷举法
1
(
参见课本P
16
的例
2.
2.
1)
2
逻辑表达式或卡诺图最简与或表达式化简 3
2
ABBAY
已为最简与或表达式
4
逻辑变换
5
逻辑电路图
A
B
Y
&
&
& &
A
B
Y =1
用与非门实现
ABBAY
BAY
用异或门加非门实现真值表电路功能描述例,用与非门设计一个举重裁判表决电路。设举重比赛有 3个裁判，一个主裁判和两个副裁判。杠铃完全举上的裁决由每一个裁判按一下自己面前的按钮来确定。只有当两个或两个以上裁判判明成功，并且其中有一个为主裁判时，表明成功的灯才亮。
设主裁判为变量 A，副裁判分别为 B和 C；表示成功与否的灯为 Y，根据逻辑要求列出真值表。1
穷举法
1
A B C Y A B C Y
0 0 0
0 0 1
0 1 0
0 1 1
0
0
0
0
1 0 0
1 0 1
1 1 0
1 1 1
0
1
1
1
2
ABCCABCBAmmmY 765
2
逻辑表达式
A B
C 00 01 11 10
0
1
A
B
A
C
Y
&
&
&
3
卡诺图最简与或表达式化简 4
5
逻辑变换
6
逻辑电路图
3
化简 4
1
1 1
Y= AB +AC 5 ACABY
6
本节小结
① 组合电路的特点：在任何时刻的输出只取决于当时的输入信号,而与电路原来所处的状态无关 。 实现组合电路的基础是逻辑代数和门电路 。
② 组合电路的逻辑功能可用逻辑图,真值表,逻辑表达式,卡诺图和波形图等 5种方法来描述,它们在本质上是相通的,可以互相转换 。
③ 组合电路的设计步骤：逻辑图 → 写出逻辑表达式
→ 逻辑表达式化简 → 列出真值表 → 逻辑功能描述 。
④ 组合电路的设计步骤：列出真值表 → 写出逻辑表达式或画出卡诺图 → 逻辑表达式化简和变换 → 画出逻辑图 。
在许多情况下,如果用中,大规模集成电路来实现组合函数,可以取得事半功倍的效果 。
6.3 编码器
6.3.1 二进制编码器
6.3.2 二 -十进制编码器退出
6.3.2 优先编码器实现编码操作的电路称为编码器。
输入输 出
Y
2
Y
1
Y
0
I
0
I
1
I
2
I
3
I
4
I
5
I
6
I
7
0 0 0
0 0 1
0 1 0
0 1 1
1 0 0
1 0 1
1 1 0
1 1 1
6.3.1 二进制编码器
3位二进制编码器输入
8
个互斥的信号输出
3
位二进制代码真值表
753175310
763276321
765476542
IIIIIIIIY
IIIIIIIIY
IIIIIIIIY
I
7
I
6
I
5
I
4
I
3
I
2
I
1
I
0
Y
2
Y
1
Y
0
I
7
I
6
I
5
I
4
I
3
I
2
I
1
I
0
Y
2
Y
1
Y
0
( a ) 由或门构成 ( b ) 由与非门构成
≥ 1 ≥ 1≥ 1 & &&
逻辑表达式逻辑图输 入
I
输 出
Y
3
Y
2
Y
1
Y
0
0( I
0
)
1( I
1
)
2( I
2
)
3( I
3
)
4( I
4
)
5( I
5
)
6( I
6
)
7( I
7
)
8( I
8
)
9( I
9
)
0 0 0 0
0 0 0 1
0 0 1 0
0 0 1 1
0 1 0 0
0 1 0 1
0 1 1 0
0 1 1 1
1 0 0 0
1 0 0 1
6.3.2 二 -十进制编码器
8421 BCD码编码器输入
10
个互斥的数码输出
4
位二进制代码真值表
97531
975310
7632
76321
7654
76542
98
983
IIIII
IIIIIY
IIII
IIIIY
IIII
IIIIY
II
IIY
逻辑表达式
I
9
I
8
I
7
I
6
I
5
I
4
I
3
I
2
I
1
I
0
Y
3
Y
2
Y
1
Y
0
(a ) 由或门构成
≥ 1≥ 1 ≥ 1≥ 1
I
9
I
8
I
7
I
6
I
5
I
4
I
3
I
2
I
1
I
0
(b) 由与非门构成
Y
3
Y
2
Y
1
Y
0
&& &&
逻辑图
1,3位二进制优先编码器在优先编码器中优先级别高的信号排斥级别低的，即具有单方面排斥的特性。
输 入
I
7
I
6
I
5
I
4
I
3
I
2
I
1
I
0
输 出
Y
2
Y
1
Y
0
1 × × × × × × ×
0 1 × × × × × ×
0 0 1 × × × × ×
0 0 0 1 × × × ×
0 0 0 0 1 × × ×
0 0 0 0 0 1 × ×
0 0 0 0 0 0 1 ×
0 0 0 0 0 0 0 1
1 1 1
1 1 0
1 0 1
1 0 0
0 1 1
0 1 0
0 0 1
0 0 0
设 I7的优先级别最高,I6次之，依此类推,I0最低。
真值表
6.3.3 优先编码器
1246346567
12345673456756770
24534567
234567345676771
4567
45675676772
IIIIIIIIII
IIIIIIIIIIIIIIIIY
IIIIIIII
IIIIIIIIIIIIIIY
IIII
IIIIIIIIIIY
逻辑表达式逻辑图
1 1 1 1
≥ 1 ≥ 1
&
≥ 1
&
Y
2
Y
1
Y
0
I
7
I
6
I
5
I
4
I
3
I
2
I
1
I
0
8
线
-3
线优先编码器如果要求输出、输入均为反变量，则只要在图中的每一个输出端和输入端都加上反相器就可以了。
2、集成 3位二进制优先编码器
V
CC
Y
S
Y
EX
I
3
I
2
I
1
I
0
Y
0
I
4
I
5
I
6
I
7
ST
Y
2
Y
1
G ND
16 15 1 4 1 3 1 2 11 1 0 9
74L S 14 8
1 2 3 4 5 6 7 8
Y
2
Y
1
Y
0
Y
S
Y
EX
ST
I
7
I
6
I
5
I
4
I
3
I
2
I
1
I
0
6 7 9 1 5 14
74L S 14 8
5 4 3 2 1 13 12 11 10
(a ) 引脚排列图 (b) 逻辑功能示意图
ST为使能输入端,低电平有效 。 YS为使能输出端,通常接至低位芯片的端 。 YS和 ST配合可以实现多级编码器之间的优先级别的控制 。 YEX为扩展输出端,是控制标志 。 YEX ＝ 0表示是编码输出； YEX ＝ 1表示不是编码输出 。
集成 3位二进制优先编码器 74LS148
输 入 输 出
ST 01234567
IIIIIIII
012
YYY
EX
Y
S
Y
1
0
0
0
0
0
0
0
0
0
× × × × × × × ×
1 1 1 1 1 1 1 1
0 × × × × × × ×
1 0 × × × × × ×
1 1 0 × × × × ×
1 1 1 0 × × × ×
1 1 1 1 0 × × ×
1 1 1 1 1 0 × ×
1 1 1 1 1 1 0 ×
1 1 1 1 1 1 1 0
1 1 1
1 1 1
0 0 0
0 0 1
0 1 0
0 1 1
1 0 0
1 0 1
1 1 0
1 1 1
1 1
1 0
0 1
0 1
0 1
0 1
0 1
0 1
0 1
0 1
集成 3位二进制优先编码器 74LS148的真值表输 入,逻辑 0(低电平）有效 输 出,逻辑 0(低电平）有效
Y
0
Y
1
Y
2
Y
3
Y
EX
Y
0
Y
1
Y
2
Y
EX
Y
S
低位片 S T
I
0
I
1
I
2
I
3
I
4
I
5
I
6
I
7
Y
0
Y
1
Y
2
Y
EX
Y
S
高位片 S T
I
0
I
1
I
2
I
3
I
4
I
5
I
6
I
7
I
0
I
1
I
2
I
3
I
4
I
5
I
6
I
7
I
8
I
9
I
1 0
I
1 1
I
1 2
I
1 3
I
1 4
I
15
& & & &
*集成 3位二进制优先编码器 74LS148的级联
16线 -4线优先编码器优先级别从 015 ~ II 递降
I
9
I
8
I
7
I
6
I
5
I
4
I
3
I
2
I
1
I
0
Y
3
Y
2
Y
1
Y
0
1 × × × × × × × × ×
0 1 × × × × × × × ×
0 0 1 × × × × × × ×
0 0 0 1 × × × × × ×
0 0 0 0 1 × × × × ×
0 0 0 0 0 1 × × × ×
0 0 0 0 0 0 1 × × ×
0 0 0 0 0 0 0 1 × ×
0 0 0 0 0 0 0 0 1 ×
0 0 0 0 0 0 0 0 0 1
1 0 0 1
1 0 0 0
0 1 1 1
0 1 1 0
0 1 0 1
0 1 0 0
0 0 1 1
0 0 1 0
0 0 0 1
0 0 0 0
3,8421 BCD码优先编码器真值表优先级别从 I 9 至 I 0 递降逻辑表达式
124683468568789
12345678934567895678978990
2458934589689789
23456789345678967897891
489589689789
4567895678967897892
898993
IIIIIIIIIIIIIII
IIIIIIIIIIIIIIIIIIIIIIIIIY
IIIIIIIIIIIIIIII
IIIIIIIIIIIIIIIIIIIIIIY
IIIIIIIIIIII
IIIIIIIIIIIIIIIIIIY
IIIIIY
逻辑图
1 1 1 1 1 1 1 1
I
9
I
8
I
7
I
6
I
5
I
4
I
3
I
2
I
1
I
0
Y
3
Y
2
Y
1
Y
0
≥ 1
&
≥ 1
&
≥ 1
&
≥ 1
在每一个输入端和输出端都加上反相器，便可得到输入和输出均为反变量的 8 4 2 1 B C D 码优先编码器。
10 线 -4 线优先编码器
16 15 1 4 1 3 1 2 11 1 0 9
74 L S 14 7
1 2 3 4 5 6 7 8
V
CC
NC Y
3
I
3
I
2
I
1
I
9
Y
0
I
4
I
5
I
6
I
7
I
8
Y
2
Y
1
G N D
4、集成 10线 -4线优先编码器输入端和输出端都是低电平有效本节小结用二进制代码表示特定对象的过程称为编码；实现编码操作的电路称为编码器 。
编码器分二进制编码器和十进制编码器,各种译码器的工作原理类似,
设计方法也相同 。 集成二进制编码器和集成十进制编码器均采用优先编码方案 。
6.4 译码器
6.4.1 二进制译码器
6.4.2 二 -十进制译码器
6.4.3 数码显示译码器退出
6.4.4 用译码器实现组合逻辑函数译码器 可以 是把一种代码转换为另一种代码的电路。
把具有特定意义信息的二进制代码翻译出来的过程称为译码，实现译码操作的电路称为译码器。
6.4.1 二进制译码器设二进制译码器的输入端为 n个，则输出端为 2n
个，且对应于输入代码的每一种状态,2n个输出中只有一个为 1（或为 0），其余全为 0（或为 1）。
二进制译码器可以译出输入变量的全部状态，
故又称为变量译码器。
1,3位二进制译码器
A
2
A
1
A
0
Y
0
Y
1
Y
2
Y
3
Y
4
Y
5
Y
6
Y
7
0 0 0
0 0 1
0 1 0
0 1 1
1 0 0
1 0 1
1 1 0
1 1 1
1 0 0 0 0 0 0 0
0 1 0 0 0 0 0 0
0 0 1 0 0 0 0 0
0 0 0 1 0 0 0 0
0 0 0 0 1 0 0 0
0 0 0 0 0 1 0 0
0 0 0 0 0 0 1 0
0 0 0 0 0 0 0 1
真值表输 入,3位二进制代码输 出,8个互斥的信号
0127
0126
0125
0124
0123
0122
0121
0120
AAAY
AAAY
AAAY
AAAY
AAAY
AAAY
AAAY
AAAY
& & & & & && &
1 1 1
A
2
A
1
A
0
Y
7
Y
6
Y
5
Y
4
Y
3
Y
2
Y
1
Y
0
逻辑表达式 逻辑图电路特点,与门组成的阵列
3 线 -8 线译码器
2、集成二进制译码器 74LS138
16 15 1 4 1 3 1 2 11 1 0 9
7 4 L S 1 3 8
1 2 3 4 5 6 7 8
V
C C
Y
0
Y
1
Y
2
Y
3
Y
4
Y
5
Y
6
A
0
A
1
A
2
G
2A
G
2B
G
1
Y
7
G N D
7 4 L S 1 3 8
Y
0
Y
1
Y
2
Y
3
Y
4
Y
5
Y
6
Y
7
A
0
A
1
A
2
G
2A
G
2B
G
1
Y
0
Y
1
Y
2
Y
3
Y
4
Y
5
Y
6
Y
7
A
0
A
1
A
2
ST
B
ST
C
ST
A
( a ) 引脚排列图 ( b ) 逻辑功能示意图
A2,A1,A0为二进制译码输入端,为译码输出端（低电平有效）,G1、,为选通控制端。当 G1＝ 1且 时，
译码器处于工作状态；当 G1＝ 0或 时，译码器处于禁止状态。
07 ~YY
AG2 BG2 022 BA GG
122 BA GG
真值表输 入使 能 选 择输 出
G
1
2
G A
2
A
1
A
0
01234567
YYYYYYYY
× 1
0 ×
1 0
1 0
1 0
1 0
1 0
1 0
1 0
1 0
× × ×
× × ×
0 0 0
0 0 1
0 1 0
0 1 1
1 0 0
1 0 1
1 1 0
1 1 1
1 1 1 1 1 1 1 1
1 1 1 1 1 1 1 1
1 1 1 1 1 1 1 0
1 1 1 1 1 1 0 1
1 1 1 1 1 0 1 1
1 1 1 1 0 1 1 1
1 1 1 0 1 1 1 1
1 1 0 1 1 1 1 1
1 0 1 1 1 1 1 1
0 1 1 1 1 1 1 1
输 入,自然二进制码 输 出,低电平有效
BA GGG 222
Y
0
Y
1
Y
2
Y
3
Y
4
Y
5
Y
6
Y
7
Y
8
Y
9
Y
10
Y
1 1
Y
12
Y
1 3
Y
14
Y
15
,0,使能译码输出
A
0
A
1
A
2
A
3
,1,
译码输入
A
0
A
1
A
2
S T
A
S T
B
S T
C
低位片
Y
0
Y
1
Y
2
Y
3
Y
4
Y
5
Y
6
Y
7
A
0
A
1
A
2
S T
A
S T
B
S T
C
高位片
Y
0
Y
1
Y
2
Y
3
Y
4
Y
5
Y
6
Y
7
3,74LS138的级联
4 线 - 1 6 线译码器二 -十进制译码器的输入是十进制数的 4
位二进制编码（ BCD码），分别用 A3,A2、
A1,A0表示；输出的是与 10个十进制数字相对应的 10个信号，用 Y9～ Y0表示。由于二 -十进制译码器有 4根输入线,10根输出线，所以又称为 4线 -10线译码器。
6.4.2 二 -十进制译码器
1,8421 BCD码译码器把二 -十进制代码翻译成 10个十进制数字信号的电路,称为二 -十进制译码器 。
A
3
A
2
A
1
A
0
Y
9
Y
8
Y
7
Y
6
Y
5
Y
4
Y
3
Y
2
Y
1
Y
0
0 0 0 0
0 0 0 1
0 0 1 0
0 0 1 1
0 1 0 0
0 1 0 1
0 1 1 0
0 1 1 1
1 0 0 0
1 0 0 1
0 0 0 0 0 0 0 0 0 1
0 0 0 0 0 0 0 0 1 0
0 0 0 0 0 0 0 1 0 0
0 0 0 0 0 0 1 0 0 0
0 0 0 0 0 1 0 0 0 0
0 0 0 0 1 0 0 0 0 0
0 0 0 1 0 0 0 0 0 0
0 0 1 0 0 0 0 0 0 0
0 1 0 0 0 0 0 0 0 0
1 0 0 0 0 0 0 0 0 0
真值表
0123901238
01237012360123501234
01233012320123101230
AAAA YAAAAY
AAAA YAAAAYAAAA YAAAAY
AAAA YAAAAYAAAA YAAAAY
A
0
A
1
A
2
A
3
Y
0
Y
1
Y
2
Y
3
Y
4
Y
5
Y
6
Y
7
Y
8
Y
9
11 1 1
& & & & & && & &&
逻辑表达式逻辑图采用完全译码方案
A
0
A
1
A
2
A
3
Y
0
Y
1
Y
2
Y
3
Y
4
Y
5
Y
6
Y
7
Y
8
Y
9
11 1 1
& & & & & && & &&将与门换成与非门，则输出为反变量，即为低电平有效 。
２、集成 8421 BCD码译码器 74LS42
16 15 1 4 1 3 1 2 11 1 0 9
74L S 42
1 2 3 4 5 6 7 8
V
CC
A
0
A
1
A
2
A
3
Y
9
Y
8
Y
7
Y
0
Y
1
Y
2
Y
3
Y
4
Y
5
Y
6
G ND
74L S 42
A
0
A
1
A
2
A
3
Y
0
Y
1
Y
2
Y
3
Y
4
Y
5
Y
6
Y
7
Y
8
Y
9
Y
0
Y
1
Y
2
Y
3
Y
4
Y
5
Y
6
Y
7
Y
8
Y
9
A
0
A
1
A
2
A
3
(a ) 引脚排列图 (b) 逻辑功能示意图输出为反变量，即为低电平有效，
并且采用完全译码方案。
a
b
c
d
e
f
g
h
a b c d
a
f b
e f g h
g
e c
d
(a ) 外形图 (b) 共阴极 (c ) 共阳极
+ V
CC
a
b
c
d
e
f
g
h
6.4.3 数码显示译码器
1、七段半导体数字显示器用来驱动各种显示器件,从而将用二进制代码表示的数字,文字,符号翻译成人们习惯的形式直观地显示出来的电路,称为显示译码器 。
b=c=f=g=1，
a=d=e=0时
c=d=e=f=g=1，
a=b=0时共阴极
2、七段显示译码器真值表仅适用于共阴极 LED
真值表
A 1 A 0
A 3 A 2 00 01 11 10
00 1 0 1 1
01 0 1 1 0
11 × × × ×
10 1 1 × ×
0201023 AAAAAAAa
a的卡诺图
A 1 A 0
A 3 A 2 00 01 11 10
00 1 1 1 1
01 1 0 1 0
11 × × × ×
10 1 1 × ×
b的卡诺图 A 1 A 0
A 3 A 2 00 01 11 10
00 1 1 1 0
01 1 1 1 1
11 × × × ×
10 1 1 × ×
c的卡诺图
01012 AAAAAb 012
AAAc
A 1 A 0
A 3 A 2 00 01 11 10
00 1 0 1 1
01 0 1 0 1
11 × × × ×
10 1 0 × ×
d的卡诺图 A 1 A 0
A 3 A 2 00 01 11 10
00 1 0 0 1
01 0 0 0 1
11 × × × ×
10 1 0 × ×
e的卡诺图
012120102 AAAAAAAAAd 0102 AAAe
A 1 A 0
A 3 A 2 00 01 11 10
00 1 0 0 0
01 1 1 0 1
11 × × × ×
10 1 1 × ×
f的卡诺图 A 1 A 0
A 3 A 2 00 01 11 10
00 0 0 1 1
01 1 1 0 1
11 × × × ×
10 1 1 × ×
g的卡诺图
0212013 AAAAAAAf
1212013 AAAAAAAg
逻辑表达式
1212013
0212013
0102
012120102
012
01012
0201023
AAAAAAAg
AAAAAAAf
AAAAe
AAAAAAAAAd
AAAc
AAAAAb
AAAAAAAa
逻辑图
a b c d e f g
A
3
A
2
A
1
A
0
11 1 1
& & & & & & & & &
& & & & & & &
2、集成显示译码器
74LS48
16 15 1 4 1 3 1 2 11 1 0 9
74L S 48
1 2 3 4 5 6 7 8
V
CC
f g a b c d e
A
1
A
2
L T B I/ R B O R B I A
3
A
0
G ND
引脚排列图输 入 输 出功能或十进制数
LT
RBI
A
3
A
2
A
1
A
0
R B OBI /
a b c d e f g
R B OBI / ( 灭灯 )
LT
( 试灯 )
RBI
( 动态灭零 )
× ×
0 ×
1 0
××××
××××
0 0 0 0
0( 输入 )
1
0
0 0 0 0 0 0 0
1 1 1 1 1 1 1
0 0 0 0 0 0 0
0
1
2
3
4
5
6
7
8
9
10
11
12
13
14
15
1 1
1 ×
1 ×
1 ×
1 ×
1 ×
1 ×
1 ×
1 ×
1 ×
1 ×
1 ×
1 ×
1 ×
1 ×
1 ×
0 0 0 0
0 0 0 1
0 0 1 0
0 0 1 1
0 1 0 0
0 1 0 1
0 1 1 0
0 1 1 1
1 0 0 0
1 0 0 1
1 0 1 0
1 0 1 1
1 1 0 0
1 1 0 1
1 1 1 0
1 1 1 1
1
1
1
1
1
1
1
1
1
1
1
1
1
1
1
1
1 1 1 1 1 1 0
0 1 1 0 0 0 0
1 1 0 1 1 0 1
1 1 1 1 0 0 1
0 1 1 0 0 1 1
1 0 1 1 0 1 1
0 0 1 1 1 1 1
1 1 1 0 0 0 0
1 1 1 1 1 1 1
1 1 1 0 0 1 1
0 0 0 1 1 0 1
0 0 1 1 0 0 1
0 1 0 0 0 1 1
1 0 0 1 0 1 1
0 0 0 1 1 1 1
0 0 0 0 0 0 0
功能表由真值表可以看出，为了增强器件的功能，在 7 4 L S 4 8 中还设置了一些辅助端。这些辅助端的功能如下,
（ 1 ）试灯输入端
LT
：低电平有效。当
LT
＝ 0 时，数码管的七段应全亮，与输入的译码信号无关。本输入端用于测试数码管的好坏。
（ 2 ）动态灭零输入端
RB I
：低电平有效。当
LT
＝ 1,
RBI
＝ 0,
且译码输入全为 0 时，该 位输出不显示，即 0 字被熄灭；当译码输入不全为 0 时，该位正常显示。本输入端用于消隐无效的 0 。如数据
0 0 3 4,5 0 可显示为 3 4,5 。
（ 3 ）灭灯输入 / 动态灭零输出端
RBOBI /
：这是一个特殊的端钮，有时用作输入，有时用作输出。当
RBOBI /
作为输入使用，且
RBOBI /
＝ 0 时，数码管七段全灭，与译码输入无关。当
RBOBI /
作为输出使用时，受控于
LT
和
RB I
：当
LT
＝ 1 且
RB I
＝ 0 时，
RBOBI /
＝ 0 ；其它情况下
RBOBI /
＝ 1 。本端钮主要用于显示多位数字时，多个译码器之间的连接。
辅助端功能
76531
74211
)7,6,5,3(),,(
)7,4,2,1(),,(
mmmmmCBAC
mmmmmCBAS
iiii
iiii
6.4.4 用译码器实现组合逻辑函数
1、用二进制译码器实现逻辑函数
&
&
A
i
B
i
C
i -1
1
S
i
C
i
A
0
Y
0
A
1
Y
1
A
2
Y
2
Y
3
Y
4
ST
A
Y
5
ST
B
Y
6
ST
C
Y
7
74L S 138
② 画出用二进制译码器和与非门实现这些函数的接线图。
① 写出函数的标准与或表达式，并变换为与非 -与非形式。
2、用二进制译码器实现码制变换
Y
0
A
0
Y
1
Y
2
A
1
Y
3
Y
4
A
2
Y
5
Y
6
A
3
Y
7
Y
8
Y
9
Y
10
Y
1 1
Y
1 2
Y
1 3
Y
1 4
Y
1 5
十进制码
8
4
2
1
码
Y
0
A
0
Y
1
Y
2
A
1
Y
3
Y
4
A
2
Y
5
Y
6
A
3
Y
7
Y
8
Y
9
Y
10
Y
1 1
Y
1 2
Y
1 3
Y
1 4
Y
1 5
十进制码余
3
码
Y
0
A
0
Y
1
Y
2
A
1
Y
3
Y
4
A
2
Y
5
Y
6
A
3
Y
7
Y
8
Y
9
Y
10
Y
1 1
Y
1 2
Y
1 3
Y
1 4
Y
1 5
十进制码
2
4
2
1
码
1
0 0 0 0 0 0 0 0 1 0 0 1
小数点
0 0 1 1 0 1 1 1 0 0 0 0
LT
R B I R B O
A
3
A
2
A
1
A
0
LT
R B I R B O
A
3
A
2
A
1
A
0
LT
R B O R B I
A
3
A
2
A
1
A
0
LT
R B O R B I
A
3
A
2
A
1
A
0
LT
R B O R B I
A
3
A
2
A
1
A
0
LT
R B I R B O
A
3
A
2
A
1
A
0
*3、数码显示电路的动态灭零整数部分：高位的 RBOBI / 与低位的 RBI 相连小数部分：低位的 RBOBI / 与高位的 RBI 相连
(可选 )
本节小结把代码状态的特定含义翻译出来的过程称为译码，实现译码操作的电路称为译码器。实际上译码器就是把一种代码转换为另一种代码的电路。
译码器分二进制译码器,十进制译码器及字符显示译码器,各种译码器的工作原理类似,设计方法也相同 。
二进制译码器能产生输入变量的全部最小项,
而任一组合逻辑函数总能表示成最小项之和的形式,所以,由二进制译码器加上或门即可实现任何组合逻辑函数 。 此外,用 4线 -16线译码器还可实现 BCD码到十进制码的变换 。
6.5 数据选择器和分配器
6.5.1 数据选择器
6.5.2 数据分配器退出
6.5.1 数据选择器输 入
D A
1
A
0
输 出
Y
D
0
0 0
D
1
0 1
D
2
1 0
D
3
1 1
D
0
D
1
D
2
D
3
3
0
013012011010
i
ii mDAADAADAADAADY
真值表逻辑表达式地址变量输入数据由地址码决定从４路输入中选择哪
１路输出。
一,4选 1数据选择器逻辑图
11
11
D
0
D
1
D
2
D
3
A
1
A
0
& & & &
≥ 1
Y
16 15 1 4 1 3 1 2 11 1 0 9
74L S 153
1 2 3 4 5 6 7 8
V
CC
2 S
A
0
2 D
3
2 D
2
2 D
1
2 D
0
2 Y
1 S A
1
1 D
3
1 D
2
1 D
1
1D
0
1 Y G N D
集成双 4选 1数据选择器 74LS153
输 入 输 出
S D A 1 A 0 Y
1 × × ×
0 D
0
0 0
0 D
1
0 1
0 D
2
1 0
0 D
3
1 1
0
D 0
D 1
D 2
D 3
选通控制端 S为低电平有效，即 S=0时芯片被选中，处于工作状态； S=1时芯片被禁止,Y≡0。
集成 8选 1数据选择器
74LS151
16 15 1 4 1 3 1 2 11 1 0 9
74L S 151
1 2 3 4 5 6 7 8
V
CC
D
4
D
5
D
6
D
7
A
0
A
1
A
2
D
3
D
2
D
1
D
0
Y Y
S G N D
7
0
012701210120
i
ii mDAAADAAADAAADY?
7
0
012701210120
i
ii mDAAADAAADAAADY?
S ＝ 0 时
S ＝ 1 时，选择器被禁止，无论地址码是什么,Y 总是等于 0
二,8选 1数据选择器输 入 输 出
D A
2
A
1
A
0
S Y Y
× × × × 1
D
0
0 0 0 0
D
1
0 0 1 0
D
2
0 1 0 0
D
3
0 1 1 0
D
4
1 0 0 0
D
5
1 0 1 0
D
6
1 1 0 0
D
7
1 1 1 0
0 1
D
0
0D
D
1
1
D
D
2
2
D
D
3
3
D
D
4
4
D
D
5
5
D
D
6
6
D
D
7
7
D
7
4
L
S
1
5
1
的真值表
Y Y
7 4 L S 1 5 1 ( 2 )
D
7
D
0
A
2
A
1
A
0
E N
Y Y
7 4 L S 1 5 1 ( 1 )
D
7
D
0
A
2
A
1
A
0
E N
1
≥ 1
D
15
D
8
D
7
D
0
A
3
A
2
A
1
A
0
S
2
S
1
Y
2
Y
1
Y
Y
2
Y
1
数据选择器的扩展
A 3 ＝ 0 时,1S ＝ 0,2S ＝ 1,片 (2 ) 禁止、片 ( 1 ) 工作
A 3 ＝ 1 时,1S ＝ 1,2S ＝ 0,片 (1 ) 禁止、片 (2 ) 工作基本原理数据选择器的主要特点：
12
0
n
i
ii mDY
（ 1）具有标准与或表达式的形式。即：
（ 2）提供了地址变量的全部最小项。
（ 3）一般情况下,Di可以当作一个变量处理。
因为任何组合逻辑函数总可以用最小项之和的标准形式构成。所以，利用数据选择器的输入 Di来选择地址变量组成的最小项 mi，可以实现任何所需的组合逻辑函数。
三、用数据选择器实现组合逻辑函数基本步骤确定数据选择器确定地址变量
2
1
ABCBACBAL
n个地址变量的数据选择器，
不需要增加门电路，最多可实现 n＋ 1个变量的函数。
3个变量，选用 4
选 1数据选择器。
A1=A,A0=B
逻辑函数
1
选用 74LS153
2 74LS153有两个地址变量。
求 Di
3
（ 1）公式法函数的标准与或表达式,
10 3210
mmCmCm
ABCBACBAL
4选 1数据选择器输出信号的表达式：
33221100 DmDmDmDmY
比较 L和 Y，得：
10 3210 DDCDCD,、、
3
画连线图
4
C C 0 1 A B 0
Y
74 L S 15 3
D
0
D
1
D
2
D
3
A
1
A
0
ST
L
2
1
4
求 Di的方法
（ 2）真值表法
m
i
A B C L
m
0
0 0 0
0 0 1
0
1
m
1
0 1 0
0 1 1
1
0
m
2
1 0 0
1 0 1
0
0
m
3
1 1 0
1 1 1
1
1
C=1时 L=1，
故 D0=C
L=0，故
D2=0
L=1，故
D3=1
C=0时 L=1，
故 D1=C
求 Di的方法
（ 3）图形法
AB
C
00 01 11 10
0 0 1 1 0
1 1 0 1 0
D0 D1 D3 D2
10 3210 DDCDCD,、、
)13,12,11,10,9,5,4,3,0(),,,( mDCBAL
用数据选择器实现函数：例
① 选用 8选 1数据选择器 74LS151
② 设 A2=A,A1=B,A0=C
AB
CD 00 01 11 10
00 1 1 1 0
01 0 1 1 1
11 1 0 0 1
10 0 0 0 1
③ 求 Di D
0=D D2=1 D6=1 D4=D
D1=D D3=0 D7=0 D5=1
D D 1 0 D 1 1 0 A B C 0
L
Y
74 L S 15 1
D
0
D
1
D
2
D
3
D
4
D
5
D
6
D
7
A
2
A
1
A
0
E N
④ 画连线图
6.5.2 数据分配器由地址码决定将输入数据Ｄ送给哪
１路输出。
输 入 输出
A
1
A
0
Y
0
Y
1
Y
2
Y
3
D
0 0
0 1
1 0
1 1
D 0 0 0
0 D 0 0
0 0 D 0
0 0 0 D
真值表逻辑表达式地址变量输入数据
013012
011010
ADAYADAY
AADYAADY
逻辑图
1 1
D
A
1
A
0
Y
0
Y
1
Y
2
Y
3
& & & &
013012
011010
ADAYADAY
AADYAADY
集成数据分配器把二进制译码器的使能端作为数据输入端，二进制代码输入端作为地址码输入端，则带使能端的二进制译码器就是数据分配器。 G
2B
G
1
G
2A
数据输出
1
Y
0
Y
1
Y
2
ST
C
74L S 138 Y
3
Y
4
ST
A
Y
5
ST
B
Y
6
Y
7
A
2
A
1
A
0
D由 74LS138构成的 1路 -8路数据分配器数据输入端
G1=1
G2A=0
地址输入端
G
2B
G
1
G
2A
数据发送端 数据接收端选择控制端数据输入数据输出
1S
D
0
D
1
D
2
D
3
73 L S 15 1 Y
D
4
D
5
D
6
E N
D
7
A
2
A
1
A
0
Y
0
Y
1
Y
2
ST
C
74 L S 13 8 Y
3
Y
4
ST
A
Y
5
ST
B
Y
6
Y
7
A
2
A
1
A
0
数据分配器的应用数据分配器和数据选择器一起构成数据分时传送系统本节小结
1,数据选择器是能够从来自不同地址的多路数字信息中任意选出所需要的一路信息作为输出的组合电路，至于选择哪一路数据输出，则完全由当时的选择控制信号决定。
数据选择器具有标准与或表达式的形式，提供了地址变量的全部最小项，并且一般情况下,Di可以当作一个变量处理。因为任何组合逻辑函数总可以用最小项之和的标准形式构成。所以，利用数据选择器的输入 Di来选择地址变量组成的最小项 mi，可以实现任何所需的组合逻辑函数。
用数据选择器实现组合逻辑函数的步骤：选用数据选择器 → 确定地址变量 → 求 Di→ 画连线图。
2、数据分配器的逻辑功能是将 1个输入数据传送到多个输出端中的 1个输出端，具体传送到哪一个输出端，也是由一组选择控制信号确定。
数据分配器就是带选通控制端即使能端的二进制译码器。只要在使用中，把二进制译码器的选通控制端当作数据输入端，二进制代码输入端当作选择控制端就可以了。
数据分配器经常和数据选择器一起构成数据传送系统。其主要特点是可以用很少几根线实现多路数字信息的分时传送。
6.6 加法器和数值比较器
6.6.1 加法器
6.6.2 数值比较器退出一、半加器
6.6.1 加法器能对两个 1位二进制数进行相加而求得和及进位的逻辑电路称为半加器。
半加器真值表
A
i
B
i
S
i
C
i
0 0
0 1
1 0
1 1
0 0
1 0
1 0
0 1
iii
iiiiiii
BAC
BABABAS
=1
&
A
i
B
i
S
i
C
i
A
i
B
i
S
i
C
i
∑
CO
半加器符号半加器电路图加数本位的和向高位的进位二、全加器能对两个 1位二进制数进行相加并考虑低位来的进位，即相当于 3个 1位二进制数相加，求得和及进位的逻辑电路称为全加器。
A
i
B
i
C
i- 1
S
i
C
i
0 0 0
0 0 1
0 1 0
0 1 1
1 0 0
1 0 1
1 1 0
1 1 1
0 0
1 0
1 0
0 1
1 0
0 1
0 1
1 1
A i B i
C i -1 00 01 11 10
0 0 1 0 1
1 1 0 1 0
S i 的卡诺图
A i B i
C i -1 00 01 11 10
0 0 0 1 0
1 0 1 1 1
C i 的卡诺图
17421 iiii CBAmmmmS
iiiii
iii
BACBA
BAmmC
1
53
)(
Ai,Bi：加数,Ci-1,低位来的进位,Si：本位的和，
Ci：向高位的进位。
iiiii
iiiiiiiiiiiiiiiii
BACBA
BACBABABACBACBABAmmC
1
11153
)(
)(
全加器的逻辑图和逻辑符号
=1
&
&
A
i
B
i
C
i -1
S
i
C
i
( a ) 逻辑图 ( c ) 国标符号
A
i
B
i
C
i -1
S
i
C
i
A
i
B
i
C
i -1
S
i
C
i
(b) 曾用符号
C I C O
∑
&
FA=1
1
111111
11117421
)()()()(
iii
iiiiiiiiiiiiiiii
iiiiiiiiiiiii
CBA
CBACBACBCBACBCBA
CBACBACBACBAmmmmS
11 iiiiiii CBCABAC
用与门和或门实现
1111 iiiiiiiiiiiii CBACBACBACBAS
S
i
C
i
1 1 1
A
i
B
i
C
i -1
& &
& & & & & & &
用与或非门实现
A i B i
C i -1 00 01 11 10
0 0 1 0 1
1 1 0 1 0
S i 的卡诺图
A i B i
C i -1 00 01 11 10
0 0 0 1 0
1 0 1 1 1
C i 的卡诺图
1111 iiiiiiiiiiiii CBACBACBACBAS 11 iiiiiii CBCABAC
先求 Si和 Ci。为此，合并值为 0的最小项。
再取反，得：
1111 iiiiiiiiiiiiii CBACBACBACBASS
11 iiiiiiii CBCABACC
C
i
S
i
&
≥ 1
&
≥ 1
A
i
B
i
C
i -1
1
1
1
1111 iiiiiiiiiiiii CBACBACBACBAS
11 iiiiiii CBCABAC
实现多位二进制数相加的电路称为加法器 。
1、串行进位加法器构成,把 n位全加器串联起来，低位全加器的进位输出连接到相邻的高位全加器的进位输入。
C
3
S
3
C
2
S
2
C
1
S
1
C
0
S
0
C
0 - 1A
3
B
3
A
2
B
2
A
1
B
1
A
0
B
0
∑ CO
CI
CO
CI
∑ ∑ ∑CO
CI
CO
CI
CI
CI
CI
CI
CI
CI
CI
CI
特点,进位信号是由低位向高位逐级传递的，速度不高。
三、多位加法器
2、并行进位加法器（超前进位加法器）
iii BAG? iii BAP进位生成项 进位传递条件
11)( iiiiiiiii CPGCBABAC
进位表达式
10012301231232332333
233
100120121221222
122
10010110111
011
10000
1000
CPPPPGPPPGPPGPGCPGC
CPS
CPPPGPPGPGCPGC
CPS
CPPGPGCPGC
CPS
CPGC
CPS
11 iiiiii CPCBAS
和表达式
4位超前进位加法器递推公式
S
0
S
1
S
2
S
3
C
3
C
0 -1
A
0
B
0
A
1
B
1
A
2
B
2
A
3
B
3
=1
&
&
≥ 1
P
0
G
0
P
1
G
1
P
2
G
2
P
3
G
3
≥ 1
≥ 1
=1
&
&
&
&
=1
&
&
&
C
0
C
1
C
2
≥ 1
&
&
=1
=1
=1
=1
&
=1
&
&
超前进位发生器
1 6 15 1 4 1 3 1 2 1 1 1 0 9
74L S 283
1 2 3 4 5 6 7 8
V
CC
B
2
A
2
S
2
B
3
A
3
S
3
C
3
TTL 加法器 74L S 283 引脚图
1 6 15 1 4 1 3 1 2 1 1 1 0 9
4008
1 2 3 4 5 6 7 8
V
DD
B
3
C
3
S
3
S
2
S
1
S
0
C
0 - 1
CM O S 加法器 4008 引脚图
A
3
B
2
A
2
B
1
A
1
B
0
A
0
V
SSS 1 B 1 A 1 S 0 B 0 A 0 C 0 - 1 G ND
A
15
~ A
12
B
15
~ B
12
A
11
~ A
8
B
11
~ B
8
A
7
~ A
4
B
7
~ B
4
A
3
~ A
0
B
3
~ B
0
S
15
S
14
S
13
S
12
S
11
S
10
S
9
S
8
S
7
S
6
S
5
S
4
S
3
S
2
S
1
S
0
4 位加法器 4 位加法器 4 位加法器 4 位加法器
C
15
C
11
C
7
C
3
C
0 -1
加法器的级连集成二进制
4
位超前进位加法器本节小结能对两个 1位二进制数进行相加而求得和及进位的逻辑电路称为半加器 。
能对两个 1位二进制数进行相加并考虑低位来的进位,即相当于 3个 1位二进制数的相加,求得和及进位的逻辑电路称为全加器 。
实现多位二进制数相加的电路称为加法器 。 按照进位方式的不同,加法器分为串行进位加法器和超前进位加法器两种 。 串行进位加法器电路简单,但速度较慢,超前进位加法器速度较快,但电路复杂 。
加法器除用来实现两个二进制数相加外,还可用来设计代码转换电路,二进制减法器和十进制加法器等 。
用来完成两个二进制数的大小比较的逻辑电路称为数值比较器，简称比较器。
设 A＞ B时 L1＝ 1； A＜ B时 L2＝ 1； A＝ B时 L3＝ 1。
得 1位数值比较器的真值表。
A B L
1
( A > B ) L
2
( A < B ) L
3
( A = B )
0 0
0 1
1 0
1 1
0 0 1
0 1 0
1 0 0
0 0 1
6.6.2 数值比较器一,1位数值比较器
BABAABBAL
BAL
BAL
3
2
1
A
B
1
1
≥ 1
L 1 ( A > B )
L 3 ( A = B )
L 2 ( A < B )
&
&
逻辑表达式逻辑图比 较 输 入 级 联 输 入 输 出
A
3
B
3
A
2
B
2
A
1
B
1
A
0
B
0
A ' > B ' A ' < B ' A ' = B ' A > B A < B A = B
A
3
> B
3
A
3
< B
3
A
3
= B
3
A
3
= B
3
A
3
= B
3
A
3
= B
3
A
3
= B
3
A
3
= B
3
A
3
= B
3
A
3
= B
3
A
3
= B
3
×
×
A
2
> B
2
A
2
< B
2
A
2
= B
2
A
2
= B
2
A
2
= B
2
A
2
= B
2
A
2
= B
2
A
2
= B
2
A
2
= B
2
×
×
×
×
A
1
> B
1
A
1
< B
1
A
1
= B
1
A
1
= B
1
A
1
= B
1
A
1
= B
1
A
1
= B
1
×
×
×
×
×
×
A
0
> B
0
A
0
< B
0
A
0
= B
0
A
0
= B
0
A
0
= B
0
× × ×
× × ×
× × ×
× × ×
× × ×
× × ×
× × ×
× × ×
1 0 0
0 1 0
0 0 1
1 0 0
0 1 0
1 0 0
0 1 0
1 0 0
0 1 0
1 0 0
0 1 0
1 0 0
0 1 0
0 0 1
二、多位数值比较器设 )(1 BAL,)(2 BAL,)(3 BAL,
)( 333331 BABAL,)( 333332 BABAL,
)( 33333333 BABABAL,余类推。由真值表可得,
3031323333
203132333021323331223332233322
103132333011323331123332133311
LLLLLL
LLLLLLLLLLLLLLLL
LLLLLLLLLLLLLLLL
真值表中的输入变量包括 A3与 B3,A2与 B2,A1与 B1,A0与 B0
和 A＇ 与 B＇ 的比较结果,A＇ >B＇,A＇ <B＇ 和 A＇ =B＇。
A＇ 与 B＇ 是另外两个低位数，设置低位数比较结果输入端，
是为了能与其它数值比较器连接，以便组成更多位数的数值比较器； 3个输出信号 L1(A＞ B),L2(A＜ B)、和 L3(A＝ B)分别表示本级的比较结果。
A
3
B
3
A
2
B
2
A
1
B
1
A
0
B
0
A ' > B ' A ' < B ' A ' = B '
L
1
( A > B ) L
2
( A < B ) L
3
( A = B )
≥ 1
1
1
&
≥ 1
1 1
≥ 1
1 1
≥ 1
1
≥ 1 ≥ 1
&&&&&& & & & &
1
&& && && &&
逻辑图
*6.6.3 比较器的级联
16 15 1 4 1 3 1 2 11 1 0 9
74L S 85
1 2 3 4 5 6 7 8
V
CC
A
3
B
2
A
2
A
1
B
1
A
0
B
0
B
3
A ' < B ' A ' = B ' A ' > B ' A > B A = B A < B G ND
(a ) TTL 数值比较器引脚图
16 15 1 4 1 3 1 2 11 1 0 9
4585
1 2 3 4 5 6 7 8
V
DD
A
3
B
3
A > B A < B
B
0
A
0
B
1
B
2
A
2
A = B A ' > B ' A ' < B ' A ' = B ' A
1
V
SS
(b) CM O S 数值比较器引脚图集成数值比较器
(可选 )
A> B A ' > B '
A< B A ' < B '
A= B A ' = B '
A 11 B 11? A 8 B 8 A 7 B 7? A 4 B 4 A 3 B 3? A 0 B 0
A> B A ' > B '
A< B A ' < B '
A= B A ' = B '
A> B A ' > B '
A< B A ' < B '
A= B A ' = B '
0
0
1
比较输出串联扩展
TTL电路,最低 4位的级联输入端 A＇ >B＇,A＇
<B＇ 和 A＇ =B＇ 必须预先分别预置为 0,0,1。
A 11 B 11? A 8 B 8 A 7 B 7? A 4 B 4 A 3 B 3? A 0 B 0
1
0
1
比较输出
11
A> B A ' > B '
A< B A ' < B '
A= B A ' = B '
A> B A ' > B '
A< B A ' < B '
A= B A ' = B '
A> B A ' > B '
A< B A ' < B '
A= B A ' = B '
CMOS电路,各级的级联输入端 A＇ >B＇ 必须预先预置为 0,最低 4位的级联输入端 A＇ <B＇ 和 A＇
=B＇ 必须预先预置为 0,1。
并联扩展
B
3
A
2
B
2
A
1
B
1
A
0
B
0
A> B A < B A = B
0
0
1
A
3
A '> B '
A '< B '
A '= B '
A '> B '
A '< B '
A '= B '
A '> B '
A '< B '
A '= B '
A '> B '
A '< B '
A '= B '
A
15
B
15
A
12
B
12
A
11
B
11
A
8
B
8
A
7
B
7
A
4
B
4
A
3
B
3
A
0
B
0
0
0
1
A> B A < B
0
0
1
0
0
1
0
0
1
A> B A < BA> B A < B A> B A < B
A '> B '
A ' < B '
A ' = B '
6.7 组合电路中的竞争冒险
6.7.1 竞争冒险现象及其产生的原因在组合电路中，当输入信号的状态改变时，输出端可能会出现不正常的干扰信号，使电路产生错误的输出，这种现象称为竞争冒险。
产生竞争冒险的原因：主要是门电路的延迟时间产生的。
AA 1
& Y
1
A
A
Y
1
( a)
( b)
1 ≥ 1 Y
2
A
A
Y
2
( a)
( b)
干扰信号
01 AAY 12 AAY
按此按钮返回主菜单
（ 1） 代数法。
可以用公式法判断是否有冒险,例如 Y=AC+B,其中
C有原变量和反变量，改变 A,B的取值判断是否出现冒险。
A=1,B=1时,Y=C+ 有,0”型冒险。因此,Y=AC+B 会出现,0”型冒险。同理，有 Y=C 时，会出现,1”型冒险。
（ 2） 卡诺图法。
如下图所示,图中的卡诺圈相切则有竞争冒险,如圈,1”
则为,0”型冒险,而圈,0”则为,1”型冒险，当卡诺圈相交或相离时均无竞争冒险产生。
6.7.2 冒险现象的判别
C
C C
C
BC
A
1
00 01
0
1
1
11 10
1 1
卡诺图
6.7.3 消除竞争冒险的方法
BCBAY
Y
1
AB
C 00 01 11 10
0 0 0 0 1
1 0 1 1 1
A
B
C
1
2
3
≥ 1
4&
&
有圈相切，则有竞争冒险
ACBCBAY
增加冗余项，
消除竞争冒险
Y
1
A
B
C
1
2
5
3
4
≥ 1
&
&
&
本节小结在各种数字系统尤其是在计算机中,经常需要对两个二进制数进行大小判别,然后根据判别结果转向执行某种操作 。 用来完成两个二进制数的大小比较的逻辑电路称为数值比较器,简称比较器 。 在数字电路中,数值比较器的输入是要进行比较的两个二进制数,输出是比较的结果 。
利用集成数值比较器的级联输入端,很容易构成更多位数的数值比较器 。 数值比较器的扩展方式有串联和并联两种 。 扩展时需注意 TTL电路与 CMOS电路在连接方式上的区别 。
组合电路的分析方法和设计方法
利用数据选择器和译码器进行逻辑设计的方法
加法器、编码器、译码器等中规模集成电路的逻辑功能和使用方法第 6章 组合逻辑电路
6.2 组合逻辑电路的分析与设计方法
6.3 编码器
6.4 译码器
6.5 数据选择器和分配器
6.6 加法器和数值比较器返回主目录
6.1 概述
6.7 组合逻辑电路中的竞争冒险退出
6.1 概述在数字电路中，数字电路可分为组合逻辑电路和时序逻辑电路两大类。
组合逻辑电路,输出仅由输入决定，与电路当前状态无关；电路结构中 无 反馈环路（无记忆）
组合逻辑电路…
…
…
…
I 0
I 1
I n -1
Y 0
Y 1
Y m -1
… …
输入输出
),,,(
),,,(
),,,(
11011
11011
11000
nmm
n
n
IIIfY
IIIfY
IIIfY
按此按钮返回主菜单
6.2 组合逻辑电路的分析与设计方法
6.2.1 组合逻辑电路的分析方法
6.2.2 组合逻辑电路的设计方法退出
A
B
C
Y
&
&
& &
6.2.1 组合逻辑电路的分析方法逻辑图逻辑表达式
1
1
最简与或表达式化简 2
ABY?1
BCY?2
CAY?3
1Y
2Y
3Y
Y
2
CABCABY
从输入到输出逐级写出
ACBCABYYYY 321
A B C Y
0 0 0
0 0 1
0 1 0
0 1 1
1 0 0
1 0 1
1 1 0
1 1 1
0
0
0
1
0
1
1
1
最简与或表达式
3
真值表
CABCABY
3
4
电路的逻辑功能当输入 A,B、
C中有 2个或 3
个为 1时，输出 Y为 1，否则输出 Y为 0。
所以这个电路实际上是一种
3人表决用的组合电路：只要有 2票或 3票同意，表决就通过。
4
Y 3
≥ 1
≥ 1
1
1
A
B
C Y
Y 1
Y 2
≥ 1逻辑图
BBACBABYYYY
BYYY
BAY
CBAY
213
213
2
1
逻辑表达式例：
BABBABBACBAY
最简与或表达式真值表
A B C Y
0 0 0
0 0 1
0 1 0
0 1 1
1 0 0
1 0 1
1 1 0
1 1 1
1
1
1
1
1
1
0
0
A
B
C
Y&
用与非门实现电路的输出 Y只与输入 A,B
有关，而与输入 C无关。 Y和 A、
B的逻辑关系为,A,B中只要一个为 0,Y=1； A,B全为 1时，
Y=0。所以 Y和 A,B的逻辑关系为与非运算的关系。
电路的逻辑功能
ABBAY
真值表电路功能描述
6.2.2 组合逻辑电路的设计方法例,设计一个楼上、楼下开关的控制逻辑电路来控制楼梯上的路灯，使之在上楼前，用楼下开关打开电灯，上楼后，用楼上开关关灭电灯；
或者在下楼前，用楼上开关打开电灯，下楼后，
用楼下开关关灭电灯。
设楼上开关为 A，楼下开关为 B，灯泡为 Y。并设 A,B
合向左侧时为 0，合向右侧时为 1；灯亮时 Y为 1，灯灭时
Y为 0。根据逻辑要求列出真值表。
A B Y
0 0
0 1
1 0
1 1
1
0
0
1
1
穷举法
1
(
参见课本P
16
的例
2.
2.
1)
2
逻辑表达式或卡诺图最简与或表达式化简 3
2
ABBAY
已为最简与或表达式
4
逻辑变换
5
逻辑电路图
A
B
Y
&
&
& &
A
B
Y =1
用与非门实现
ABBAY
BAY
用异或门加非门实现真值表电路功能描述例,用与非门设计一个举重裁判表决电路。设举重比赛有 3个裁判，一个主裁判和两个副裁判。杠铃完全举上的裁决由每一个裁判按一下自己面前的按钮来确定。只有当两个或两个以上裁判判明成功，并且其中有一个为主裁判时，表明成功的灯才亮。
设主裁判为变量 A，副裁判分别为 B和 C；表示成功与否的灯为 Y，根据逻辑要求列出真值表。1
穷举法
1
A B C Y A B C Y
0 0 0
0 0 1
0 1 0
0 1 1
0
0
0
0
1 0 0
1 0 1
1 1 0
1 1 1
0
1
1
1
2
ABCCABCBAmmmY 765
2
逻辑表达式
A B
C 00 01 11 10
0
1
A
B
A
C
Y
&
&
&
3
卡诺图最简与或表达式化简 4
5
逻辑变换
6
逻辑电路图
3
化简 4
1
1 1
Y= AB +AC 5 ACABY
6
本节小结
① 组合电路的特点：在任何时刻的输出只取决于当时的输入信号,而与电路原来所处的状态无关 。 实现组合电路的基础是逻辑代数和门电路 。
② 组合电路的逻辑功能可用逻辑图,真值表,逻辑表达式,卡诺图和波形图等 5种方法来描述,它们在本质上是相通的,可以互相转换 。
③ 组合电路的设计步骤：逻辑图 → 写出逻辑表达式
→ 逻辑表达式化简 → 列出真值表 → 逻辑功能描述 。
④ 组合电路的设计步骤：列出真值表 → 写出逻辑表达式或画出卡诺图 → 逻辑表达式化简和变换 → 画出逻辑图 。
在许多情况下,如果用中,大规模集成电路来实现组合函数,可以取得事半功倍的效果 。
6.3 编码器
6.3.1 二进制编码器
6.3.2 二 -十进制编码器退出
6.3.2 优先编码器实现编码操作的电路称为编码器。
输入输 出
Y
2
Y
1
Y
0
I
0
I
1
I
2
I
3
I
4
I
5
I
6
I
7
0 0 0
0 0 1
0 1 0
0 1 1
1 0 0
1 0 1
1 1 0
1 1 1
6.3.1 二进制编码器
3位二进制编码器输入
8
个互斥的信号输出
3
位二进制代码真值表
753175310
763276321
765476542
IIIIIIIIY
IIIIIIIIY
IIIIIIIIY
I
7
I
6
I
5
I
4
I
3
I
2
I
1
I
0
Y
2
Y
1
Y
0
I
7
I
6
I
5
I
4
I
3
I
2
I
1
I
0
Y
2
Y
1
Y
0
( a ) 由或门构成 ( b ) 由与非门构成
≥ 1 ≥ 1≥ 1 & &&
逻辑表达式逻辑图输 入
I
输 出
Y
3
Y
2
Y
1
Y
0
0( I
0
)
1( I
1
)
2( I
2
)
3( I
3
)
4( I
4
)
5( I
5
)
6( I
6
)
7( I
7
)
8( I
8
)
9( I
9
)
0 0 0 0
0 0 0 1
0 0 1 0
0 0 1 1
0 1 0 0
0 1 0 1
0 1 1 0
0 1 1 1
1 0 0 0
1 0 0 1
6.3.2 二 -十进制编码器
8421 BCD码编码器输入
10
个互斥的数码输出
4
位二进制代码真值表
97531
975310
7632
76321
7654
76542
98
983
IIIII
IIIIIY
IIII
IIIIY
IIII
IIIIY
II
IIY
逻辑表达式
I
9
I
8
I
7
I
6
I
5
I
4
I
3
I
2
I
1
I
0
Y
3
Y
2
Y
1
Y
0
(a ) 由或门构成
≥ 1≥ 1 ≥ 1≥ 1
I
9
I
8
I
7
I
6
I
5
I
4
I
3
I
2
I
1
I
0
(b) 由与非门构成
Y
3
Y
2
Y
1
Y
0
&& &&
逻辑图
1,3位二进制优先编码器在优先编码器中优先级别高的信号排斥级别低的，即具有单方面排斥的特性。
输 入
I
7
I
6
I
5
I
4
I
3
I
2
I
1
I
0
输 出
Y
2
Y
1
Y
0
1 × × × × × × ×
0 1 × × × × × ×
0 0 1 × × × × ×
0 0 0 1 × × × ×
0 0 0 0 1 × × ×
0 0 0 0 0 1 × ×
0 0 0 0 0 0 1 ×
0 0 0 0 0 0 0 1
1 1 1
1 1 0
1 0 1
1 0 0
0 1 1
0 1 0
0 0 1
0 0 0
设 I7的优先级别最高,I6次之，依此类推,I0最低。
真值表
6.3.3 优先编码器
1246346567
12345673456756770
24534567
234567345676771
4567
45675676772
IIIIIIIIII
IIIIIIIIIIIIIIIIY
IIIIIIII
IIIIIIIIIIIIIIY
IIII
IIIIIIIIIIY
逻辑表达式逻辑图
1 1 1 1
≥ 1 ≥ 1
&
≥ 1
&
Y
2
Y
1
Y
0
I
7
I
6
I
5
I
4
I
3
I
2
I
1
I
0
8
线
-3
线优先编码器如果要求输出、输入均为反变量，则只要在图中的每一个输出端和输入端都加上反相器就可以了。
2、集成 3位二进制优先编码器
V
CC
Y
S
Y
EX
I
3
I
2
I
1
I
0
Y
0
I
4
I
5
I
6
I
7
ST
Y
2
Y
1
G ND
16 15 1 4 1 3 1 2 11 1 0 9
74L S 14 8
1 2 3 4 5 6 7 8
Y
2
Y
1
Y
0
Y
S
Y
EX
ST
I
7
I
6
I
5
I
4
I
3
I
2
I
1
I
0
6 7 9 1 5 14
74L S 14 8
5 4 3 2 1 13 12 11 10
(a ) 引脚排列图 (b) 逻辑功能示意图
ST为使能输入端,低电平有效 。 YS为使能输出端,通常接至低位芯片的端 。 YS和 ST配合可以实现多级编码器之间的优先级别的控制 。 YEX为扩展输出端,是控制标志 。 YEX ＝ 0表示是编码输出； YEX ＝ 1表示不是编码输出 。
集成 3位二进制优先编码器 74LS148
输 入 输 出
ST 01234567
IIIIIIII
012
YYY
EX
Y
S
Y
1
0
0
0
0
0
0
0
0
0
× × × × × × × ×
1 1 1 1 1 1 1 1
0 × × × × × × ×
1 0 × × × × × ×
1 1 0 × × × × ×
1 1 1 0 × × × ×
1 1 1 1 0 × × ×
1 1 1 1 1 0 × ×
1 1 1 1 1 1 0 ×
1 1 1 1 1 1 1 0
1 1 1
1 1 1
0 0 0
0 0 1
0 1 0
0 1 1
1 0 0
1 0 1
1 1 0
1 1 1
1 1
1 0
0 1
0 1
0 1
0 1
0 1
0 1
0 1
0 1
集成 3位二进制优先编码器 74LS148的真值表输 入,逻辑 0(低电平）有效 输 出,逻辑 0(低电平）有效
Y
0
Y
1
Y
2
Y
3
Y
EX
Y
0
Y
1
Y
2
Y
EX
Y
S
低位片 S T
I
0
I
1
I
2
I
3
I
4
I
5
I
6
I
7
Y
0
Y
1
Y
2
Y
EX
Y
S
高位片 S T
I
0
I
1
I
2
I
3
I
4
I
5
I
6
I
7
I
0
I
1
I
2
I
3
I
4
I
5
I
6
I
7
I
8
I
9
I
1 0
I
1 1
I
1 2
I
1 3
I
1 4
I
15
& & & &
*集成 3位二进制优先编码器 74LS148的级联
16线 -4线优先编码器优先级别从 015 ~ II 递降
I
9
I
8
I
7
I
6
I
5
I
4
I
3
I
2
I
1
I
0
Y
3
Y
2
Y
1
Y
0
1 × × × × × × × × ×
0 1 × × × × × × × ×
0 0 1 × × × × × × ×
0 0 0 1 × × × × × ×
0 0 0 0 1 × × × × ×
0 0 0 0 0 1 × × × ×
0 0 0 0 0 0 1 × × ×
0 0 0 0 0 0 0 1 × ×
0 0 0 0 0 0 0 0 1 ×
0 0 0 0 0 0 0 0 0 1
1 0 0 1
1 0 0 0
0 1 1 1
0 1 1 0
0 1 0 1
0 1 0 0
0 0 1 1
0 0 1 0
0 0 0 1
0 0 0 0
3,8421 BCD码优先编码器真值表优先级别从 I 9 至 I 0 递降逻辑表达式
124683468568789
12345678934567895678978990
2458934589689789
23456789345678967897891
489589689789
4567895678967897892
898993
IIIIIIIIIIIIIII
IIIIIIIIIIIIIIIIIIIIIIIIIY
IIIIIIIIIIIIIIII
IIIIIIIIIIIIIIIIIIIIIIY
IIIIIIIIIIII
IIIIIIIIIIIIIIIIIIY
IIIIIY
逻辑图
1 1 1 1 1 1 1 1
I
9
I
8
I
7
I
6
I
5
I
4
I
3
I
2
I
1
I
0
Y
3
Y
2
Y
1
Y
0
≥ 1
&
≥ 1
&
≥ 1
&
≥ 1
在每一个输入端和输出端都加上反相器，便可得到输入和输出均为反变量的 8 4 2 1 B C D 码优先编码器。
10 线 -4 线优先编码器
16 15 1 4 1 3 1 2 11 1 0 9
74 L S 14 7
1 2 3 4 5 6 7 8
V
CC
NC Y
3
I
3
I
2
I
1
I
9
Y
0
I
4
I
5
I
6
I
7
I
8
Y
2
Y
1
G N D
4、集成 10线 -4线优先编码器输入端和输出端都是低电平有效本节小结用二进制代码表示特定对象的过程称为编码；实现编码操作的电路称为编码器 。
编码器分二进制编码器和十进制编码器,各种译码器的工作原理类似,
设计方法也相同 。 集成二进制编码器和集成十进制编码器均采用优先编码方案 。
6.4 译码器
6.4.1 二进制译码器
6.4.2 二 -十进制译码器
6.4.3 数码显示译码器退出
6.4.4 用译码器实现组合逻辑函数译码器 可以 是把一种代码转换为另一种代码的电路。
把具有特定意义信息的二进制代码翻译出来的过程称为译码，实现译码操作的电路称为译码器。
6.4.1 二进制译码器设二进制译码器的输入端为 n个，则输出端为 2n
个，且对应于输入代码的每一种状态,2n个输出中只有一个为 1（或为 0），其余全为 0（或为 1）。
二进制译码器可以译出输入变量的全部状态，
故又称为变量译码器。
1,3位二进制译码器
A
2
A
1
A
0
Y
0
Y
1
Y
2
Y
3
Y
4
Y
5
Y
6
Y
7
0 0 0
0 0 1
0 1 0
0 1 1
1 0 0
1 0 1
1 1 0
1 1 1
1 0 0 0 0 0 0 0
0 1 0 0 0 0 0 0
0 0 1 0 0 0 0 0
0 0 0 1 0 0 0 0
0 0 0 0 1 0 0 0
0 0 0 0 0 1 0 0
0 0 0 0 0 0 1 0
0 0 0 0 0 0 0 1
真值表输 入,3位二进制代码输 出,8个互斥的信号
0127
0126
0125
0124
0123
0122
0121
0120
AAAY
AAAY
AAAY
AAAY
AAAY
AAAY
AAAY
AAAY
& & & & & && &
1 1 1
A
2
A
1
A
0
Y
7
Y
6
Y
5
Y
4
Y
3
Y
2
Y
1
Y
0
逻辑表达式 逻辑图电路特点,与门组成的阵列
3 线 -8 线译码器
2、集成二进制译码器 74LS138
16 15 1 4 1 3 1 2 11 1 0 9
7 4 L S 1 3 8
1 2 3 4 5 6 7 8
V
C C
Y
0
Y
1
Y
2
Y
3
Y
4
Y
5
Y
6
A
0
A
1
A
2
G
2A
G
2B
G
1
Y
7
G N D
7 4 L S 1 3 8
Y
0
Y
1
Y
2
Y
3
Y
4
Y
5
Y
6
Y
7
A
0
A
1
A
2
G
2A
G
2B
G
1
Y
0
Y
1
Y
2
Y
3
Y
4
Y
5
Y
6
Y
7
A
0
A
1
A
2
ST
B
ST
C
ST
A
( a ) 引脚排列图 ( b ) 逻辑功能示意图
A2,A1,A0为二进制译码输入端,为译码输出端（低电平有效）,G1、,为选通控制端。当 G1＝ 1且 时，
译码器处于工作状态；当 G1＝ 0或 时，译码器处于禁止状态。
07 ~YY
AG2 BG2 022 BA GG
122 BA GG
真值表输 入使 能 选 择输 出
G
1
2
G A
2
A
1
A
0
01234567
YYYYYYYY
× 1
0 ×
1 0
1 0
1 0
1 0
1 0
1 0
1 0
1 0
× × ×
× × ×
0 0 0
0 0 1
0 1 0
0 1 1
1 0 0
1 0 1
1 1 0
1 1 1
1 1 1 1 1 1 1 1
1 1 1 1 1 1 1 1
1 1 1 1 1 1 1 0
1 1 1 1 1 1 0 1
1 1 1 1 1 0 1 1
1 1 1 1 0 1 1 1
1 1 1 0 1 1 1 1
1 1 0 1 1 1 1 1
1 0 1 1 1 1 1 1
0 1 1 1 1 1 1 1
输 入,自然二进制码 输 出,低电平有效
BA GGG 222
Y
0
Y
1
Y
2
Y
3
Y
4
Y
5
Y
6
Y
7
Y
8
Y
9
Y
10
Y
1 1
Y
12
Y
1 3
Y
14
Y
15
,0,使能译码输出
A
0
A
1
A
2
A
3
,1,
译码输入
A
0
A
1
A
2
S T
A
S T
B
S T
C
低位片
Y
0
Y
1
Y
2
Y
3
Y
4
Y
5
Y
6
Y
7
A
0
A
1
A
2
S T
A
S T
B
S T
C
高位片
Y
0
Y
1
Y
2
Y
3
Y
4
Y
5
Y
6
Y
7
3,74LS138的级联
4 线 - 1 6 线译码器二 -十进制译码器的输入是十进制数的 4
位二进制编码（ BCD码），分别用 A3,A2、
A1,A0表示；输出的是与 10个十进制数字相对应的 10个信号，用 Y9～ Y0表示。由于二 -十进制译码器有 4根输入线,10根输出线，所以又称为 4线 -10线译码器。
6.4.2 二 -十进制译码器
1,8421 BCD码译码器把二 -十进制代码翻译成 10个十进制数字信号的电路,称为二 -十进制译码器 。
A
3
A
2
A
1
A
0
Y
9
Y
8
Y
7
Y
6
Y
5
Y
4
Y
3
Y
2
Y
1
Y
0
0 0 0 0
0 0 0 1
0 0 1 0
0 0 1 1
0 1 0 0
0 1 0 1
0 1 1 0
0 1 1 1
1 0 0 0
1 0 0 1
0 0 0 0 0 0 0 0 0 1
0 0 0 0 0 0 0 0 1 0
0 0 0 0 0 0 0 1 0 0
0 0 0 0 0 0 1 0 0 0
0 0 0 0 0 1 0 0 0 0
0 0 0 0 1 0 0 0 0 0
0 0 0 1 0 0 0 0 0 0
0 0 1 0 0 0 0 0 0 0
0 1 0 0 0 0 0 0 0 0
1 0 0 0 0 0 0 0 0 0
真值表
0123901238
01237012360123501234
01233012320123101230
AAAA YAAAAY
AAAA YAAAAYAAAA YAAAAY
AAAA YAAAAYAAAA YAAAAY
A
0
A
1
A
2
A
3
Y
0
Y
1
Y
2
Y
3
Y
4
Y
5
Y
6
Y
7
Y
8
Y
9
11 1 1
& & & & & && & &&
逻辑表达式逻辑图采用完全译码方案
A
0
A
1
A
2
A
3
Y
0
Y
1
Y
2
Y
3
Y
4
Y
5
Y
6
Y
7
Y
8
Y
9
11 1 1
& & & & & && & &&将与门换成与非门，则输出为反变量，即为低电平有效 。
２、集成 8421 BCD码译码器 74LS42
16 15 1 4 1 3 1 2 11 1 0 9
74L S 42
1 2 3 4 5 6 7 8
V
CC
A
0
A
1
A
2
A
3
Y
9
Y
8
Y
7
Y
0
Y
1
Y
2
Y
3
Y
4
Y
5
Y
6
G ND
74L S 42
A
0
A
1
A
2
A
3
Y
0
Y
1
Y
2
Y
3
Y
4
Y
5
Y
6
Y
7
Y
8
Y
9
Y
0
Y
1
Y
2
Y
3
Y
4
Y
5
Y
6
Y
7
Y
8
Y
9
A
0
A
1
A
2
A
3
(a ) 引脚排列图 (b) 逻辑功能示意图输出为反变量，即为低电平有效，
并且采用完全译码方案。
a
b
c
d
e
f
g
h
a b c d
a
f b
e f g h
g
e c
d
(a ) 外形图 (b) 共阴极 (c ) 共阳极
+ V
CC
a
b
c
d
e
f
g
h
6.4.3 数码显示译码器
1、七段半导体数字显示器用来驱动各种显示器件,从而将用二进制代码表示的数字,文字,符号翻译成人们习惯的形式直观地显示出来的电路,称为显示译码器 。
b=c=f=g=1，
a=d=e=0时
c=d=e=f=g=1，
a=b=0时共阴极
2、七段显示译码器真值表仅适用于共阴极 LED
真值表
A 1 A 0
A 3 A 2 00 01 11 10
00 1 0 1 1
01 0 1 1 0
11 × × × ×
10 1 1 × ×
0201023 AAAAAAAa
a的卡诺图
A 1 A 0
A 3 A 2 00 01 11 10
00 1 1 1 1
01 1 0 1 0
11 × × × ×
10 1 1 × ×
b的卡诺图 A 1 A 0
A 3 A 2 00 01 11 10
00 1 1 1 0
01 1 1 1 1
11 × × × ×
10 1 1 × ×
c的卡诺图
01012 AAAAAb 012
AAAc
A 1 A 0
A 3 A 2 00 01 11 10
00 1 0 1 1
01 0 1 0 1
11 × × × ×
10 1 0 × ×
d的卡诺图 A 1 A 0
A 3 A 2 00 01 11 10
00 1 0 0 1
01 0 0 0 1
11 × × × ×
10 1 0 × ×
e的卡诺图
012120102 AAAAAAAAAd 0102 AAAe
A 1 A 0
A 3 A 2 00 01 11 10
00 1 0 0 0
01 1 1 0 1
11 × × × ×
10 1 1 × ×
f的卡诺图 A 1 A 0
A 3 A 2 00 01 11 10
00 0 0 1 1
01 1 1 0 1
11 × × × ×
10 1 1 × ×
g的卡诺图
0212013 AAAAAAAf
1212013 AAAAAAAg
逻辑表达式
1212013
0212013
0102
012120102
012
01012
0201023
AAAAAAAg
AAAAAAAf
AAAAe
AAAAAAAAAd
AAAc
AAAAAb
AAAAAAAa
逻辑图
a b c d e f g
A
3
A
2
A
1
A
0
11 1 1
& & & & & & & & &
& & & & & & &
2、集成显示译码器
74LS48
16 15 1 4 1 3 1 2 11 1 0 9
74L S 48
1 2 3 4 5 6 7 8
V
CC
f g a b c d e
A
1
A
2
L T B I/ R B O R B I A
3
A
0
G ND
引脚排列图输 入 输 出功能或十进制数
LT
RBI
A
3
A
2
A
1
A
0
R B OBI /
a b c d e f g
R B OBI / ( 灭灯 )
LT
( 试灯 )
RBI
( 动态灭零 )
× ×
0 ×
1 0
××××
××××
0 0 0 0
0( 输入 )
1
0
0 0 0 0 0 0 0
1 1 1 1 1 1 1
0 0 0 0 0 0 0
0
1
2
3
4
5
6
7
8
9
10
11
12
13
14
15
1 1
1 ×
1 ×
1 ×
1 ×
1 ×
1 ×
1 ×
1 ×
1 ×
1 ×
1 ×
1 ×
1 ×
1 ×
1 ×
0 0 0 0
0 0 0 1
0 0 1 0
0 0 1 1
0 1 0 0
0 1 0 1
0 1 1 0
0 1 1 1
1 0 0 0
1 0 0 1
1 0 1 0
1 0 1 1
1 1 0 0
1 1 0 1
1 1 1 0
1 1 1 1
1
1
1
1
1
1
1
1
1
1
1
1
1
1
1
1
1 1 1 1 1 1 0
0 1 1 0 0 0 0
1 1 0 1 1 0 1
1 1 1 1 0 0 1
0 1 1 0 0 1 1
1 0 1 1 0 1 1
0 0 1 1 1 1 1
1 1 1 0 0 0 0
1 1 1 1 1 1 1
1 1 1 0 0 1 1
0 0 0 1 1 0 1
0 0 1 1 0 0 1
0 1 0 0 0 1 1
1 0 0 1 0 1 1
0 0 0 1 1 1 1
0 0 0 0 0 0 0
功能表由真值表可以看出，为了增强器件的功能，在 7 4 L S 4 8 中还设置了一些辅助端。这些辅助端的功能如下,
（ 1 ）试灯输入端
LT
：低电平有效。当
LT
＝ 0 时，数码管的七段应全亮，与输入的译码信号无关。本输入端用于测试数码管的好坏。
（ 2 ）动态灭零输入端
RB I
：低电平有效。当
LT
＝ 1,
RBI
＝ 0,
且译码输入全为 0 时，该 位输出不显示，即 0 字被熄灭；当译码输入不全为 0 时，该位正常显示。本输入端用于消隐无效的 0 。如数据
0 0 3 4,5 0 可显示为 3 4,5 。
（ 3 ）灭灯输入 / 动态灭零输出端
RBOBI /
：这是一个特殊的端钮，有时用作输入，有时用作输出。当
RBOBI /
作为输入使用，且
RBOBI /
＝ 0 时，数码管七段全灭，与译码输入无关。当
RBOBI /
作为输出使用时，受控于
LT
和
RB I
：当
LT
＝ 1 且
RB I
＝ 0 时，
RBOBI /
＝ 0 ；其它情况下
RBOBI /
＝ 1 。本端钮主要用于显示多位数字时，多个译码器之间的连接。
辅助端功能
76531
74211
)7,6,5,3(),,(
)7,4,2,1(),,(
mmmmmCBAC
mmmmmCBAS
iiii
iiii
6.4.4 用译码器实现组合逻辑函数
1、用二进制译码器实现逻辑函数
&
&
A
i
B
i
C
i -1
1
S
i
C
i
A
0
Y
0
A
1
Y
1
A
2
Y
2
Y
3
Y
4
ST
A
Y
5
ST
B
Y
6
ST
C
Y
7
74L S 138
② 画出用二进制译码器和与非门实现这些函数的接线图。
① 写出函数的标准与或表达式，并变换为与非 -与非形式。
2、用二进制译码器实现码制变换
Y
0
A
0
Y
1
Y
2
A
1
Y
3
Y
4
A
2
Y
5
Y
6
A
3
Y
7
Y
8
Y
9
Y
10
Y
1 1
Y
1 2
Y
1 3
Y
1 4
Y
1 5
十进制码
8
4
2
1
码
Y
0
A
0
Y
1
Y
2
A
1
Y
3
Y
4
A
2
Y
5
Y
6
A
3
Y
7
Y
8
Y
9
Y
10
Y
1 1
Y
1 2
Y
1 3
Y
1 4
Y
1 5
十进制码余
3
码
Y
0
A
0
Y
1
Y
2
A
1
Y
3
Y
4
A
2
Y
5
Y
6
A
3
Y
7
Y
8
Y
9
Y
10
Y
1 1
Y
1 2
Y
1 3
Y
1 4
Y
1 5
十进制码
2
4
2
1
码
1
0 0 0 0 0 0 0 0 1 0 0 1
小数点
0 0 1 1 0 1 1 1 0 0 0 0
LT
R B I R B O
A
3
A
2
A
1
A
0
LT
R B I R B O
A
3
A
2
A
1
A
0
LT
R B O R B I
A
3
A
2
A
1
A
0
LT
R B O R B I
A
3
A
2
A
1
A
0
LT
R B O R B I
A
3
A
2
A
1
A
0
LT
R B I R B O
A
3
A
2
A
1
A
0
*3、数码显示电路的动态灭零整数部分：高位的 RBOBI / 与低位的 RBI 相连小数部分：低位的 RBOBI / 与高位的 RBI 相连
(可选 )
本节小结把代码状态的特定含义翻译出来的过程称为译码，实现译码操作的电路称为译码器。实际上译码器就是把一种代码转换为另一种代码的电路。
译码器分二进制译码器,十进制译码器及字符显示译码器,各种译码器的工作原理类似,设计方法也相同 。
二进制译码器能产生输入变量的全部最小项,
而任一组合逻辑函数总能表示成最小项之和的形式,所以,由二进制译码器加上或门即可实现任何组合逻辑函数 。 此外,用 4线 -16线译码器还可实现 BCD码到十进制码的变换 。
6.5 数据选择器和分配器
6.5.1 数据选择器
6.5.2 数据分配器退出
6.5.1 数据选择器输 入
D A
1
A
0
输 出
Y
D
0
0 0
D
1
0 1
D
2
1 0
D
3
1 1
D
0
D
1
D
2
D
3
3
0
013012011010
i
ii mDAADAADAADAADY
真值表逻辑表达式地址变量输入数据由地址码决定从４路输入中选择哪
１路输出。
一,4选 1数据选择器逻辑图
11
11
D
0
D
1
D
2
D
3
A
1
A
0
& & & &
≥ 1
Y
16 15 1 4 1 3 1 2 11 1 0 9
74L S 153
1 2 3 4 5 6 7 8
V
CC
2 S
A
0
2 D
3
2 D
2
2 D
1
2 D
0
2 Y
1 S A
1
1 D
3
1 D
2
1 D
1
1D
0
1 Y G N D
集成双 4选 1数据选择器 74LS153
输 入 输 出
S D A 1 A 0 Y
1 × × ×
0 D
0
0 0
0 D
1
0 1
0 D
2
1 0
0 D
3
1 1
0
D 0
D 1
D 2
D 3
选通控制端 S为低电平有效，即 S=0时芯片被选中，处于工作状态； S=1时芯片被禁止,Y≡0。
集成 8选 1数据选择器
74LS151
16 15 1 4 1 3 1 2 11 1 0 9
74L S 151
1 2 3 4 5 6 7 8
V
CC
D
4
D
5
D
6
D
7
A
0
A
1
A
2
D
3
D
2
D
1
D
0
Y Y
S G N D
7
0
012701210120
i
ii mDAAADAAADAAADY?
7
0
012701210120
i
ii mDAAADAAADAAADY?
S ＝ 0 时
S ＝ 1 时，选择器被禁止，无论地址码是什么,Y 总是等于 0
二,8选 1数据选择器输 入 输 出
D A
2
A
1
A
0
S Y Y
× × × × 1
D
0
0 0 0 0
D
1
0 0 1 0
D
2
0 1 0 0
D
3
0 1 1 0
D
4
1 0 0 0
D
5
1 0 1 0
D
6
1 1 0 0
D
7
1 1 1 0
0 1
D
0
0D
D
1
1
D
D
2
2
D
D
3
3
D
D
4
4
D
D
5
5
D
D
6
6
D
D
7
7
D
7
4
L
S
1
5
1
的真值表
Y Y
7 4 L S 1 5 1 ( 2 )
D
7
D
0
A
2
A
1
A
0
E N
Y Y
7 4 L S 1 5 1 ( 1 )
D
7
D
0
A
2
A
1
A
0
E N
1
≥ 1
D
15
D
8
D
7
D
0
A
3
A
2
A
1
A
0
S
2
S
1
Y
2
Y
1
Y
Y
2
Y
1
数据选择器的扩展
A 3 ＝ 0 时,1S ＝ 0,2S ＝ 1,片 (2 ) 禁止、片 ( 1 ) 工作
A 3 ＝ 1 时,1S ＝ 1,2S ＝ 0,片 (1 ) 禁止、片 (2 ) 工作基本原理数据选择器的主要特点：
12
0
n
i
ii mDY
（ 1）具有标准与或表达式的形式。即：
（ 2）提供了地址变量的全部最小项。
（ 3）一般情况下,Di可以当作一个变量处理。
因为任何组合逻辑函数总可以用最小项之和的标准形式构成。所以，利用数据选择器的输入 Di来选择地址变量组成的最小项 mi，可以实现任何所需的组合逻辑函数。
三、用数据选择器实现组合逻辑函数基本步骤确定数据选择器确定地址变量
2
1
ABCBACBAL
n个地址变量的数据选择器，
不需要增加门电路，最多可实现 n＋ 1个变量的函数。
3个变量，选用 4
选 1数据选择器。
A1=A,A0=B
逻辑函数
1
选用 74LS153
2 74LS153有两个地址变量。
求 Di
3
（ 1）公式法函数的标准与或表达式,
10 3210
mmCmCm
ABCBACBAL
4选 1数据选择器输出信号的表达式：
33221100 DmDmDmDmY
比较 L和 Y，得：
10 3210 DDCDCD,、、
3
画连线图
4
C C 0 1 A B 0
Y
74 L S 15 3
D
0
D
1
D
2
D
3
A
1
A
0
ST
L
2
1
4
求 Di的方法
（ 2）真值表法
m
i
A B C L
m
0
0 0 0
0 0 1
0
1
m
1
0 1 0
0 1 1
1
0
m
2
1 0 0
1 0 1
0
0
m
3
1 1 0
1 1 1
1
1
C=1时 L=1，
故 D0=C
L=0，故
D2=0
L=1，故
D3=1
C=0时 L=1，
故 D1=C
求 Di的方法
（ 3）图形法
AB
C
00 01 11 10
0 0 1 1 0
1 1 0 1 0
D0 D1 D3 D2
10 3210 DDCDCD,、、
)13,12,11,10,9,5,4,3,0(),,,( mDCBAL
用数据选择器实现函数：例
① 选用 8选 1数据选择器 74LS151
② 设 A2=A,A1=B,A0=C
AB
CD 00 01 11 10
00 1 1 1 0
01 0 1 1 1
11 1 0 0 1
10 0 0 0 1
③ 求 Di D
0=D D2=1 D6=1 D4=D
D1=D D3=0 D7=0 D5=1
D D 1 0 D 1 1 0 A B C 0
L
Y
74 L S 15 1
D
0
D
1
D
2
D
3
D
4
D
5
D
6
D
7
A
2
A
1
A
0
E N
④ 画连线图
6.5.2 数据分配器由地址码决定将输入数据Ｄ送给哪
１路输出。
输 入 输出
A
1
A
0
Y
0
Y
1
Y
2
Y
3
D
0 0
0 1
1 0
1 1
D 0 0 0
0 D 0 0
0 0 D 0
0 0 0 D
真值表逻辑表达式地址变量输入数据
013012
011010
ADAYADAY
AADYAADY
逻辑图
1 1
D
A
1
A
0
Y
0
Y
1
Y
2
Y
3
& & & &
013012
011010
ADAYADAY
AADYAADY
集成数据分配器把二进制译码器的使能端作为数据输入端，二进制代码输入端作为地址码输入端，则带使能端的二进制译码器就是数据分配器。 G
2B
G
1
G
2A
数据输出
1
Y
0
Y
1
Y
2
ST
C
74L S 138 Y
3
Y
4
ST
A
Y
5
ST
B
Y
6
Y
7
A
2
A
1
A
0
D由 74LS138构成的 1路 -8路数据分配器数据输入端
G1=1
G2A=0
地址输入端
G
2B
G
1
G
2A
数据发送端 数据接收端选择控制端数据输入数据输出
1S
D
0
D
1
D
2
D
3
73 L S 15 1 Y
D
4
D
5
D
6
E N
D
7
A
2
A
1
A
0
Y
0
Y
1
Y
2
ST
C
74 L S 13 8 Y
3
Y
4
ST
A
Y
5
ST
B
Y
6
Y
7
A
2
A
1
A
0
数据分配器的应用数据分配器和数据选择器一起构成数据分时传送系统本节小结
1,数据选择器是能够从来自不同地址的多路数字信息中任意选出所需要的一路信息作为输出的组合电路，至于选择哪一路数据输出，则完全由当时的选择控制信号决定。
数据选择器具有标准与或表达式的形式，提供了地址变量的全部最小项，并且一般情况下,Di可以当作一个变量处理。因为任何组合逻辑函数总可以用最小项之和的标准形式构成。所以，利用数据选择器的输入 Di来选择地址变量组成的最小项 mi，可以实现任何所需的组合逻辑函数。
用数据选择器实现组合逻辑函数的步骤：选用数据选择器 → 确定地址变量 → 求 Di→ 画连线图。
2、数据分配器的逻辑功能是将 1个输入数据传送到多个输出端中的 1个输出端，具体传送到哪一个输出端，也是由一组选择控制信号确定。
数据分配器就是带选通控制端即使能端的二进制译码器。只要在使用中，把二进制译码器的选通控制端当作数据输入端，二进制代码输入端当作选择控制端就可以了。
数据分配器经常和数据选择器一起构成数据传送系统。其主要特点是可以用很少几根线实现多路数字信息的分时传送。
6.6 加法器和数值比较器
6.6.1 加法器
6.6.2 数值比较器退出一、半加器
6.6.1 加法器能对两个 1位二进制数进行相加而求得和及进位的逻辑电路称为半加器。
半加器真值表
A
i
B
i
S
i
C
i
0 0
0 1
1 0
1 1
0 0
1 0
1 0
0 1
iii
iiiiiii
BAC
BABABAS
=1
&
A
i
B
i
S
i
C
i
A
i
B
i
S
i
C
i
∑
CO
半加器符号半加器电路图加数本位的和向高位的进位二、全加器能对两个 1位二进制数进行相加并考虑低位来的进位，即相当于 3个 1位二进制数相加，求得和及进位的逻辑电路称为全加器。
A
i
B
i
C
i- 1
S
i
C
i
0 0 0
0 0 1
0 1 0
0 1 1
1 0 0
1 0 1
1 1 0
1 1 1
0 0
1 0
1 0
0 1
1 0
0 1
0 1
1 1
A i B i
C i -1 00 01 11 10
0 0 1 0 1
1 1 0 1 0
S i 的卡诺图
A i B i
C i -1 00 01 11 10
0 0 0 1 0
1 0 1 1 1
C i 的卡诺图
17421 iiii CBAmmmmS
iiiii
iii
BACBA
BAmmC
1
53
)(
Ai,Bi：加数,Ci-1,低位来的进位,Si：本位的和，
Ci：向高位的进位。
iiiii
iiiiiiiiiiiiiiiii
BACBA
BACBABABACBACBABAmmC
1
11153
)(
)(
全加器的逻辑图和逻辑符号
=1
&
&
A
i
B
i
C
i -1
S
i
C
i
( a ) 逻辑图 ( c ) 国标符号
A
i
B
i
C
i -1
S
i
C
i
A
i
B
i
C
i -1
S
i
C
i
(b) 曾用符号
C I C O
∑
&
FA=1
1
111111
11117421
)()()()(
iii
iiiiiiiiiiiiiiii
iiiiiiiiiiiii
CBA
CBACBACBCBACBCBA
CBACBACBACBAmmmmS
11 iiiiiii CBCABAC
用与门和或门实现
1111 iiiiiiiiiiiii CBACBACBACBAS
S
i
C
i
1 1 1
A
i
B
i
C
i -1
& &
& & & & & & &
用与或非门实现
A i B i
C i -1 00 01 11 10
0 0 1 0 1
1 1 0 1 0
S i 的卡诺图
A i B i
C i -1 00 01 11 10
0 0 0 1 0
1 0 1 1 1
C i 的卡诺图
1111 iiiiiiiiiiiii CBACBACBACBAS 11 iiiiiii CBCABAC
先求 Si和 Ci。为此，合并值为 0的最小项。
再取反，得：
1111 iiiiiiiiiiiiii CBACBACBACBASS
11 iiiiiiii CBCABACC
C
i
S
i
&
≥ 1
&
≥ 1
A
i
B
i
C
i -1
1
1
1
1111 iiiiiiiiiiiii CBACBACBACBAS
11 iiiiiii CBCABAC
实现多位二进制数相加的电路称为加法器 。
1、串行进位加法器构成,把 n位全加器串联起来，低位全加器的进位输出连接到相邻的高位全加器的进位输入。
C
3
S
3
C
2
S
2
C
1
S
1
C
0
S
0
C
0 - 1A
3
B
3
A
2
B
2
A
1
B
1
A
0
B
0
∑ CO
CI
CO
CI
∑ ∑ ∑CO
CI
CO
CI
CI
CI
CI
CI
CI
CI
CI
CI
特点,进位信号是由低位向高位逐级传递的，速度不高。
三、多位加法器
2、并行进位加法器（超前进位加法器）
iii BAG? iii BAP进位生成项 进位传递条件
11)( iiiiiiiii CPGCBABAC
进位表达式
10012301231232332333
233
100120121221222
122
10010110111
011
10000
1000
CPPPPGPPPGPPGPGCPGC
CPS
CPPPGPPGPGCPGC
CPS
CPPGPGCPGC
CPS
CPGC
CPS
11 iiiiii CPCBAS
和表达式
4位超前进位加法器递推公式
S
0
S
1
S
2
S
3
C
3
C
0 -1
A
0
B
0
A
1
B
1
A
2
B
2
A
3
B
3
=1
&
&
≥ 1
P
0
G
0
P
1
G
1
P
2
G
2
P
3
G
3
≥ 1
≥ 1
=1
&
&
&
&
=1
&
&
&
C
0
C
1
C
2
≥ 1
&
&
=1
=1
=1
=1
&
=1
&
&
超前进位发生器
1 6 15 1 4 1 3 1 2 1 1 1 0 9
74L S 283
1 2 3 4 5 6 7 8
V
CC
B
2
A
2
S
2
B
3
A
3
S
3
C
3
TTL 加法器 74L S 283 引脚图
1 6 15 1 4 1 3 1 2 1 1 1 0 9
4008
1 2 3 4 5 6 7 8
V
DD
B
3
C
3
S
3
S
2
S
1
S
0
C
0 - 1
CM O S 加法器 4008 引脚图
A
3
B
2
A
2
B
1
A
1
B
0
A
0
V
SSS 1 B 1 A 1 S 0 B 0 A 0 C 0 - 1 G ND
A
15
~ A
12
B
15
~ B
12
A
11
~ A
8
B
11
~ B
8
A
7
~ A
4
B
7
~ B
4
A
3
~ A
0
B
3
~ B
0
S
15
S
14
S
13
S
12
S
11
S
10
S
9
S
8
S
7
S
6
S
5
S
4
S
3
S
2
S
1
S
0
4 位加法器 4 位加法器 4 位加法器 4 位加法器
C
15
C
11
C
7
C
3
C
0 -1
加法器的级连集成二进制
4
位超前进位加法器本节小结能对两个 1位二进制数进行相加而求得和及进位的逻辑电路称为半加器 。
能对两个 1位二进制数进行相加并考虑低位来的进位,即相当于 3个 1位二进制数的相加,求得和及进位的逻辑电路称为全加器 。
实现多位二进制数相加的电路称为加法器 。 按照进位方式的不同,加法器分为串行进位加法器和超前进位加法器两种 。 串行进位加法器电路简单,但速度较慢,超前进位加法器速度较快,但电路复杂 。
加法器除用来实现两个二进制数相加外,还可用来设计代码转换电路,二进制减法器和十进制加法器等 。
用来完成两个二进制数的大小比较的逻辑电路称为数值比较器，简称比较器。
设 A＞ B时 L1＝ 1； A＜ B时 L2＝ 1； A＝ B时 L3＝ 1。
得 1位数值比较器的真值表。
A B L
1
( A > B ) L
2
( A < B ) L
3
( A = B )
0 0
0 1
1 0
1 1
0 0 1
0 1 0
1 0 0
0 0 1
6.6.2 数值比较器一,1位数值比较器
BABAABBAL
BAL
BAL
3
2
1
A
B
1
1
≥ 1
L 1 ( A > B )
L 3 ( A = B )
L 2 ( A < B )
&
&
逻辑表达式逻辑图比 较 输 入 级 联 输 入 输 出
A
3
B
3
A
2
B
2
A
1
B
1
A
0
B
0
A ' > B ' A ' < B ' A ' = B ' A > B A < B A = B
A
3
> B
3
A
3
< B
3
A
3
= B
3
A
3
= B
3
A
3
= B
3
A
3
= B
3
A
3
= B
3
A
3
= B
3
A
3
= B
3
A
3
= B
3
A
3
= B
3
×
×
A
2
> B
2
A
2
< B
2
A
2
= B
2
A
2
= B
2
A
2
= B
2
A
2
= B
2
A
2
= B
2
A
2
= B
2
A
2
= B
2
×
×
×
×
A
1
> B
1
A
1
< B
1
A
1
= B
1
A
1
= B
1
A
1
= B
1
A
1
= B
1
A
1
= B
1
×
×
×
×
×
×
A
0
> B
0
A
0
< B
0
A
0
= B
0
A
0
= B
0
A
0
= B
0
× × ×
× × ×
× × ×
× × ×
× × ×
× × ×
× × ×
× × ×
1 0 0
0 1 0
0 0 1
1 0 0
0 1 0
1 0 0
0 1 0
1 0 0
0 1 0
1 0 0
0 1 0
1 0 0
0 1 0
0 0 1
二、多位数值比较器设 )(1 BAL,)(2 BAL,)(3 BAL,
)( 333331 BABAL,)( 333332 BABAL,
)( 33333333 BABABAL,余类推。由真值表可得,
3031323333
203132333021323331223332233322
103132333011323331123332133311
LLLLLL
LLLLLLLLLLLLLLLL
LLLLLLLLLLLLLLLL
真值表中的输入变量包括 A3与 B3,A2与 B2,A1与 B1,A0与 B0
和 A＇ 与 B＇ 的比较结果,A＇ >B＇,A＇ <B＇ 和 A＇ =B＇。
A＇ 与 B＇ 是另外两个低位数，设置低位数比较结果输入端，
是为了能与其它数值比较器连接，以便组成更多位数的数值比较器； 3个输出信号 L1(A＞ B),L2(A＜ B)、和 L3(A＝ B)分别表示本级的比较结果。
A
3
B
3
A
2
B
2
A
1
B
1
A
0
B
0
A ' > B ' A ' < B ' A ' = B '
L
1
( A > B ) L
2
( A < B ) L
3
( A = B )
≥ 1
1
1
&
≥ 1
1 1
≥ 1
1 1
≥ 1
1
≥ 1 ≥ 1
&&&&&& & & & &
1
&& && && &&
逻辑图
*6.6.3 比较器的级联
16 15 1 4 1 3 1 2 11 1 0 9
74L S 85
1 2 3 4 5 6 7 8
V
CC
A
3
B
2
A
2
A
1
B
1
A
0
B
0
B
3
A ' < B ' A ' = B ' A ' > B ' A > B A = B A < B G ND
(a ) TTL 数值比较器引脚图
16 15 1 4 1 3 1 2 11 1 0 9
4585
1 2 3 4 5 6 7 8
V
DD
A
3
B
3
A > B A < B
B
0
A
0
B
1
B
2
A
2
A = B A ' > B ' A ' < B ' A ' = B ' A
1
V
SS
(b) CM O S 数值比较器引脚图集成数值比较器
(可选 )
A> B A ' > B '
A< B A ' < B '
A= B A ' = B '
A 11 B 11? A 8 B 8 A 7 B 7? A 4 B 4 A 3 B 3? A 0 B 0
A> B A ' > B '
A< B A ' < B '
A= B A ' = B '
A> B A ' > B '
A< B A ' < B '
A= B A ' = B '
0
0
1
比较输出串联扩展
TTL电路,最低 4位的级联输入端 A＇ >B＇,A＇
<B＇ 和 A＇ =B＇ 必须预先分别预置为 0,0,1。
A 11 B 11? A 8 B 8 A 7 B 7? A 4 B 4 A 3 B 3? A 0 B 0
1
0
1
比较输出
11
A> B A ' > B '
A< B A ' < B '
A= B A ' = B '
A> B A ' > B '
A< B A ' < B '
A= B A ' = B '
A> B A ' > B '
A< B A ' < B '
A= B A ' = B '
CMOS电路,各级的级联输入端 A＇ >B＇ 必须预先预置为 0,最低 4位的级联输入端 A＇ <B＇ 和 A＇
=B＇ 必须预先预置为 0,1。
并联扩展
B
3
A
2
B
2
A
1
B
1
A
0
B
0
A> B A < B A = B
0
0
1
A
3
A '> B '
A '< B '
A '= B '
A '> B '
A '< B '
A '= B '
A '> B '
A '< B '
A '= B '
A '> B '
A '< B '
A '= B '
A
15
B
15
A
12
B
12
A
11
B
11
A
8
B
8
A
7
B
7
A
4
B
4
A
3
B
3
A
0
B
0
0
0
1
A> B A < B
0
0
1
0
0
1
0
0
1
A> B A < BA> B A < B A> B A < B
A '> B '
A ' < B '
A ' = B '
6.7 组合电路中的竞争冒险
6.7.1 竞争冒险现象及其产生的原因在组合电路中，当输入信号的状态改变时，输出端可能会出现不正常的干扰信号，使电路产生错误的输出，这种现象称为竞争冒险。
产生竞争冒险的原因：主要是门电路的延迟时间产生的。
AA 1
& Y
1
A
A
Y
1
( a)
( b)
1 ≥ 1 Y
2
A
A
Y
2
( a)
( b)
干扰信号
01 AAY 12 AAY
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（ 1） 代数法。
可以用公式法判断是否有冒险,例如 Y=AC+B,其中
C有原变量和反变量，改变 A,B的取值判断是否出现冒险。
A=1,B=1时,Y=C+ 有,0”型冒险。因此,Y=AC+B 会出现,0”型冒险。同理，有 Y=C 时，会出现,1”型冒险。
（ 2） 卡诺图法。
如下图所示,图中的卡诺圈相切则有竞争冒险,如圈,1”
则为,0”型冒险,而圈,0”则为,1”型冒险，当卡诺圈相交或相离时均无竞争冒险产生。
6.7.2 冒险现象的判别
C
C C
C
BC
A
1
00 01
0
1
1
11 10
1 1
卡诺图
6.7.3 消除竞争冒险的方法
BCBAY
Y
1
AB
C 00 01 11 10
0 0 0 0 1
1 0 1 1 1
A
B
C
1
2
3
≥ 1
4&
&
有圈相切，则有竞争冒险
ACBCBAY
增加冗余项，
消除竞争冒险
Y
1
A
B
C
1
2
5
3
4
≥ 1
&
&
&
本节小结在各种数字系统尤其是在计算机中,经常需要对两个二进制数进行大小判别,然后根据判别结果转向执行某种操作 。 用来完成两个二进制数的大小比较的逻辑电路称为数值比较器,简称比较器 。 在数字电路中,数值比较器的输入是要进行比较的两个二进制数,输出是比较的结果 。
利用集成数值比较器的级联输入端,很容易构成更多位数的数值比较器 。 数值比较器的扩展方式有串联和并联两种 。 扩展时需注意 TTL电路与 CMOS电路在连接方式上的区别 。
