第 2章
EDA设计流程及其工具
EDA技术 实用教程
KX
康芯科技第 2章 EDA设计流程及其工具本章首先介绍 FPGA/CPLD开发和 ASIC设计的流程，然后分别介绍与这些设计流程中各环节密切相关的 EDA工具软件，最后就
MAX+plusII的基本情况和 EDA重用模块 IP作一简述。
KX
康芯科技原理图 /VHDL文本编辑综合
FPGA/CPLD
适配
FPGA/CPLD
编程下载
FPGA/CPLD
器件和电路系统时序与功能门级仿真
1、功能仿真
2、时序仿真逻辑综合器结构综合器
1,isp方式下载
2,JTAG方式下载
3、针对 SRAM结构的配置
4,OTP器件编程功能仿真
2.1 FPGA／ CPLD设计流程应用于 FPGA/CPLD的 EDA开发流程,
KX
康芯科技
2.1.1 设计输入 (原理图／ HDL文本编辑 )
1,图形输入原理图输入状态图输入波形图输入
2,HDL文本输入应用 HDL的文本输入方法克服了上述原理图输入法存在的所有弊端，为 EDA技术的应用和发展打开了一个广阔的天地。
2.1 FPGA／ CPLD设计流程
KX
康芯科技
2.1.2 综合
2.1 FPGA／ CPLD设计流程将电路的高级语言转换成低级的，
可与 FPGA／ CPLD的基本结构相映射的网表文件或程序。
2.1.3 适配将由综合器产生的网表文件配置于指定的目标器件中，使之产生最终的下载文件，如 JEDEC,Jam格式的文件。
KX
康芯科技
2.1 FPGA／ CPLD设计流程
2.1.4 时序仿真与功能仿真时序仿真 功能仿真
2.1.5 编程下载 CPLD
FPGA
以乘积项结构方式构成以查表法结构方式构成
2.1.6 硬件测试
KX
康芯科技
2.2 ASIC及其设计流程数字
A S I C
数模混合 模拟
A S I C A S I C
A S I C
ASIC
用于某一专门用途的集成电路器件
KX
康芯科技
2.2.1 ASIC设计方法全定制方法 是一种基于晶体管级的，手工设计版图的制造方法。
半定制法 是一种约束性设计方式，约束的目的是简化设计
，缩短设计周期，降低设计成本，提高设计正确率。
ASIC设计方法全定制法 半定制法门阵列法 标准单元法 可编程逻辑器件法
2.2 ASIC及其设计流程
KX
康芯科技
2.2.2 一般 ASIC设计的流程系统规格说明 系 统 划 分 逻辑设计与综合综合后仿真芯 片 测 试版 图 设 计版 图 验 证参数提取与后仿真 制版、流片
2.2 ASIC及其设计流程
KX
康芯科技
2.3 常用 EDA工具
EDA工具大致可以分为如下 5个模块：
设计输入编辑器 仿真器HDL综合器适配器 (或布局布线器 ) 下载器
KX
康芯科技
2.3 常用 EDA工具
2.3.1 设计输入编辑器
2.3.2 HDL综合器
FPGA Compiler II,DC-FPGA
Synplify Pro
Leonardo Spectrum Precision RTL Synthesis
输出文件一般是网表文件
调用方式一般有两种,1、前台模式
2、为后台模式或控制台模式
使用的两种模式,1,图形模式
2、命令行模式 (Shell模式 )
KX
康芯科技
2.3.3 仿真器
2.3 常用 EDA工具
2.3.4 适配器 (布局布线器 )
VHDL仿真器
Verilog仿真器
Mixed HDL仿真器其他 HDL仿真器输出多种用途的文件时序仿真文件适配技术报告文件向第三方 EDA具的输出文件
FPGA/CPLD编程下载文件
2.3.5 下载器 (编程器 )
KX
康芯科技
2.4 MAX+plusII概述图形或 HDL
编辑器
MAX+plusII设计流程编译网表提取、数据库建立、逻辑综合、逻辑分割、适配延时网表提取、编程文件汇编编 程 器设 计 输 入 综合或 编 辑 适 配 器 件 下 载仿 真
KX
康芯科技MAX+plusII的原理图编辑器
KX
康芯科技
MAX+plusII的 HDL文本编辑器
KX
康芯科技
MAX+plusII的波形编辑器
KX
康芯科技
2.5 IP核
IP(Intellectual Property)就是知识产权核或知识产权模块的意思，在 EDA技术和开发中具有十分重要的地位。
IP核软 IP
固 IP
硬 IP
KX
康芯科技习 题
2-1 叙述 EDA的 FPGA/CPLD设计流程 。
2-2 IP是什么？ IP与 EDA技术的关系是什么？
2-3 叙述 ASIC的设计方法 。
2-4 FPGA/CPLD在 ASIC设计中有什么用处？
2-5 简述在基于 FPGA/CPLD的 EDA设计流程中所涉及的 EDA工具,及其在整个流程中的作用 。
EDA设计流程及其工具
EDA技术 实用教程
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康芯科技第 2章 EDA设计流程及其工具本章首先介绍 FPGA/CPLD开发和 ASIC设计的流程，然后分别介绍与这些设计流程中各环节密切相关的 EDA工具软件，最后就
MAX+plusII的基本情况和 EDA重用模块 IP作一简述。
KX
康芯科技原理图 /VHDL文本编辑综合
FPGA/CPLD
适配
FPGA/CPLD
编程下载
FPGA/CPLD
器件和电路系统时序与功能门级仿真
1、功能仿真
2、时序仿真逻辑综合器结构综合器
1,isp方式下载
2,JTAG方式下载
3、针对 SRAM结构的配置
4,OTP器件编程功能仿真
2.1 FPGA／ CPLD设计流程应用于 FPGA/CPLD的 EDA开发流程,
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2.1.1 设计输入 (原理图／ HDL文本编辑 )
1,图形输入原理图输入状态图输入波形图输入
2,HDL文本输入应用 HDL的文本输入方法克服了上述原理图输入法存在的所有弊端，为 EDA技术的应用和发展打开了一个广阔的天地。
2.1 FPGA／ CPLD设计流程
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2.1.2 综合
2.1 FPGA／ CPLD设计流程将电路的高级语言转换成低级的，
可与 FPGA／ CPLD的基本结构相映射的网表文件或程序。
2.1.3 适配将由综合器产生的网表文件配置于指定的目标器件中，使之产生最终的下载文件，如 JEDEC,Jam格式的文件。
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2.1 FPGA／ CPLD设计流程
2.1.4 时序仿真与功能仿真时序仿真 功能仿真
2.1.5 编程下载 CPLD
FPGA
以乘积项结构方式构成以查表法结构方式构成
2.1.6 硬件测试
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2.2 ASIC及其设计流程数字
A S I C
数模混合 模拟
A S I C A S I C
A S I C
ASIC
用于某一专门用途的集成电路器件
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2.2.1 ASIC设计方法全定制方法 是一种基于晶体管级的，手工设计版图的制造方法。
半定制法 是一种约束性设计方式，约束的目的是简化设计
，缩短设计周期，降低设计成本，提高设计正确率。
ASIC设计方法全定制法 半定制法门阵列法 标准单元法 可编程逻辑器件法
2.2 ASIC及其设计流程
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2.2.2 一般 ASIC设计的流程系统规格说明 系 统 划 分 逻辑设计与综合综合后仿真芯 片 测 试版 图 设 计版 图 验 证参数提取与后仿真 制版、流片
2.2 ASIC及其设计流程
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2.3 常用 EDA工具
EDA工具大致可以分为如下 5个模块：
设计输入编辑器 仿真器HDL综合器适配器 (或布局布线器 ) 下载器
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2.3 常用 EDA工具
2.3.1 设计输入编辑器
2.3.2 HDL综合器
FPGA Compiler II,DC-FPGA
Synplify Pro
Leonardo Spectrum Precision RTL Synthesis
输出文件一般是网表文件
调用方式一般有两种,1、前台模式
2、为后台模式或控制台模式
使用的两种模式,1,图形模式
2、命令行模式 (Shell模式 )
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2.3.3 仿真器
2.3 常用 EDA工具
2.3.4 适配器 (布局布线器 )
VHDL仿真器
Verilog仿真器
Mixed HDL仿真器其他 HDL仿真器输出多种用途的文件时序仿真文件适配技术报告文件向第三方 EDA具的输出文件
FPGA/CPLD编程下载文件
2.3.5 下载器 (编程器 )
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2.4 MAX+plusII概述图形或 HDL
编辑器
MAX+plusII设计流程编译网表提取、数据库建立、逻辑综合、逻辑分割、适配延时网表提取、编程文件汇编编 程 器设 计 输 入 综合或 编 辑 适 配 器 件 下 载仿 真
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MAX+plusII的 HDL文本编辑器
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MAX+plusII的波形编辑器
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2.5 IP核
IP(Intellectual Property)就是知识产权核或知识产权模块的意思，在 EDA技术和开发中具有十分重要的地位。
IP核软 IP
固 IP
硬 IP
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康芯科技习 题
2-1 叙述 EDA的 FPGA/CPLD设计流程 。
2-2 IP是什么？ IP与 EDA技术的关系是什么？
2-3 叙述 ASIC的设计方法 。
2-4 FPGA/CPLD在 ASIC设计中有什么用处？
2-5 简述在基于 FPGA/CPLD的 EDA设计流程中所涉及的 EDA工具,及其在整个流程中的作用 。
