第 6章原理图输入设计方法
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6.1 原理图方式设计初步
6.1.1 基本设计步骤
1,为本项工程设计建立文件夹假设本项设计的文件夹取名为 MY_PRJCT，
路径为,E:\MY_PRJCT。
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6.1.1 基本设计步骤
2,输入设计项目和存盘由此可输入所需的元件名，如 AND2 （2输 入与门）,D FF （D触 发器）,GND （地）、
V C C,IN PU T （输入引脚）,O U T PU T （输出引脚）
基本逻辑元件库，如与门、D触发器等宏功能元件库，如 74161,74138 等参数可设置兆功能元件库，如 L PM _FIFO
基本逻辑元件库中的元件由此可输入所需的元件名，如 AND2 （ 2 输入与门）,D F F（ D 触发器）,G N D （地线）,V C C,I N PU T
（输入引脚）,O U T PU T （输出引脚）
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康芯科技2,输入设计项目和存盘图 6-2 将所需元件全部调入原理图编辑窗图 6-3 连接好原理图并存盘
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6.1.1 基本设计步骤
3,将设计项目设置成工程文件 (Project)
4,选择目标器件并编译图 6-4 对工程文件进行编译、综合和适配等操作
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6.1.1 基本设计步骤
5,时序仿真和包装入库图 6-5 半加器 h_adder.gdf的仿真波形
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6.1.1 基本设计步骤
6,设计顶层文件图 6-6 在顶层编辑窗中调出已设计好的半加器元件
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6.1.1 基本设计步骤
6,设计顶层文件图 6-7 在顶层编辑窗中设计好全加器图 6-8 1位全加器的时序仿真波形
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6.2 较复杂电路的原理图设计
6.2.1 设计有时钟使能的两位十进制计数器图 6-9 用 74390设计一个有时钟使能的两位十进制计数器
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6.2.1 设计有时钟使能的两位十进制计数器图 6-10 调出元件 7439 图 6-11 从 Help中了解 74390的详细功能
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6.2.1 设计有时钟使能的两位十进制计数器图 6-12 两位十进制计数器工作波形
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6.2.2 频率计主结构电路设计图 6-13 两位十进制频率计顶层设计原理图文件
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6.2.2 频率计主结构电路设计图 6-14 两位十进制频率计测频仿真波形
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6.2.3 测频时序控制电路设计图 6-15 测频时序控制电路
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6.2 较复杂电路的原理图设计
6.2.3 测频时序控制电路设计图 6-16 测频时序控制电路工作波形
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6.2.4 频率计顶层电路设计图 6-17 频率计顶层电路原理图 (文件,ft_top.gdf)
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6.2.4 频率计顶层电路设计图 6-18 频率计工作时序波形
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6.3 参数可设置 LPM宏功能块应用
6.3.1 基于 LPM_COUNTER的数控分频器设计
data[ ],置入计数器的并行数据输入； clock,上升沿触发计数时钟输入 。
clk_en,高电平使能所有同步操作输入信号； updown,计数器加减控制输入 。
cin,最低进位输入 ； aclr,异步清 0输入 。
aset,异步置位输入； q[ ],计数输出；
sload,在 clk的上升沿同步并行数据加载输入； cout,计数进位或借位输出 。
LPM_WIDTH,计数器位宽； cnt_en,计数使能控制，
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6.3.1 基于 LPM_COUNTER的数控分频器设计图 6-19 数控分频器电路原理图
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6.3.1 基于 LPM_COUNTER的数控分频器设计图 6-20 数控分频器工作波形
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6.3 参数可设置 LPM宏功能块应用
6.3.2 基于 LPM_ROM的 4位乘法器设计图 6-21 用 LPM_ROM设计的 4位乘法器原理图
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6.3.2 基于 LPM_ROM的 4位乘法器设计图 6-22 LPM_ROM参数设置窗口
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康芯科技6.3.2 基于 LPM_ROM的 4位乘法器设计
LPM_ROM中作为乘法表的数据文件 rom_data.mif
WIDTH = 8 ;
DEPTH = 256 ;
ADDRESS_RADIX = HEX ;
DATA_RADIX = HEX ;
CONTENT BEGIN
00:00 ; 01:00 ; 02:00 ; 03:00 ; 04:00 ; 05:00 ; 06:00 ; 07:00 ; 08:00 ; 09:00;
10:00 ; 11:01 ; 12:02 ; 13:03 ; 14:04 ; 15:05 ; 16:06 ; 17:07 ; 18:08 ; 19:09;
20:00 ; 21:02 ; 22:04 ; 23:06 ; 24:08 ; 25:10 ; 26:12 ; 27:14 ; 28:16 ; 29:18;
30:00 ; 31:03 ; 32:06 ; 33:09 ; 34:12 ; 35:15 ; 36:18 ; 37:21 ; 38:24 ; 39:27;
40:00 ; 41:04 ; 42:08 ; 43:12 ; 44:16 ; 45:20 ; 46:24 ; 47:28 ; 48:32 ; 49:36;
50:00 ; 51:05 ; 52:10 ; 53:15 ; 54:20 ; 55:25 ; 56:30 ; 57:35 ; 58:40 ; 59:45;
60:00 ; 61:06 ; 62:12 ; 63:18 ; 64:24 ; 65:30 ; 66:36 ; 67:42 ; 68:48 ; 69:54;
70:00 ; 71:07 ; 72:14 ; 73:21 ; 74:28 ; 75:35 ; 76:42 ; 77:49 ; 78:56 ; 79:63;
80:00 ; 81:08 ; 82:16 ; 83:24 ; 84:32 ; 85:40 ; 86:48 ; 87:56 ; 88:64 ; 89:72;
90:00 ; 91:09 ; 92:18 ; 93:27 ; 94:36 ; 95:45 ; 96:54 ; 97:63 ; 98:72 ; 99:81;
END ;
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6.3.2 基于 LPM_ROM的 4位乘法器设计图 6-23 LPM_ROM构成的乘法器仿真波形图 6-23是此乘法器的仿真结果。
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6.3.2 基于 LPM_ROM的 4位乘法器设计图 6-24 在 Initialize Memory窗口中编辑乘法表地址 /数据
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6.4 波形输入设计方法图 6-25 待设计电路的预设输入输出波形 图 6-26 打开 wdf波形文件编辑器
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6.4 波形输入设计方法图 6-27 输入待设计电路的信号名
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6.4 波形输入设计方法图 6-28 输入信号名及其端口属性节点名 默认值 I / O 类型
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6.4 波形输入设计方法图 6-29 输出时序信号设置
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康芯科技习 题
6-1 用 74148和与非门实现 8421BCD优先编码器 。
6-2 用 3片 74139组成一个 5-24线译码器 。
6-3 用 74283加法器和逻辑门设计实现一位 8421BCD码加法器电路,输入输出均是 BCD码,CI为低位的进位信号,CO为高位的进位信号,输入为两个 1位十进制数 A,输出用 S表示 。
6-4 设计一个 7人表决电路,参加表决者 7人,同意为 1,不同意为 0,同意者过半则表决通过,绿指示灯亮；表决不通过则红指示灯亮 。
6-5 使用 prim和 mf库中的元件设计一个周期性产生二进制序列 01001011001的序列发生器,用移位寄存器或用同步时序电路实现,并用时序仿真器验证其功能 。
6-6 用 D触发器构成按循环码 (000->001->011->111->101->100->000)规律工作的六进制同步计数器 。
6-7 应用 4位全加器和 74374构成 4位二进制加法计数器 。
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6-8 用 74194,74273,D触发器等器件组成 8位串入并出的转换电路,要求在转换过程中数据不变,只有当 8位一组数据全部转换结束后,输出才变化一次 。 如果使用 74299,74373,D触发器和非门来完成上述功能,应该有怎样的电路？
6-9 用一片 74163和两片 74138构成一个具有 12路脉冲输出的数据分配器 。 要求在原理图上标明第 1路到第 12路输出的位置 。 若改用一片 74195代替以上的 74163，
试完成同样的设计 。
6-10 用同步时序电路对串行二进制输入进行奇偶校验,每检测 5位输入,输出一个结果 。 当 5位输入中 1的数目为奇数时,在最后一位的时刻输出 1。
6-11 用 7490设计模为 872的计数器,且输出的个位,十位,百位都应符合 8421码权重 。
6-12 用 74161设计一个 97分频电路,用置 0和置数两种方法实现 。
6-13 某通信接收机的同步信号为巴克码 1110010。 设计一个检测器,其输入为串行码 x,输出为检测结果 y,当检测到巴克码时,输出 1。
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6-1 用原理图输入法设计 8位全加器
(1) 实验目的,熟悉利用 MAX+plusⅡ 的原理图输入方法设计简单组合电路,掌握层次化设计的方法,并通过一个 8位全加器的设计把握利用
EDA软件进行电子线路设计的详细流程 。
(2) 原理说明,一个 8位全加器可以由 8个 1位全加器构成,加法器间的进位可以串行方式实现,即将低位加法器的进位输出 cout与相临的高位加法器的最低进位输入信号 cin相接 。 而一个 1位全加器可以按照 6.1节介绍的方法来完成 。
(3) 实验内容 1,按照 6.1节介绍的方法与流程,完成半加器和全加器的设计,包括原理图输入,编译,综合,适配,仿真,实验板上的硬件测试,
并将此全加器电路设置成一个硬件符号入库 。 键 1,键 2,键 3(PIO0/1/2)
分别接 ain,bin,cin； 发光管 D2,D1(PIO9/8)分别接 sum和 cout。
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6-1 用原理图输入法设计 8位全加器
(4) 实验内容 2,建立一个更高的原理图设计层次,利用以上获得的 1位全加器构成 8位全加器,并完成编译,综合,适配,
仿真和硬件测试 。 建议选择电路模式 1,键 2,键 1输入 8位加数；键 4,键 3输入 8位被加数；数码 6/5显示加和； D8显示进位 cout。
(5) 思考题,为了提高加法器的速度,如何改进以上设计的进位方式？
(6) 实验报告,详细叙述 8位加法器的设计流程；给出各层次的原理图及其对应的仿真波形图；给出加法器的延时情况；
最后给出硬件测试流程和结果 。
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6-2 用原理图输入法设计较复杂数字系统
(1) 实验目的,熟悉原理图输入法中 74系列等宏功能元件的使用方法,
掌握更复杂的原理图层次化设计技术和数字系统设计方法 。 完成 8位十进制频率机的设计 。
(2) 原理说明,利用 6.2节介绍的 2位计数器模块连接它们的计数进位,
用 4个计数模块就能完成一个 8位有时钟使能的计数器；对于测频控制器的控制信号,在仿真过程中应该注意它们可能的毛刺现象 。 最后按照
6.2节中的设计流程和方法即可完成全部设计 。
(3) 实验内容,首先完成 2位频率计的设计,然后进行硬件测试,建议选择电路模式 2,数码 2和 1显示输出频率值,待测频率 F_IN接 clock0；
测频控制时钟 CLK接 clock2,若选择 clock2 = 8Hz,门控信号 CNT_EN的脉宽恰好为 1秒 。 然后建立一个新的原理图设计层次,在完成实验内容 1
的基础上将其扩展为 8位频率计,仿真测试该频率计待测信号的最高频率,并与实测的结果进行比较 。
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6-2 用原理图输入法设计较复杂数字系统
(4) 实验附加题 1,完成习题 6-4,6-5,6-8和习题 6-9的设计和硬件实验 验证 。
(5) 实验附加题 2,分析图 6-30工作原理,各元件模块的功能以及各端口信号的功能 。 完成该图所示电路的 设计和时序仿真,并 说明该电路 功能,给出其仿真波形和硬件测试方法 。
(6) 实验报告,给出各层次的原理图,工作原理,仿真波形图和分析,详述硬件实验过程和实验结果 。
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6-3 LPM模块使用
(1) 实验目的,掌握 LPM模块的参数设置方法以及设计和应用方法 。
(2) 原理说明,数控分频器和乘法器的设计原理已在 6.3节中作了详细描述 。
(3) 实验内容 1：按照 6.3节介绍的流程和设计原理,分别使用
LPM_COUNTER和 LPM_ROM设计 8位数控分频器和 4位乘法器 。 然后进行波形仿真和硬件测试 。
(4) 实验内容 2,按照以上流程和要求分别对 LPM库中的 LPM_FIFO,乘法器 LPM_MULT,双口随机存储器 LPM_RAM_DQ和移位寄存器 LPM_SHIFTREG进行仿真测试与硬件实验验证 。
(5) 实验报告,按照实验 6-2的要求完成实验报告 。
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6.1 原理图方式设计初步
6.1.1 基本设计步骤
1,为本项工程设计建立文件夹假设本项设计的文件夹取名为 MY_PRJCT，
路径为,E:\MY_PRJCT。
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6.1.1 基本设计步骤
2,输入设计项目和存盘由此可输入所需的元件名，如 AND2 （2输 入与门）,D FF （D触 发器）,GND （地）、
V C C,IN PU T （输入引脚）,O U T PU T （输出引脚）
基本逻辑元件库，如与门、D触发器等宏功能元件库，如 74161,74138 等参数可设置兆功能元件库，如 L PM _FIFO
基本逻辑元件库中的元件由此可输入所需的元件名，如 AND2 （ 2 输入与门）,D F F（ D 触发器）,G N D （地线）,V C C,I N PU T
（输入引脚）,O U T PU T （输出引脚）
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康芯科技2,输入设计项目和存盘图 6-2 将所需元件全部调入原理图编辑窗图 6-3 连接好原理图并存盘
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6.1.1 基本设计步骤
3,将设计项目设置成工程文件 (Project)
4,选择目标器件并编译图 6-4 对工程文件进行编译、综合和适配等操作
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6.1.1 基本设计步骤
5,时序仿真和包装入库图 6-5 半加器 h_adder.gdf的仿真波形
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6.1.1 基本设计步骤
6,设计顶层文件图 6-6 在顶层编辑窗中调出已设计好的半加器元件
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6.1.1 基本设计步骤
6,设计顶层文件图 6-7 在顶层编辑窗中设计好全加器图 6-8 1位全加器的时序仿真波形
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6.2 较复杂电路的原理图设计
6.2.1 设计有时钟使能的两位十进制计数器图 6-9 用 74390设计一个有时钟使能的两位十进制计数器
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6.2.1 设计有时钟使能的两位十进制计数器图 6-10 调出元件 7439 图 6-11 从 Help中了解 74390的详细功能
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6.2.1 设计有时钟使能的两位十进制计数器图 6-12 两位十进制计数器工作波形
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6.2.2 频率计主结构电路设计图 6-13 两位十进制频率计顶层设计原理图文件
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6.2.2 频率计主结构电路设计图 6-14 两位十进制频率计测频仿真波形
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6.2.3 测频时序控制电路设计图 6-15 测频时序控制电路
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6.2 较复杂电路的原理图设计
6.2.3 测频时序控制电路设计图 6-16 测频时序控制电路工作波形
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6.2.4 频率计顶层电路设计图 6-17 频率计顶层电路原理图 (文件,ft_top.gdf)
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6.2.4 频率计顶层电路设计图 6-18 频率计工作时序波形
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6.3 参数可设置 LPM宏功能块应用
6.3.1 基于 LPM_COUNTER的数控分频器设计
data[ ],置入计数器的并行数据输入； clock,上升沿触发计数时钟输入 。
clk_en,高电平使能所有同步操作输入信号； updown,计数器加减控制输入 。
cin,最低进位输入 ； aclr,异步清 0输入 。
aset,异步置位输入； q[ ],计数输出；
sload,在 clk的上升沿同步并行数据加载输入； cout,计数进位或借位输出 。
LPM_WIDTH,计数器位宽； cnt_en,计数使能控制，
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6.3.1 基于 LPM_COUNTER的数控分频器设计图 6-19 数控分频器电路原理图
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6.3.1 基于 LPM_COUNTER的数控分频器设计图 6-20 数控分频器工作波形
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6.3 参数可设置 LPM宏功能块应用
6.3.2 基于 LPM_ROM的 4位乘法器设计图 6-21 用 LPM_ROM设计的 4位乘法器原理图
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6.3.2 基于 LPM_ROM的 4位乘法器设计图 6-22 LPM_ROM参数设置窗口
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康芯科技6.3.2 基于 LPM_ROM的 4位乘法器设计
LPM_ROM中作为乘法表的数据文件 rom_data.mif
WIDTH = 8 ;
DEPTH = 256 ;
ADDRESS_RADIX = HEX ;
DATA_RADIX = HEX ;
CONTENT BEGIN
00:00 ; 01:00 ; 02:00 ; 03:00 ; 04:00 ; 05:00 ; 06:00 ; 07:00 ; 08:00 ; 09:00;
10:00 ; 11:01 ; 12:02 ; 13:03 ; 14:04 ; 15:05 ; 16:06 ; 17:07 ; 18:08 ; 19:09;
20:00 ; 21:02 ; 22:04 ; 23:06 ; 24:08 ; 25:10 ; 26:12 ; 27:14 ; 28:16 ; 29:18;
30:00 ; 31:03 ; 32:06 ; 33:09 ; 34:12 ; 35:15 ; 36:18 ; 37:21 ; 38:24 ; 39:27;
40:00 ; 41:04 ; 42:08 ; 43:12 ; 44:16 ; 45:20 ; 46:24 ; 47:28 ; 48:32 ; 49:36;
50:00 ; 51:05 ; 52:10 ; 53:15 ; 54:20 ; 55:25 ; 56:30 ; 57:35 ; 58:40 ; 59:45;
60:00 ; 61:06 ; 62:12 ; 63:18 ; 64:24 ; 65:30 ; 66:36 ; 67:42 ; 68:48 ; 69:54;
70:00 ; 71:07 ; 72:14 ; 73:21 ; 74:28 ; 75:35 ; 76:42 ; 77:49 ; 78:56 ; 79:63;
80:00 ; 81:08 ; 82:16 ; 83:24 ; 84:32 ; 85:40 ; 86:48 ; 87:56 ; 88:64 ; 89:72;
90:00 ; 91:09 ; 92:18 ; 93:27 ; 94:36 ; 95:45 ; 96:54 ; 97:63 ; 98:72 ; 99:81;
END ;
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6.3.2 基于 LPM_ROM的 4位乘法器设计图 6-23 LPM_ROM构成的乘法器仿真波形图 6-23是此乘法器的仿真结果。
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6.4 波形输入设计方法图 6-25 待设计电路的预设输入输出波形 图 6-26 打开 wdf波形文件编辑器
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6.4 波形输入设计方法图 6-27 输入待设计电路的信号名
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6.4 波形输入设计方法图 6-28 输入信号名及其端口属性节点名 默认值 I / O 类型
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6.4 波形输入设计方法图 6-29 输出时序信号设置
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6-1 用 74148和与非门实现 8421BCD优先编码器 。
6-2 用 3片 74139组成一个 5-24线译码器 。
6-3 用 74283加法器和逻辑门设计实现一位 8421BCD码加法器电路,输入输出均是 BCD码,CI为低位的进位信号,CO为高位的进位信号,输入为两个 1位十进制数 A,输出用 S表示 。
6-4 设计一个 7人表决电路,参加表决者 7人,同意为 1,不同意为 0,同意者过半则表决通过,绿指示灯亮；表决不通过则红指示灯亮 。
6-5 使用 prim和 mf库中的元件设计一个周期性产生二进制序列 01001011001的序列发生器,用移位寄存器或用同步时序电路实现,并用时序仿真器验证其功能 。
6-6 用 D触发器构成按循环码 (000->001->011->111->101->100->000)规律工作的六进制同步计数器 。
6-7 应用 4位全加器和 74374构成 4位二进制加法计数器 。
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6-8 用 74194,74273,D触发器等器件组成 8位串入并出的转换电路,要求在转换过程中数据不变,只有当 8位一组数据全部转换结束后,输出才变化一次 。 如果使用 74299,74373,D触发器和非门来完成上述功能,应该有怎样的电路？
6-9 用一片 74163和两片 74138构成一个具有 12路脉冲输出的数据分配器 。 要求在原理图上标明第 1路到第 12路输出的位置 。 若改用一片 74195代替以上的 74163，
试完成同样的设计 。
6-10 用同步时序电路对串行二进制输入进行奇偶校验,每检测 5位输入,输出一个结果 。 当 5位输入中 1的数目为奇数时,在最后一位的时刻输出 1。
6-11 用 7490设计模为 872的计数器,且输出的个位,十位,百位都应符合 8421码权重 。
6-12 用 74161设计一个 97分频电路,用置 0和置数两种方法实现 。
6-13 某通信接收机的同步信号为巴克码 1110010。 设计一个检测器,其输入为串行码 x,输出为检测结果 y,当检测到巴克码时,输出 1。
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6-1 用原理图输入法设计 8位全加器
(1) 实验目的,熟悉利用 MAX+plusⅡ 的原理图输入方法设计简单组合电路,掌握层次化设计的方法,并通过一个 8位全加器的设计把握利用
EDA软件进行电子线路设计的详细流程 。
(2) 原理说明,一个 8位全加器可以由 8个 1位全加器构成,加法器间的进位可以串行方式实现,即将低位加法器的进位输出 cout与相临的高位加法器的最低进位输入信号 cin相接 。 而一个 1位全加器可以按照 6.1节介绍的方法来完成 。
(3) 实验内容 1,按照 6.1节介绍的方法与流程,完成半加器和全加器的设计,包括原理图输入,编译,综合,适配,仿真,实验板上的硬件测试,
并将此全加器电路设置成一个硬件符号入库 。 键 1,键 2,键 3(PIO0/1/2)
分别接 ain,bin,cin； 发光管 D2,D1(PIO9/8)分别接 sum和 cout。
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6-1 用原理图输入法设计 8位全加器
(4) 实验内容 2,建立一个更高的原理图设计层次,利用以上获得的 1位全加器构成 8位全加器,并完成编译,综合,适配,
仿真和硬件测试 。 建议选择电路模式 1,键 2,键 1输入 8位加数；键 4,键 3输入 8位被加数；数码 6/5显示加和； D8显示进位 cout。
(5) 思考题,为了提高加法器的速度,如何改进以上设计的进位方式？
(6) 实验报告,详细叙述 8位加法器的设计流程；给出各层次的原理图及其对应的仿真波形图；给出加法器的延时情况；
最后给出硬件测试流程和结果 。
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6-2 用原理图输入法设计较复杂数字系统
(1) 实验目的,熟悉原理图输入法中 74系列等宏功能元件的使用方法,
掌握更复杂的原理图层次化设计技术和数字系统设计方法 。 完成 8位十进制频率机的设计 。
(2) 原理说明,利用 6.2节介绍的 2位计数器模块连接它们的计数进位,
用 4个计数模块就能完成一个 8位有时钟使能的计数器；对于测频控制器的控制信号,在仿真过程中应该注意它们可能的毛刺现象 。 最后按照
6.2节中的设计流程和方法即可完成全部设计 。
(3) 实验内容,首先完成 2位频率计的设计,然后进行硬件测试,建议选择电路模式 2,数码 2和 1显示输出频率值,待测频率 F_IN接 clock0；
测频控制时钟 CLK接 clock2,若选择 clock2 = 8Hz,门控信号 CNT_EN的脉宽恰好为 1秒 。 然后建立一个新的原理图设计层次,在完成实验内容 1
的基础上将其扩展为 8位频率计,仿真测试该频率计待测信号的最高频率,并与实测的结果进行比较 。
KX
康芯科技实 验 与 设 计
6-2 用原理图输入法设计较复杂数字系统
(4) 实验附加题 1,完成习题 6-4,6-5,6-8和习题 6-9的设计和硬件实验 验证 。
(5) 实验附加题 2,分析图 6-30工作原理,各元件模块的功能以及各端口信号的功能 。 完成该图所示电路的 设计和时序仿真,并 说明该电路 功能,给出其仿真波形和硬件测试方法 。
(6) 实验报告,给出各层次的原理图,工作原理,仿真波形图和分析,详述硬件实验过程和实验结果 。
KX
康芯科技图 6-30 实验 6-30电路原理图
KX
康芯科技实 验 与 设 计
6-3 LPM模块使用
(1) 实验目的,掌握 LPM模块的参数设置方法以及设计和应用方法 。
(2) 原理说明,数控分频器和乘法器的设计原理已在 6.3节中作了详细描述 。
(3) 实验内容 1：按照 6.3节介绍的流程和设计原理,分别使用
LPM_COUNTER和 LPM_ROM设计 8位数控分频器和 4位乘法器 。 然后进行波形仿真和硬件测试 。
(4) 实验内容 2,按照以上流程和要求分别对 LPM库中的 LPM_FIFO,乘法器 LPM_MULT,双口随机存储器 LPM_RAM_DQ和移位寄存器 LPM_SHIFTREG进行仿真测试与硬件实验验证 。
(5) 实验报告,按照实验 6-2的要求完成实验报告 。
