第 11
11.1
11.2
11.3 基本逻辑及应用
11.4 集成逻辑门电路
11.5 集成触发器
11.6 计数器 返回主目录第 11 章数字电路基础
11.1数 制 与 编一,
数制即计数的方法 。 在我们的日常生活中,最常用的是十进制 。 数字电路中采用的数制有二进制,八进制,十六进制等 。
1.
十进制是最常用的数制 。 在十进制数中有 0～ 9 这 10 个数码,任何一个十进制数均用这 10 个数码来表示 。 计数时以 10
为基数,逢十进一,同一数码在不同位置上表示的数值不同 。
例如：
9999=9× 103＋ 9× 102＋ 9× 101＋ 9× 100
其中,100,101,102,103称为十进制各位的,权,。
对于任意一个十进制整数 M,可用下式来表示：
M=± （ an× 10n-1＋ an-1× 10n-2＋ …+a2× 101＋ a1× 100）
上式中 a1,a2,…,an-1,an为各位的十进制数码 。
2.
在数字电路中广泛应用的是二进制 。 在二进制数中,只有
,0”和,1”两个数码,计数时以 2为基数,逢二进一,即
1+1=10,同一数码在不同位置所表示的数值是不同的 。 对于任何一个二进制整数 N,可用下式表示：
N=± （ Kn× 2n-1＋ Kn-1× 2n-2＋ …+K2× 21＋ K1× 20） 例如：
（ 1011） 2=1× 23＋ 0× 22＋ 1× 21＋ 1× 20
其中,20,21,22,23为二进制数各位的,权,。
3,二进制数与十进制数之间的转换数字电路采用二进制比较方便,但人们习惯用十进制,
因此,经常需在两者间进行转换 。
(1) 二进制数转换为十进制数 ——按权相加法 。
例如,将二进制数 1111转换成十进制数。
（ 1101） 2=1× 23＋ 1× 22＋ 0× 21＋ 1× 20=8+4+0+1=（ 13） 10
(2) 十进制数转换为二进制数 ——除二取余法 。
例如,将十进制数 29
2 29 1
2 14 0
2 7 1
2 3 1
2 1 1
低位高位换算结果为 （ 29） 10=（ 11101） 2。
由以上可以看出,把十进制整数转换为二进制整数时,
可将十进制数连续除 2,直到商为 0,每次所得余数就依次是二进制由低位到高位的各位数字 。
4,十六进制十六进制数有 16 个数码 0,1,2,3,4,5,6,7,8、
9,A,B,C,D,E,F,其中,A~F分别代表十进制的
10~15,计数时,逢十六进一 。
为了与十进制区别,规定十六进制数通常在末尾加字母 H，
例如 28H,5678H等 。
十六进制数各位的,权,从低位到高位依次是 160,161、
162…。 例如,5C4H=5× 162＋ 12× 161＋ 4× 160=（ 1476） 10
可见,将十六进制数转换为十进制数时,只要按,权,展开即可 。 要将十进制数转换为十六进制数时,可先转换为二进制数,
再由二进制数转换为十六进制数 。 例如,
(29） 10=（ 11101） 2=（ 1D） 16
三种数制的数值比较：
十进制数
0 1 2 3 4 5 6 7 8 9 10 11 12 13 14 15
二进制数
0 1 10 11 100 101 110 111 100
0
100
1
101
0
101
1
110
0
110
1
111
0
111
1
十六进制数
0 1 2 3 4 5 6 7 8 9 A B C D E F
二,
用数字或某种文字符号来表示某一对象和信号的过程叫编码 。 在数字电路中,十进制编码或某种文字符号难于实现,一般采用四位二进制数码来表示一位十进制数码,这种方法称为二 —十进制编码,即 BCD码 。 由于这种编码的四位数码从左到右各位对应值分别为 23,22,21,20,即 8,4,2,1,所以
BCD码也叫 8421码,其对应关系如下：
十进制数
0 1 2 3 4 5 6 7 8 9
8421
（ B
CD
码 )
0000 0001 0010 0011 0100 0101 0110 0111 1000 1001
例如,一个十进制数 369可用 8421码表示为：
十进制数,3 6 9
BCD码,0011 0110 1001
除此之外,还有一些其它编码方式,这里不再介绍 。
11.2
所谓逻辑,是指条件与结果之间的关系 。 输入与输出信号之间存在一定逻辑关系的电路称为逻辑电路 。 门电路是一种具有多个输入端和一个输出端的开关电路 。 由于它的输出信号与输入信号之间存在着一定的逻辑关系,所以称为逻辑门电路 。
门电路是数字电路的基本单元 。
1.
与逻辑是指当决定事件发生的所有条件 A,B均具备时,
事件 F才发生 。 如图 11 -1 所示,只有当开关 S1与 S2同时接通时灯泡才亮 。
完整地表示输入输出之间逻辑关系的表格称为真值表 。
若开关接通为,1”,断开为,0”灯亮为,1”,不亮为
,0”，
则图 11 - 1 所示关系的真值表如表 11.1 所示 。
F＝ A·B。
2.
实现与逻辑运算的电路叫与门电路,二极管与门电路如图
11 - 2（ a） 所示,输入端 A,B代表条件,输出端 F代表结果 。
图 11 –1 与逻辑举例
S
1
S
2
E
L
E
表 11.1 真值表
A B F
0 0 0
0 1 0
1 0 0
1 1 1
图 11- 2
(a) 二极管,与,门电路； (b) 与逻辑符号
3 V
0
3 V
0
A
B
V
1
V
2
R
F
＋ E
C
(1 2 V )
( a )
&
A
B
F
( b )
当 UA=UB=0时,V1,V2均导通,输出 UF被限制在 0.7V； 当
UA=0V,UB=3 V时,V1先导通,UF=0.7 V,V2承受反压而截止；
当 UA=3V,UB=0 V时,V2先导通,V1承受反压而截止； 当
UA=UB=3 V时,V1,V2导通,输出端电压 UF=3.7 V,若忽略二极管压降,高电平用 1,低电平用 0代替,其结果与真值表是一致的,与门电路逻辑符号如图 11 - 2（ b） 所示 。 逻辑又称为逻辑乘,逻辑乘的基本运算规则如下：
0·0=0,0·1=1,1·0=0,1·1=1
二,或逻辑及或门电路
1.
或逻辑是指当决定事件发生的各种条件 A,B中只要具备一个或一个以上时,事件 F就发生 。 例如,把两个开关并联后与一盏灯串联接到电源上,当两只开关中有一个或一个以上闭合时灯均能亮,只有两个开关全断开时灯才不亮,如图 11 - 3
（ a） 所示,真值表见表 11.2,其逻辑函数表达式为 F＝ A+B。
2.
用二极管实现,或,逻辑的电路如图 11 - 3（ b） 所示；
图 11 - 3（ c） 是或门的逻辑符号 。 或逻辑又称为逻辑加,逻辑加的基本运算规则如下：
0+0＝ 0,0+1＝ 1,1+0＝ 1,1+1＝ 1
表 11.2
A B F
0 0 0
0 1 1
1 0 1
1 1 1
图 11 - 3
-(a) 或逻辑； (b) 二极管或门电路； (c) 或门逻辑符号
S
1
S
2
E
L
E
3 V
0
3 V
0
B
V
1
V
2
R
－ E
C
( － 1 2 V )
( b )
≥ 1
A
B
F
( c )( a )
A
三,非逻辑及非门电路
1,非逻辑非逻辑是指某事件的发生取决于某个条件的否定,即某条件成立,这事件不发生；某条件不成立,这事件反而会发生 。
如图 11 - 4（ a） 所示,开关 S接通,灯 EL灭；开关断开 。 灯 E
L亮,灯亮与开关断合满足非逻辑关系 。 其真值表见表 11.3，
其逻表达式为 F= 。
2.
用三极管连接的非门如图 11 - 4（ b） 所示,在实际电路中,
若电路参数选择合适,当输入为低电平时,三极管因发射结反偏而截止,则输出为高电平；当输入为高电平时,三极管饱合导通,则输出为低电平 。 所以输入与输出符合非逻辑关系,非门也称为反相器 。 图 11-4（ c） 是非门的逻辑符号 。
A
图 11- 4
（ a） 非逻辑；（ b） 三极管“非”门电路； （ c） 非门逻辑符号
A
S E
L
E
( a )
R
R
1
R
2
－ U
BB
＋ U
CC
R
C
F
( b )
1
A
F
( c )
A F
0 1
1 0
表 11.3 真值表四,复合门电路基本逻辑门经简单组合可构成复合门电路 。 常用的复合门电路有与非门电路和或非门电路 。
与门的输出端接一个非门,使与门的输出反相,就构成了与非门 。 与非门的逻辑表达式为 F= 逻辑表示符号如图
11 - 5 所示 。
或门输出端接一个非门,使输入与输出反相,构成了或非门 。 或非门的逻辑表达式为 F＝ A+B,逻辑表示符号如图 11 - 6
所示 。
,BA?
图 11 –5 与非门逻辑符号 图 11 – 6 或非门逻辑符号
&
A
B
F
≥ 1
A
B
F
例 11.1 两个输入端的与门,或门和与非门的输入波形如图 11 -7(a) 所示,试画出其输出信号的波形 。
解,设与门的输出为 F1,或门的输出为 F2,与非门的输出为 F3,根据逻辑关系其输出波形如图 11 - 7 (b)所示 。
图 11 – 7 例 11.1 图
A
B
F
1
F
2
F
3
( a )
( b )
11.3 基本逻辑及应用逻辑代数也称为布尔代数,是分析和设计逻辑电路的一种数学工具,可用来描述数字电路,数字的结构和特性 。 逻辑代数由逻辑变量,逻辑常数和运算符组成 。 逻辑代数有,0”
和,1”两种逻辑值,它们并不表示数量的大小,而表示逻辑
,假,与,真,两种状态,如开关的开与关等 。 所以,逻辑
,1”与逻辑,0”与自然数 1和 0有着本质的区别 。
一,基本逻辑关系根据逻辑门电路的逻辑关系则有：
与逻辑,F ＝ A·B
或逻辑,F ＝ A+B
非逻辑,F ＝
二,逻辑代数的运算法则的基本规律
1.
0·A=0 1·A=A
A· =0 A·A=A
0+A=A 1+A=1
A+ =1 A+A=A =AA
A
A
2,逻辑代数的基本定律交换律,A·B=B·A A+B=B+A
结合律,ABC=(AB)C=A(BC) A+B+C=(A+B)+C=A+(B+C)
分配律,A(B+C)=AB+AC A+BC=(A+B)(A+C)
反演律,BABA BABA
11.4
前面讨论的门电路都是由二极管,三极管等元件组成的,
称为分立元件门电路 。 随着集成电路的发展,分立元件门电路应用逐渐减少,但是它的工作原理是集成门电路的基础,有助于掌握集成电路 。 下面介绍常用的集成门电路 。
一,TTL集成与非门电路
1,电路结构图 11 - 8（ a） 是最常用的 TTL与非门,11 - 8（ b） 是其逻辑符号图 。
图 11-8 TTL
（ a） 电路； （ b） 逻辑符号
&
A
B
F
C
( b )
R
1
V
1
V
2
A
B
C
b
R
2
V
3
V
4
＋ E
C
R
4
R
3
V
5
R
5
F
( a )
在图 11 -8（ a） 中,V1为多发射极管,它的基极与每个发射极之间都有一个 PN结 。 若用二极管代替 PN结,V1等效电路如图 11 - 9 所示 。 V2,R2和 R5组成了中间级,V3,V4,V5和
R4,R3 组成了输出级 。
2,TTL
(1) 输入端 A,B,C均接高电平 （ 3~6 V） 时,+EC通过
R1为 V1提供足够的基极电流,通过 V1集电结向 V2注入基极电流 。 V2发射极电流又为 V5提供基极电流,使 V5导通,此时 V1
基极电位为三个 PN结正向压降之和,即图 11 –9 用二极管表示多发射极晶体管中的 PN结
R
1
A B C
A
B
C
R
1
＋ E
C
UB1=UBE1+UBE2+UBE5=2.1 V
此时,V1发射结均为反偏,由于 V2饱和,V2集电极电位为
UC2 =UBE5+UCES2=0.7+0.3=1.0V
由于 UB3=UC2=1.0V,V3导通,则
UE3=UB4=0.3 V
V4基极电位为 0.3V,V4的发射极电位也是 0.3 V,所以,
V4截止,V5导通,输出为低电平 0.3V。 可见,输入端全部接高电平 UIH或悬空,则输出为低电平 UOL 。
(2) 输入端 A,B,C任一个接低电平,设 UA=0.3V,B,C
端接高电平或悬空,V1的 bA发射结正偏导通,V1的基极电位
UB1≈1.0V，
V1集电结通过 V2集电结,R2接到 EC。
由于 V1集电结反偏,故 IC1仅为很小的反向漏电流,
IC1β1IB1,故 V1处于深饱和状态,则 UCES1≤0.1 V,因此,
UC1=0.3+UCES1≤ 0.3+0.1=0.4 V
即 UB2≤0.4 V。 这时 V2,V5截止,由于 V2截止,+EC经 R2驱动复合管 V3,V4进入导通状态,因此,输出高电平为
VU=+EC-IB3R2-UBE3-UBE4≈5-0-0.7-0.7≈3.6 V
,4.1
1
1
1 mAR
UEI BC
B?
可见,输入端有一个或几个全部为低电平时,输出为高电平 UOH ；
例 11.2;)1( BABAA
.)2( CAABBCCAAB
证明
BAAABABAABABAA )()1(
BCAACAABBCCAAB )()2(
CAABBCACAA B CAB )()(
推论
CAABB C DCAAB
CAABB C DCAAB
例 11.3 用逻辑代数运算法则化简逻辑式：
解 CBBBCACBAF
)1()1()( ABBABBACBCCBA
BABBBA )(
TTL
(1) 输出高电平 UOH：输入端有一个或一个以上低电平时,
输出端得到的高电平值； UOH典型值为 3.6 V。
(2) 输出低电平 UOL：输入端全部为高电平时,输出端得到的低电平值 ; UOL典型值为 0.3 V。
(3) 开门电平 UON：保证输出低电平的最小输入电平值 ; 典型值为 1.4 V。
(4) 关门电平 UOFF：使输出电压达到规定高电平的 90%时,
输入低电平的最大值；典型值为 1 V。
(5) 扇出系数 N0：输出端最多能带同类门电路的个数,它反映了与非门的最大负载能力；对 TTL与非门,一般扇出系数
N0=8～ 10。
11.5
利用集成门电路可以组成具有记忆功能的触发器 。 触发器是一种具有两种稳定状态的电路,可以分别代表二进制数码 1
或 0。 当外加触发信号时,触发器能从一种状态翻转到另一种状态,即它能按逻辑功能在 1,0两数码之间变化,因此,触发器是储存数字信号的基本单元电路,是各种时序电路的基础 。
目前,触发器大多采用集成电路产品 。 按逻辑功能的不同,
触发器有 RS触发器,JK触发器和 D触发器等 。
一,基本 RS
图 11 - 10 是基本 RS触发器的逻辑图和逻辑符号 。 它由两个与非门交叉连接而成 。 R,S是输入端,Q,是输出端 。
图 11-10 基本 RS
（ a） 逻辑图； （ b） 逻辑符号
A
&
S
B
&
R
QQ
( a )
Q Q
SR
( b )
在正常条件下,若 Q=1,则 =0,称触发器处于,1”
态；若 Q=0,则 =1,称触发器处于,0”态；输入端 R称为置,0”端,S称为置,1”端 。
下面分析输入与输出的逻辑关系 。
(1) S=1,R=0。
当 R=0时,与非门 A的输出为 1,即 =1。 由于 S=1,与非门 B的两个输入端全为 1,所以 B门的输出为 0,即 Q=0。 若触发器原来处于,0”态,在 S=1,R=0信号作用下,触发器仍保持,0”态；若原来处于,1”态,则触发器就会由,1”状态翻转为,0状态 。
Q
Q
Q
(2) S=0,R=1。
设触发器的初始状态为 0,则 Q=0,=1。 由于 S=0,B门有一个输入为 0,其输出 Q则为 1,而 A门的输入全为 1,其输出则为 0。 因此,触发器由,0”状态翻转为,1”状态 。 若它的初始状态为 1 态,触发器仍保持,1”状态不变 。
(3) S=1,R=1。
在 S=1,R=1时,若触发器原来处于,0”态,即 Q=0，
=1,此时 B门的两个输入端都是 1,输出 Q=0,A门有一个输入为 0,输出 =1,触发器的状态不变 。
Q
Q
Q
Q
若触发器原来处于,1”状态,即 Q=1,=0,此时,
A门输出为 0,即 =0,B门输出为 1,即 Q=1,触发器的状态也不变 。 由此可见,S=1,R=1触发器保持原有状态,这体现了触发器的记忆功能 。
(4) S=0,R=0。
R,S全为 0时,A,B两门都有 0输入端,则它们的输出
Q,全为 1,这时,不符合 Q与 相反的逻辑状态 。 当
R和 S同时由 0变为 1后,触发器的状态不能确定,这种情况在使用中应避免出现 。 综上所述,可列出基本 RS触发器的逻辑状态表 (如表 11.4)。
Q
Q
Q Q
表 11.4 基本 RS触发器的状态表
S R Q 逻辑功能
0 1 1 0 置 1
1 0 0 1 置 0
1 1 不变 不变 保持
0 0 不定 不定 不允许
Q
从上述分析可知,基本 RS触发器有两个状态,它可以直接置位或复位,并具有存储和记忆功能 。
二,同步 RS触发器图 11 -11（ a） 是同步 RS触发器的逻辑电路图,图 11 - 11
（ b） 是其逻辑符号图 。 其中,与非门 A和 B构成基本 RS触发器,
与非门 C,D构成导引电路,通过它把输入信号引导到基本触发器上 。 RD,SD是直接复位,直接置位端 。 只要在 RD或 SD上直接加上一个低电平信号,就可以使触发器处于预先规定的,0”
状态或,1”状态 。 另外,RD,SD在不使用时应置高电平 。 CP
是时钟脉冲输入端,时钟脉冲来到之前,即 CP=0时,无论 R和 S
端的电平如何变化,C门,D门的输出均为 1,基本触发器保持原状态不变 。 在时钟脉冲来到之后,即 CP=1时,触发器才按 R、
S端的输入状态决定其输出状态 。 时钟脉冲过去之后,输出状态保持时钟脉冲为高电平时的状态不变 。
图 11 – 11 同步 RS
（ a） 逻辑电路图； （ b） 逻辑符号图
A
&
R
D
B
&
S
D
Q Q
( a )
C
&
D
&
S R
CP
S
D
R
D
S CP R
QQ
( b )
在时钟脉冲来到之后,CP变为 1,R和 S的状态开始起作用,其工作状态如下所述 。
(1) S=1,R=0。
由于 S=1,当时钟脉冲来到时,CP=1,C门输出为 0。 若触发器原来处于,0”态,即 Q=0,=1,则 A门输出转变为
Q=1。 因为 R=0,D门输出为 1,B门输入全为 1,则输出变为
=0。 若触发器原来处于,1”状态,即 Q=1,=0，
则 A门输出为 Q=1。 因为 R=0,D门输出为 1,B门输入全为 1，
则输出为 =0。 结论,当 S=1,R=0时不管触发器原来处于何种状态,在 CP到来后触发器处于,1”状态 。
Q
Q Q
Q
(2) S=0,R=1。
由于 R=1,时钟脉冲来到之后,CP=1,D门输入全为 1,则
D门输出为 0,不管触发器原来处于何种状态,=1。 由于 A
门输入全为 1,所以 Q=0。
(3) R=0,S=0。
由于 R=0,S=0,则 C门,D门均输出为 1,所以触发器的状态不会改变 。
(4) S=1,R=1。
R=1,S=1,当时钟脉冲到来之后,CP=1,则 C门与 D门输出都为 0,A门与 B门输出为 1,即 Q= =1,破坏了 Q与 的逻辑关系,当输入信号消失后,触发器的状态不能确定,因而实际使用中应避免出现此情况 。
Q
Q Q
图 11 - 12 是同步 RS触发器的工作波形,表 11.5 是其逻辑状态表 。 表中 Qn+1表示脉冲到来之后的状态,Qn表示现态 。
由图 11 - 12 可知,触发器状态随 R,S及 CP脉冲而变化,
在时钟脉冲 CP作用期间,即 CP=1期间,R和 S不能同时为 1；
若 R,S的状态连续发生变化,则触发器的状态亦随之发生变化,
即出现了在一个计数脉冲作用下,可能引起触发器一次或多次翻转,产生了,空翻,现象,因此,同步 RS触发器不能作为计数器使用 。
图 11 –12 时序图
CP
1 2 3 4 5 6
R
S
Q
Q
不定表 11.5 逻辑状态表
S R Qn+1
0 0 Qn+1=Qn
0 1 1
1 0 0
1 1 不定三,JK触发器主从 JK触发器是一种无空翻的触发器 。 图 11 -13（ a） 是
JK触发器的逻辑电路图,图 11 -13（ b） 是其逻辑符号 。 它由两个同步 RS触发器组成,前级为主触发器,后级为从触发器,,,复位端 （ 平时应处于高电平 ）,J、
K为控制输入端,时钟脉冲经过反相器加到从触发器上,从而形成两个互补的时钟控制信号 。
时钟脉冲作用期间,CP=1,=0,从触发器被封锁,
保持原状态,Q在脉冲作用期间不变；主触发器的状态取决于时钟脉冲为低电平的状态和 J,K输入端的状态 。
Ds
DR
CP
图 11 –13 JK
（ a） 逻辑图； （ b） 逻辑符号主
S
D
S
R
J
CP
K
R
D
Q
Q
从
CP
R
D
S
D
Q
Q
1
( a )
Q
Q
CP
K
J
S
D
R
D
( b )
CP
S
R
时钟脉冲作用期间,CP=1,=0,从触发器被封锁,保持原状态,Q在脉冲作用期间不变；主触发器的状态取决于时钟脉冲为低电平的状态和 J,K输入端的状态 。
当时钟脉冲过去后,CP=0,=1,主触发器被封锁,从触发器导引门畅通,将主触发器的状态移入从触发器中 。 其工作过程如下：
( 1) J=1,K=1。
设时钟脉冲到来之前,即 CP=0,触发器的初始状态为,0”，
这时主触发器的 S= =1,R=Q=0,当时钟脉冲到来之后,即
CP=1时,由于主触发器的 J=1和 R=0,故翻转为,1”态 。 当 CP
从 1 下跳为 0时,由于从触发器 J=1和 R=0,它也翻转为,1”态 。
反之,设主触发器的 J=0和 R=1,当 CP=1时,它翻转为,0”态 。
当 CP下跳为 0时,从触发器也翻转为,0”态 。
CP
CP
Q
(2) J=0,K=0。
设触发器的初始状态为,0”态 。 当主触发器 CP=1时,由于主触发器的 J=0和 R=0,它的状态保持不变,当 CP下跳时,
由于主触发器的 J=0和 R=1,也保持原状态不变；如果初始状态为 1,也保持原状态不变 。
(3) J=0,K=1。
设触发器的初始状态为,1”,当时钟脉冲上升沿来到之后,
主触发器 Q=0,=1,所以,在 CP=1期间,主触发器被置为
0。 由于 =0,从触发器被封锁,主触发器的 0态被暂存起来,当时钟脉冲下跳后,CP=0,主触发器被封锁,而 =1，
从触发器打开,取得与主触发器一致 。
CP
CP
Q
若触发器的初始状态为 0,由同样的分析可知,在时钟脉冲作用后,触发器的状态仍为 0。 可见,不论触发器原来的状态如何,当 J=0,K=1时,总是使触发器置 0。
(4) J=1,K=0。
同样分析可得 (读者可自行分析 ),当时钟脉冲作用之后,
触发器的状态总是和 J状态一致,即保持 1态 。
JK触发器的逻辑功能如表 11.6 所示 。
表 11.6 中 Qn+1是脉冲到来之后的状态 。
由以上分析可知,当 J=K=1时,每到来一时钟脉冲,触发器状态就翻转一次；当 J=K=0时,触发器将保持原状态不变；
当 J≠K时,触发器翻转后的状态将和 J的状态一致,主触发器的状态更新发生在时钟脉冲 CP=1期间,从触发器的状态翻转发生在时钟脉冲的下降沿 。
表 11.6 JK触发器的逻辑功能
J K Qn+1
0 0 Qn
0 1 0
1 0 1
1 1
nQ
四,D触发器图 11-14（ a） 是 D触发器的逻辑符号 。 D触发器只有一个同步输入端,其应用十分广泛 。 其中,D是数据输入端,CP
为时钟脉冲输入端,,为直接置位,复位端,它们均为低电平有效,不用时应使之处于高电平状态,表 11.7 是其逻辑功能表 。 图 11 - 14（ b） 是其工作波形时序图 。
D触发器的逻辑功能是当 D=0时,在时钟脉冲下降沿到来后,输出状态将变成 Qn+1=0；而当 D=1时,在 CP下降沿到来后,输出状态将变成 Qn+1=1。 综上所述,D触发器的输出状态只取决于 CP到达前 D输入端的状态,与触发器现态无关,即
Qn+1=D。
DS D
R
图 11 – 14 工作波形时序图（ a） 逻辑符号； （ b） 时序图
Q
QCCP
D
S
D
R
D
( a )
D
Q
D
CP
( b )
例题 11.3 将 D触发器的输入端 D接到输出端 [AKQ-],如图
11- 15 所示,试分析其功能 。
解,若初态为 0,即 Q=0,=1,则当 CP上升沿来到时,
Q翻转为 1,即 Q=1,=0；下一个 CP上升沿来到时,Q翻转为
0,即 Q=0,=1。 可见,每来一个 CP脉冲,发器翻转一次,具计数功能,即 Qn+1= 。 此电路称为 T触发器电路 。
Q
Q
nQ
图 11 – 15 例题 11.3电路
D
CP
Q Q
11.6 计数器在电子计算机和数字系统中,计数器是重要的基本部件,
它能累计和寄存输入脉冲的数目 。 计数器的应用十分广泛,在各种数字设备中几乎都要用计数器 。 计数器按其进位制的不同,
可分为二进制计数器和十进制计数器,本节着重介绍二进制计数器 。
图 11 - 16 是由 JK触发器组成的四位二进制加法计数器的逻辑电路图。
JK触发器作计数器使用时,JK输入端悬空,相当于接高电平,根据 JK触发器的工作原理,J=K=1时,每当一个时钟脉冲结束时,触发器就翻转一次,实现计数；低位触发器翻转两次,即计两个数,就产生了一个进位脉冲 。
图 11 –16 加法计数器的逻辑电路图
S
D
R
D
CP
计数脉冲
J
CP
K
F
0
清零
J
CP
K
F
1
Q
0
S
D
J
CP
K
F
2
Q
1
S
D
J
CP
K
F
3
Q
2
S
D
Q
3
因此,高位触发器的 CP端应接低位的 Q端 。 计数前,先端加一置,0”负脉冲,使所有的触发器 F0～
F3全部处于,0”状态,即 Q0=Q1=Q2=Q3=0,这种情况称计数器清,0”。 已清,0”的所有计数器初始状态为,0”,即计数器为,0000”状态 。
当第一个脉冲结束时,触发器 F0由 0变为 1,即 Q0由 0变为 1，
0由 0变为 1产生一正跳变,它对 F1不起作用,这时计数器呈
Q3Q2Q1Q0=0001状态 。
当第二个脉冲结束时,触发器 F0由 1变为 0,即 Q0＝ 0，
1,由于 Q0由 1变为 0产生负跳变,送至 F1的输入端,于是 F1由 0变为 1,并产生一正跳变,这个脉冲对 F2不起作用,故计数器呈 Q3Q2Q1Q0＝ 0010状态 。
DR
0Q
当第三个计数脉冲结束时,触发器 F0翻转为 1,即 Q1=1，
=0,F1F2F3都不翻转,计数器状态为 Q3Q2Q1Q0=0011。
如此继续下去,可画出如图 11 - 17 所示的波形图,其状态表如表 11.8 所示 。
图 11 - 17 中,第一位 Q0每累计一个数,状态都要变一次； 第二位 Q1每累计两个数,状态变一次；第三位 Q2每累计四个数,状态变一次；第四位 Q3每累计八个数,状态变一次 。 每个触发器的脉冲的频率是低一位触发器输出脉冲频率的二分之一 。 所以,这种计数器也可作分频器使用 。
1Q
图 11 – 17 二进制加法计数器的工作波形图
CP
1 2 3 4 5 6 7 8 9 10 11 12 13 14 15 16
Q
0
Q
1
Q
2
Q
3
表 11.8 加法计数器状态表输入脉冲序号 Q3 Q2 Q1 Q0
0 0 0 0 0
1 0 0 0 1
2 0 0 1 0
3 0 0 1 1
4 0 1 0 0
5 0 1 0 1
6 0 1 1 0
7 0 1 1 1
续表（ 2）
输入脉冲序号 Q3 Q2 Q1 Q0
8 1 0 0 0
9 1 0 0 1
10 1 0 1 0
11 1 0 1 1
12 1 1 0 0
13 1 1 0 1
14 1 1 1 0
15 1 1 1 1
11.1
11.2
11.3 基本逻辑及应用
11.4 集成逻辑门电路
11.5 集成触发器
11.6 计数器 返回主目录第 11 章数字电路基础
11.1数 制 与 编一,
数制即计数的方法 。 在我们的日常生活中,最常用的是十进制 。 数字电路中采用的数制有二进制,八进制,十六进制等 。
1.
十进制是最常用的数制 。 在十进制数中有 0～ 9 这 10 个数码,任何一个十进制数均用这 10 个数码来表示 。 计数时以 10
为基数,逢十进一,同一数码在不同位置上表示的数值不同 。
例如：
9999=9× 103＋ 9× 102＋ 9× 101＋ 9× 100
其中,100,101,102,103称为十进制各位的,权,。
对于任意一个十进制整数 M,可用下式来表示：
M=± （ an× 10n-1＋ an-1× 10n-2＋ …+a2× 101＋ a1× 100）
上式中 a1,a2,…,an-1,an为各位的十进制数码 。
2.
在数字电路中广泛应用的是二进制 。 在二进制数中,只有
,0”和,1”两个数码,计数时以 2为基数,逢二进一,即
1+1=10,同一数码在不同位置所表示的数值是不同的 。 对于任何一个二进制整数 N,可用下式表示：
N=± （ Kn× 2n-1＋ Kn-1× 2n-2＋ …+K2× 21＋ K1× 20） 例如：
（ 1011） 2=1× 23＋ 0× 22＋ 1× 21＋ 1× 20
其中,20,21,22,23为二进制数各位的,权,。
3,二进制数与十进制数之间的转换数字电路采用二进制比较方便,但人们习惯用十进制,
因此,经常需在两者间进行转换 。
(1) 二进制数转换为十进制数 ——按权相加法 。
例如,将二进制数 1111转换成十进制数。
（ 1101） 2=1× 23＋ 1× 22＋ 0× 21＋ 1× 20=8+4+0+1=（ 13） 10
(2) 十进制数转换为二进制数 ——除二取余法 。
例如,将十进制数 29
2 29 1
2 14 0
2 7 1
2 3 1
2 1 1
低位高位换算结果为 （ 29） 10=（ 11101） 2。
由以上可以看出,把十进制整数转换为二进制整数时,
可将十进制数连续除 2,直到商为 0,每次所得余数就依次是二进制由低位到高位的各位数字 。
4,十六进制十六进制数有 16 个数码 0,1,2,3,4,5,6,7,8、
9,A,B,C,D,E,F,其中,A~F分别代表十进制的
10~15,计数时,逢十六进一 。
为了与十进制区别,规定十六进制数通常在末尾加字母 H，
例如 28H,5678H等 。
十六进制数各位的,权,从低位到高位依次是 160,161、
162…。 例如,5C4H=5× 162＋ 12× 161＋ 4× 160=（ 1476） 10
可见,将十六进制数转换为十进制数时,只要按,权,展开即可 。 要将十进制数转换为十六进制数时,可先转换为二进制数,
再由二进制数转换为十六进制数 。 例如,
(29） 10=（ 11101） 2=（ 1D） 16
三种数制的数值比较：
十进制数
0 1 2 3 4 5 6 7 8 9 10 11 12 13 14 15
二进制数
0 1 10 11 100 101 110 111 100
0
100
1
101
0
101
1
110
0
110
1
111
0
111
1
十六进制数
0 1 2 3 4 5 6 7 8 9 A B C D E F
二,
用数字或某种文字符号来表示某一对象和信号的过程叫编码 。 在数字电路中,十进制编码或某种文字符号难于实现,一般采用四位二进制数码来表示一位十进制数码,这种方法称为二 —十进制编码,即 BCD码 。 由于这种编码的四位数码从左到右各位对应值分别为 23,22,21,20,即 8,4,2,1,所以
BCD码也叫 8421码,其对应关系如下：
十进制数
0 1 2 3 4 5 6 7 8 9
8421
（ B
CD
码 )
0000 0001 0010 0011 0100 0101 0110 0111 1000 1001
例如,一个十进制数 369可用 8421码表示为：
十进制数,3 6 9
BCD码,0011 0110 1001
除此之外,还有一些其它编码方式,这里不再介绍 。
11.2
所谓逻辑,是指条件与结果之间的关系 。 输入与输出信号之间存在一定逻辑关系的电路称为逻辑电路 。 门电路是一种具有多个输入端和一个输出端的开关电路 。 由于它的输出信号与输入信号之间存在着一定的逻辑关系,所以称为逻辑门电路 。
门电路是数字电路的基本单元 。
1.
与逻辑是指当决定事件发生的所有条件 A,B均具备时,
事件 F才发生 。 如图 11 -1 所示,只有当开关 S1与 S2同时接通时灯泡才亮 。
完整地表示输入输出之间逻辑关系的表格称为真值表 。
若开关接通为,1”,断开为,0”灯亮为,1”,不亮为
,0”，
则图 11 - 1 所示关系的真值表如表 11.1 所示 。
F＝ A·B。
2.
实现与逻辑运算的电路叫与门电路,二极管与门电路如图
11 - 2（ a） 所示,输入端 A,B代表条件,输出端 F代表结果 。
图 11 –1 与逻辑举例
S
1
S
2
E
L
E
表 11.1 真值表
A B F
0 0 0
0 1 0
1 0 0
1 1 1
图 11- 2
(a) 二极管,与,门电路； (b) 与逻辑符号
3 V
0
3 V
0
A
B
V
1
V
2
R
F
＋ E
C
(1 2 V )
( a )
&
A
B
F
( b )
当 UA=UB=0时,V1,V2均导通,输出 UF被限制在 0.7V； 当
UA=0V,UB=3 V时,V1先导通,UF=0.7 V,V2承受反压而截止；
当 UA=3V,UB=0 V时,V2先导通,V1承受反压而截止； 当
UA=UB=3 V时,V1,V2导通,输出端电压 UF=3.7 V,若忽略二极管压降,高电平用 1,低电平用 0代替,其结果与真值表是一致的,与门电路逻辑符号如图 11 - 2（ b） 所示 。 逻辑又称为逻辑乘,逻辑乘的基本运算规则如下：
0·0=0,0·1=1,1·0=0,1·1=1
二,或逻辑及或门电路
1.
或逻辑是指当决定事件发生的各种条件 A,B中只要具备一个或一个以上时,事件 F就发生 。 例如,把两个开关并联后与一盏灯串联接到电源上,当两只开关中有一个或一个以上闭合时灯均能亮,只有两个开关全断开时灯才不亮,如图 11 - 3
（ a） 所示,真值表见表 11.2,其逻辑函数表达式为 F＝ A+B。
2.
用二极管实现,或,逻辑的电路如图 11 - 3（ b） 所示；
图 11 - 3（ c） 是或门的逻辑符号 。 或逻辑又称为逻辑加,逻辑加的基本运算规则如下：
0+0＝ 0,0+1＝ 1,1+0＝ 1,1+1＝ 1
表 11.2
A B F
0 0 0
0 1 1
1 0 1
1 1 1
图 11 - 3
-(a) 或逻辑； (b) 二极管或门电路； (c) 或门逻辑符号
S
1
S
2
E
L
E
3 V
0
3 V
0
B
V
1
V
2
R
－ E
C
( － 1 2 V )
( b )
≥ 1
A
B
F
( c )( a )
A
三,非逻辑及非门电路
1,非逻辑非逻辑是指某事件的发生取决于某个条件的否定,即某条件成立,这事件不发生；某条件不成立,这事件反而会发生 。
如图 11 - 4（ a） 所示,开关 S接通,灯 EL灭；开关断开 。 灯 E
L亮,灯亮与开关断合满足非逻辑关系 。 其真值表见表 11.3，
其逻表达式为 F= 。
2.
用三极管连接的非门如图 11 - 4（ b） 所示,在实际电路中,
若电路参数选择合适,当输入为低电平时,三极管因发射结反偏而截止,则输出为高电平；当输入为高电平时,三极管饱合导通,则输出为低电平 。 所以输入与输出符合非逻辑关系,非门也称为反相器 。 图 11-4（ c） 是非门的逻辑符号 。
A
图 11- 4
（ a） 非逻辑；（ b） 三极管“非”门电路； （ c） 非门逻辑符号
A
S E
L
E
( a )
R
R
1
R
2
－ U
BB
＋ U
CC
R
C
F
( b )
1
A
F
( c )
A F
0 1
1 0
表 11.3 真值表四,复合门电路基本逻辑门经简单组合可构成复合门电路 。 常用的复合门电路有与非门电路和或非门电路 。
与门的输出端接一个非门,使与门的输出反相,就构成了与非门 。 与非门的逻辑表达式为 F= 逻辑表示符号如图
11 - 5 所示 。
或门输出端接一个非门,使输入与输出反相,构成了或非门 。 或非门的逻辑表达式为 F＝ A+B,逻辑表示符号如图 11 - 6
所示 。
,BA?
图 11 –5 与非门逻辑符号 图 11 – 6 或非门逻辑符号
&
A
B
F
≥ 1
A
B
F
例 11.1 两个输入端的与门,或门和与非门的输入波形如图 11 -7(a) 所示,试画出其输出信号的波形 。
解,设与门的输出为 F1,或门的输出为 F2,与非门的输出为 F3,根据逻辑关系其输出波形如图 11 - 7 (b)所示 。
图 11 – 7 例 11.1 图
A
B
F
1
F
2
F
3
( a )
( b )
11.3 基本逻辑及应用逻辑代数也称为布尔代数,是分析和设计逻辑电路的一种数学工具,可用来描述数字电路,数字的结构和特性 。 逻辑代数由逻辑变量,逻辑常数和运算符组成 。 逻辑代数有,0”
和,1”两种逻辑值,它们并不表示数量的大小,而表示逻辑
,假,与,真,两种状态,如开关的开与关等 。 所以,逻辑
,1”与逻辑,0”与自然数 1和 0有着本质的区别 。
一,基本逻辑关系根据逻辑门电路的逻辑关系则有：
与逻辑,F ＝ A·B
或逻辑,F ＝ A+B
非逻辑,F ＝
二,逻辑代数的运算法则的基本规律
1.
0·A=0 1·A=A
A· =0 A·A=A
0+A=A 1+A=1
A+ =1 A+A=A =AA
A
A
2,逻辑代数的基本定律交换律,A·B=B·A A+B=B+A
结合律,ABC=(AB)C=A(BC) A+B+C=(A+B)+C=A+(B+C)
分配律,A(B+C)=AB+AC A+BC=(A+B)(A+C)
反演律,BABA BABA
11.4
前面讨论的门电路都是由二极管,三极管等元件组成的,
称为分立元件门电路 。 随着集成电路的发展,分立元件门电路应用逐渐减少,但是它的工作原理是集成门电路的基础,有助于掌握集成电路 。 下面介绍常用的集成门电路 。
一,TTL集成与非门电路
1,电路结构图 11 - 8（ a） 是最常用的 TTL与非门,11 - 8（ b） 是其逻辑符号图 。
图 11-8 TTL
（ a） 电路； （ b） 逻辑符号
&
A
B
F
C
( b )
R
1
V
1
V
2
A
B
C
b
R
2
V
3
V
4
＋ E
C
R
4
R
3
V
5
R
5
F
( a )
在图 11 -8（ a） 中,V1为多发射极管,它的基极与每个发射极之间都有一个 PN结 。 若用二极管代替 PN结,V1等效电路如图 11 - 9 所示 。 V2,R2和 R5组成了中间级,V3,V4,V5和
R4,R3 组成了输出级 。
2,TTL
(1) 输入端 A,B,C均接高电平 （ 3~6 V） 时,+EC通过
R1为 V1提供足够的基极电流,通过 V1集电结向 V2注入基极电流 。 V2发射极电流又为 V5提供基极电流,使 V5导通,此时 V1
基极电位为三个 PN结正向压降之和,即图 11 –9 用二极管表示多发射极晶体管中的 PN结
R
1
A B C
A
B
C
R
1
＋ E
C
UB1=UBE1+UBE2+UBE5=2.1 V
此时,V1发射结均为反偏,由于 V2饱和,V2集电极电位为
UC2 =UBE5+UCES2=0.7+0.3=1.0V
由于 UB3=UC2=1.0V,V3导通,则
UE3=UB4=0.3 V
V4基极电位为 0.3V,V4的发射极电位也是 0.3 V,所以,
V4截止,V5导通,输出为低电平 0.3V。 可见,输入端全部接高电平 UIH或悬空,则输出为低电平 UOL 。
(2) 输入端 A,B,C任一个接低电平,设 UA=0.3V,B,C
端接高电平或悬空,V1的 bA发射结正偏导通,V1的基极电位
UB1≈1.0V，
V1集电结通过 V2集电结,R2接到 EC。
由于 V1集电结反偏,故 IC1仅为很小的反向漏电流,
IC1β1IB1,故 V1处于深饱和状态,则 UCES1≤0.1 V,因此,
UC1=0.3+UCES1≤ 0.3+0.1=0.4 V
即 UB2≤0.4 V。 这时 V2,V5截止,由于 V2截止,+EC经 R2驱动复合管 V3,V4进入导通状态,因此,输出高电平为
VU=+EC-IB3R2-UBE3-UBE4≈5-0-0.7-0.7≈3.6 V
,4.1
1
1
1 mAR
UEI BC
B?
可见,输入端有一个或几个全部为低电平时,输出为高电平 UOH ；
例 11.2;)1( BABAA
.)2( CAABBCCAAB
证明
BAAABABAABABAA )()1(
BCAACAABBCCAAB )()2(
CAABBCACAA B CAB )()(
推论
CAABB C DCAAB
CAABB C DCAAB
例 11.3 用逻辑代数运算法则化简逻辑式：
解 CBBBCACBAF
)1()1()( ABBABBACBCCBA
BABBBA )(
TTL
(1) 输出高电平 UOH：输入端有一个或一个以上低电平时,
输出端得到的高电平值； UOH典型值为 3.6 V。
(2) 输出低电平 UOL：输入端全部为高电平时,输出端得到的低电平值 ; UOL典型值为 0.3 V。
(3) 开门电平 UON：保证输出低电平的最小输入电平值 ; 典型值为 1.4 V。
(4) 关门电平 UOFF：使输出电压达到规定高电平的 90%时,
输入低电平的最大值；典型值为 1 V。
(5) 扇出系数 N0：输出端最多能带同类门电路的个数,它反映了与非门的最大负载能力；对 TTL与非门,一般扇出系数
N0=8～ 10。
11.5
利用集成门电路可以组成具有记忆功能的触发器 。 触发器是一种具有两种稳定状态的电路,可以分别代表二进制数码 1
或 0。 当外加触发信号时,触发器能从一种状态翻转到另一种状态,即它能按逻辑功能在 1,0两数码之间变化,因此,触发器是储存数字信号的基本单元电路,是各种时序电路的基础 。
目前,触发器大多采用集成电路产品 。 按逻辑功能的不同,
触发器有 RS触发器,JK触发器和 D触发器等 。
一,基本 RS
图 11 - 10 是基本 RS触发器的逻辑图和逻辑符号 。 它由两个与非门交叉连接而成 。 R,S是输入端,Q,是输出端 。
图 11-10 基本 RS
（ a） 逻辑图； （ b） 逻辑符号
A
&
S
B
&
R
( a )
Q Q
SR
( b )
在正常条件下,若 Q=1,则 =0,称触发器处于,1”
态；若 Q=0,则 =1,称触发器处于,0”态；输入端 R称为置,0”端,S称为置,1”端 。
下面分析输入与输出的逻辑关系 。
(1) S=1,R=0。
当 R=0时,与非门 A的输出为 1,即 =1。 由于 S=1,与非门 B的两个输入端全为 1,所以 B门的输出为 0,即 Q=0。 若触发器原来处于,0”态,在 S=1,R=0信号作用下,触发器仍保持,0”态；若原来处于,1”态,则触发器就会由,1”状态翻转为,0状态 。
Q
Q
Q
(2) S=0,R=1。
设触发器的初始状态为 0,则 Q=0,=1。 由于 S=0,B门有一个输入为 0,其输出 Q则为 1,而 A门的输入全为 1,其输出则为 0。 因此,触发器由,0”状态翻转为,1”状态 。 若它的初始状态为 1 态,触发器仍保持,1”状态不变 。
(3) S=1,R=1。
在 S=1,R=1时,若触发器原来处于,0”态,即 Q=0，
=1,此时 B门的两个输入端都是 1,输出 Q=0,A门有一个输入为 0,输出 =1,触发器的状态不变 。
Q
Q
Q
Q
若触发器原来处于,1”状态,即 Q=1,=0,此时,
A门输出为 0,即 =0,B门输出为 1,即 Q=1,触发器的状态也不变 。 由此可见,S=1,R=1触发器保持原有状态,这体现了触发器的记忆功能 。
(4) S=0,R=0。
R,S全为 0时,A,B两门都有 0输入端,则它们的输出
Q,全为 1,这时,不符合 Q与 相反的逻辑状态 。 当
R和 S同时由 0变为 1后,触发器的状态不能确定,这种情况在使用中应避免出现 。 综上所述,可列出基本 RS触发器的逻辑状态表 (如表 11.4)。
Q
Q
Q Q
表 11.4 基本 RS触发器的状态表
S R Q 逻辑功能
0 1 1 0 置 1
1 0 0 1 置 0
1 1 不变 不变 保持
0 0 不定 不定 不允许
Q
从上述分析可知,基本 RS触发器有两个状态,它可以直接置位或复位,并具有存储和记忆功能 。
二,同步 RS触发器图 11 -11（ a） 是同步 RS触发器的逻辑电路图,图 11 - 11
（ b） 是其逻辑符号图 。 其中,与非门 A和 B构成基本 RS触发器,
与非门 C,D构成导引电路,通过它把输入信号引导到基本触发器上 。 RD,SD是直接复位,直接置位端 。 只要在 RD或 SD上直接加上一个低电平信号,就可以使触发器处于预先规定的,0”
状态或,1”状态 。 另外,RD,SD在不使用时应置高电平 。 CP
是时钟脉冲输入端,时钟脉冲来到之前,即 CP=0时,无论 R和 S
端的电平如何变化,C门,D门的输出均为 1,基本触发器保持原状态不变 。 在时钟脉冲来到之后,即 CP=1时,触发器才按 R、
S端的输入状态决定其输出状态 。 时钟脉冲过去之后,输出状态保持时钟脉冲为高电平时的状态不变 。
图 11 – 11 同步 RS
（ a） 逻辑电路图； （ b） 逻辑符号图
A
&
R
D
B
&
S
D
Q Q
( a )
C
&
D
&
S R
CP
S
D
R
D
S CP R
( b )
在时钟脉冲来到之后,CP变为 1,R和 S的状态开始起作用,其工作状态如下所述 。
(1) S=1,R=0。
由于 S=1,当时钟脉冲来到时,CP=1,C门输出为 0。 若触发器原来处于,0”态,即 Q=0,=1,则 A门输出转变为
Q=1。 因为 R=0,D门输出为 1,B门输入全为 1,则输出变为
=0。 若触发器原来处于,1”状态,即 Q=1,=0，
则 A门输出为 Q=1。 因为 R=0,D门输出为 1,B门输入全为 1，
则输出为 =0。 结论,当 S=1,R=0时不管触发器原来处于何种状态,在 CP到来后触发器处于,1”状态 。
Q
Q Q
Q
(2) S=0,R=1。
由于 R=1,时钟脉冲来到之后,CP=1,D门输入全为 1,则
D门输出为 0,不管触发器原来处于何种状态,=1。 由于 A
门输入全为 1,所以 Q=0。
(3) R=0,S=0。
由于 R=0,S=0,则 C门,D门均输出为 1,所以触发器的状态不会改变 。
(4) S=1,R=1。
R=1,S=1,当时钟脉冲到来之后,CP=1,则 C门与 D门输出都为 0,A门与 B门输出为 1,即 Q= =1,破坏了 Q与 的逻辑关系,当输入信号消失后,触发器的状态不能确定,因而实际使用中应避免出现此情况 。
Q
Q Q
图 11 - 12 是同步 RS触发器的工作波形,表 11.5 是其逻辑状态表 。 表中 Qn+1表示脉冲到来之后的状态,Qn表示现态 。
由图 11 - 12 可知,触发器状态随 R,S及 CP脉冲而变化,
在时钟脉冲 CP作用期间,即 CP=1期间,R和 S不能同时为 1；
若 R,S的状态连续发生变化,则触发器的状态亦随之发生变化,
即出现了在一个计数脉冲作用下,可能引起触发器一次或多次翻转,产生了,空翻,现象,因此,同步 RS触发器不能作为计数器使用 。
图 11 –12 时序图
CP
1 2 3 4 5 6
R
S
Q
Q
不定表 11.5 逻辑状态表
S R Qn+1
0 0 Qn+1=Qn
0 1 1
1 0 0
1 1 不定三,JK触发器主从 JK触发器是一种无空翻的触发器 。 图 11 -13（ a） 是
JK触发器的逻辑电路图,图 11 -13（ b） 是其逻辑符号 。 它由两个同步 RS触发器组成,前级为主触发器,后级为从触发器,,,复位端 （ 平时应处于高电平 ）,J、
K为控制输入端,时钟脉冲经过反相器加到从触发器上,从而形成两个互补的时钟控制信号 。
时钟脉冲作用期间,CP=1,=0,从触发器被封锁,
保持原状态,Q在脉冲作用期间不变；主触发器的状态取决于时钟脉冲为低电平的状态和 J,K输入端的状态 。
Ds
DR
CP
图 11 –13 JK
（ a） 逻辑图； （ b） 逻辑符号主
S
D
S
R
J
CP
K
R
D
Q
Q
从
CP
R
D
S
D
Q
Q
1
( a )
Q
Q
CP
K
J
S
D
R
D
( b )
CP
S
R
时钟脉冲作用期间,CP=1,=0,从触发器被封锁,保持原状态,Q在脉冲作用期间不变；主触发器的状态取决于时钟脉冲为低电平的状态和 J,K输入端的状态 。
当时钟脉冲过去后,CP=0,=1,主触发器被封锁,从触发器导引门畅通,将主触发器的状态移入从触发器中 。 其工作过程如下：
( 1) J=1,K=1。
设时钟脉冲到来之前,即 CP=0,触发器的初始状态为,0”，
这时主触发器的 S= =1,R=Q=0,当时钟脉冲到来之后,即
CP=1时,由于主触发器的 J=1和 R=0,故翻转为,1”态 。 当 CP
从 1 下跳为 0时,由于从触发器 J=1和 R=0,它也翻转为,1”态 。
反之,设主触发器的 J=0和 R=1,当 CP=1时,它翻转为,0”态 。
当 CP下跳为 0时,从触发器也翻转为,0”态 。
CP
CP
Q
(2) J=0,K=0。
设触发器的初始状态为,0”态 。 当主触发器 CP=1时,由于主触发器的 J=0和 R=0,它的状态保持不变,当 CP下跳时,
由于主触发器的 J=0和 R=1,也保持原状态不变；如果初始状态为 1,也保持原状态不变 。
(3) J=0,K=1。
设触发器的初始状态为,1”,当时钟脉冲上升沿来到之后,
主触发器 Q=0,=1,所以,在 CP=1期间,主触发器被置为
0。 由于 =0,从触发器被封锁,主触发器的 0态被暂存起来,当时钟脉冲下跳后,CP=0,主触发器被封锁,而 =1，
从触发器打开,取得与主触发器一致 。
CP
CP
Q
若触发器的初始状态为 0,由同样的分析可知,在时钟脉冲作用后,触发器的状态仍为 0。 可见,不论触发器原来的状态如何,当 J=0,K=1时,总是使触发器置 0。
(4) J=1,K=0。
同样分析可得 (读者可自行分析 ),当时钟脉冲作用之后,
触发器的状态总是和 J状态一致,即保持 1态 。
JK触发器的逻辑功能如表 11.6 所示 。
表 11.6 中 Qn+1是脉冲到来之后的状态 。
由以上分析可知,当 J=K=1时,每到来一时钟脉冲,触发器状态就翻转一次；当 J=K=0时,触发器将保持原状态不变；
当 J≠K时,触发器翻转后的状态将和 J的状态一致,主触发器的状态更新发生在时钟脉冲 CP=1期间,从触发器的状态翻转发生在时钟脉冲的下降沿 。
表 11.6 JK触发器的逻辑功能
J K Qn+1
0 0 Qn
0 1 0
1 0 1
1 1
nQ
四,D触发器图 11-14（ a） 是 D触发器的逻辑符号 。 D触发器只有一个同步输入端,其应用十分广泛 。 其中,D是数据输入端,CP
为时钟脉冲输入端,,为直接置位,复位端,它们均为低电平有效,不用时应使之处于高电平状态,表 11.7 是其逻辑功能表 。 图 11 - 14（ b） 是其工作波形时序图 。
D触发器的逻辑功能是当 D=0时,在时钟脉冲下降沿到来后,输出状态将变成 Qn+1=0；而当 D=1时,在 CP下降沿到来后,输出状态将变成 Qn+1=1。 综上所述,D触发器的输出状态只取决于 CP到达前 D输入端的状态,与触发器现态无关,即
Qn+1=D。
DS D
R
图 11 – 14 工作波形时序图（ a） 逻辑符号； （ b） 时序图
Q
QCCP
D
S
D
R
D
( a )
D
Q
D
CP
( b )
例题 11.3 将 D触发器的输入端 D接到输出端 [AKQ-],如图
11- 15 所示,试分析其功能 。
解,若初态为 0,即 Q=0,=1,则当 CP上升沿来到时,
Q翻转为 1,即 Q=1,=0；下一个 CP上升沿来到时,Q翻转为
0,即 Q=0,=1。 可见,每来一个 CP脉冲,发器翻转一次,具计数功能,即 Qn+1= 。 此电路称为 T触发器电路 。
Q
Q
nQ
图 11 – 15 例题 11.3电路
D
CP
Q Q
11.6 计数器在电子计算机和数字系统中,计数器是重要的基本部件,
它能累计和寄存输入脉冲的数目 。 计数器的应用十分广泛,在各种数字设备中几乎都要用计数器 。 计数器按其进位制的不同,
可分为二进制计数器和十进制计数器,本节着重介绍二进制计数器 。
图 11 - 16 是由 JK触发器组成的四位二进制加法计数器的逻辑电路图。
JK触发器作计数器使用时,JK输入端悬空,相当于接高电平,根据 JK触发器的工作原理,J=K=1时,每当一个时钟脉冲结束时,触发器就翻转一次,实现计数；低位触发器翻转两次,即计两个数,就产生了一个进位脉冲 。
图 11 –16 加法计数器的逻辑电路图
S
D
R
D
CP
计数脉冲
J
CP
K
F
0
清零
J
CP
K
F
1
Q
0
S
D
J
CP
K
F
2
Q
1
S
D
J
CP
K
F
3
Q
2
S
D
Q
3
因此,高位触发器的 CP端应接低位的 Q端 。 计数前,先端加一置,0”负脉冲,使所有的触发器 F0～
F3全部处于,0”状态,即 Q0=Q1=Q2=Q3=0,这种情况称计数器清,0”。 已清,0”的所有计数器初始状态为,0”,即计数器为,0000”状态 。
当第一个脉冲结束时,触发器 F0由 0变为 1,即 Q0由 0变为 1，
0由 0变为 1产生一正跳变,它对 F1不起作用,这时计数器呈
Q3Q2Q1Q0=0001状态 。
当第二个脉冲结束时,触发器 F0由 1变为 0,即 Q0＝ 0，
1,由于 Q0由 1变为 0产生负跳变,送至 F1的输入端,于是 F1由 0变为 1,并产生一正跳变,这个脉冲对 F2不起作用,故计数器呈 Q3Q2Q1Q0＝ 0010状态 。
DR
0Q
当第三个计数脉冲结束时,触发器 F0翻转为 1,即 Q1=1，
=0,F1F2F3都不翻转,计数器状态为 Q3Q2Q1Q0=0011。
如此继续下去,可画出如图 11 - 17 所示的波形图,其状态表如表 11.8 所示 。
图 11 - 17 中,第一位 Q0每累计一个数,状态都要变一次； 第二位 Q1每累计两个数,状态变一次；第三位 Q2每累计四个数,状态变一次；第四位 Q3每累计八个数,状态变一次 。 每个触发器的脉冲的频率是低一位触发器输出脉冲频率的二分之一 。 所以,这种计数器也可作分频器使用 。
1Q
图 11 – 17 二进制加法计数器的工作波形图
CP
1 2 3 4 5 6 7 8 9 10 11 12 13 14 15 16
Q
0
Q
1
Q
2
Q
3
表 11.8 加法计数器状态表输入脉冲序号 Q3 Q2 Q1 Q0
0 0 0 0 0
1 0 0 0 1
2 0 0 1 0
3 0 0 1 1
4 0 1 0 0
5 0 1 0 1
6 0 1 1 0
7 0 1 1 1
续表（ 2）
输入脉冲序号 Q3 Q2 Q1 Q0
8 1 0 0 0
9 1 0 0 1
10 1 0 1 0
11 1 0 1 1
12 1 1 0 0
13 1 1 0 1
14 1 1 1 0
15 1 1 1 1
