2004年 12月制作 曾令琴主编 曾令琴第二篇第 9章 组合逻辑电路
9.1 门电路
9.2 组合逻辑电路分析基础
9.3 编码器
9.4 译码显示电路
9.5 数值比较器和数据选择器第二篇
9.1 门电路
9.1.1 模拟电路与数字电路的区别
9.1.2 基本门电路
9.1.3 复合门电路
9.1.4 集成门电路问题与讨论第 2页
9.1 门电路
10.1.1 模拟电路与数字电路的区别模拟信号,在时间上和数值上连续的信号。
数字信号,在时间上和数值上不连续的（即离散的）信号。
uu
模拟信号波形 数字信号波形
t t
对模拟信号进行传输、
处理的电子线路称为模拟电路。
对数字信号进行传输、
处理的电子线路称为数字电路。
第 2页
（ 1）工作信号是二进制的数字信号，在时间上和数值上是离散的（不连续），反映在电路上就是低电平和高电平两种状态
（即 0和 1两个逻辑值）。
（ 2）在数字电路中，研究的主要问题是电路的逻辑功能，即输入信号的状态和输出信号的状态之间的逻辑关系。
（ 3）对组成数字电路的元器件的精度要求不高，只要在工作时能够可靠地区分 0和 1
两种状态即可。
数字电路的特点第 2页
（ 1）便于集成与系列化生产，成本低廉，使用方便；
（ 2）工作准确可靠，精度高，搞干扰能力强。
（ 3）不仅能完成数值计算，还能完成逻辑运算和判断，运算速度快，保密性强。
（ 4）维修方便，故障的识别和判断较为容易。
2,数字电路的优点数字电路的优越性能使其得到广泛的应用和迅猛的发展。数字电路不仅在计算机、通信技术中应用广泛，而且在医疗、检测、控制、自动化生产线以及人们的日常生活中，也都产生了越来越深刻的影响。
第 2页获得高、低电平的基本方法,利用半导体开关元件（二极管、三极管）的导通、截止（即开、关）两种工作状态来实现。
逻辑 0和逻辑 1,电子电路中通常把高电平表示为逻辑 1；把低电平表示为 逻辑 0。（正逻辑）
逻辑门电路,用以实现基本和常用逻辑运算的电子电路。简称门电路。
基本和常用门电路有 与 门,或 门,非 门（反相器）,与非 门,或非 门,与或非门 和 异或 门等。
9.1.2 基本门电路第 2页
1.,与,门电路当决定某事件的全部条件同时具备时，结果才会发生，这种因果关系叫做,与”逻辑,也称为 逻辑乘 。
（ 1）,与,逻辑关系
+ U CC ( +5 V )
R
F
D 1
A
D 2
B
3V
0V
u A u B u F D 1 D 2
0 V 0 V
0 V 3 V
3 V 0 V
3 V 3 V
0V
0V
0V
3V
导通 导通导通 截止截止 导通导通 导通
F=AB 与 逻辑功能,有 0出 0，全 1出 1。
第 2页
A
B F
&
A B F
0 0
0 1
1 0
1 1
0
0
0
1
“与” 门 真值表
“与” 门电路图符号一个,与” 门的输入端至少为两个，输出端只有一个。
（ 2）实现与逻辑关系的电路称为 与门 。
第 2页
“与”逻辑（逻辑乘）的运算规则
111 001 010 000
与门的输入端可以有多个。下图为一个三输入与门电路的输入信号 A,B,C和输出信号 F的波形图。
A
B
C
F
有 0出 0 有 0出 0
全 1出 1
第 2页
2.,或,门电路当某事件发生的全部条件中至少有一个条件满足时，事件必然发生，当全部条件都不满足时，事件决不会发生，这种因果关系叫做,或”逻辑,也称为 逻辑加 。
（ 1）,或,逻辑关系
u A u B u F D 1 D 2
0 V 0 V
0 V 3 V
3 V 0 V
3 V 3 V
0V
3 V
3 V
3V
截止 截止截止 导通导通 截止导通 导通
F=A+B
或 逻辑功能,有 1出 1，全 0出 0。
D 1 3 V
0 V
D 2
A
B
F
R
第 2页
（ 2） 实现或逻辑关系的电路称为 或门 。
A
B F
≥ 1
A B F
0 0
0 1
1 0
1 1
0
1
1
1
“或” 门 真值表
“或” 门电路图符号一个,或” 门的输入端也是至少两个，输出端只有一个。
第 2页
“或”逻辑（逻辑加）的运算规则
111 101 110 000
或门的输入端也可以有多个。下图为一个三输入或门电路的输入信号 A,B,C和输出信号 F的波形图。
A
B
C
F
全 0出 0
全 0出 0
有 1出 1
第 2页
3.,非,门电路当某事件相关的条件不满足时，事件必然发生；当条件满足时，
事件决不会发生，这种因果关系叫做,非”逻辑 。
（ 1）,非,逻辑关系非 逻辑功能,给 1出 0，给 0出 1。F=A
A
+ U CC
F
原理 电路图
1
逻辑图符号
A F
R C
R B 1
R B 2
- U B B
T
输入 A为高电平 1(3V)
时，三极管饱和导通，
输出 F为低电平 0
（ 0V)；输入 A为低电平 0(0V)时，三极管截止，输出 F为高电平 1（ 3V)。
第 2页
A F
0
1
1
0
逻辑非（逻辑反）的运算规则
01 10
“非” 门 真值表一个,非” 门的输入端 只有 1个,输出端只有一个。
第 2页
9.1.3 复合门电路将与门、或门、非门组合起来，可以构成多种复合门电路。
A
B
& F
( b ) 逻辑符号
A
B
F & 1
( a ) 与非门的构成
ABF?
由与门和非门构成与非门1,与非门
A B F
0 0
0 1
1 0
1 1
1
1
1
0
与非门的逻辑功能,有 0出 1；全 1出 0。
与非门真值表第 2页
( a ) 7 4 L S 0 0 的引脚排列图电源
1 2 3 4 5 6 7
& &
& &
1 4 1 3 12 11 10 9 8
地
( b ) 7 4 L S 2 0 的引脚排列图
&
&
1 2 3 4 5 6 7
1 4 13 12 11 10 9 8
电源地内含 4个两输入端的与非门，
电源线及地线公用。
内含两个 4输入端的与非门，
电源线及地线公用。
第 2页
A
B
≥ 1 F
( b ) 逻辑符号
A
B
F ≥ 1 1
( a ) 或 非门的构成
BAF
由或门和非门构成 或非门
A B F
0 0
0 1
1 0
1 1
1
0
0
0
或非门的逻辑功能,全 0出 1；有 1出 0。
或非门真值表
2,或 非门第 2页
CDABF
3,与或 非门
C
D
≥ 1
F
( b ) 逻辑符号
A
B
F
&
1
( a ) 或 非门的构成
&
&
&
≥ 1
A
B
C
D
第 2页
A
B
= 1 F
同或门的图 符号
A
B
F = 1
异 或 门的 图符号
BABABAF
异或门和同或门的 逻辑图符号
A B F
0 0
0 1
1 0
1 1
0
1
1
0
异或门功能,相异出 1；相同出 0。
异或门真值表
4,异或 门
A B F
0 0
0 1
1 0
1 1
1
0
0
1
同或门真值表
BABAF
同或门功能,相同出 1；相异出 0。
5,同或 门第 2页
9.1.4 集成门电路
R5
R1
+Ucc
R2
R3
A FT
1 T2
T3
T5
B
C
R4
T4F1
A
B
C
F1
+Ucc
R1
等效电路
1,TTL集成电路输出级中 T3,T4复合管电路构成达林顿电路，与电阻 R5作为 T5的负载，不仅可降低电路的输出电阻，提高其负载能力，还可改善门电路输出波形，提高工作速度。
输入级输入级等效电路显然 F1=ABC 相当与门。
中间级中间级也称倒相级，
即在 T2的集电级和发射级同时输出两个相位相反的信号。
推拉式输出级第 2页
TTL与非门的工作原理 R5
R1
+Ucc
R2
R3
A FT
1 T2
T3
T5
B
C
R4
T4F1
输入信号中至少有一个为低电平
（ 0.3V）时，低电平所对应的
PN结导通,T1
的基极电位被固定在 1V
（ 0.3+0.7）。
1V
① 输入端只要有一个为低电平,T1基极电位就会固定在 1V,导致 T1
深度饱和,F1电位为低电平 0.3V。 T2,T5 截止；
0.3V 截止截止饱和饱和
V6.37.07.05
B E 4B E 32B3CCF
UURIUU
有 0出 1；
T3,T4饱和导通（通过 Ucc,R2）；
TTL与非门的输出电位为：
第 2页
R5
R1
+Ucc
R2
R3
A FT
1 T2
T3
T5
B
C
R4
T4F1
输入信号全部为高电平（ 3.6V）时，
电源 UCC经 R1,T1集电结向 T2,T5基极提供电流,T2,T5
发射结导通后,T1
基极电位被钳位在
2.1V。
0.7+0.7+0.7=2.1V
2.1V
① 输入端全部为高电平时,T1基极电位就会钳位在 2.1V,使 T1输出电位 F1为 1.4V,T1处于倒置工作状态（即发射结反偏，集电结正偏）。
0.7V 截止微导通
0.7V
0.7V
V3.0T5F UU 全 1出 0。
T1在此状态下 β 值较小，因此 T2,T5饱和,T3微导通,T4截止；
TTL与非门的输出电位等于 T5的饱和电位值：
0V
1.4V 饱和饱和第 2页
CBAF
A B C F
0 0 0
0 0 1
0 1 0
0 1 1
1 0 0
1 0 1
1 1 0
1 1 1
1
1
1
1
1
1
1
0
功能真值表 逻辑表达式输入有 0，输出为 1；输入全 1，输出为 0。
&A
B
C
F
与非门图符号第 2页
（ 2）集电极开路的 TTL与非门（ OC门）
实际使用中，若将两个或多个逻辑门的输出端直接与总线相连，就会得到附加的,线与,逻辑功能。
上面讲到的普通 TTL与非门，由于采用了推拉式输出电路，因此其输出电阻很低，使用时输出端不能长久接地或与电源短接。因此不能直接让输出端与总线相连，即不允许直接进行上述
,线与,。
F
R5
Ucc
T3
T5
T4
R5
Ucc
T3
T5
T4
G1
G2
线与多个普通 TTL与非门电路的输出端也不能连接在一起后上总线。因为，当它们的输出端连接在一起上到总线上，只要有一个与非门的输出为高电平时，这个高电平输出端就会直接与其它低电平输出端连通而形成通路，总线上就会有一个很大的电流 Ic由高电平输出端经总线流向低电平输出端的门电路，该门电路将因功耗过大而极易烧毁。
第 2页解决的办法,集电极开路，如左下图所示，称为 集电极开路 的与非门，简称 OC门 。
R1
Ucc
R2
R3
A
FT1 T2 T
5
B
C
OC门在结构上将一般 TTL门输出级的有源负载部分（如普通 TTL
与非门中的 T3,T4,R4）去除,输出级晶体管 T5的集电极在集成电路内部不连接任何元件，直接作为输出端（集电极开路）。
OC门在使用时，应根据负载的大小和要求，合理选择外接电阻 RC的数值，并将
RC和电源 UCC连接在 OC门的输出端。
另外 OC门还可以 实现总线传输。
RC
Rc
Ucc
F&
&
&
总线OC门不但可以实现,线与”逻辑 ；还可以 作为接口电路实现逻辑电平的转换；
第 2页
R5R
1
+Ucc
R2
R3
A FT
1 T2
T3
T5
B
R4
T4F1
（ 3）三态门三态门具有三种输出状态,高电平、低电平 和 高阻状态 。
EN
D1
D2
R
电路分析：
① 当 EN= 1 时，二极管 D2截止，此时三态门是普通的与非门电路； F = AB；
② 当 EN= 0时（有效状态），
T1饱和,T2,T4截止，同时 D1
导通使 T3,T5也截止。这时从外往输入端看进去，电路呈现高阻态；
因为三态门在 EN=1时为普通与非门，有高、低电平两种状态，
在 EN=0时为高阻态，共有三种状态，因此称为三态门。
三态门的逻辑符号如下：
A
B
E/D
F
EN
&
第 2页
E N A B F
1 0 0
1 0 1
1 1 0
1 1 1
0 × ×
1
1
1
0
高阻态三态门真值表 三态门主要用于总线结构，
实现用一根导线轮流传送多路数据。通常把用于传输多个门输出信号的导线叫做总线（母线）。
如下图所示。只要控制端轮流地出现高电平（每一时刻只允许一个门正常工作），总线上就轮流送出各个与非门的输出信号，由此可省去大量的机内连线。
总线 （ BUS）
D1 E/D1
& EN
L1
……
D2 E/D2
& EN
L2
Dn E/Dn
& EN
Ln
第 2页
（ 1） CMOS反相器
1,CMOS门电路工作管 T1为 N沟道增强型 MOS管，负载管 T2为 P沟道增强型 MOS
管，两管的漏极接在一起作为电路的输出端，两管的栅极接在一起作为电路的输入端,T1,T2源极与其衬底相连，一个接地，一个接电源
ui
UDD
T1
T2
u0
NMOS管
PMOS管 如果要使电路中的绝缘栅型场效应管形成导电沟道,T
1的栅源电压必须大于开启电压的值,T2的栅源电压必须低于开启电压的值，所以，为使电路正常工作，电源电压
UDD必须大于两管开启电压的绝对值之和 。
工作原理：
（ 1） ui＝ 0V时,T1截止,T2导通 。 输出电压 u0＝ UDD；
（ 2） ui＝ UDD时,T1导通,T2截止 。 输出电压 u0＝ 0V。
第 2页
（ 2） CMOS传输门和模拟开关
CP
ui UDD u0
TN
TP
工作原理：
设高电平为 10V，低电平为 0V，
电源电压为 10V。开启电压为 3V。
①在 CP＝,1”，若输入电压为 0V～
7V，则 TN的栅源电压不低于 3V，因此 TN管导通；若输入电压为 3V～ 10V，
同理,TP管导通，即在输入电压为
0V～ 10V的范围内，至少有一个管子是导通的。输入电压可以传送到输出端。此时传输门相当于接通的开关。
② 当 CP＝,0”,无论输入电压在 0 V～ 10V之间如何变化，栅极和源极之间的电压无法满足管子导通沟道产生的条件，所以两个管子都截止，输入电压无法传送到输出端。此时传输门相当于断开的开关。
当传输门的控制信号由一个非门的输入和输出来提供时，就构成一个模拟开关，其电路和原理不再叙述。 第 2页讨论题
F=ABC
是三输入的与门； G是非门 。
TTL门的逻辑高电平约为 3.6V；低电平约为 0.3V。 CMOS门的逻辑高电平约为 5~10V,低电平约为 0~0.4V.使用时特别要注意 CMOS门芯片不用的输入端不能悬空！其他注意事项可参看课本。
TTL门和 CMOS门的逻辑高电平和逻辑低电平大约为多少？使用时两类门各要注意些什么？
两个 TTL与非门的输出端可以直接连接吗？为什么？
三态门与普通 TTL
与非门相比有什么不同？三态门主要应用于什么场合？
逻辑函数 F=ABC和 G=A各为何门？画出它们的逻辑图符号和写出其真值表,
A F & B
C
A B C F
0 0 0
0 0 1
0 1 0
0 1 1
1 0 0
1 0 1
1 1 0
1 1 1
0
0
0
0
0
0
0
1
普通与非门只有高电平和低电平两种状态，三态门除了这两种状态还有高阻态 。三态门主要应用于总线传送，它可进行单向数据传送，也可以进行双向数据传送。
第 2页
9.2 组合逻辑电路分析基础
9.2.1 计数制与代码
9.2.2 逻辑函数的化简
9.2.3 组合逻辑电路第 2页
9.2.1 计数制与代码
1.计数制计数制是用表示计数值符号的个数（称为基数）来命名的。
日常生活中，人们常用的计数制是 十进制,而在 数字电路中通常采用的是二进制,有时也采用 八进制 和 十六进制 。
（ 1）基 数,指在该进位制中可能用到的数码的个数。如二进制有 0
和 1两个数码，因此基数是 2；十进制有 0～ 9十个数码，
基数是 10。
（ 2） 位 权,任意一种进位制的数中，每一位的数码代表的权不同，
例如十进制数 535=5× 102+3× 101+5× 100，显然百位的
5代表 500,个位的 5代表 5个；其中位权是 10的幂。
两个概念第 2页
（ 1）十进制 特点
① 十进制计数各位的基数是 10；
② 十进制数的每一位必定是 0～ 9十个数码中的一个；
③ 十进制数低位和相邻高位之间的进位关系是,逢 10进 1” ；
④ 同一个数字符号在不同的数位代表的权不同，权是 10的幂。
（ 2）二进制 特点
① 二进制计数各位的基数是 2；
② 二进制数的每一位必定是 1和 0两个二进制数码中的一个；
③ 二进制数低位和相邻高位之间的进位关系是,逢 2进 1” ；
④ 同一个数字符号在不同的数位代表的权不同，权是 2的幂。
第 2页
（ 3）八进制和十六进制八进制特点
① 八进制计数各位的基数是 8；
② 八进制数的每一位必定是 0～ 7中八个数码中的一个；
③ 八进制数低位和相邻高位之间的进位关系是,逢 8进 1” ；
④ 同一个数字符号在不同的数位代表的权不同，权是 8的幂。
十六进制特点
① 十六进制计数各位的基数是 16；
② 十六进制数的每一位必定是 0～ 15中十五个数码中的一个；
③ 十六进制数低位和相邻高位之间的进位关系是,逢 16进 1” ；
④ 同一个数字符号在不同的数位代表的权不同，权是 16的幂。
第 2页
５ ５ ５ ５
５ × １０ ３ ＝５０００
５ × １０ ２ ＝ ５００
５ × １０ １ ＝ ５０
５ × １０ ０ ＝ ５
＝５５５５
同样的数码在不同的数位上代表的数值不同。
＋
任意一个十进制数都可以表示为各个数位上的数码与其对应的权的乘积之和，称为 位权展开式。
(5555)10＝ 5× 103 ＋ 5× 102＋ 5× 101＋ 5× 100
(209.04)10＝ 2× 102 ＋ 0× 101＋ 9× 100＋ 0× 10－ 1＋ 4 × 10－ 2
又如：
即：
第 2页
2.数制转换几种进制数之间的对应关系十进制数 二进制数 八进制数 十六进制数
0
1
2
3
4
5
6
7
8
9
10
11
12
13
14
15
0 0 0 0
0 0 0 1
0 0 1 0
0 0 1 1
0 1 0 0
0 1 0 1
0 1 1 0
0 1 1 1
1 0 0 0
1 0 0 1
1 0 1 0
1 0 1 1
1 1 0 0
1 1 0 1
1 1 1 0
1 1 1 1
0
1
2
3
4
5
6
7
10
11
12
13
14
15
16
17
0
1
2
3
4
5
6
7
8
9
A
B
C
D
E
F
第 2页任意进制数 按位权展开后，即可以转换为十进制数。
二进制数与八进制数之间的相互转换
1 1 0 1 0 1 0,0 10 0 0 ＝ (152.2)8
（ 2）八进制数转换为二进制数：将每位八进制数用 3
位二进制数表示。
= 011 111 100,010 110(374.26)8
（ 1）二进制数转换为八进制数,将二进制数由小数点开始，整数部分向左，小数部分向右，每 3位分成一组，不够 3位补零，则每组二进制数便是一位八进制数。
第 2页
1 1 1 0 1 0 1 0 0,0 1 10 0 0 0 ＝ (1D4.6)16
=（ 1010 1111 0100,0111 0110） 2(AF4.76)16
二进制数与十六进制数之间的相互转换，按照每
4位二进制数对应于一位十六进制数进行转换。
二进制数与十六进制数之间的相互转换十进制数转换成二进制数原理,将整数部分和小数部分分别进行转换。
对整数部分采用基数连除法；小数部分采用基数连乘法。转换后再合并。
整数部分 —除 2取余法； 小数部分 —乘 2取整法。
第 2页
2 44 0= K
0 低位
2 22 0= K 1
2 11 1= K 2
2 5 1= K 3
2 2 0= K 4
1 1= K 5 高位
0,375
× 2 整数 高位
0,750 0= K － 1
0,750
× 2
1,500 1= K － 2
0,500
× 2
1,000 1= K － 3 低位整数部分 ——除 2取余法 小数部分 ——乘 2取整法所以,(44.375)10＝ (101100.011)2
采用基数连除、连乘法，可将十进制数转换为二进制数，再根据二进制与任意进制之间的转换规则，进而转换为任意进制数。
第 2页练习 把下列二进制数转换成八进制数
（ 10011011100） 2=（ ） 8
（ 11100110110） 2=（ ） 8
把下列二进制数转换成十六进制数
（ 1001101110011011） 2=（ ） 16
（ 1110010011010110） 2=（ ） 16
把下列十进制数转换成二进制、八进制数和十六进制数
（ 364.225） 10=（ ） 2=（ ） 16=（ ）
8（ 74.5） 10=（ ） 2=（ ） 16=（ ） 8
第 2页
3.二进制代码用以表示十进制数码、字母、符号等信息的一定位数的二进制数称为代码。
二 -十进制代码：用 4位二进制数 b3b2b1b0来表示十进制数中的 0 ~ 9 十个数码。简称 BCD码 。
2421码 的权值依次为 2,4,2,1； 余 3码 由 8421BCD
码每个代码加 0011得到； 格雷码 是一种 循环码,其特点是任意相邻的两个字码，仅有一位代码不同，其它位相同。
用四位自然二进制码中的前 10个数码来表示十进制数码，让各位的权值依次为 8,4,2,1，称为 8421 BCD码 。
第 2页常用 BCD 码十进制数 8421 码 余 3 码 格雷码 2421 码
0
1
2
3
4
5
6
7
8
9
0000
0001
0010
0011
0100
0101
0110
0111
1000
1001
0011
0100
0101
0110
0111
1000
1001
1010
1011
1100
0000
0001
0011
0010
0110
0111
0101
0100
1100
1101
0000
0001
0010
0011
0100
1011
1100
1101
1110
1111
权 8421 无权码 无权码 2421
第 2页
9.2.2 逻辑函数的化简
1,逻辑代数的公式、定律和逻辑运算规则与运算,0 1 00 AA AAAAAA
或运算,1 11 0 AA AAAAAA
非运算,AA?
逻辑代数的基本定律交换律：
ABBA
ABBA 结合律：
)()(
)()(
CBACBA
CBACBA
分配律：
)()(
)(
CABACBA
CABACBA
反演律 （摩根定律）,
BABA
BABA,第 2页
(A+B)(A+C)=AA+AB+AC+BC
(A+B)(B+C)=A+BC
=A+AB+AC+BC
AA=A
=A(1+B+C)+BC
含有 A的项提取
=A+BC
1+B+C=1
证明：
))(( BAAABAA
)(1 BA
BA
A+A=1
A·1=1
证明,A+AB=A+B
第 2页若两个乘积项中分别包含同一个因子的原变量和反变量
，
而其他因子都相同时
，
则这两项可以合并成一项
，
并消去互为反变量的因子
。
ABCBCABCAA B C
CBAA B CCABAA B CF
)(
)(2
2.逻辑函数的代数化简法逻辑函数化简的意义：逻辑表达式越简单，实现它的电路越简单，电路工作越稳定可靠。
BCCBCBBC
CBAABCCBBCAABCF
)(
)(1
运用摩根定律运用分配律运用分配律利用公式Ａ＋Ａ＝ 1，将两项合并为一项，并消去一个变量。
第 2页
BAGEB C DABAF )(1
BAB C DBADA
BADB C DABADCDBAF
)()(
2
如果乘积项是另外一个乘积项的因子
，
则这另外一个乘积项是多余的
，
可消去
。
运用摩根定律利用公式Ａ＋ＡＢ＝Ａ，消去多余的项。
利用公式Ａ＋ＡＢ＝Ａ＋Ｂ，消去多余的变量。
CAB
CABAB
CBAAB
CBCAABF
)(
DCBA
DBACBA
DBACBA
DBACCBA
DCBDCACBAF
)(
)(
如果一个乘积项的反是另一个乘积项的因子
，
则这个因子是多余的
，
可消去
。
运用吸收律第 2页利用公式Ａ＝Ａ（Ｂ＋Ｂ），为某一项配上其所缺的变量，
以便用其它方法进行化简。
CACBBA
BBCAACBCBA
CBABCACBACBACBBA
CCBACBAACBBA
BACBCBBAF
)()1()1(
)()(
利用公式Ａ＋Ａ＝Ａ，为某项配上其所能合并的项。
BCACAB
BCAABCCBAABCCABABC
BCACBACABABCF
)()()(
第 2页
3.逻辑函数的卡诺图化简法
（ 1） 最小项
设有 n 个变量，它们组成的与项中每个变量或以原变量或以反变量形式出现一次，且仅出现一次，此与项称之为 n 个变量的最小项。对于 n 个变量就可构成 2n个最小项，分别记为 mn；
其中下标值 n：当各最小项变量按一定顺序排好后，用 1 代替其中的原变量,0 代替其中的反变量，便得一个二进制数，该二进制数的等值十进制即为 n的值。
例如,三变量的 8 个最小项可以表示为：
ABC = m0 ABC = m1 ABC = m2 ABC = m3
ABC = m4 ABC = m5 ABC = m6 ABC = m7
同理，两变量有 4个最小项,00（ m0）,01（ m1）,10
（ m2）,11（ m3）；四变量有 16个最小项 m0～ m15.
第 2页最小项性质,对于任意一个最小项，只有一组变量的取值使它的值为 1；任意两个最小项的乘积恒等于零； n个变量的 2n个最小项之和等于 1。
m0
m1
m2
m3
m4
m5
m6
m7
A B C
A B C
A B C
A B C
A B C
A B C
A B C
A B C
000
001
010
011
100
101
110
111
0
1
2
3
4
5
6
7
编号最小项A B C序号第 2页
逻辑函数被表达成一系列乘积项之和，则称之为,与或” 表达式。
如果构成函数的“与或”表达式中每一个乘积项 (与项 )均为最小项时，则这种表达式称之为 最小项标准式,且这种表示是 唯一的 。
如,F(A,B,C) = AC + AB + BC
= ABC + ABC + ABC + ABC
= m2 ＋ m3 ＋ m5 ＋ m7
= ∑m(2,3,5,7)
函数的最小项标准式第 2页
（ 2） 卡诺图卡诺图是逻辑函数真值表的一种图形表示，卡诺图原则上不受变量个数的限制，利用卡诺图可以有规律地化简逻辑函数表达式，
并能直观地写出逻辑函数的最简式。
卡诺图是一种平面方格阵列图，它将最小项按相邻原则排列到小方格内。卡诺图的画图规则,任意两个几何位置相邻的最小项之间，只允许有一个变量的取值不同 。
m0 m1
m2 m3
A B 0 1
0
1
两变量的卡诺图 三变量的卡诺图
m0 m1
m4 m5
ABC 00 01
0
1
m3 m2
m7 m6
11 10
第 2页四变量的卡诺图
m0 m1
m4 m5
ABCD 00 01
00
01
m3 m2
m7 m6
11 10
m12 m13
m8 m9
m15 m14
m11 m10
11
10
用卡诺图表示逻辑函数
F = m1 + m2 + m5 + m7,
其真值表和卡诺图标注如下：
例：
0 1 3 2
4 5 7 6
BCA
1
1
1
1
00 01 11 10
0
1
① 把给定的逻辑函数化为最小项标准式；
② 按变量数画出相应卡诺图；
③把最小项标准式中含有的最小项在方格内标,1”
④ 所有标有,1”的小方格就是该逻辑函数中的项。
行号 ABC F mi
0
1
2
3
4
5
6
7
0 0 0
0 0 1
0 1 0
0 1 1
1 0 0
1 0 1
1 1 0
1 1 1
0
1
1
0
0
1
0
1
m0
m1
m2
m3
m4
m5
m6
m7第 2页
F1 = AC + ABC + BC
将函数化为标准式，即：
F1 = ABC + ABC + ABC + ABC + ABC
= m1 + m4 + m5 + m6 + m7
= ∑m (1,4,5,6,7)
F1的卡诺图如下：
例：
m0 m1
m4 m5
ABC 00 01
0
1
m3 m2
m7 m6
11 10
1
1 1 11
第 2页也可以按逻辑函数式中,与、或”的几何含义直接把函数标注到卡诺图上。
例,F2 = ABC + AC + BC
m0 m1
m4 m5
ABC 00 01
0
1
m3 m2
m7 m6
11 10
1
1
1 11
第 2页用卡诺图化简逻辑函数的基本原理
2个小方格相邻时，可以合并为一项，同时消去一个互非的变量；
4个小方格组成一个大方块，或组成一行（列），或在相邻两行（列）
的两端，或处于四角时，可以合并为一项，同时消去两个互非的变量； 8个小方格组成一个长方形，或处于两边的两行（两列），可合并为一项，同时消去三个互非的变量；如果逻辑变量为 5个或 5个以上时，在用卡诺图化简时，合并的小方格应组成正方形或长方形，
同时满足相邻原则（不一定是几何上的相邻）。
① 根据变量的数目，画出函数的卡诺图；
合并最小项的规律：
化简的步骤：
② 合并最小项，即把可以合并的最小项用卡诺圈圈起来；
③ 按每个圈作为一个乘积项，将各乘积项相加，写出化简后的与或表达式。
第 2页例,化简 F1=?m(1,3,4,5,9,11,12,13,14,15)
第一步：将函数 F1表示在卡诺 图中；
第二步：选择出必要极大圈，注意卡诺圈只能圈住相邻的最小项为 2n，即相邻 2个方格； 4个方格； 8个方格； 16个方格 ……
第 2页
ABCD 00 01
00
01
11 10
11
10
0 1
1 1
1 0
0 0
1 1
0 1
1 1
1 0
函数式中含有的最小项用
,1”标在对应的方格内，
其它方格标,0”。
第三步：消去 卡诺圈内互非的变量，写出化简后的与或表达式。
即：
F1=BC+AB+CD+BD
第 2页例,化简 F2=?m(1,2,3,4,5,7,14,15)
ABCD 00 01
00
01
11 10
11
10
0 1
1 1
1 1
1 0
0 0
0 0
1 1
0 0
F2=ABC+AD+ABC+ABC
由卡诺图化简后可得：
例：
ABC 00 01
0
1
11 10
1 11 1
可得,F3=A
这三个 2个方格的卡诺圈各消去一个互非的变量 D。4个方格的卡诺圈消去两个互非的变量 B和 C。
F3=ABC+AB+ABC+ABC
4.带有约束项的逻辑函数的化简如果一个有 n个变量的逻辑函数，它的最小项数为 2n个，但在实际应用中可能仅用一部分，另外一部分禁止出现或者出现后对电路的逻辑状态无影响，我们称这部分最小项为无关最小项（也称为约束项），用 d表示。
由于无关最小项对最终的逻辑结果无影响，因此在化简的过程中，可以根据化简的需要将这些约束项看作 1或者 0。约束项在卡诺图中填写时用 × 表示。
用卡诺图化简逻辑函数,
F =∑m（ 1,3,5,7,9） +∑d（ 10,11,12,13,14,15）
例：
1 1
1 1
× × × ×
1 × ×
可得,F=DAB CD00 01 11 10
00
01
11
10
利用约束项化简的过程中，尽量不要将不需要的约束项也画入圈内，
否则得不到函数的最简形式。
第 2页练习
1.F＝ AB+AB · (C+D) · E
化简下列逻辑函数式
2.F = AB + AC + BC
3.F = AB + BC + BC + AB
4.F = AB + AC + BC + CB + BD + DB + ADE ( F + G )
5.F=?m(0,8,9,10,11,12,13,14,15)
6.F=(A+B)(A+D)(A+C)
7.F = Σm(4,5,13,15) + Σ d (2,3,7,9,14)
8.F = Σm(11,12,13,14,15) + Σ d (5,6,7,8,9,10)
9.F = Σm(3,5,7,9,11) + Σ d (0,1,2,13,14,15)
第 2页
9.2.3 组合逻辑电路
1,组合逻辑电路的分析在数字电路中，如果任意时刻的输出信号，仅取决于该时刻输入信号逻辑取值的组合，而与输入信号作用前电路原有的状态无关，这类数字电路称为 组合逻辑电路 。
所谓分析，就是根据给定的逻辑电路，找出其输出信号和输入信号之间的逻辑关系，确定电路的逻辑功能。
组合逻辑电路的一般分析步骤如下：
① 用逐级递推法写出输出逻辑函数与输入逻辑变量之间的关系；
② 用公式法或者卡诺图法化简，写出最简逻辑表达式；
③ 根据最简逻辑函数式列出功能真值表；
④ 根据真值表写出逻辑功能说明，以便理解电路的作用。
第 2页当输入 A,B,C中有 2个或 3个为 1时，
输出 Y为 1，否则输出 Y为 0。所以这个电路实际上是一种 3人表决用的组合电路：
只要有 2票或 3票同意，表决就通过。
化简后例,A
B
C
F
&
&
& &
1
1F
2F
3F
F
ABF?1
BCF?2
CAF?3 2
CABCABF
ACBCABFFFF 321
A B C F
0 0 0
0 0 1
0 1 0
0 1 1
1 0 0
1 0 1
1 1 0
1 1 1
0
0
0
1
0
1
1
1
3
4
第 2页
F 3
≥ 1
≥ 1
1
1
A
B
C F
F 1
F 2
≥ 1
BBACBABFFFF
BFFF
BAF
CBAF
213
213
2
1
ABBACABBBACBAF )1(
例：
应用反演律第 2页电路真值表
A B C F
0 0 0
0 0 1
0 1 0
0 1 1
1 0 0
1 0 1
1 1 0
1 1 1
1
1
1
1
1
1
0
0
电路的输出 F只与输入 A,B
有关，而与输入 C无关。 F和 A、
B的逻辑关系为,A,B中只要一个为 0,F=1； A,B全为 1时，
F=0。所以 F和 A,B的逻辑关系为 与非运算 的关系。
电路的逻辑功能
ABC 00 01
0
1
11 10
1
1
1
1
1 1
A
B
由卡诺图找出为 1的最小项第 2页
2,组合逻辑电路的设计组合逻辑电路的设计是根据给定的实际逻辑功能，找出实现该功能的逻辑电路。
组合逻辑电路设计步骤如下：
① 根据给出的条件，找出什么是逻辑变量，什么是逻辑函数，
用字母设出，另外用 0和 1各表示一种状态，找出逻辑函数和逻辑变量之间的关系；
② 根据逻辑函数和逻辑变量之间的关系列出真值表，并根据真值表写出逻辑表达式；
③ 化简逻辑函数；
④ 根据最简逻辑表达式画出逻辑电路；
⑤ 验证所作的逻辑电路是否能满足设计的要求（特别是有约束条件时要验证约束条件中的最小项对电路工作状态的影响）。
第 2页用与非门设计一个交通报警控制电路。交通信号灯有红、绿、黄 3种,3种灯分别单独工作或黄、绿灯同时工作时属正常情况,其他情况均属故障，出现故障时输出报警信号。
设红、绿、黄灯分别用 A,B,C表示，灯亮时为正常工作，
其值为 1，灯灭时为故障现象，其值为 0；输出报警信号用 F表示，
正常工作时 F值为 0，出现故障时 F值为 1。列出真值表如下：
1
A B C F A B C F
0 0 0
0 0 1
0 1 0
0 1 1
1
0
0
0
1 0 0
1 0 1
1 1 0
1 1 1
0
1
1
1
例：
第 2页
2
ABCCABCBACBAF
3
ACABCBA
BBACCCABCBA
CBAA B CCABA B CCBAF
)()(
4
ACABCBAF?
第 2页
5
A
B
C
F
&
&
& &
1
1
1
ACABCBAF?
第 2页练习
&
&
&
&AB S
i
& C
i
1.分析下面电路的逻辑功能
2,用与非门设计一个三变量的判偶电路。
3,用与非门设计一个四变量的多数表决电路。其中 A为主裁判，同意时占两分，其他裁判同意时占 1分，只要得 3分就通过。
第 2页能实现把某种 特定信息 转换为机器识别的 二进制代码 的组合逻辑电路称为 编码器 。
由于中、大规模集成电路的出现，组合逻辑电路在设计概念上发生了很大的变化，现在已经有了逻辑功能很强的组合逻辑器件，常用的组合逻辑电路部件有加法器、数值比较
9.3 编码器器、编码器、译码器、数据选择器和数据分配器等。灵活地应用它们，将会使组合逻辑电路在设计时事半功倍。下面我们向大家介绍其中的一些组合逻辑器件。
9.3.1 10线 4线编码器 9.3.2 变量编码器第 2页
9.3.1 10线 —4线编码器
10线 —4线编码器是将十进制数码转换为二进制代码的组合逻辑电路。常用的集成芯片有 74LS147等。
74LS147的逻辑符号和管脚功能
1 2 3 4 5 6 7 8
16 15 14 13 12 11 10 9
AIIIIDU 0123CC 空脚
GND 87654 BCIIIII
I1~I9为输入信号端； A~D为输出端，均为低电平有效。
7 4 L S 1 4 7
第 2页
74LS147编码器真值表输入 输出
× × × × × × × × ×
× × × × × × × × 0
× × × × × × × 0 1
× × × × × × 0 1 1
× × × × × 0 1 1 1
× × × × 0 1 1 1 1
× × × 0 1 1 1 1 1
× × 0 1 1 1 1 1 1
× 0 1 1 1 1 1 1 1
0 1 1 1 1 1 1 1 1
1 1 1 1
0 1 1 0
0 1 1 1
1 0 0 0
1 0 0 1
1 0 1 0
1 0 1 1
1 1 0 0
1 1 0 1
1 1 1 0
ABCDIIIIIIIII 987654321
第 2页从真值表中可以看出，当无输入信号或输入信号中无低电平
,0”时，输出端全部为高电平,1”；若输入端 I9为,0”时，不论其它输入端是否有输入信号输入，输出为 0110（ 1001的反码）；再根据其它输入端的输入情况可以得出相应的输出代码,I9的优先级别最高,I1的优先级别最低。
9.3.2 变量编码器变量编码器的输出位数为 n时，输入端的数量为 2n。下面以 8线 —3线优先编码器 74LS148为例，介绍这类编码器的功能及应用。
00123SECC YIIIIGOU
G N D 127654 YYSIIII
1 2 3 4 5 6 7 8
16 15 14 13 12 11 10 9
7 4 L S 1 4 8
显然,74LS147芯片是一种优先编码器。 在优先编码器中优先级别高的信号排斥级别低的信号，具有单方面排斥的特性 。
74LS148的管脚排列图第 2页管脚排列图中,I0～ I7为输入信号端,Y0 ～ Y2为输出端,S为使能输入端,OE为使能输出端,GS为片优先编码输出端。
当使能输入端 S＝１时，电路处于禁止编码状态，
所有的输出端全部输出高电平“１”；当使能输入端 S
＝０时，电路处于正常编码状态，输出端的电平由 I0～
I7 的输入信号而定。 I7的优先级别最高,I0级别最低。
使能输出端 OE ＝０时，表示电路处于正常编码同时又无输入编码信号的状态。
片优先编码输出端 GS＝０时，表示电路处于正常编码且又有编码信号输入时的状态。
第 2页
74LS148优先编码器真值表输入 输出
1
0
0
0
0
0
0
0
0
0
× × × × × × × ×
1 1 1 1 1 1 1 1
× × × × × × × 0
× × × × × × 0 1
× × × × × 0 1 1
× × × × 0 1 1 1
× × × 0 1 1 1 1
× × 0 1 1 1 1 1
× 0 1 1 1 1 1 1
0 1 1 1 1 1 1 1
1 1 1
1 1 1
0 0 0
0 0 1
0 1 0
0 1 1
1 0 0
1 0 1
1 1 0
1 1 1
1 1
1 0
0 1
0 1
0 1
0 1
0 1
0 1
0 1
0 1
I0 I2I1 I3 I5I4 I7I6S Y2 Y0 OEGSY1
第 2页利用使能端的作用，可以用两块 74LS148扩展为 16线 —4线优先编码器。
74LS148优先编码器的扩展应用
89101112131415 IIIIIIIIS
74 L S 14 8
01234567 IIIIIIIIS
01234567 IIIIIIII
74 L S 14 8
01234567 IIIIIIIIS
& & & &
GS Y
3
Y2 Y0Y1
OE
当高位芯片的使能输入端为,0”时，允许对 I8～ I15编码，当高位芯片有编码信号输入时,OE为 1，它控制低位芯片处于禁止状态；若当高位芯片无编码信号输入时,OE为 0，低位芯片处于编码状态。高位芯片的 GS端作为输出信号的高位端，输出信号的低三位由两块芯片的输出端对应位相“与”后得到。在有编码信号输入时，两块芯片只能有一块工作于编码状态，输出也是低电平有效，相“与”后就可以得到相应的编码输出信号。 第 2页
9.4 译码显示电路译码器是一个多输入、多输出的组合逻辑电路。
它的作用是把机器识别的、给定的二进制代码“翻译”
成为人们识别的特定信息，使其输出端具有某种特定的状态，并且在输出通道中相应的一路有信号输出。
译码器在数字系统中有广泛的用途，不仅用于代码的转换、终端的数字显示，还用于数据分配、存储器寻址和组合控制信号等。
译码器可分为变量译码器、代码变换译码器和显示译码器。我们主要介绍变量译码器和显示译码器的外部工作特性和应用。
9.4.1 变量译码器 9.4.2 显示译码器第 2页
9.4.1 变量译码器变量译码器的输入、输出端数的关系是：当有 n个输入端，就有
2 n个输出端。而每一个输出所代表的函数对应于 n个输入变量的最小项。常见的变量译码器有 74LS138（ 3线 —8线译码器）,74LS154
（ 4线 —16线译码器）,74LS131（带锁存的 3线 —8线译码器）等。
6543210CC YYYYYYYU
G N D A A 712B2A210 YGGGA
1 2 3 4 5 6 7 8
16 15 14 13 12 11 10 9
7 4 L S 1 3 8
由 74LS138芯片的管脚排列图可以看出，它是一个有 16个管脚的数字集成电路，除电源、“地”两个端子外，还有三个输入端 A2,A1,A0，八个输出端 Y0～ Y7，三个使能端 Ｇ 1、
G2A,G2B。
74LS138译码器 输 入,3位二进制代码输 出,8个互斥的信号第 2页
74LS138译码器真值表输入 输出
× 1
0 ×
1 0
1 0
1 0
1 0
1 0
1 0
1 0
1 0
× × ×
× × ×
0 0 0
0 0 1
0 1 0
0 1 1
1 0 0
1 0 1
1 1 0
1 1 1
1 1 1 1 1 1 1 1 1
1 1 1 1 1 1 1 1 1
0 1 1 1 1 1 1 1 1
1 0 1 1 1 1 1 1 1
1 1 0 1 1 1 1 1 1
1 1 1 0 1 1 1 1 1
1 1 1 1 0 1 1 1 1
1 1 1 1 1 0 1 1 1
1 1 1 1 1 1 0 1 1
1 1 1 1 1 1 1 0 1
1 1 1 1 1 1 1 1 0
G2A A2G2B Y3 Y5Y4A0A1G1 Y2Y0 Y7Y6Y1
第 2页
74LS138译码器的功能扩展用两片 74LS138可以构成 4线 —16线译码器，连接方法如下图示：
74LS138（低位）
2B2A1210 GGGAAA
76543210 YYYYYYYY
A0
76543210 YYYYYYYY
15141312111098 YYYYY
76543210 YYYYYYYY
2B2A1210 GGGAAA
74LS138（高位）
A1 A2,1” A3
A3,A2,A1,A0为扩展后电路的信号输入端,Y15～ Y0为输出端。当输入信号最高位 A3＝０时，高位芯片被禁止,Y15～ Y8
输出全部为,1”，低位芯片被选中，低电平,0”输出端由 A2,A1、
A0决定。 A3＝ 1时，低位芯片被禁止,Y7～ Y0输出全部为,1”，
高位芯片被选中，低电平,0”输出端由 A2,A1,A0决定。
第 2页逻辑函数 F＝ AB＋ BC＋ AC的最小项为：
74LS138译码器可实现逻辑函数
C B,1”A
76543210 YYYYYYYY
2B2A1210 GGGAAA
74LS138
&
F
用 74LS138还可以实现三变量或两变量的逻辑函数。因为变量译码器的每一个输出端的低电平都与输入逻辑变量的一个最小项相对应，所以当我们将逻辑函数变换为最小项表达式时，只要从相应的输出端取出信号，送入与非门的输入端，与非门的输出信号就是要求的逻辑函数。
例,利用 74LS138实现逻辑函数 F＝ AB＋ BC＋ AC
解：
F＝ AB＋ BC＋ AC
＝ ABC＋ ABC＋ ABC ＋ ABC＋ ABC ＋ ABC
＝ ∑ m( 1,2,3,4,5,6)
构成的逻辑电路图第 2页
9.4.2 显示译码器用来驱动各种显示器件,从而将用二进制代码表示的数字,
文字,符号翻译成人们习惯的形式直观地显示出来的电路,称为显示译码器 。 数码显示器是常用的显示器件之一 。
1,数码显示器
a
b
c
d
e
f
g
h
a b c d
a
f b
e f g h
g
e c
d
( a ) 外形图 ( b ) 共阴极 ( c ) 共阳极
+ U
CC
a
b
c
d
e
f
g
h
第 2页第 2页
b=c=f=g=1，
a=d=e=0时
c=d=e=f=g=1，
a=b=0时共阴极数码显示管第 2页输 入 输 出
A
3
A
2
A
1
A
0
a b c d e f g
显示字形
0 0 0 0
0 0 0 1
0 0 1 0
0 0 1 1
0 1 0 0
0 1 0 1
0 1 1 0
0 1 1 1
1 0 0 0
1 0 0 1
1 1 1 1 1 1 0
0 1 1 0 0 0 0
1 1 0 1 1 0 1
1 1 1 1 0 0 1
0 1 1 0 0 1 1
1 0 1 1 0 1 1
0 0 1 1 1 1 1
1 1 1 0 0 0 0
1 1 1 1 1 1 1
1 1 1 0 0 1 1
共阴极数码显示器真值表第 2页
2,七段显示译码器七段显示译码器是用来与数码管相配合、把以二进制 BCD码表示的数字信号转换为数码管所需的输入信号。常用的七段显示译码器型号有：
74LS46,74LS47,74LS48,74LS49等。下面通过对 74LS48的分析，了解这一类集成逻辑器件的功能和使用方法。
G N DAARBILTAA 0312
74LS48
g CC e d c b a fU
1 2 3 4 5 6 7 8
16 15 14 13 12 11 10 9
BI/RBO
74LS48管脚排列图：
第 2页
74LS48 功能真值表
0 0 0 0 0 0 01 1 1 11×1
0 0 0 1 1 1 11 1 1 01×1
1 0 0 1 0 1 11 1 0 11×1
0 1 0 0 0 1 11 1 0 01×1
0 0 1 1 0 0 11 0 1 11×1
0 0 0 1 1 0 11 0 1 01×1
1 1 1 0 0 1 11 0 0 11×1
1 1 1 1 1 1 11 0 0 01×1
1 1 1 0 0 0 00 1 1 11×1
0 0 1 1 1 1 10 1 1 01×1
1 0 1 1 0 1 10 1 0 11×1
0 1 1 0 0 1 10 1 0 01×1
1 1 1 1 0 0 1 0 0 1 11×1
1 1 0 1 1 0 1 0 0 1 01×1
0 1 1 0 0 0 00 0 0 11×1
1 1 1 1 1 1 00 0 0 0111
0 0 0 0 0 0 00 0 0 0001
0 0 0 0 0 0 0× × × ×0××
1 1 1 1 1 1 1× × × ×1×0
功能显示a b c d e f gA3A2A1A0BI/RBORBOLT
试灯熄灭灭 0
显示 0
显示 1显示 2
显示 3显示 4
显示 5
显示 6
显示显示 9
显示 8
显示 7
无显示显示显示显示显示第 2页
9.5 数值比较器和数据选择器在一些数字电子设备中，经常需要对两个数字进行比较，根据比较的结果决定下一步的操作。具有这种功能的电路，称为数值比较器。 9.5.1 一位数值比较器当对两个一位二进制数 A,B进行比较时，数值比较器的比较结果有三种情况,A＜ B,A＝ B和 A＞ B。其比较关系见下表：
A B YA<B YA=B YA>B
0 0 0 1 0
0 1 1 0 0
1 0 0 0 1
1 1 0 1 0
YA<B=AB
YA>B=AB
YA=B=AB+AB=AB+AB
9.5.2 集成比较器 9.5.3 数据选择器第 2页由输出输入之间的关系
YA<B=AB
YA>B=AB
YA=B=AB+AB=AB+AB
据上述关系式可画出一位数值比较器的逻辑电路图如下,
1A
1B
&
&
≥1
YA<B
YA=B
YA>B
第 2页
74LS85
B3 1 16 UCC
A＜ B 2 15 A3
A＝ B 3 14 B2
A＞ B 4 13 A2
YA＞ B 5 12 A1
YA＝ B 6 11 B1
YA＜ B 7 10 A0
GND 8 9 B0
9.5.2 集成比较器在进行多位数值的比较时，先比较两个数值的最高位，当其不相等时，即可得到比较结果。当其相等时，再进行次高位的比较，不相等时，即得到比较结果。相等时，再进行下一位比较,…… 。直到得出比较结果。
常用的比较器型号有 74LS85（ 4位数值比较器）,74LS521（ 8
位数值比较器）,74LS518（ 8位数值比较器,OC输出）等。下面通过对 74LS85的分析，了解这一类集成逻辑器件的使用方法。
74LS85是一个 16脚的集成逻辑器件，它的管脚排列见左图。除了两个四位二进制数的输入端和三个比较结果的输出端外，增加了三个低位的比较结果的输入端，用作比较器
“扩展”比较位数。 74LS85的输入和输出均为高电平有效。两个 74LS85芯片构成八位数值比较器时，可将低位的输出端和高位的比较输入端对应相连，高位芯片的输出端作为整个八位比较器的比较结果输出端。第 2页逻辑表达式
9.5.3 数据选择器在多路数据传送过程中，能够根据需要将其中任意一路挑选出来的电路，称为数据选择器，也叫做多路开关。
D0 4选 1
数据选择器
D1
D2
D3
Y
A1 A0
下图所示 4选 1数据选择器，
其输入信号的四路数据通常用 D0,D1,D2,D3来表示；
两个地址选择控制信号分别用 A1,A0表示；输出信号用
Y表示,Y可以是 4路输入数据中的任意一路，由地址选择控制信号 A1,A0来决定。
当 A1A0=00时,Y=D0； A1A0=01时，
Y=D1； A1A0=10时,Y=D2； A1A0=11
时,Y=D3。见下面真值表 。
输 入
D A 1 A 0
输 出
Y
D 0 0 0
D 1 0 1
D 2 1 0
D 3 1 1
D 0
D 1
D 2
D 3
输入数据地址变量
013012011010 AADAADAADAADY
第 2页
4选 1数据选择器对应的逻辑电路图如下：
A0
A1
D0
D1
D2
D3
Y
1
1
&
≥1
&
&
&
集成数据选择器的规格较多，常用的数据选择器型号有
74LS151,CT4138八选一数据选择器,74LS153,CT1153双四选一数据选择器,74LS150十六选一数据选择器等。集成数据选择器的管脚排列图及真值表均可在电子手册上查找到，关键是要能够看懂真值表，理解其逻辑功能，正确选用型号。 第 2页讨论题编码器在数字电路中的作用是什么？编码器的输入是二进制数还是特定信息？ 3线 -8线编码器的输入有几个？
数据选择器的输出端 Y由电路中的什么信号来控制？
何谓译码器？译码器的输入和输出哪个是二进制数？哪个是特定信息？
用 74LS85比较 2个三位二进制数时，各输入端如何连接？
构成组合逻辑电路的基本单元是什么？三变量有几个最小项？由最小项构成的方块图称为什么？
多看、多练、多思考第 2页
9.1 门电路
9.2 组合逻辑电路分析基础
9.3 编码器
9.4 译码显示电路
9.5 数值比较器和数据选择器第二篇
9.1 门电路
9.1.1 模拟电路与数字电路的区别
9.1.2 基本门电路
9.1.3 复合门电路
9.1.4 集成门电路问题与讨论第 2页
9.1 门电路
10.1.1 模拟电路与数字电路的区别模拟信号,在时间上和数值上连续的信号。
数字信号,在时间上和数值上不连续的（即离散的）信号。
uu
模拟信号波形 数字信号波形
t t
对模拟信号进行传输、
处理的电子线路称为模拟电路。
对数字信号进行传输、
处理的电子线路称为数字电路。
第 2页
（ 1）工作信号是二进制的数字信号，在时间上和数值上是离散的（不连续），反映在电路上就是低电平和高电平两种状态
（即 0和 1两个逻辑值）。
（ 2）在数字电路中，研究的主要问题是电路的逻辑功能，即输入信号的状态和输出信号的状态之间的逻辑关系。
（ 3）对组成数字电路的元器件的精度要求不高，只要在工作时能够可靠地区分 0和 1
两种状态即可。
数字电路的特点第 2页
（ 1）便于集成与系列化生产，成本低廉，使用方便；
（ 2）工作准确可靠，精度高，搞干扰能力强。
（ 3）不仅能完成数值计算，还能完成逻辑运算和判断，运算速度快，保密性强。
（ 4）维修方便，故障的识别和判断较为容易。
2,数字电路的优点数字电路的优越性能使其得到广泛的应用和迅猛的发展。数字电路不仅在计算机、通信技术中应用广泛，而且在医疗、检测、控制、自动化生产线以及人们的日常生活中，也都产生了越来越深刻的影响。
第 2页获得高、低电平的基本方法,利用半导体开关元件（二极管、三极管）的导通、截止（即开、关）两种工作状态来实现。
逻辑 0和逻辑 1,电子电路中通常把高电平表示为逻辑 1；把低电平表示为 逻辑 0。（正逻辑）
逻辑门电路,用以实现基本和常用逻辑运算的电子电路。简称门电路。
基本和常用门电路有 与 门,或 门,非 门（反相器）,与非 门,或非 门,与或非门 和 异或 门等。
9.1.2 基本门电路第 2页
1.,与,门电路当决定某事件的全部条件同时具备时，结果才会发生，这种因果关系叫做,与”逻辑,也称为 逻辑乘 。
（ 1）,与,逻辑关系
+ U CC ( +5 V )
R
F
D 1
A
D 2
B
3V
0V
u A u B u F D 1 D 2
0 V 0 V
0 V 3 V
3 V 0 V
3 V 3 V
0V
0V
0V
3V
导通 导通导通 截止截止 导通导通 导通
F=AB 与 逻辑功能,有 0出 0，全 1出 1。
第 2页
A
B F
&
A B F
0 0
0 1
1 0
1 1
0
0
0
1
“与” 门 真值表
“与” 门电路图符号一个,与” 门的输入端至少为两个，输出端只有一个。
（ 2）实现与逻辑关系的电路称为 与门 。
第 2页
“与”逻辑（逻辑乘）的运算规则
111 001 010 000
与门的输入端可以有多个。下图为一个三输入与门电路的输入信号 A,B,C和输出信号 F的波形图。
A
B
C
F
有 0出 0 有 0出 0
全 1出 1
第 2页
2.,或,门电路当某事件发生的全部条件中至少有一个条件满足时，事件必然发生，当全部条件都不满足时，事件决不会发生，这种因果关系叫做,或”逻辑,也称为 逻辑加 。
（ 1）,或,逻辑关系
u A u B u F D 1 D 2
0 V 0 V
0 V 3 V
3 V 0 V
3 V 3 V
0V
3 V
3 V
3V
截止 截止截止 导通导通 截止导通 导通
F=A+B
或 逻辑功能,有 1出 1，全 0出 0。
D 1 3 V
0 V
D 2
A
B
F
R
第 2页
（ 2） 实现或逻辑关系的电路称为 或门 。
A
B F
≥ 1
A B F
0 0
0 1
1 0
1 1
0
1
1
1
“或” 门 真值表
“或” 门电路图符号一个,或” 门的输入端也是至少两个，输出端只有一个。
第 2页
“或”逻辑（逻辑加）的运算规则
111 101 110 000
或门的输入端也可以有多个。下图为一个三输入或门电路的输入信号 A,B,C和输出信号 F的波形图。
A
B
C
F
全 0出 0
全 0出 0
有 1出 1
第 2页
3.,非,门电路当某事件相关的条件不满足时，事件必然发生；当条件满足时，
事件决不会发生，这种因果关系叫做,非”逻辑 。
（ 1）,非,逻辑关系非 逻辑功能,给 1出 0，给 0出 1。F=A
A
+ U CC
F
原理 电路图
1
逻辑图符号
A F
R C
R B 1
R B 2
- U B B
T
输入 A为高电平 1(3V)
时，三极管饱和导通，
输出 F为低电平 0
（ 0V)；输入 A为低电平 0(0V)时，三极管截止，输出 F为高电平 1（ 3V)。
第 2页
A F
0
1
1
0
逻辑非（逻辑反）的运算规则
01 10
“非” 门 真值表一个,非” 门的输入端 只有 1个,输出端只有一个。
第 2页
9.1.3 复合门电路将与门、或门、非门组合起来，可以构成多种复合门电路。
A
B
& F
( b ) 逻辑符号
A
B
F & 1
( a ) 与非门的构成
ABF?
由与门和非门构成与非门1,与非门
A B F
0 0
0 1
1 0
1 1
1
1
1
0
与非门的逻辑功能,有 0出 1；全 1出 0。
与非门真值表第 2页
( a ) 7 4 L S 0 0 的引脚排列图电源
1 2 3 4 5 6 7
& &
& &
1 4 1 3 12 11 10 9 8
地
( b ) 7 4 L S 2 0 的引脚排列图
&
&
1 2 3 4 5 6 7
1 4 13 12 11 10 9 8
电源地内含 4个两输入端的与非门，
电源线及地线公用。
内含两个 4输入端的与非门，
电源线及地线公用。
第 2页
A
B
≥ 1 F
( b ) 逻辑符号
A
B
F ≥ 1 1
( a ) 或 非门的构成
BAF
由或门和非门构成 或非门
A B F
0 0
0 1
1 0
1 1
1
0
0
0
或非门的逻辑功能,全 0出 1；有 1出 0。
或非门真值表
2,或 非门第 2页
CDABF
3,与或 非门
C
D
≥ 1
F
( b ) 逻辑符号
A
B
F
&
1
( a ) 或 非门的构成
&
&
&
≥ 1
A
B
C
D
第 2页
A
B
= 1 F
同或门的图 符号
A
B
F = 1
异 或 门的 图符号
BABABAF
异或门和同或门的 逻辑图符号
A B F
0 0
0 1
1 0
1 1
0
1
1
0
异或门功能,相异出 1；相同出 0。
异或门真值表
4,异或 门
A B F
0 0
0 1
1 0
1 1
1
0
0
1
同或门真值表
BABAF
同或门功能,相同出 1；相异出 0。
5,同或 门第 2页
9.1.4 集成门电路
R5
R1
+Ucc
R2
R3
A FT
1 T2
T3
T5
B
C
R4
T4F1
A
B
C
F1
+Ucc
R1
等效电路
1,TTL集成电路输出级中 T3,T4复合管电路构成达林顿电路，与电阻 R5作为 T5的负载，不仅可降低电路的输出电阻，提高其负载能力，还可改善门电路输出波形，提高工作速度。
输入级输入级等效电路显然 F1=ABC 相当与门。
中间级中间级也称倒相级，
即在 T2的集电级和发射级同时输出两个相位相反的信号。
推拉式输出级第 2页
TTL与非门的工作原理 R5
R1
+Ucc
R2
R3
A FT
1 T2
T3
T5
B
C
R4
T4F1
输入信号中至少有一个为低电平
（ 0.3V）时，低电平所对应的
PN结导通,T1
的基极电位被固定在 1V
（ 0.3+0.7）。
1V
① 输入端只要有一个为低电平,T1基极电位就会固定在 1V,导致 T1
深度饱和,F1电位为低电平 0.3V。 T2,T5 截止；
0.3V 截止截止饱和饱和
V6.37.07.05
B E 4B E 32B3CCF
UURIUU
有 0出 1；
T3,T4饱和导通（通过 Ucc,R2）；
TTL与非门的输出电位为：
第 2页
R5
R1
+Ucc
R2
R3
A FT
1 T2
T3
T5
B
C
R4
T4F1
输入信号全部为高电平（ 3.6V）时，
电源 UCC经 R1,T1集电结向 T2,T5基极提供电流,T2,T5
发射结导通后,T1
基极电位被钳位在
2.1V。
0.7+0.7+0.7=2.1V
2.1V
① 输入端全部为高电平时,T1基极电位就会钳位在 2.1V,使 T1输出电位 F1为 1.4V,T1处于倒置工作状态（即发射结反偏，集电结正偏）。
0.7V 截止微导通
0.7V
0.7V
V3.0T5F UU 全 1出 0。
T1在此状态下 β 值较小，因此 T2,T5饱和,T3微导通,T4截止；
TTL与非门的输出电位等于 T5的饱和电位值：
0V
1.4V 饱和饱和第 2页
CBAF
A B C F
0 0 0
0 0 1
0 1 0
0 1 1
1 0 0
1 0 1
1 1 0
1 1 1
1
1
1
1
1
1
1
0
功能真值表 逻辑表达式输入有 0，输出为 1；输入全 1，输出为 0。
&A
B
C
F
与非门图符号第 2页
（ 2）集电极开路的 TTL与非门（ OC门）
实际使用中，若将两个或多个逻辑门的输出端直接与总线相连，就会得到附加的,线与,逻辑功能。
上面讲到的普通 TTL与非门，由于采用了推拉式输出电路，因此其输出电阻很低，使用时输出端不能长久接地或与电源短接。因此不能直接让输出端与总线相连，即不允许直接进行上述
,线与,。
F
R5
Ucc
T3
T5
T4
R5
Ucc
T3
T5
T4
G1
G2
线与多个普通 TTL与非门电路的输出端也不能连接在一起后上总线。因为，当它们的输出端连接在一起上到总线上，只要有一个与非门的输出为高电平时，这个高电平输出端就会直接与其它低电平输出端连通而形成通路，总线上就会有一个很大的电流 Ic由高电平输出端经总线流向低电平输出端的门电路，该门电路将因功耗过大而极易烧毁。
第 2页解决的办法,集电极开路，如左下图所示，称为 集电极开路 的与非门，简称 OC门 。
R1
Ucc
R2
R3
A
FT1 T2 T
5
B
C
OC门在结构上将一般 TTL门输出级的有源负载部分（如普通 TTL
与非门中的 T3,T4,R4）去除,输出级晶体管 T5的集电极在集成电路内部不连接任何元件，直接作为输出端（集电极开路）。
OC门在使用时，应根据负载的大小和要求，合理选择外接电阻 RC的数值，并将
RC和电源 UCC连接在 OC门的输出端。
另外 OC门还可以 实现总线传输。
RC
Rc
Ucc
F&
&
&
总线OC门不但可以实现,线与”逻辑 ；还可以 作为接口电路实现逻辑电平的转换；
第 2页
R5R
1
+Ucc
R2
R3
A FT
1 T2
T3
T5
B
R4
T4F1
（ 3）三态门三态门具有三种输出状态,高电平、低电平 和 高阻状态 。
EN
D1
D2
R
电路分析：
① 当 EN= 1 时，二极管 D2截止，此时三态门是普通的与非门电路； F = AB；
② 当 EN= 0时（有效状态），
T1饱和,T2,T4截止，同时 D1
导通使 T3,T5也截止。这时从外往输入端看进去，电路呈现高阻态；
因为三态门在 EN=1时为普通与非门，有高、低电平两种状态，
在 EN=0时为高阻态，共有三种状态，因此称为三态门。
三态门的逻辑符号如下：
A
B
E/D
F
EN
&
第 2页
E N A B F
1 0 0
1 0 1
1 1 0
1 1 1
0 × ×
1
1
1
0
高阻态三态门真值表 三态门主要用于总线结构，
实现用一根导线轮流传送多路数据。通常把用于传输多个门输出信号的导线叫做总线（母线）。
如下图所示。只要控制端轮流地出现高电平（每一时刻只允许一个门正常工作），总线上就轮流送出各个与非门的输出信号，由此可省去大量的机内连线。
总线 （ BUS）
D1 E/D1
& EN
L1
……
D2 E/D2
& EN
L2
Dn E/Dn
& EN
Ln
第 2页
（ 1） CMOS反相器
1,CMOS门电路工作管 T1为 N沟道增强型 MOS管，负载管 T2为 P沟道增强型 MOS
管，两管的漏极接在一起作为电路的输出端，两管的栅极接在一起作为电路的输入端,T1,T2源极与其衬底相连，一个接地，一个接电源
ui
UDD
T1
T2
u0
NMOS管
PMOS管 如果要使电路中的绝缘栅型场效应管形成导电沟道,T
1的栅源电压必须大于开启电压的值,T2的栅源电压必须低于开启电压的值，所以，为使电路正常工作，电源电压
UDD必须大于两管开启电压的绝对值之和 。
工作原理：
（ 1） ui＝ 0V时,T1截止,T2导通 。 输出电压 u0＝ UDD；
（ 2） ui＝ UDD时,T1导通,T2截止 。 输出电压 u0＝ 0V。
第 2页
（ 2） CMOS传输门和模拟开关
CP
ui UDD u0
TN
TP
工作原理：
设高电平为 10V，低电平为 0V，
电源电压为 10V。开启电压为 3V。
①在 CP＝,1”，若输入电压为 0V～
7V，则 TN的栅源电压不低于 3V，因此 TN管导通；若输入电压为 3V～ 10V，
同理,TP管导通，即在输入电压为
0V～ 10V的范围内，至少有一个管子是导通的。输入电压可以传送到输出端。此时传输门相当于接通的开关。
② 当 CP＝,0”,无论输入电压在 0 V～ 10V之间如何变化，栅极和源极之间的电压无法满足管子导通沟道产生的条件，所以两个管子都截止，输入电压无法传送到输出端。此时传输门相当于断开的开关。
当传输门的控制信号由一个非门的输入和输出来提供时，就构成一个模拟开关，其电路和原理不再叙述。 第 2页讨论题
F=ABC
是三输入的与门； G是非门 。
TTL门的逻辑高电平约为 3.6V；低电平约为 0.3V。 CMOS门的逻辑高电平约为 5~10V,低电平约为 0~0.4V.使用时特别要注意 CMOS门芯片不用的输入端不能悬空！其他注意事项可参看课本。
TTL门和 CMOS门的逻辑高电平和逻辑低电平大约为多少？使用时两类门各要注意些什么？
两个 TTL与非门的输出端可以直接连接吗？为什么？
三态门与普通 TTL
与非门相比有什么不同？三态门主要应用于什么场合？
逻辑函数 F=ABC和 G=A各为何门？画出它们的逻辑图符号和写出其真值表,
A F & B
C
A B C F
0 0 0
0 0 1
0 1 0
0 1 1
1 0 0
1 0 1
1 1 0
1 1 1
0
0
0
0
0
0
0
1
普通与非门只有高电平和低电平两种状态，三态门除了这两种状态还有高阻态 。三态门主要应用于总线传送，它可进行单向数据传送，也可以进行双向数据传送。
第 2页
9.2 组合逻辑电路分析基础
9.2.1 计数制与代码
9.2.2 逻辑函数的化简
9.2.3 组合逻辑电路第 2页
9.2.1 计数制与代码
1.计数制计数制是用表示计数值符号的个数（称为基数）来命名的。
日常生活中，人们常用的计数制是 十进制,而在 数字电路中通常采用的是二进制,有时也采用 八进制 和 十六进制 。
（ 1）基 数,指在该进位制中可能用到的数码的个数。如二进制有 0
和 1两个数码，因此基数是 2；十进制有 0～ 9十个数码，
基数是 10。
（ 2） 位 权,任意一种进位制的数中，每一位的数码代表的权不同，
例如十进制数 535=5× 102+3× 101+5× 100，显然百位的
5代表 500,个位的 5代表 5个；其中位权是 10的幂。
两个概念第 2页
（ 1）十进制 特点
① 十进制计数各位的基数是 10；
② 十进制数的每一位必定是 0～ 9十个数码中的一个；
③ 十进制数低位和相邻高位之间的进位关系是,逢 10进 1” ；
④ 同一个数字符号在不同的数位代表的权不同，权是 10的幂。
（ 2）二进制 特点
① 二进制计数各位的基数是 2；
② 二进制数的每一位必定是 1和 0两个二进制数码中的一个；
③ 二进制数低位和相邻高位之间的进位关系是,逢 2进 1” ；
④ 同一个数字符号在不同的数位代表的权不同，权是 2的幂。
第 2页
（ 3）八进制和十六进制八进制特点
① 八进制计数各位的基数是 8；
② 八进制数的每一位必定是 0～ 7中八个数码中的一个；
③ 八进制数低位和相邻高位之间的进位关系是,逢 8进 1” ；
④ 同一个数字符号在不同的数位代表的权不同，权是 8的幂。
十六进制特点
① 十六进制计数各位的基数是 16；
② 十六进制数的每一位必定是 0～ 15中十五个数码中的一个；
③ 十六进制数低位和相邻高位之间的进位关系是,逢 16进 1” ；
④ 同一个数字符号在不同的数位代表的权不同，权是 16的幂。
第 2页
５ ５ ５ ５
５ × １０ ３ ＝５０００
５ × １０ ２ ＝ ５００
５ × １０ １ ＝ ５０
５ × １０ ０ ＝ ５
＝５５５５
同样的数码在不同的数位上代表的数值不同。
＋
任意一个十进制数都可以表示为各个数位上的数码与其对应的权的乘积之和，称为 位权展开式。
(5555)10＝ 5× 103 ＋ 5× 102＋ 5× 101＋ 5× 100
(209.04)10＝ 2× 102 ＋ 0× 101＋ 9× 100＋ 0× 10－ 1＋ 4 × 10－ 2
又如：
即：
第 2页
2.数制转换几种进制数之间的对应关系十进制数 二进制数 八进制数 十六进制数
0
1
2
3
4
5
6
7
8
9
10
11
12
13
14
15
0 0 0 0
0 0 0 1
0 0 1 0
0 0 1 1
0 1 0 0
0 1 0 1
0 1 1 0
0 1 1 1
1 0 0 0
1 0 0 1
1 0 1 0
1 0 1 1
1 1 0 0
1 1 0 1
1 1 1 0
1 1 1 1
0
1
2
3
4
5
6
7
10
11
12
13
14
15
16
17
0
1
2
3
4
5
6
7
8
9
A
B
C
D
E
F
第 2页任意进制数 按位权展开后，即可以转换为十进制数。
二进制数与八进制数之间的相互转换
1 1 0 1 0 1 0,0 10 0 0 ＝ (152.2)8
（ 2）八进制数转换为二进制数：将每位八进制数用 3
位二进制数表示。
= 011 111 100,010 110(374.26)8
（ 1）二进制数转换为八进制数,将二进制数由小数点开始，整数部分向左，小数部分向右，每 3位分成一组，不够 3位补零，则每组二进制数便是一位八进制数。
第 2页
1 1 1 0 1 0 1 0 0,0 1 10 0 0 0 ＝ (1D4.6)16
=（ 1010 1111 0100,0111 0110） 2(AF4.76)16
二进制数与十六进制数之间的相互转换，按照每
4位二进制数对应于一位十六进制数进行转换。
二进制数与十六进制数之间的相互转换十进制数转换成二进制数原理,将整数部分和小数部分分别进行转换。
对整数部分采用基数连除法；小数部分采用基数连乘法。转换后再合并。
整数部分 —除 2取余法； 小数部分 —乘 2取整法。
第 2页
2 44 0= K
0 低位
2 22 0= K 1
2 11 1= K 2
2 5 1= K 3
2 2 0= K 4
1 1= K 5 高位
0,375
× 2 整数 高位
0,750 0= K － 1
0,750
× 2
1,500 1= K － 2
0,500
× 2
1,000 1= K － 3 低位整数部分 ——除 2取余法 小数部分 ——乘 2取整法所以,(44.375)10＝ (101100.011)2
采用基数连除、连乘法，可将十进制数转换为二进制数，再根据二进制与任意进制之间的转换规则，进而转换为任意进制数。
第 2页练习 把下列二进制数转换成八进制数
（ 10011011100） 2=（ ） 8
（ 11100110110） 2=（ ） 8
把下列二进制数转换成十六进制数
（ 1001101110011011） 2=（ ） 16
（ 1110010011010110） 2=（ ） 16
把下列十进制数转换成二进制、八进制数和十六进制数
（ 364.225） 10=（ ） 2=（ ） 16=（ ）
8（ 74.5） 10=（ ） 2=（ ） 16=（ ） 8
第 2页
3.二进制代码用以表示十进制数码、字母、符号等信息的一定位数的二进制数称为代码。
二 -十进制代码：用 4位二进制数 b3b2b1b0来表示十进制数中的 0 ~ 9 十个数码。简称 BCD码 。
2421码 的权值依次为 2,4,2,1； 余 3码 由 8421BCD
码每个代码加 0011得到； 格雷码 是一种 循环码,其特点是任意相邻的两个字码，仅有一位代码不同，其它位相同。
用四位自然二进制码中的前 10个数码来表示十进制数码，让各位的权值依次为 8,4,2,1，称为 8421 BCD码 。
第 2页常用 BCD 码十进制数 8421 码 余 3 码 格雷码 2421 码
0
1
2
3
4
5
6
7
8
9
0000
0001
0010
0011
0100
0101
0110
0111
1000
1001
0011
0100
0101
0110
0111
1000
1001
1010
1011
1100
0000
0001
0011
0010
0110
0111
0101
0100
1100
1101
0000
0001
0010
0011
0100
1011
1100
1101
1110
1111
权 8421 无权码 无权码 2421
第 2页
9.2.2 逻辑函数的化简
1,逻辑代数的公式、定律和逻辑运算规则与运算,0 1 00 AA AAAAAA
或运算,1 11 0 AA AAAAAA
非运算,AA?
逻辑代数的基本定律交换律：
ABBA
ABBA 结合律：
)()(
)()(
CBACBA
CBACBA
分配律：
)()(
)(
CABACBA
CABACBA
反演律 （摩根定律）,
BABA
BABA,第 2页
(A+B)(A+C)=AA+AB+AC+BC
(A+B)(B+C)=A+BC
=A+AB+AC+BC
AA=A
=A(1+B+C)+BC
含有 A的项提取
=A+BC
1+B+C=1
证明：
))(( BAAABAA
)(1 BA
BA
A+A=1
A·1=1
证明,A+AB=A+B
第 2页若两个乘积项中分别包含同一个因子的原变量和反变量
，
而其他因子都相同时
，
则这两项可以合并成一项
，
并消去互为反变量的因子
。
ABCBCABCAA B C
CBAA B CCABAA B CF
)(
)(2
2.逻辑函数的代数化简法逻辑函数化简的意义：逻辑表达式越简单，实现它的电路越简单，电路工作越稳定可靠。
BCCBCBBC
CBAABCCBBCAABCF
)(
)(1
运用摩根定律运用分配律运用分配律利用公式Ａ＋Ａ＝ 1，将两项合并为一项，并消去一个变量。
第 2页
BAGEB C DABAF )(1
BAB C DBADA
BADB C DABADCDBAF
)()(
2
如果乘积项是另外一个乘积项的因子
，
则这另外一个乘积项是多余的
，
可消去
。
运用摩根定律利用公式Ａ＋ＡＢ＝Ａ，消去多余的项。
利用公式Ａ＋ＡＢ＝Ａ＋Ｂ，消去多余的变量。
CAB
CABAB
CBAAB
CBCAABF
)(
DCBA
DBACBA
DBACBA
DBACCBA
DCBDCACBAF
)(
)(
如果一个乘积项的反是另一个乘积项的因子
，
则这个因子是多余的
，
可消去
。
运用吸收律第 2页利用公式Ａ＝Ａ（Ｂ＋Ｂ），为某一项配上其所缺的变量，
以便用其它方法进行化简。
CACBBA
BBCAACBCBA
CBABCACBACBACBBA
CCBACBAACBBA
BACBCBBAF
)()1()1(
)()(
利用公式Ａ＋Ａ＝Ａ，为某项配上其所能合并的项。
BCACAB
BCAABCCBAABCCABABC
BCACBACABABCF
)()()(
第 2页
3.逻辑函数的卡诺图化简法
（ 1） 最小项
设有 n 个变量，它们组成的与项中每个变量或以原变量或以反变量形式出现一次，且仅出现一次，此与项称之为 n 个变量的最小项。对于 n 个变量就可构成 2n个最小项，分别记为 mn；
其中下标值 n：当各最小项变量按一定顺序排好后，用 1 代替其中的原变量,0 代替其中的反变量，便得一个二进制数，该二进制数的等值十进制即为 n的值。
例如,三变量的 8 个最小项可以表示为：
ABC = m0 ABC = m1 ABC = m2 ABC = m3
ABC = m4 ABC = m5 ABC = m6 ABC = m7
同理，两变量有 4个最小项,00（ m0）,01（ m1）,10
（ m2）,11（ m3）；四变量有 16个最小项 m0～ m15.
第 2页最小项性质,对于任意一个最小项，只有一组变量的取值使它的值为 1；任意两个最小项的乘积恒等于零； n个变量的 2n个最小项之和等于 1。
m0
m1
m2
m3
m4
m5
m6
m7
A B C
A B C
A B C
A B C
A B C
A B C
A B C
A B C
000
001
010
011
100
101
110
111
0
1
2
3
4
5
6
7
编号最小项A B C序号第 2页
逻辑函数被表达成一系列乘积项之和，则称之为,与或” 表达式。
如果构成函数的“与或”表达式中每一个乘积项 (与项 )均为最小项时，则这种表达式称之为 最小项标准式,且这种表示是 唯一的 。
如,F(A,B,C) = AC + AB + BC
= ABC + ABC + ABC + ABC
= m2 ＋ m3 ＋ m5 ＋ m7
= ∑m(2,3,5,7)
函数的最小项标准式第 2页
（ 2） 卡诺图卡诺图是逻辑函数真值表的一种图形表示，卡诺图原则上不受变量个数的限制，利用卡诺图可以有规律地化简逻辑函数表达式，
并能直观地写出逻辑函数的最简式。
卡诺图是一种平面方格阵列图，它将最小项按相邻原则排列到小方格内。卡诺图的画图规则,任意两个几何位置相邻的最小项之间，只允许有一个变量的取值不同 。
m0 m1
m2 m3
A B 0 1
0
1
两变量的卡诺图 三变量的卡诺图
m0 m1
m4 m5
ABC 00 01
0
1
m3 m2
m7 m6
11 10
第 2页四变量的卡诺图
m0 m1
m4 m5
ABCD 00 01
00
01
m3 m2
m7 m6
11 10
m12 m13
m8 m9
m15 m14
m11 m10
11
10
用卡诺图表示逻辑函数
F = m1 + m2 + m5 + m7,
其真值表和卡诺图标注如下：
例：
0 1 3 2
4 5 7 6
BCA
1
1
1
1
00 01 11 10
0
1
① 把给定的逻辑函数化为最小项标准式；
② 按变量数画出相应卡诺图；
③把最小项标准式中含有的最小项在方格内标,1”
④ 所有标有,1”的小方格就是该逻辑函数中的项。
行号 ABC F mi
0
1
2
3
4
5
6
7
0 0 0
0 0 1
0 1 0
0 1 1
1 0 0
1 0 1
1 1 0
1 1 1
0
1
1
0
0
1
0
1
m0
m1
m2
m3
m4
m5
m6
m7第 2页
F1 = AC + ABC + BC
将函数化为标准式，即：
F1 = ABC + ABC + ABC + ABC + ABC
= m1 + m4 + m5 + m6 + m7
= ∑m (1,4,5,6,7)
F1的卡诺图如下：
例：
m0 m1
m4 m5
ABC 00 01
0
1
m3 m2
m7 m6
11 10
1
1 1 11
第 2页也可以按逻辑函数式中,与、或”的几何含义直接把函数标注到卡诺图上。
例,F2 = ABC + AC + BC
m0 m1
m4 m5
ABC 00 01
0
1
m3 m2
m7 m6
11 10
1
1
1 11
第 2页用卡诺图化简逻辑函数的基本原理
2个小方格相邻时，可以合并为一项，同时消去一个互非的变量；
4个小方格组成一个大方块，或组成一行（列），或在相邻两行（列）
的两端，或处于四角时，可以合并为一项，同时消去两个互非的变量； 8个小方格组成一个长方形，或处于两边的两行（两列），可合并为一项，同时消去三个互非的变量；如果逻辑变量为 5个或 5个以上时，在用卡诺图化简时，合并的小方格应组成正方形或长方形，
同时满足相邻原则（不一定是几何上的相邻）。
① 根据变量的数目，画出函数的卡诺图；
合并最小项的规律：
化简的步骤：
② 合并最小项，即把可以合并的最小项用卡诺圈圈起来；
③ 按每个圈作为一个乘积项，将各乘积项相加，写出化简后的与或表达式。
第 2页例,化简 F1=?m(1,3,4,5,9,11,12,13,14,15)
第一步：将函数 F1表示在卡诺 图中；
第二步：选择出必要极大圈，注意卡诺圈只能圈住相邻的最小项为 2n，即相邻 2个方格； 4个方格； 8个方格； 16个方格 ……
第 2页
ABCD 00 01
00
01
11 10
11
10
0 1
1 1
1 0
0 0
1 1
0 1
1 1
1 0
函数式中含有的最小项用
,1”标在对应的方格内，
其它方格标,0”。
第三步：消去 卡诺圈内互非的变量，写出化简后的与或表达式。
即：
F1=BC+AB+CD+BD
第 2页例,化简 F2=?m(1,2,3,4,5,7,14,15)
ABCD 00 01
00
01
11 10
11
10
0 1
1 1
1 1
1 0
0 0
0 0
1 1
0 0
F2=ABC+AD+ABC+ABC
由卡诺图化简后可得：
例：
ABC 00 01
0
1
11 10
1 11 1
可得,F3=A
这三个 2个方格的卡诺圈各消去一个互非的变量 D。4个方格的卡诺圈消去两个互非的变量 B和 C。
F3=ABC+AB+ABC+ABC
4.带有约束项的逻辑函数的化简如果一个有 n个变量的逻辑函数，它的最小项数为 2n个，但在实际应用中可能仅用一部分，另外一部分禁止出现或者出现后对电路的逻辑状态无影响，我们称这部分最小项为无关最小项（也称为约束项），用 d表示。
由于无关最小项对最终的逻辑结果无影响，因此在化简的过程中，可以根据化简的需要将这些约束项看作 1或者 0。约束项在卡诺图中填写时用 × 表示。
用卡诺图化简逻辑函数,
F =∑m（ 1,3,5,7,9） +∑d（ 10,11,12,13,14,15）
例：
1 1
1 1
× × × ×
1 × ×
可得,F=DAB CD00 01 11 10
00
01
11
10
利用约束项化简的过程中，尽量不要将不需要的约束项也画入圈内，
否则得不到函数的最简形式。
第 2页练习
1.F＝ AB+AB · (C+D) · E
化简下列逻辑函数式
2.F = AB + AC + BC
3.F = AB + BC + BC + AB
4.F = AB + AC + BC + CB + BD + DB + ADE ( F + G )
5.F=?m(0,8,9,10,11,12,13,14,15)
6.F=(A+B)(A+D)(A+C)
7.F = Σm(4,5,13,15) + Σ d (2,3,7,9,14)
8.F = Σm(11,12,13,14,15) + Σ d (5,6,7,8,9,10)
9.F = Σm(3,5,7,9,11) + Σ d (0,1,2,13,14,15)
第 2页
9.2.3 组合逻辑电路
1,组合逻辑电路的分析在数字电路中，如果任意时刻的输出信号，仅取决于该时刻输入信号逻辑取值的组合，而与输入信号作用前电路原有的状态无关，这类数字电路称为 组合逻辑电路 。
所谓分析，就是根据给定的逻辑电路，找出其输出信号和输入信号之间的逻辑关系，确定电路的逻辑功能。
组合逻辑电路的一般分析步骤如下：
① 用逐级递推法写出输出逻辑函数与输入逻辑变量之间的关系；
② 用公式法或者卡诺图法化简，写出最简逻辑表达式；
③ 根据最简逻辑函数式列出功能真值表；
④ 根据真值表写出逻辑功能说明，以便理解电路的作用。
第 2页当输入 A,B,C中有 2个或 3个为 1时，
输出 Y为 1，否则输出 Y为 0。所以这个电路实际上是一种 3人表决用的组合电路：
只要有 2票或 3票同意，表决就通过。
化简后例,A
B
C
F
&
&
& &
1
1F
2F
3F
F
ABF?1
BCF?2
CAF?3 2
CABCABF
ACBCABFFFF 321
A B C F
0 0 0
0 0 1
0 1 0
0 1 1
1 0 0
1 0 1
1 1 0
1 1 1
0
0
0
1
0
1
1
1
3
4
第 2页
F 3
≥ 1
≥ 1
1
1
A
B
C F
F 1
F 2
≥ 1
BBACBABFFFF
BFFF
BAF
CBAF
213
213
2
1
ABBACABBBACBAF )1(
例：
应用反演律第 2页电路真值表
A B C F
0 0 0
0 0 1
0 1 0
0 1 1
1 0 0
1 0 1
1 1 0
1 1 1
1
1
1
1
1
1
0
0
电路的输出 F只与输入 A,B
有关，而与输入 C无关。 F和 A、
B的逻辑关系为,A,B中只要一个为 0,F=1； A,B全为 1时，
F=0。所以 F和 A,B的逻辑关系为 与非运算 的关系。
电路的逻辑功能
ABC 00 01
0
1
11 10
1
1
1
1
1 1
A
B
由卡诺图找出为 1的最小项第 2页
2,组合逻辑电路的设计组合逻辑电路的设计是根据给定的实际逻辑功能，找出实现该功能的逻辑电路。
组合逻辑电路设计步骤如下：
① 根据给出的条件，找出什么是逻辑变量，什么是逻辑函数，
用字母设出，另外用 0和 1各表示一种状态，找出逻辑函数和逻辑变量之间的关系；
② 根据逻辑函数和逻辑变量之间的关系列出真值表，并根据真值表写出逻辑表达式；
③ 化简逻辑函数；
④ 根据最简逻辑表达式画出逻辑电路；
⑤ 验证所作的逻辑电路是否能满足设计的要求（特别是有约束条件时要验证约束条件中的最小项对电路工作状态的影响）。
第 2页用与非门设计一个交通报警控制电路。交通信号灯有红、绿、黄 3种,3种灯分别单独工作或黄、绿灯同时工作时属正常情况,其他情况均属故障，出现故障时输出报警信号。
设红、绿、黄灯分别用 A,B,C表示，灯亮时为正常工作，
其值为 1，灯灭时为故障现象，其值为 0；输出报警信号用 F表示，
正常工作时 F值为 0，出现故障时 F值为 1。列出真值表如下：
1
A B C F A B C F
0 0 0
0 0 1
0 1 0
0 1 1
1
0
0
0
1 0 0
1 0 1
1 1 0
1 1 1
0
1
1
1
例：
第 2页
2
ABCCABCBACBAF
3
ACABCBA
BBACCCABCBA
CBAA B CCABA B CCBAF
)()(
4
ACABCBAF?
第 2页
5
A
B
C
F
&
&
& &
1
1
1
ACABCBAF?
第 2页练习
&
&
&
&AB S
i
& C
i
1.分析下面电路的逻辑功能
2,用与非门设计一个三变量的判偶电路。
3,用与非门设计一个四变量的多数表决电路。其中 A为主裁判，同意时占两分，其他裁判同意时占 1分，只要得 3分就通过。
第 2页能实现把某种 特定信息 转换为机器识别的 二进制代码 的组合逻辑电路称为 编码器 。
由于中、大规模集成电路的出现，组合逻辑电路在设计概念上发生了很大的变化，现在已经有了逻辑功能很强的组合逻辑器件，常用的组合逻辑电路部件有加法器、数值比较
9.3 编码器器、编码器、译码器、数据选择器和数据分配器等。灵活地应用它们，将会使组合逻辑电路在设计时事半功倍。下面我们向大家介绍其中的一些组合逻辑器件。
9.3.1 10线 4线编码器 9.3.2 变量编码器第 2页
9.3.1 10线 —4线编码器
10线 —4线编码器是将十进制数码转换为二进制代码的组合逻辑电路。常用的集成芯片有 74LS147等。
74LS147的逻辑符号和管脚功能
1 2 3 4 5 6 7 8
16 15 14 13 12 11 10 9
AIIIIDU 0123CC 空脚
GND 87654 BCIIIII
I1~I9为输入信号端； A~D为输出端，均为低电平有效。
7 4 L S 1 4 7
第 2页
74LS147编码器真值表输入 输出
× × × × × × × × ×
× × × × × × × × 0
× × × × × × × 0 1
× × × × × × 0 1 1
× × × × × 0 1 1 1
× × × × 0 1 1 1 1
× × × 0 1 1 1 1 1
× × 0 1 1 1 1 1 1
× 0 1 1 1 1 1 1 1
0 1 1 1 1 1 1 1 1
1 1 1 1
0 1 1 0
0 1 1 1
1 0 0 0
1 0 0 1
1 0 1 0
1 0 1 1
1 1 0 0
1 1 0 1
1 1 1 0
ABCDIIIIIIIII 987654321
第 2页从真值表中可以看出，当无输入信号或输入信号中无低电平
,0”时，输出端全部为高电平,1”；若输入端 I9为,0”时，不论其它输入端是否有输入信号输入，输出为 0110（ 1001的反码）；再根据其它输入端的输入情况可以得出相应的输出代码,I9的优先级别最高,I1的优先级别最低。
9.3.2 变量编码器变量编码器的输出位数为 n时，输入端的数量为 2n。下面以 8线 —3线优先编码器 74LS148为例，介绍这类编码器的功能及应用。
00123SECC YIIIIGOU
G N D 127654 YYSIIII
1 2 3 4 5 6 7 8
16 15 14 13 12 11 10 9
7 4 L S 1 4 8
显然,74LS147芯片是一种优先编码器。 在优先编码器中优先级别高的信号排斥级别低的信号，具有单方面排斥的特性 。
74LS148的管脚排列图第 2页管脚排列图中,I0～ I7为输入信号端,Y0 ～ Y2为输出端,S为使能输入端,OE为使能输出端,GS为片优先编码输出端。
当使能输入端 S＝１时，电路处于禁止编码状态，
所有的输出端全部输出高电平“１”；当使能输入端 S
＝０时，电路处于正常编码状态，输出端的电平由 I0～
I7 的输入信号而定。 I7的优先级别最高,I0级别最低。
使能输出端 OE ＝０时，表示电路处于正常编码同时又无输入编码信号的状态。
片优先编码输出端 GS＝０时，表示电路处于正常编码且又有编码信号输入时的状态。
第 2页
74LS148优先编码器真值表输入 输出
1
0
0
0
0
0
0
0
0
0
× × × × × × × ×
1 1 1 1 1 1 1 1
× × × × × × × 0
× × × × × × 0 1
× × × × × 0 1 1
× × × × 0 1 1 1
× × × 0 1 1 1 1
× × 0 1 1 1 1 1
× 0 1 1 1 1 1 1
0 1 1 1 1 1 1 1
1 1 1
1 1 1
0 0 0
0 0 1
0 1 0
0 1 1
1 0 0
1 0 1
1 1 0
1 1 1
1 1
1 0
0 1
0 1
0 1
0 1
0 1
0 1
0 1
0 1
I0 I2I1 I3 I5I4 I7I6S Y2 Y0 OEGSY1
第 2页利用使能端的作用，可以用两块 74LS148扩展为 16线 —4线优先编码器。
74LS148优先编码器的扩展应用
89101112131415 IIIIIIIIS
74 L S 14 8
01234567 IIIIIIIIS
01234567 IIIIIIII
74 L S 14 8
01234567 IIIIIIIIS
& & & &
GS Y
3
Y2 Y0Y1
OE
当高位芯片的使能输入端为,0”时，允许对 I8～ I15编码，当高位芯片有编码信号输入时,OE为 1，它控制低位芯片处于禁止状态；若当高位芯片无编码信号输入时,OE为 0，低位芯片处于编码状态。高位芯片的 GS端作为输出信号的高位端，输出信号的低三位由两块芯片的输出端对应位相“与”后得到。在有编码信号输入时，两块芯片只能有一块工作于编码状态，输出也是低电平有效，相“与”后就可以得到相应的编码输出信号。 第 2页
9.4 译码显示电路译码器是一个多输入、多输出的组合逻辑电路。
它的作用是把机器识别的、给定的二进制代码“翻译”
成为人们识别的特定信息，使其输出端具有某种特定的状态，并且在输出通道中相应的一路有信号输出。
译码器在数字系统中有广泛的用途，不仅用于代码的转换、终端的数字显示，还用于数据分配、存储器寻址和组合控制信号等。
译码器可分为变量译码器、代码变换译码器和显示译码器。我们主要介绍变量译码器和显示译码器的外部工作特性和应用。
9.4.1 变量译码器 9.4.2 显示译码器第 2页
9.4.1 变量译码器变量译码器的输入、输出端数的关系是：当有 n个输入端，就有
2 n个输出端。而每一个输出所代表的函数对应于 n个输入变量的最小项。常见的变量译码器有 74LS138（ 3线 —8线译码器）,74LS154
（ 4线 —16线译码器）,74LS131（带锁存的 3线 —8线译码器）等。
6543210CC YYYYYYYU
G N D A A 712B2A210 YGGGA
1 2 3 4 5 6 7 8
16 15 14 13 12 11 10 9
7 4 L S 1 3 8
由 74LS138芯片的管脚排列图可以看出，它是一个有 16个管脚的数字集成电路，除电源、“地”两个端子外，还有三个输入端 A2,A1,A0，八个输出端 Y0～ Y7，三个使能端 Ｇ 1、
G2A,G2B。
74LS138译码器 输 入,3位二进制代码输 出,8个互斥的信号第 2页
74LS138译码器真值表输入 输出
× 1
0 ×
1 0
1 0
1 0
1 0
1 0
1 0
1 0
1 0
× × ×
× × ×
0 0 0
0 0 1
0 1 0
0 1 1
1 0 0
1 0 1
1 1 0
1 1 1
1 1 1 1 1 1 1 1 1
1 1 1 1 1 1 1 1 1
0 1 1 1 1 1 1 1 1
1 0 1 1 1 1 1 1 1
1 1 0 1 1 1 1 1 1
1 1 1 0 1 1 1 1 1
1 1 1 1 0 1 1 1 1
1 1 1 1 1 0 1 1 1
1 1 1 1 1 1 0 1 1
1 1 1 1 1 1 1 0 1
1 1 1 1 1 1 1 1 0
G2A A2G2B Y3 Y5Y4A0A1G1 Y2Y0 Y7Y6Y1
第 2页
74LS138译码器的功能扩展用两片 74LS138可以构成 4线 —16线译码器，连接方法如下图示：
74LS138（低位）
2B2A1210 GGGAAA
76543210 YYYYYYYY
A0
76543210 YYYYYYYY
15141312111098 YYYYY
76543210 YYYYYYYY
2B2A1210 GGGAAA
74LS138（高位）
A1 A2,1” A3
A3,A2,A1,A0为扩展后电路的信号输入端,Y15～ Y0为输出端。当输入信号最高位 A3＝０时，高位芯片被禁止,Y15～ Y8
输出全部为,1”，低位芯片被选中，低电平,0”输出端由 A2,A1、
A0决定。 A3＝ 1时，低位芯片被禁止,Y7～ Y0输出全部为,1”，
高位芯片被选中，低电平,0”输出端由 A2,A1,A0决定。
第 2页逻辑函数 F＝ AB＋ BC＋ AC的最小项为：
74LS138译码器可实现逻辑函数
C B,1”A
76543210 YYYYYYYY
2B2A1210 GGGAAA
74LS138
&
F
用 74LS138还可以实现三变量或两变量的逻辑函数。因为变量译码器的每一个输出端的低电平都与输入逻辑变量的一个最小项相对应，所以当我们将逻辑函数变换为最小项表达式时，只要从相应的输出端取出信号，送入与非门的输入端，与非门的输出信号就是要求的逻辑函数。
例,利用 74LS138实现逻辑函数 F＝ AB＋ BC＋ AC
解：
F＝ AB＋ BC＋ AC
＝ ABC＋ ABC＋ ABC ＋ ABC＋ ABC ＋ ABC
＝ ∑ m( 1,2,3,4,5,6)
构成的逻辑电路图第 2页
9.4.2 显示译码器用来驱动各种显示器件,从而将用二进制代码表示的数字,
文字,符号翻译成人们习惯的形式直观地显示出来的电路,称为显示译码器 。 数码显示器是常用的显示器件之一 。
1,数码显示器
a
b
c
d
e
f
g
h
a b c d
a
f b
e f g h
g
e c
d
( a ) 外形图 ( b ) 共阴极 ( c ) 共阳极
+ U
CC
a
b
c
d
e
f
g
h
第 2页第 2页
b=c=f=g=1，
a=d=e=0时
c=d=e=f=g=1，
a=b=0时共阴极数码显示管第 2页输 入 输 出
A
3
A
2
A
1
A
0
a b c d e f g
显示字形
0 0 0 0
0 0 0 1
0 0 1 0
0 0 1 1
0 1 0 0
0 1 0 1
0 1 1 0
0 1 1 1
1 0 0 0
1 0 0 1
1 1 1 1 1 1 0
0 1 1 0 0 0 0
1 1 0 1 1 0 1
1 1 1 1 0 0 1
0 1 1 0 0 1 1
1 0 1 1 0 1 1
0 0 1 1 1 1 1
1 1 1 0 0 0 0
1 1 1 1 1 1 1
1 1 1 0 0 1 1
共阴极数码显示器真值表第 2页
2,七段显示译码器七段显示译码器是用来与数码管相配合、把以二进制 BCD码表示的数字信号转换为数码管所需的输入信号。常用的七段显示译码器型号有：
74LS46,74LS47,74LS48,74LS49等。下面通过对 74LS48的分析，了解这一类集成逻辑器件的功能和使用方法。
G N DAARBILTAA 0312
74LS48
g CC e d c b a fU
1 2 3 4 5 6 7 8
16 15 14 13 12 11 10 9
BI/RBO
74LS48管脚排列图：
第 2页
74LS48 功能真值表
0 0 0 0 0 0 01 1 1 11×1
0 0 0 1 1 1 11 1 1 01×1
1 0 0 1 0 1 11 1 0 11×1
0 1 0 0 0 1 11 1 0 01×1
0 0 1 1 0 0 11 0 1 11×1
0 0 0 1 1 0 11 0 1 01×1
1 1 1 0 0 1 11 0 0 11×1
1 1 1 1 1 1 11 0 0 01×1
1 1 1 0 0 0 00 1 1 11×1
0 0 1 1 1 1 10 1 1 01×1
1 0 1 1 0 1 10 1 0 11×1
0 1 1 0 0 1 10 1 0 01×1
1 1 1 1 0 0 1 0 0 1 11×1
1 1 0 1 1 0 1 0 0 1 01×1
0 1 1 0 0 0 00 0 0 11×1
1 1 1 1 1 1 00 0 0 0111
0 0 0 0 0 0 00 0 0 0001
0 0 0 0 0 0 0× × × ×0××
1 1 1 1 1 1 1× × × ×1×0
功能显示a b c d e f gA3A2A1A0BI/RBORBOLT
试灯熄灭灭 0
显示 0
显示 1显示 2
显示 3显示 4
显示 5
显示 6
显示显示 9
显示 8
显示 7
无显示显示显示显示显示第 2页
9.5 数值比较器和数据选择器在一些数字电子设备中，经常需要对两个数字进行比较，根据比较的结果决定下一步的操作。具有这种功能的电路，称为数值比较器。 9.5.1 一位数值比较器当对两个一位二进制数 A,B进行比较时，数值比较器的比较结果有三种情况,A＜ B,A＝ B和 A＞ B。其比较关系见下表：
A B YA<B YA=B YA>B
0 0 0 1 0
0 1 1 0 0
1 0 0 0 1
1 1 0 1 0
YA<B=AB
YA>B=AB
YA=B=AB+AB=AB+AB
9.5.2 集成比较器 9.5.3 数据选择器第 2页由输出输入之间的关系
YA<B=AB
YA>B=AB
YA=B=AB+AB=AB+AB
据上述关系式可画出一位数值比较器的逻辑电路图如下,
1A
1B
&
&
≥1
YA<B
YA=B
YA>B
第 2页
74LS85
B3 1 16 UCC
A＜ B 2 15 A3
A＝ B 3 14 B2
A＞ B 4 13 A2
YA＞ B 5 12 A1
YA＝ B 6 11 B1
YA＜ B 7 10 A0
GND 8 9 B0
9.5.2 集成比较器在进行多位数值的比较时，先比较两个数值的最高位，当其不相等时，即可得到比较结果。当其相等时，再进行次高位的比较，不相等时，即得到比较结果。相等时，再进行下一位比较,…… 。直到得出比较结果。
常用的比较器型号有 74LS85（ 4位数值比较器）,74LS521（ 8
位数值比较器）,74LS518（ 8位数值比较器,OC输出）等。下面通过对 74LS85的分析，了解这一类集成逻辑器件的使用方法。
74LS85是一个 16脚的集成逻辑器件，它的管脚排列见左图。除了两个四位二进制数的输入端和三个比较结果的输出端外，增加了三个低位的比较结果的输入端，用作比较器
“扩展”比较位数。 74LS85的输入和输出均为高电平有效。两个 74LS85芯片构成八位数值比较器时，可将低位的输出端和高位的比较输入端对应相连，高位芯片的输出端作为整个八位比较器的比较结果输出端。第 2页逻辑表达式
9.5.3 数据选择器在多路数据传送过程中，能够根据需要将其中任意一路挑选出来的电路，称为数据选择器，也叫做多路开关。
D0 4选 1
数据选择器
D1
D2
D3
Y
A1 A0
下图所示 4选 1数据选择器，
其输入信号的四路数据通常用 D0,D1,D2,D3来表示；
两个地址选择控制信号分别用 A1,A0表示；输出信号用
Y表示,Y可以是 4路输入数据中的任意一路，由地址选择控制信号 A1,A0来决定。
当 A1A0=00时,Y=D0； A1A0=01时，
Y=D1； A1A0=10时,Y=D2； A1A0=11
时,Y=D3。见下面真值表 。
输 入
D A 1 A 0
输 出
Y
D 0 0 0
D 1 0 1
D 2 1 0
D 3 1 1
D 0
D 1
D 2
D 3
输入数据地址变量
013012011010 AADAADAADAADY
第 2页
4选 1数据选择器对应的逻辑电路图如下：
A0
A1
D0
D1
D2
D3
Y
1
1
&
≥1
&
&
&
集成数据选择器的规格较多，常用的数据选择器型号有
74LS151,CT4138八选一数据选择器,74LS153,CT1153双四选一数据选择器,74LS150十六选一数据选择器等。集成数据选择器的管脚排列图及真值表均可在电子手册上查找到，关键是要能够看懂真值表，理解其逻辑功能，正确选用型号。 第 2页讨论题编码器在数字电路中的作用是什么？编码器的输入是二进制数还是特定信息？ 3线 -8线编码器的输入有几个？
数据选择器的输出端 Y由电路中的什么信号来控制？
何谓译码器？译码器的输入和输出哪个是二进制数？哪个是特定信息？
用 74LS85比较 2个三位二进制数时，各输入端如何连接？
构成组合逻辑电路的基本单元是什么？三变量有几个最小项？由最小项构成的方块图称为什么？
多看、多练、多思考第 2页
