2009-8-20 1
5.2.1 异步二进制计数器
5.2.2 同步二进制计数器
5.2 二进制计数器 结束放映
2009-8-20 2
复习时序逻辑电路的特点？
寄存器分类？
８ 位二进制数码需几个触发器来存放？
计数器,用以统计输入时钟脉冲 CP个数的电路。
计数器的分类：
5.2 二进制计数器
1．按计数进制分二进制 计数器：按二进制数运算规律进行计数的电路称作二进制计数器 。
十进制 计数器：按十进制数运算规律进行计数的电路称作十进制计数器 。
任意进制 计数器：二进制计数器和十进制计数器之外的其它进制计数器统称为任意进制计数器 。
二进制计数器是结构最简单的计数器,但应用很广 。
2009-8-20 4
2,按数字的变化规律加法 计数器：随着计数脉冲的输入作递增计数的电路称作加法计数器 。
减法 计数器：随着计数脉冲的输入作递减计数的电路称作减法计数器 。
加 /减 计数器：在加 /减控制信号作用下,可递增计数,也可递减计数的电路,称作加 /减计数器,又称可逆计数器 。
也有特殊情况,不作加 /减,其状态可在外触发控制下循环进行特殊跳转,状态转换图中构成封闭的计数环 。
3,按计数器中触发器翻转是否同步分异步 计数器：计数脉冲只加到部分触发器的时钟脉冲输入端上,而其它触发器的触发信号则由电路内部提供,应翻转的触发器状态更新有先有后的计数器,
称作异步计数器 。
同步 计数器,计数脉冲同时加到所有触发器的时钟信号输入端,使应翻转的触发器同时翻转的计数器,
称作同步计数器 。
2009-8-20 5
异步计数器的计数脉冲没有加到所有触发器的 CP
端 。
当计数脉冲到来时,各触发器的翻转时刻不同 。
分析时,要特别注意各触发器翻转所对应的有效时钟条件 。
异步二进制计数器是计数器中最基本最简单的电路,它一般由接成计数型的触发器连接而成,计数脉冲加到最低位触发器的 CP端,低位触发器的输出 Q作为相邻高位触发器的时钟脉冲 。
5.2.1 异步二进制计数器
2009-8-20 6
1,异步二进制加法计数器必须满足二进制加法原则：逢二进一 （ 1+1=10，
即 Q由 1→ 0时有进位 。 ）
组成二进制加法计数器时,各触发器应当满足：
① 每输入一个计数脉冲,触发器应当翻转一次
（ 即用 T′触发器 ） ；
② 当低位触发器由 1变为 0时,应输出一个进位信号加到相邻高位触发器的计数输入端 。
2009-8-20 7
图 5-12 3位异步二进制加法计数器仿真
（ 1） JK触发器构成的 3位异步二进制加法计数器
（ 用 CP脉冲下降沿触发 ）
① 电路组成
② 工作原理
2009-8-20 8
③ 计数器的状态转换表表 5-5 3位二进制加法计数器状态转换表
CP顺序 Q2 Q1 Q0 等效十进制数
0 0 0 0 0
1 0 0 1 1
2 0 1 0 2
3 0 1 1 3
4 1 0 0 4
5 1 0 1 5
6 1 1 0 6
7 1 1 1 7
8 0 0 0 0
2009-8-20 9
④ 时序图图 5-13 3位二进制加法计数器的时序图
2009-8-20 10
⑤ 状态转换图图 5-14 3位二进制加法计数器的状态转换图圆圈内表示 Q2Q1Q0
的状态 用箭头表示状态转换的方向
2009-8-20 11
⑥ 结论如果计数器从 000状态开始计数，在第八个计数脉冲输入后，计数器又重新回到 000状态，完成了一次计数循环。所以该计数器是 八进制 加法计数器或称为 模 8加法计数器。
如果计数脉冲 CP的频率为 f0，那么 Q0输出波形的频率为 1/2f0,Q1输出波形的频率为 1/4 f0,Q2输出波形的频率为 1/8 f0。这说明计数器除具有计数功能外，还具有 分频 的功能。
2009-8-20 12
图 5-15 由 D触发器构成的 3位异步二进制加法计数器
(a) 电路图 （ b）时序图仿真
（ 2） 由 D触发器构成的 3位异步二进制加法计数器
（ 用 CP脉冲上升沿触发 ）
2009-8-20 13
2,异步二进制减法计数器必须满足二进制数的减法运算规则,0-1不够减,
应向相邻高位借位,即 10-1＝ 1。
组成二进制减法计数器时,各触发器应当满足：
① 每输入一个计数脉冲,触发器应当翻转一次
（ 即用 T′触发器 ） ；
② 当低位触发器由 0变为 1时,应输出一个借位信号加到相邻高位触发器的计数输入端 。
2009-8-20 14
图 5-16 3位异步二进制减法计数器
(a)逻辑图 ( b)时序图仿真
（ 1） JK触发器组成的 3位异步二进制减法计数器
（ 用 CP脉冲下降沿触发 ） 。
2009-8-20 15
表 5-6 3位二进制减法计数器状态表
CP顺序 Q2 Q1 Q0 等效十进制数
0 0 0 0 0
1 1 1 1 7
2 1 1 0 6
3 1 0 1 5
4 1 0 0 4
5 0 1 1 3
6 0 1 0 2
7 0 0 1 1
8 0 0 0 0
2009-8-20 16
图 5-17 3位异步二进制减法计数器的状态转换图圆圈内表示 Q2Q1Q0
的状态 用箭头表示状态转换的方向
2009-8-20 17
图 5-18 由 D触发器构成的 3位异步二进制减法计数器仿真
（ 2） D触发器构成的 3位异步二进制减法计数器
（用 CP脉冲上升沿触发）。
2009-8-20 18
异步二进制计数器的构成方法可以归纳为：
① N位异步二进制计数器由 N个计数型 （ T′）
触发器组成。
②若采用下降沿触发的触发器加法计数器的进位信号从 Q端引出减法计数器的借位信号从 Q端引出若采用上升沿触发的触发器加法计数器的进位信号从 Q端引出减法计数器的借位信号从 Q端引出
N位二进制计数器可以计 2N个数，所以又可称为 2N进制计数器。
2009-8-20 19
异步二进制计数器的优点：电路较为简单。
缺点：进位（或借位）信号是逐级传送的，
工作频率不能太高；
状态逐级翻转，存在中间过渡状态 。
状态从 111→000 的过程？
111→110 →100 → 000
2009-8-20 20
5.2.2 同步二进制计数器同步计数器中,各触发器的翻转与时钟脉冲同步 。
同步计数器的工作速度较快,工作频率也较高 。
1．同步二进制加法计数器
（ 1） 设计思想：
① 所有触发器的时钟控制端均由计数脉冲 CP输入,CP的每一个触发沿都会使所有的触发器状态更新 。
② 应控制触发器的输入端,可将触发器接成 T
触发器 。
当低位不向高位进位时,令高位触发器的 T＝ 0，
触发器状态保持不变；
当低位向高位进位时,令高位触发器的 T=1,触发器翻转,计数加 1。
2009-8-20 21
（ 2） 当低位全 1时再加 1,则低位向高位进位 。
1＋ 1＝ 1
11＋ 1＝ 100
111＋ 1＝ 1000
1111＋ 1＝ 10000
……
可得到 T的表达式为：
T0=J0=K0=1
T1=J1=K1=Q0
T2=J2=K2=Q1Q0
T3=J3=K3= Q2Q1Q0
2009-8-20 22
表 5-7 4位二进制加法计数器的状态转换表
CP顺序 Q3 Q2 Q1 Q0
0 0 0 0 0
1 0 0 0 1
2 0 0 1 0
3 0 0 1 1
4 0 1 0 0
5 0 1 0 1
6 0 1 1 0
7 0 1 1 1
8 1 0 0 0
9 1 0 0 1
10 1 0 1 0
11 1 0 1 1
12 1 1 0 0
13 1 1 0 1
14 1 1 1 0
15 1 1 1 1
16 0 0 0 0
2009-8-20 23
图 5-19 4位同步二进制加法计数器的时序图
2009-8-20 24
图 5-20 4位同步二进制加法计数器T0=J0=K0=1
T1=J1=K1=Q0
T2=J2=K2=Q1Q0
T3=J3=K3= Q2Q1Q0
仿真
2009-8-20 25
2,同步二进制减法计数器
（ 1） 设计思想：
① 所有触发器的时钟控制端均由计数脉冲 CP输入,
CP的每一个触发沿都会使所有的触发器状态更新 。
② 应控制触发器的输入端,可将触发器接成 T触发器 。
当低位不向高位借位时,令高位触发器的 T＝ 0，
触发器状态保持不变；
当低位向高位借位时,令高位触发器的 T=1,触发器翻转,计数减 1。
2009-8-20 26
（ 2） 触发器的翻转条件是：当低位触发器的 Q端全 1时再减 1,则低位向高位借位 。
10－ 1＝ 1
100－ 1＝ 11
1000－ 1＝ 111
10000－ 1＝ 1111
……
可得到 T的表达式为：
2009-8-20 27
表 5-8 4位二进制减法计数器的状态转换表
CP顺序 Q3 Q2 Q1 Q0
0 0 0 0 0
1 1 1 1 1
2 1 1 1 0
3 1 1 0 1
4 1 1 0 0
5 1 0 1 1
6 1 0 1 0
7 1 0 0 1
8 1 0 0 0
9 0 1 1 1
10 0 1 1 0
11 0 1 0 1
12 0 1 0 0
13 0 0 1 1
14 0 0 1 0
15 0 0 0 1
16 0 0 0 0
2009-8-20 28
3,同步二进制可逆计数器将加法和减法计数器综合起来,由控制门进行转换,可得到可逆计数器 。
图 5-21 4位同步二进制可逆计数器
S为加／减控制端
S=1时，加法计数
S=0时，减法计数
2009-8-20 29
作业题
5-4
5.2.1 异步二进制计数器
5.2.2 同步二进制计数器
5.2 二进制计数器 结束放映
2009-8-20 2
复习时序逻辑电路的特点？
寄存器分类？
８ 位二进制数码需几个触发器来存放？
计数器,用以统计输入时钟脉冲 CP个数的电路。
计数器的分类：
5.2 二进制计数器
1．按计数进制分二进制 计数器：按二进制数运算规律进行计数的电路称作二进制计数器 。
十进制 计数器：按十进制数运算规律进行计数的电路称作十进制计数器 。
任意进制 计数器：二进制计数器和十进制计数器之外的其它进制计数器统称为任意进制计数器 。
二进制计数器是结构最简单的计数器,但应用很广 。
2009-8-20 4
2,按数字的变化规律加法 计数器：随着计数脉冲的输入作递增计数的电路称作加法计数器 。
减法 计数器：随着计数脉冲的输入作递减计数的电路称作减法计数器 。
加 /减 计数器：在加 /减控制信号作用下,可递增计数,也可递减计数的电路,称作加 /减计数器,又称可逆计数器 。
也有特殊情况,不作加 /减,其状态可在外触发控制下循环进行特殊跳转,状态转换图中构成封闭的计数环 。
3,按计数器中触发器翻转是否同步分异步 计数器：计数脉冲只加到部分触发器的时钟脉冲输入端上,而其它触发器的触发信号则由电路内部提供,应翻转的触发器状态更新有先有后的计数器,
称作异步计数器 。
同步 计数器,计数脉冲同时加到所有触发器的时钟信号输入端,使应翻转的触发器同时翻转的计数器,
称作同步计数器 。
2009-8-20 5
异步计数器的计数脉冲没有加到所有触发器的 CP
端 。
当计数脉冲到来时,各触发器的翻转时刻不同 。
分析时,要特别注意各触发器翻转所对应的有效时钟条件 。
异步二进制计数器是计数器中最基本最简单的电路,它一般由接成计数型的触发器连接而成,计数脉冲加到最低位触发器的 CP端,低位触发器的输出 Q作为相邻高位触发器的时钟脉冲 。
5.2.1 异步二进制计数器
2009-8-20 6
1,异步二进制加法计数器必须满足二进制加法原则：逢二进一 （ 1+1=10，
即 Q由 1→ 0时有进位 。 ）
组成二进制加法计数器时,各触发器应当满足：
① 每输入一个计数脉冲,触发器应当翻转一次
（ 即用 T′触发器 ） ；
② 当低位触发器由 1变为 0时,应输出一个进位信号加到相邻高位触发器的计数输入端 。
2009-8-20 7
图 5-12 3位异步二进制加法计数器仿真
（ 1） JK触发器构成的 3位异步二进制加法计数器
（ 用 CP脉冲下降沿触发 ）
① 电路组成
② 工作原理
2009-8-20 8
③ 计数器的状态转换表表 5-5 3位二进制加法计数器状态转换表
CP顺序 Q2 Q1 Q0 等效十进制数
0 0 0 0 0
1 0 0 1 1
2 0 1 0 2
3 0 1 1 3
4 1 0 0 4
5 1 0 1 5
6 1 1 0 6
7 1 1 1 7
8 0 0 0 0
2009-8-20 9
④ 时序图图 5-13 3位二进制加法计数器的时序图
2009-8-20 10
⑤ 状态转换图图 5-14 3位二进制加法计数器的状态转换图圆圈内表示 Q2Q1Q0
的状态 用箭头表示状态转换的方向
2009-8-20 11
⑥ 结论如果计数器从 000状态开始计数，在第八个计数脉冲输入后，计数器又重新回到 000状态，完成了一次计数循环。所以该计数器是 八进制 加法计数器或称为 模 8加法计数器。
如果计数脉冲 CP的频率为 f0，那么 Q0输出波形的频率为 1/2f0,Q1输出波形的频率为 1/4 f0,Q2输出波形的频率为 1/8 f0。这说明计数器除具有计数功能外，还具有 分频 的功能。
2009-8-20 12
图 5-15 由 D触发器构成的 3位异步二进制加法计数器
(a) 电路图 （ b）时序图仿真
（ 2） 由 D触发器构成的 3位异步二进制加法计数器
（ 用 CP脉冲上升沿触发 ）
2009-8-20 13
2,异步二进制减法计数器必须满足二进制数的减法运算规则,0-1不够减,
应向相邻高位借位,即 10-1＝ 1。
组成二进制减法计数器时,各触发器应当满足：
① 每输入一个计数脉冲,触发器应当翻转一次
（ 即用 T′触发器 ） ；
② 当低位触发器由 0变为 1时,应输出一个借位信号加到相邻高位触发器的计数输入端 。
2009-8-20 14
图 5-16 3位异步二进制减法计数器
(a)逻辑图 ( b)时序图仿真
（ 1） JK触发器组成的 3位异步二进制减法计数器
（ 用 CP脉冲下降沿触发 ） 。
2009-8-20 15
表 5-6 3位二进制减法计数器状态表
CP顺序 Q2 Q1 Q0 等效十进制数
0 0 0 0 0
1 1 1 1 7
2 1 1 0 6
3 1 0 1 5
4 1 0 0 4
5 0 1 1 3
6 0 1 0 2
7 0 0 1 1
8 0 0 0 0
2009-8-20 16
图 5-17 3位异步二进制减法计数器的状态转换图圆圈内表示 Q2Q1Q0
的状态 用箭头表示状态转换的方向
2009-8-20 17
图 5-18 由 D触发器构成的 3位异步二进制减法计数器仿真
（ 2） D触发器构成的 3位异步二进制减法计数器
（用 CP脉冲上升沿触发）。
2009-8-20 18
异步二进制计数器的构成方法可以归纳为：
① N位异步二进制计数器由 N个计数型 （ T′）
触发器组成。
②若采用下降沿触发的触发器加法计数器的进位信号从 Q端引出减法计数器的借位信号从 Q端引出若采用上升沿触发的触发器加法计数器的进位信号从 Q端引出减法计数器的借位信号从 Q端引出
N位二进制计数器可以计 2N个数，所以又可称为 2N进制计数器。
2009-8-20 19
异步二进制计数器的优点：电路较为简单。
缺点：进位（或借位）信号是逐级传送的，
工作频率不能太高；
状态逐级翻转，存在中间过渡状态 。
状态从 111→000 的过程？
111→110 →100 → 000
2009-8-20 20
5.2.2 同步二进制计数器同步计数器中,各触发器的翻转与时钟脉冲同步 。
同步计数器的工作速度较快,工作频率也较高 。
1．同步二进制加法计数器
（ 1） 设计思想：
① 所有触发器的时钟控制端均由计数脉冲 CP输入,CP的每一个触发沿都会使所有的触发器状态更新 。
② 应控制触发器的输入端,可将触发器接成 T
触发器 。
当低位不向高位进位时,令高位触发器的 T＝ 0，
触发器状态保持不变；
当低位向高位进位时,令高位触发器的 T=1,触发器翻转,计数加 1。
2009-8-20 21
（ 2） 当低位全 1时再加 1,则低位向高位进位 。
1＋ 1＝ 1
11＋ 1＝ 100
111＋ 1＝ 1000
1111＋ 1＝ 10000
……
可得到 T的表达式为：
T0=J0=K0=1
T1=J1=K1=Q0
T2=J2=K2=Q1Q0
T3=J3=K3= Q2Q1Q0
2009-8-20 22
表 5-7 4位二进制加法计数器的状态转换表
CP顺序 Q3 Q2 Q1 Q0
0 0 0 0 0
1 0 0 0 1
2 0 0 1 0
3 0 0 1 1
4 0 1 0 0
5 0 1 0 1
6 0 1 1 0
7 0 1 1 1
8 1 0 0 0
9 1 0 0 1
10 1 0 1 0
11 1 0 1 1
12 1 1 0 0
13 1 1 0 1
14 1 1 1 0
15 1 1 1 1
16 0 0 0 0
2009-8-20 23
图 5-19 4位同步二进制加法计数器的时序图
2009-8-20 24
图 5-20 4位同步二进制加法计数器T0=J0=K0=1
T1=J1=K1=Q0
T2=J2=K2=Q1Q0
T3=J3=K3= Q2Q1Q0
仿真
2009-8-20 25
2,同步二进制减法计数器
（ 1） 设计思想：
① 所有触发器的时钟控制端均由计数脉冲 CP输入,
CP的每一个触发沿都会使所有的触发器状态更新 。
② 应控制触发器的输入端,可将触发器接成 T触发器 。
当低位不向高位借位时,令高位触发器的 T＝ 0，
触发器状态保持不变；
当低位向高位借位时,令高位触发器的 T=1,触发器翻转,计数减 1。
2009-8-20 26
（ 2） 触发器的翻转条件是：当低位触发器的 Q端全 1时再减 1,则低位向高位借位 。
10－ 1＝ 1
100－ 1＝ 11
1000－ 1＝ 111
10000－ 1＝ 1111
……
可得到 T的表达式为：
2009-8-20 27
表 5-8 4位二进制减法计数器的状态转换表
CP顺序 Q3 Q2 Q1 Q0
0 0 0 0 0
1 1 1 1 1
2 1 1 1 0
3 1 1 0 1
4 1 1 0 0
5 1 0 1 1
6 1 0 1 0
7 1 0 0 1
8 1 0 0 0
9 0 1 1 1
10 0 1 1 0
11 0 1 0 1
12 0 1 0 0
13 0 0 1 1
14 0 0 1 0
15 0 0 0 1
16 0 0 0 0
2009-8-20 28
3,同步二进制可逆计数器将加法和减法计数器综合起来,由控制门进行转换,可得到可逆计数器 。
图 5-21 4位同步二进制可逆计数器
S为加／减控制端
S=1时，加法计数
S=0时，减法计数
2009-8-20 29
作业题
5-4
