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第六章 VHDL设计应用实例
6.1 8位加法器的设计
1、设计思路
多位加法器的构成方式：并行进位
串行进位
并行进位：速度快、占用资源多
串行进位：速度慢、占用资源少
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速度与资源的折中选择：并行加法器与串行级联
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2,4位并行加法器
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3,8位二进制加法器
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仿真结果,
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6.2 8位乘法器的设计
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1、选通与门模块 andarith
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2,16位锁存器 reg16b
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3,8位右移寄存器 sreg8b
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4、乘法运算控制器 arictl
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5,8位加法器 adder8b
8位加法器及 4位加法程序见 6.1节。
或,
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6,8位乘法器 multi8x8
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仿真结果,
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8位加法器构成 8位乘法器与 8位全并行乘法
器性能比较（器件为 EPM7256SRC208-7）,
8位加法器构
成 8位乘法器
8位全并行
乘法器
逻辑单元
（ LC）
45/256
(17%)
247/256
（ 96%）
共享扩展项 11/256
(4%)
122/256
（ 47%）
最高速度 35.6MHz 128.2MHz
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6.3 序列检测器的设计
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比较例 3.9.22 及以下简洁描述
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6.4 正负脉宽数控调制信号发生器的设计
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8位自加载加法计数器 LCNT8,
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顶层文件,
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仿真结果,
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6.5 8位数字频率计的设计
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频率测量的基本原理,
计算每秒内待测信号的脉冲个数。 TESTCTL
工作时序,clk为基准时钟（ 1Hz）
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十进制计数器 CNT10,
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32位锁存器 REG32B,
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测频控制器 TESTCTL,
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仿真结果：测量电视行频（ T = 64us,f = 15625 Hz）