第五章 微处理器的硬件特性
(4学时 )
第二节 总线控制逻辑 (2学时 )
退 出
第一节 8088引脚功能 (2学时 )
?知 识 概 述 ?
第一节 8088引脚功能
8088为 40条引线, 双列直插式封装 。 它们的 40条引
线排列如 图 5.1所示 。 8088有最小组态 （ 单微处理器组成
的小系统 ） 和最大组态 （ 多处理器系统 ） 两种工作模式,
从图 5.1所示, 大部分引脚在两种组态下功能是一样的,
只有 8根引脚的名称及功能不同 （ 24脚 ~31脚 ） 。 由于在
PC机内, 8088工作于最大组态, 所以在引脚功能介绍时,
为了突出重点我们只介绍最大模式的引脚功能 。
?封装技术 ?
退 出
5.1.1 8088总线周期概念
1,指令周期,CPU执行一条指令的时间（包括取指令和执
行完该指令所需的全部时间）称为一个指令周期。
2,总线周期：通过外部总线对存储器或 I/O端口进行一次读 /
写操作的过程称为总线周期。因此，一个指令周期由若干
个总线周期组成。而一个总线周期由若干时钟周期 T组成。
3,时钟周期：也就是系统主时钟频率的倒数，它是 CPU的基
本时间计量单位，例如，某 CPU的主频为 5MHz，则其一
个时钟周期就是 200ns，若主频为 10MHz，则一个时钟周
期为 100ns。
退 出
5.1.1
8086/8088CPU的一个基本总线周期由 4个时钟周期（ T1,T2，
T3,T4）组成，时钟周期也称为时钟状态，即 T1状态,T2状态,T3
状态和 T4状态。每一个时钟周期（时钟状态）内完成一些基本操作。
例如：
在 T1状态,CPU往数据 /地址多路复用总线上发出访问存储器或
I/O端口的地址信息。
在 T2状态,CPU从总线上撤销地址，若为读周期发出,RD”控制
信号，使数据 /地址多路复用总线的低 8位处于高阻抗状态，以便 CPU
有足够的时间从输出地址方式转变为输入数据方式，接着在 T3～ T4
期间,CPU从总线上接收数据。若为写周期发出,WR”控制信号，由
于输出数据和输出地址都是写总线过程，因而不需要缓冲时间,CPU
在 T2～ T4期间把数据放到总线上。
在 T3状态，数据 /地址分时复用线的低 8位上出现由 CPU输出的数
据或为 CPU从存储器或 I/O端口读入的数据。
在 T4状态,8088完成数据传送，是控制信号变为无效，结束总
线周期。
退 出
5.1.2 8088的地址和数据线
AD7～ AD0,8位地址 /数据总线，分时复用、双向、
三态。
A15～ A8：地址线，三态输出。
A19/S6～ A16/S3：地址 /状态线，分时复用、输出、
三态。在总线周期的 T1状态作地址线用,A19～ A16输出
高 4位地址。在总线周期的 T2?T4状态作状态线用,S6～
S3输出状态信息，其中,S6恒为 0。 S5指示中断允许标志
IF的当前状态,S5 ＝ 1，表示当前允许可屏蔽中断请求，
S5=0，则禁止一切可屏蔽中断。 S4和 S3用以指示是哪一
个段寄存器正在使用，其编码和使用的段寄存器如下,00
为 ES,01为 SS,10为 CS,11为 DS。
退 出
5.1.3 微型计算机的基本工作方法
NMI：不可屏蔽中断申请信号，输入、上升沿有效。
不可屏蔽中断申请不受中断允许标志 IF的影响,一旦从
NMI引脚收到一个正跳变触发信号,CPU在当前指令执行
完成，便自动引起一个类型码为 2的中断，并转入执行与
中断类型码相对应的不可屏蔽中断服务程序。
INTR：可屏蔽中断申请信号，输入、高电平有效。
受 CPU内部中断允许标志位的控制 。。 CPU用 STI指令可
使中断允许标志 IF置 1，用 CLI指令可使 IF清 0，从而可实
现中断允许或屏蔽。
RESET：复位信号，输入、高电平有效。
退 出
5.1.3
READY：准备就绪信号，输入、高电平有效。 CPU
在每个总线周期的 T3状态检测 Ready信号线,如果 Ready
为低电平，表示数据末准备好，则在 T3状态结束后 CPU
插入一个或几个 TW等待状态，直到 Ready信号有效后，
才进入 T4状态，完成数据传送过程。
TEST：测试信号，输入、低电平有效。 TEST信号
是和等待指令 WAIT配合使用的信号。
QS1,QS0：指令队列状态信号，输出，高电平有效。
这两个信号的组合用来指示 CPU中指令队列的当前状态。
QS1,QS0的代码组合与对应的操作定义如 表 5.1所示。
S2,S1,S0：总线周期状态信号，三态、输出。在
最大模式系统中，总线周期状态信号 S2,S1,S0用来指
示当前总线周期所进行的操作类型。 S2,S1,S0的编码
与总线操作类型的对应关系如 表 5.2所示。
退 出
5.1.3
LOCK：总线封锁信号，三态、输出、低电平有效。 LOCK信号
可由指令前缀 LOCK来设置。
RQ/GT0,RQ/GT1：总线请求信号（输入）／总线请求允许
（输出），双向、低电平有效。在最大模式中，这两个信号用来供
CPU以外的两个协处理器发出总线请求（ RQ）和接收 CPU对其总线
请求信号的响应信号（ GT0,GT1）。其中 RQ/GT0比 RQ/GT1有更高
的优先级。
RD：读信号，三态、输出、低电平有效。 RD信号有效，表示
CPU正在对存储器或 I／ O端口进行读操作。
MN/MX：最小／最大工作模式控制信号，输入。当 MN／ MX接
高电平时，则 CPU工作在最小模式。当 MN／ MX接低电平时，则 CPU
工作在最大模式。
SSO：系统状态输出信号，输出。在最小模式下，该信号与其它
两个信号一起反应 8088总线操作类型。在最大模式下，该引脚输出恒
为高电平。
退 出
5.1.4 电源和时钟
CLK：时钟信号，输入。
Vcc,GND,8086／ 8088 CPU需要的电源 Vcc为
+5V,GND为地线。
退 出
第二节 总线控制逻辑
5.2.1 总线的缓冲与分离
退 出
一、总线的分离
图 5.2描述了 8088微处理器的地址与数据线的分离。
在这种情况下，使用了两片 74LS373锁存器来分离地址 /
数据总线 AD7～ AD0和地址 /状态线 A19/S6～ A16/S3。
二、总线的缓冲
如果任一总线引线上负载超过 10个芯片，则整个
8088系统必须经过缓冲。 图 5.3描述了 8088微处理器总
线的缓冲。
5.2.2 总线时钟发生器
8284A就是供 Intel系列 CPU使用的时钟发生器, 它由时
钟电路, 复位电路, 准备就绪电路 3部分组成, 8284的引
脚图及框图如 图 5.4所示 。
一、时钟发生电路
时钟发生电路由晶体振荡器和分频器组成。其相应的
引脚是：
X1,X2：晶振输入。
EFI：外部振荡脉冲输入。当 F/C端输入高电平时，
分频器的脉冲 EFI输入，输入的脉冲应是方波，频率为系
统时钟 CLK的 3倍。
退 出
5.2.2
F/C：脉冲源选择，输入。若 F/C接地电平，
则系统时钟 CLK由晶体振荡器分频产生；若 F/C接
高电平，则 CLK由 EFI输入的脉冲分频产生。
CSYNC：同步信号，输入、高电平有效。它
是用来使多个 8284同步，以提供同步的 CLK。
OSC：晶振输出。其频率为晶振频率。
CLK：系统时钟，输出。提供给 8088及系统
的时钟信号。
PCLK：外围电路时钟信号，输出。提供给
8088系统外围电路的时钟信号。
退 出
5.2.2
二、复位电路
复位电路由一个施密特触发器和一个同步触发器
组成。
RES：复位信号，输入、低电平有效。一般由 RC
放电回路组成按钮复位电路产生。
RESET：复位信号，输出、高电平有效。提供给
8088及系统的复位信号。
三、准备就绪电路
准备就绪电路由两个 D触发器和一些门电路组成。
AEN1,AEN2：对应 RDY1,RDY2的允许控制信
号，输入、低电平有效。当 AEN为低电平时，使 RDY
起作用。
在 8088系统中,8284与 CPU的连接如 图 5.5所示。
退 出
5.2.3 总线控制器
8288的框图及引脚如 图 5.6所示。
一、总线命令信号
由 CPU输入的总线状态信号 S2～ S0经内部状态译码
器译码后，经命令信号发生器产生总线命令信号。它们是：
MRDC：读存储器命令，输出、低电平有效。
MWTC,AMWC：写存储器命令，输出、低电平有
效。其中 AMWC是提前写存储器命令。它比 MWTC提前
一个时钟周期产生。
IOR：读 I/O端口命令，输出、低电平有效。
退 出
5.2.3
IOW,AIOW：写 I／ O端口命令，输出、低电平有
效。其中 AIOWC是提前写 I／ O端口信号，它比 IOWC提
前一个时钟周期出现。
INTA：中断响应信号，输出、低电平有效。通知申请
中断的外设，中断申请已被响应，将“中断类型码”放在
数
据总线上。
二、总线控制信号
ALE：地址锁存允许信号，输出、下沿有效。在任
何 — 个总线周期的 T1状态,ALE输出有效（为正脉冲）。
DEN：数据允许信号，三态、输出、低电平有效。
在 CPU访问存储器或 I／ O端口的总线周期及中断响应周期
中,DEN都变为低电平有效。
退 出
5.2.3
DT/R：数据发送／接收控制信号，三态、输出。
DT/R信号用来控制总线驱动器 74LS245的数据传送方
向。当 DT/R ＝ 1时,CPU向外发送数据，当 DT/R ＝ 0
时,CPU从外部接收数据，完成读操作。
MCE／ PDEN：主控级联允许 /外设数据允许信号，输
出。这是一个具有双重功能的控制信号，其功能与 IOB信
号有关，当 IOB接地,8288工作于系统总线方式时,MCE
有效（高电平），可控制将主 8259A向从 8259A输出的地
址 CAS2～ CAS0进行锁存。当 IOB接高电平时,8288工作
在 I／ O总线方式，执行 PDEN的功能，用来控制外设通过
I／ O总线传送数据。
退 出
5.2.3
三、控制输入信号
IOB,I/O总线方式控制信号，输入，高电平有效。当
IOB接高电平时，则 8288工作于 I/O总线方式。当 IOB接地
时,8288处于系统总线工作方式。
CEN：命令允许信号，输入、高电平有效。 CEN有效
时，允许 8288输出全部的总线控制信号和命令信号，
CEN无效时，总线控制信号和命令信号端均呈高阻抗状态。
AEN,地址允许信号，输入、低电平有效。当 AEN
为高电平时，所有总线命令信号引脚为高阻态。
图 5.7为最大模式的 8088系统。
退 出
图 5.1 8088引脚图
退 出
RQ/GT0
RQ/GT1
表 5.1 QS1,QS0的组合及对应含义
退 出
QS1 QS0 性 能
0 0 无操作
0 1 将指令首字节送入指令队列
1 0 队列为空
1 1 将指令其余字节送指令队列
表 5.2 s2, s1,s0编码与对应的总线操作类型
退 出
2S 1S
总线操作类型
0 0 0 取指
0 0 1 中断响应
0 1 0 写存储器
0 1 1 写 I/O端口
1 0 0 读存储器
1 0 1 读 I/O端口
1 1 0 无作用
1 1 1 暂停
0S
图 5.2 8088微处理器的地址总线的分离
退 出
A 1 9 / S 6
A 1 8 / S 5
A 1 7 / S 4
A 1 6 / S 3
A 1 5
A 1 4
A 1 3
A 1 2
A 1 1
A 1 0
A 9
A 8
O E
3 7 3
G
A 1 5
A 1 4
A 1 3
A 1 2
A 1 1
A 1 0
A 9
A 8
A 1 9
A 1 8
A 1 7
A 1 6
A 7
A 6
A 5
A 4
A 3
A 2
A 1
A 0
A D 7
A D 6
A D 5
A D 4
A D 3
A D 2
A D 1
A D 0
8 0 8 8
D B 7
D B 6
D B 5
D B 4
D B 3
D B 2
D B 1
D B 0
地 址 总 线
数 据 总 线
A L E 3 7 3
G
O E
图 5, 2 8 0 8 8 微 处 理 器 的 地 址 总 线 的 分 离
图 5.3 经过完全缓冲的８０８６微处理器
退 出
图 5, 3 经 过 完 全 缓 冲 的 8 0 8 8 微 处 理 器
I O / M
R D
W R
A 1 9 / S 6
O E
2 4 4
A 1 8 / S 5
A 1 7 / S 4
A 1 6 / S 3
O E
3 7 3
G
A 1 5
A 1 4
A 1 3
A 1 2
A 1 1
A 1 0
A 9
A 8
2 4 4
O E
A 1 5
A 1 4
A 1 3
A 1 2
A 1 1
A 1 0
A 9
A 8
A 7
A 6
A 5
A 4
A 3
A 2
A 1
A 0
O E
3 7 3G
A D 7
A D 6
A D 5
A D 4
A D 3
A D 2
A D 1
A D 0
A 7
A 6
A 5
A 4
A 3
A 2
A 1
A 0
B 7
B 6
B 5
B 4
B 3
B 2
B 1
B 0
2 4 5
D B 7
D B 6
D B 5
D B 4
D B 3
D B 2
D B 1
D B 0
O E D I R
D T / R D E N
A L E
I O / M
R D
W R
A 1 9
A 1 8
A 1 7
A 1 6
8 0 8 8
图 5.4 8284引脚图及框图
退 出
R E S
D Q
C K
R E S E T
晶
体
振
荡
器
X 1
X 2
O S C
F / C
E F I
R D Y 1
A E N 1
A E N 2
R D Y 2
C S Y N C
+ 3
S Y N C
C K
D Q
C L K
+ 2
S N Y C
P C L K
R E A D Y
图 5, 4 8 2 8 4 引 脚 图 及 框 图
&
0
0
0
&
0
0
0
&
0
0
0
&
0
0
0
≥ 1
≥ 1
图 5.5 ８２８４与８０８８ＣＰＵ的连接
退 出
8 2 8 4
R E S E T
+ 5 v
5 6 0 K Ω
1 1 0 Ω
1 μ F
复
位
开
关
R E S
8 0 8 8
R E S E T
图 5, 5 8 2 8 4 与 8 0 8 8 C P U 的 连 接
8 0 8 8
C L K
8 0 8 8
R E A D R Y
图 5.6 8288总线控制器的引脚图及框图
退 出
状 态
译 码 器
控 制
逻 辑
控 制
信 号
发 生 器
命 令
信 号
发 生 器
S 0
S 1
S 2
C L K
A E N
C E N
I O B
M R D C
M W T C
A M W C
I O R C
I O W C
A I O W C
I N T A
D T / R
D E N
M C E / P D E N
A L E
8 0 8 6
状 态
控 制
信 号
命 令
信 号
图 5, 6 8 2 8 8 总 线 控 制 器 的 引 脚 图 及 框 图
控 制
输 入
图 5.7 最大模式的８０８８系统
A 1 9 / S 6 ~
A 1 6 / S 3
8 2 8 4
8 0 8 8
8 0 8 7
8 2 8 8
7 4 L S 2 4 5
7 4 L S 3 7 3
7 4 L S 2 4 4
7 4 L S 3 7 3
A 1 5 ~ A 8
A D 7 ~ A D 0
S 2 ~ S 0
O E G
O E G
E
G
D I R
F / C O S C
P C L K
R E S
R D Y 1
R D Y 2
C S Y N C
T A N K
X 1 X 2
C L K
R E S E T
R E D A Y
A E N 2
M N / M X
L O C K
N M I
I N T R
H I G H
R E A D Y
R E S E T
C L K
Q S 1
Q S 0
T E S T
R Q / G T 1
R Q / G T 0
Q S 1
Q S 0
B U S Y
R Q / G T 0 I N T
R Q / G T 1
B H E
D M A W A I T
A E N B R D
D M A
应 答 电 路
A E N 1
1 4, 3 1 8 1 8
M H Z
+ 5 V
+ 5 V
S 2 ~ S 0
A E N
A E N
C L K
C E N
D T / R
D E N
A L E
I N T C
A I O W C
I O R C
A M W C
M R D C
A 1 9 ~ A 1 2
A 1 1 ~ A 8
A 7 ~ A 0
D 7 ~ D 0
A L E
I O W
I O R
I N T C
M E M W
M E M R
L O C K
O S C
P C L K
C L K 8 8
R E S E T
( 来 自 电 源 箱 ）
P W R G O O D
D M A W A I T
R D Y / W A I T
（ 来 自 等 待 信
号 产 生 电 路 ）
+ 5 V
L O C K
S 1
S 1
F I R Q D M A
+ 5 V
图 5, 7 最 大 模 式 的 8 0 8 8 系 统
系 统 总 线
信 号
退 出
知 识 概 述
? 基本概念：指令周期，总线周期，时钟周
期,CPU的三大总线
? 重点：总线的缓冲与分离，系统总线控制
权的切换
? 难点,CPU控制总线引脚的含义
退 出
封 装 技 术
从 CPU诞生的那一天起，其封装技术就经历了多种变化。直到
Pentium时代，封装形式才基本上稳定下来。 80X86系列的 CPU从
8088开始经历了 DIP,PQFP,PFP,PGA,BGA等多种在集成电路
芯片中使用过的封装技术，其技术性能越来越强，适应的工作频率越
来越高，而且耐热性能也越来越好，芯片面积与封装面积之比越来越
接近于 1∶ 1。了解 CPU的封装形式，可以增加对 CPU的进一步认识。
封装形式的概念
封装类型,
双列直插式封装
塑料方型扁平式封装和 PFP（ Plastic Flat Package）塑料扁平组件 式封装
插针网格阵列封装
球栅阵列封装
芯片尺寸封装
多芯片组件
退 出
封装形式的概念
所谓封装形式就是指安装半导体集成电路芯片用的外壳。它不仅
起着安装、固定、密封、保护芯片及增强电热性能等方面的作用，而
且还通过芯片上的接点用导线连接到封装外壳的引脚上，这些引脚又
通过印刷电路板上的导线与其他器件相连接。
一般来说，出现一代新的 CPU，就伴随着一种新的封装形式。封
装时主要考虑的因素：
①芯片面积与封装面积之比为提高封装效率，尽量接近 1,1。
②引脚要尽量短以减少延迟，引脚间的距离尽量远，以保证互不
干扰，提高性能。
③基于散热的要求，封装越薄越好。
退 出
双列直插式封装
双列直插式封装（ Dual In-line Package,DIP）是指采用双列直
插形式封装的集成电路芯片，绝大多数中小规模集成电路均采用这种 封装形式，其引脚数一般不超过 100。 DIP封装的 CPU芯片有两排引
脚，需要插入到具有 DIP结构的芯片插座上。当然，也可以直接插在
有相同焊孔数和几何排列的电路板上进行焊接。 DIP封装的芯片在从
芯片插座上插拔时应特别小心，以免损坏管脚。
DIP封装具有以下特点：
①适合 PCB(印刷电路板 )上穿孔焊接，操作方便。
②芯片面积与封装面积比值较大。
Intel系列 CPU中 8088就采用这种封装形式，许多 Cache和早期的
内存芯片也是这种封装形式。
退 出
塑料方型扁平式封装和 PFP（ Plastic Flat Package）
塑料扁平组件式封装
塑料方型扁平式封装（ Plastic Quad Flat Package,PQFP）的芯片引脚
之间距离很小，管脚很细，一般大规模或超大规模集成电路采用这种封装形
式，其引脚数一般都在 100以上。用这种形式封装的芯片必须采用表面安装设
备技术（ Surface Mount Device,SMD）将芯片与主板焊接起来。采用 SMD
安装的芯片不必在主板上打孔，一般在主板表面上有设计好的相应管脚的焊
盘。将芯片各脚对准相应的焊盘，即可实现与主板的焊接。用这种方法焊上
去的芯片，如果不用专用工具是很难拆卸下来的。
塑料扁平组件式封装（ Plastic Flat Package,PFP）的芯片与 PQFP方
式基本相同。唯一的区别是 PQFP一般为正方形，而 PFP既可以是正方形，也
可以是长方形。
PQFP封装具有以下特点：
①适用于 SMD表面安装技术在 PCB上安装布线。
②适合高频使用。
③操作方便，可靠性高。
④芯片面积与封装面积比值较小。
Intel系列 CPU中 80286,80386和某些 486采用这种封装形式。
退 出
插针网格阵列封装
插针网格阵列封装（ Pin Grid Array Package,PGA）的芯片，
在芯片的内外有多个方阵形的插针，每个方阵形插针沿芯片的四周间 隔一定距离排列，根据管脚数目的多少，可以围成 2～ 5圈。安装时，
将芯片插入专门的 PGA插座。为了使得 CPU能够更方便的安装和拆卸，
从 486芯片开始，出现了一种零插拔力（ Zero Insertion Force Socket，
ZIF）的 CPU插座，专门用来满足 PGA封装的 CPU在安装和拆卸上的
要求。
ZIF是指把这种插座上的搬手轻轻抬起,CPU可以很容易、轻松
地插入插座中，然后将搬手压回原处，利用插座本身的特殊结构产生
的挤压力，将 CPU的管脚与插座牢牢的接触，绝对不会存在接触不良
的问题。而拆卸 CPU芯片只需将插座的搬手轻轻抬起，则压力解除，
CPU芯片即可轻松取出。
PGA封装具有以下特点：
①插拔操作更方便，可靠性高。
②可适应更高的频率。
Intel系列 CPU中 80486和 Pentium,Pentium Pro采用这种封装形
式。
退 出
球栅阵列封装
随着集成电路技术的进步，对集成电路的封装要求更加严格，出
现了球栅阵列封装（ Ball Grid Array Package, BGA）技术。 BGA一
出现便成为 CPU、主板南、北桥芯片等高密度、高性能、多引脚封装
的最佳选择。但 BGA封装占用基板的面积比较大。
BGA封装具有以下特点：
① I/O引脚数虽然增多，但引脚之间的距离远大于 QFP，从而提
高了组装成品率。
②虽然它的功耗增加，但其采用了可控塌陷芯片法焊接，从而可
以改善它的电热性能。
③信号传输延迟小，适应频率大大提高。
④组装可用共面焊接，可靠性大大提高。
Intel系列 CPU中 Pentium Pro,PentiumⅡ, PentiumⅢ 采用了陶
瓷球栅阵列封装。
退 出
芯片尺寸封装
为了减少芯片封装外形的尺寸，做到裸芯片尺寸有多大，封装尺
寸就有多大，从而出现了芯片尺寸封装（ Chip Size Package,CSP）
形式。
CSP封装具有以下特点：
①满足了芯片 I/O引脚不断增加的需要。
②芯片面积与封装面积比值很小。
极大地缩短了延迟时间。
退 出
多芯片组件
为了解决单一的芯片集成度和功能不够完善的问题，把多个高集
成度、高性能、高可靠性的芯片，在高密度多层互联基板上用 SMD技
术组成多种多样电子组件系统，从而出现了多芯片组件 （ Multi Chip
Model,MCM）系统。
MCM具有以下特点：
①封装延迟时间缩小，易于实现组件高速化。
②缩小整机 /组件封装尺寸和重量。
③系统可靠性大大提高。
总之，随着 CPU和其它超大规模集成电路的进步，集成电路的封
装形式也将得到相应的变化，而且封装形式的进步又将反过来促进芯
片技术向前发展。
退 出
(4学时 )
第二节 总线控制逻辑 (2学时 )
退 出
第一节 8088引脚功能 (2学时 )
?知 识 概 述 ?
第一节 8088引脚功能
8088为 40条引线, 双列直插式封装 。 它们的 40条引
线排列如 图 5.1所示 。 8088有最小组态 （ 单微处理器组成
的小系统 ） 和最大组态 （ 多处理器系统 ） 两种工作模式,
从图 5.1所示, 大部分引脚在两种组态下功能是一样的,
只有 8根引脚的名称及功能不同 （ 24脚 ~31脚 ） 。 由于在
PC机内, 8088工作于最大组态, 所以在引脚功能介绍时,
为了突出重点我们只介绍最大模式的引脚功能 。
?封装技术 ?
退 出
5.1.1 8088总线周期概念
1,指令周期,CPU执行一条指令的时间（包括取指令和执
行完该指令所需的全部时间）称为一个指令周期。
2,总线周期：通过外部总线对存储器或 I/O端口进行一次读 /
写操作的过程称为总线周期。因此，一个指令周期由若干
个总线周期组成。而一个总线周期由若干时钟周期 T组成。
3,时钟周期：也就是系统主时钟频率的倒数，它是 CPU的基
本时间计量单位，例如，某 CPU的主频为 5MHz，则其一
个时钟周期就是 200ns，若主频为 10MHz，则一个时钟周
期为 100ns。
退 出
5.1.1
8086/8088CPU的一个基本总线周期由 4个时钟周期（ T1,T2，
T3,T4）组成，时钟周期也称为时钟状态，即 T1状态,T2状态,T3
状态和 T4状态。每一个时钟周期（时钟状态）内完成一些基本操作。
例如：
在 T1状态,CPU往数据 /地址多路复用总线上发出访问存储器或
I/O端口的地址信息。
在 T2状态,CPU从总线上撤销地址，若为读周期发出,RD”控制
信号，使数据 /地址多路复用总线的低 8位处于高阻抗状态，以便 CPU
有足够的时间从输出地址方式转变为输入数据方式，接着在 T3～ T4
期间,CPU从总线上接收数据。若为写周期发出,WR”控制信号，由
于输出数据和输出地址都是写总线过程，因而不需要缓冲时间,CPU
在 T2～ T4期间把数据放到总线上。
在 T3状态，数据 /地址分时复用线的低 8位上出现由 CPU输出的数
据或为 CPU从存储器或 I/O端口读入的数据。
在 T4状态,8088完成数据传送，是控制信号变为无效，结束总
线周期。
退 出
5.1.2 8088的地址和数据线
AD7～ AD0,8位地址 /数据总线，分时复用、双向、
三态。
A15～ A8：地址线，三态输出。
A19/S6～ A16/S3：地址 /状态线，分时复用、输出、
三态。在总线周期的 T1状态作地址线用,A19～ A16输出
高 4位地址。在总线周期的 T2?T4状态作状态线用,S6～
S3输出状态信息，其中,S6恒为 0。 S5指示中断允许标志
IF的当前状态,S5 ＝ 1，表示当前允许可屏蔽中断请求，
S5=0，则禁止一切可屏蔽中断。 S4和 S3用以指示是哪一
个段寄存器正在使用，其编码和使用的段寄存器如下,00
为 ES,01为 SS,10为 CS,11为 DS。
退 出
5.1.3 微型计算机的基本工作方法
NMI：不可屏蔽中断申请信号，输入、上升沿有效。
不可屏蔽中断申请不受中断允许标志 IF的影响,一旦从
NMI引脚收到一个正跳变触发信号,CPU在当前指令执行
完成，便自动引起一个类型码为 2的中断，并转入执行与
中断类型码相对应的不可屏蔽中断服务程序。
INTR：可屏蔽中断申请信号，输入、高电平有效。
受 CPU内部中断允许标志位的控制 。。 CPU用 STI指令可
使中断允许标志 IF置 1，用 CLI指令可使 IF清 0，从而可实
现中断允许或屏蔽。
RESET：复位信号，输入、高电平有效。
退 出
5.1.3
READY：准备就绪信号，输入、高电平有效。 CPU
在每个总线周期的 T3状态检测 Ready信号线,如果 Ready
为低电平，表示数据末准备好，则在 T3状态结束后 CPU
插入一个或几个 TW等待状态，直到 Ready信号有效后，
才进入 T4状态，完成数据传送过程。
TEST：测试信号，输入、低电平有效。 TEST信号
是和等待指令 WAIT配合使用的信号。
QS1,QS0：指令队列状态信号，输出，高电平有效。
这两个信号的组合用来指示 CPU中指令队列的当前状态。
QS1,QS0的代码组合与对应的操作定义如 表 5.1所示。
S2,S1,S0：总线周期状态信号，三态、输出。在
最大模式系统中，总线周期状态信号 S2,S1,S0用来指
示当前总线周期所进行的操作类型。 S2,S1,S0的编码
与总线操作类型的对应关系如 表 5.2所示。
退 出
5.1.3
LOCK：总线封锁信号，三态、输出、低电平有效。 LOCK信号
可由指令前缀 LOCK来设置。
RQ/GT0,RQ/GT1：总线请求信号（输入）／总线请求允许
（输出），双向、低电平有效。在最大模式中，这两个信号用来供
CPU以外的两个协处理器发出总线请求（ RQ）和接收 CPU对其总线
请求信号的响应信号（ GT0,GT1）。其中 RQ/GT0比 RQ/GT1有更高
的优先级。
RD：读信号，三态、输出、低电平有效。 RD信号有效，表示
CPU正在对存储器或 I／ O端口进行读操作。
MN/MX：最小／最大工作模式控制信号，输入。当 MN／ MX接
高电平时，则 CPU工作在最小模式。当 MN／ MX接低电平时，则 CPU
工作在最大模式。
SSO：系统状态输出信号，输出。在最小模式下，该信号与其它
两个信号一起反应 8088总线操作类型。在最大模式下，该引脚输出恒
为高电平。
退 出
5.1.4 电源和时钟
CLK：时钟信号，输入。
Vcc,GND,8086／ 8088 CPU需要的电源 Vcc为
+5V,GND为地线。
退 出
第二节 总线控制逻辑
5.2.1 总线的缓冲与分离
退 出
一、总线的分离
图 5.2描述了 8088微处理器的地址与数据线的分离。
在这种情况下，使用了两片 74LS373锁存器来分离地址 /
数据总线 AD7～ AD0和地址 /状态线 A19/S6～ A16/S3。
二、总线的缓冲
如果任一总线引线上负载超过 10个芯片，则整个
8088系统必须经过缓冲。 图 5.3描述了 8088微处理器总
线的缓冲。
5.2.2 总线时钟发生器
8284A就是供 Intel系列 CPU使用的时钟发生器, 它由时
钟电路, 复位电路, 准备就绪电路 3部分组成, 8284的引
脚图及框图如 图 5.4所示 。
一、时钟发生电路
时钟发生电路由晶体振荡器和分频器组成。其相应的
引脚是：
X1,X2：晶振输入。
EFI：外部振荡脉冲输入。当 F/C端输入高电平时，
分频器的脉冲 EFI输入，输入的脉冲应是方波，频率为系
统时钟 CLK的 3倍。
退 出
5.2.2
F/C：脉冲源选择，输入。若 F/C接地电平，
则系统时钟 CLK由晶体振荡器分频产生；若 F/C接
高电平，则 CLK由 EFI输入的脉冲分频产生。
CSYNC：同步信号，输入、高电平有效。它
是用来使多个 8284同步，以提供同步的 CLK。
OSC：晶振输出。其频率为晶振频率。
CLK：系统时钟，输出。提供给 8088及系统
的时钟信号。
PCLK：外围电路时钟信号，输出。提供给
8088系统外围电路的时钟信号。
退 出
5.2.2
二、复位电路
复位电路由一个施密特触发器和一个同步触发器
组成。
RES：复位信号，输入、低电平有效。一般由 RC
放电回路组成按钮复位电路产生。
RESET：复位信号，输出、高电平有效。提供给
8088及系统的复位信号。
三、准备就绪电路
准备就绪电路由两个 D触发器和一些门电路组成。
AEN1,AEN2：对应 RDY1,RDY2的允许控制信
号，输入、低电平有效。当 AEN为低电平时，使 RDY
起作用。
在 8088系统中,8284与 CPU的连接如 图 5.5所示。
退 出
5.2.3 总线控制器
8288的框图及引脚如 图 5.6所示。
一、总线命令信号
由 CPU输入的总线状态信号 S2～ S0经内部状态译码
器译码后，经命令信号发生器产生总线命令信号。它们是：
MRDC：读存储器命令，输出、低电平有效。
MWTC,AMWC：写存储器命令，输出、低电平有
效。其中 AMWC是提前写存储器命令。它比 MWTC提前
一个时钟周期产生。
IOR：读 I/O端口命令，输出、低电平有效。
退 出
5.2.3
IOW,AIOW：写 I／ O端口命令，输出、低电平有
效。其中 AIOWC是提前写 I／ O端口信号，它比 IOWC提
前一个时钟周期出现。
INTA：中断响应信号，输出、低电平有效。通知申请
中断的外设，中断申请已被响应，将“中断类型码”放在
数
据总线上。
二、总线控制信号
ALE：地址锁存允许信号，输出、下沿有效。在任
何 — 个总线周期的 T1状态,ALE输出有效（为正脉冲）。
DEN：数据允许信号，三态、输出、低电平有效。
在 CPU访问存储器或 I／ O端口的总线周期及中断响应周期
中,DEN都变为低电平有效。
退 出
5.2.3
DT/R：数据发送／接收控制信号，三态、输出。
DT/R信号用来控制总线驱动器 74LS245的数据传送方
向。当 DT/R ＝ 1时,CPU向外发送数据，当 DT/R ＝ 0
时,CPU从外部接收数据，完成读操作。
MCE／ PDEN：主控级联允许 /外设数据允许信号，输
出。这是一个具有双重功能的控制信号，其功能与 IOB信
号有关，当 IOB接地,8288工作于系统总线方式时,MCE
有效（高电平），可控制将主 8259A向从 8259A输出的地
址 CAS2～ CAS0进行锁存。当 IOB接高电平时,8288工作
在 I／ O总线方式，执行 PDEN的功能，用来控制外设通过
I／ O总线传送数据。
退 出
5.2.3
三、控制输入信号
IOB,I/O总线方式控制信号，输入，高电平有效。当
IOB接高电平时，则 8288工作于 I/O总线方式。当 IOB接地
时,8288处于系统总线工作方式。
CEN：命令允许信号，输入、高电平有效。 CEN有效
时，允许 8288输出全部的总线控制信号和命令信号，
CEN无效时，总线控制信号和命令信号端均呈高阻抗状态。
AEN,地址允许信号，输入、低电平有效。当 AEN
为高电平时，所有总线命令信号引脚为高阻态。
图 5.7为最大模式的 8088系统。
退 出
图 5.1 8088引脚图
退 出
RQ/GT0
RQ/GT1
表 5.1 QS1,QS0的组合及对应含义
退 出
QS1 QS0 性 能
0 0 无操作
0 1 将指令首字节送入指令队列
1 0 队列为空
1 1 将指令其余字节送指令队列
表 5.2 s2, s1,s0编码与对应的总线操作类型
退 出
2S 1S
总线操作类型
0 0 0 取指
0 0 1 中断响应
0 1 0 写存储器
0 1 1 写 I/O端口
1 0 0 读存储器
1 0 1 读 I/O端口
1 1 0 无作用
1 1 1 暂停
0S
图 5.2 8088微处理器的地址总线的分离
退 出
A 1 9 / S 6
A 1 8 / S 5
A 1 7 / S 4
A 1 6 / S 3
A 1 5
A 1 4
A 1 3
A 1 2
A 1 1
A 1 0
A 9
A 8
O E
3 7 3
G
A 1 5
A 1 4
A 1 3
A 1 2
A 1 1
A 1 0
A 9
A 8
A 1 9
A 1 8
A 1 7
A 1 6
A 7
A 6
A 5
A 4
A 3
A 2
A 1
A 0
A D 7
A D 6
A D 5
A D 4
A D 3
A D 2
A D 1
A D 0
8 0 8 8
D B 7
D B 6
D B 5
D B 4
D B 3
D B 2
D B 1
D B 0
地 址 总 线
数 据 总 线
A L E 3 7 3
G
O E
图 5, 2 8 0 8 8 微 处 理 器 的 地 址 总 线 的 分 离
图 5.3 经过完全缓冲的８０８６微处理器
退 出
图 5, 3 经 过 完 全 缓 冲 的 8 0 8 8 微 处 理 器
I O / M
R D
W R
A 1 9 / S 6
O E
2 4 4
A 1 8 / S 5
A 1 7 / S 4
A 1 6 / S 3
O E
3 7 3
G
A 1 5
A 1 4
A 1 3
A 1 2
A 1 1
A 1 0
A 9
A 8
2 4 4
O E
A 1 5
A 1 4
A 1 3
A 1 2
A 1 1
A 1 0
A 9
A 8
A 7
A 6
A 5
A 4
A 3
A 2
A 1
A 0
O E
3 7 3G
A D 7
A D 6
A D 5
A D 4
A D 3
A D 2
A D 1
A D 0
A 7
A 6
A 5
A 4
A 3
A 2
A 1
A 0
B 7
B 6
B 5
B 4
B 3
B 2
B 1
B 0
2 4 5
D B 7
D B 6
D B 5
D B 4
D B 3
D B 2
D B 1
D B 0
O E D I R
D T / R D E N
A L E
I O / M
R D
W R
A 1 9
A 1 8
A 1 7
A 1 6
8 0 8 8
图 5.4 8284引脚图及框图
退 出
R E S
D Q
C K
R E S E T
晶
体
振
荡
器
X 1
X 2
O S C
F / C
E F I
R D Y 1
A E N 1
A E N 2
R D Y 2
C S Y N C
+ 3
S Y N C
C K
D Q
C L K
+ 2
S N Y C
P C L K
R E A D Y
图 5, 4 8 2 8 4 引 脚 图 及 框 图
&
0
0
0
&
0
0
0
&
0
0
0
&
0
0
0
≥ 1
≥ 1
图 5.5 ８２８４与８０８８ＣＰＵ的连接
退 出
8 2 8 4
R E S E T
+ 5 v
5 6 0 K Ω
1 1 0 Ω
1 μ F
复
位
开
关
R E S
8 0 8 8
R E S E T
图 5, 5 8 2 8 4 与 8 0 8 8 C P U 的 连 接
8 0 8 8
C L K
8 0 8 8
R E A D R Y
图 5.6 8288总线控制器的引脚图及框图
退 出
状 态
译 码 器
控 制
逻 辑
控 制
信 号
发 生 器
命 令
信 号
发 生 器
S 0
S 1
S 2
C L K
A E N
C E N
I O B
M R D C
M W T C
A M W C
I O R C
I O W C
A I O W C
I N T A
D T / R
D E N
M C E / P D E N
A L E
8 0 8 6
状 态
控 制
信 号
命 令
信 号
图 5, 6 8 2 8 8 总 线 控 制 器 的 引 脚 图 及 框 图
控 制
输 入
图 5.7 最大模式的８０８８系统
A 1 9 / S 6 ~
A 1 6 / S 3
8 2 8 4
8 0 8 8
8 0 8 7
8 2 8 8
7 4 L S 2 4 5
7 4 L S 3 7 3
7 4 L S 2 4 4
7 4 L S 3 7 3
A 1 5 ~ A 8
A D 7 ~ A D 0
S 2 ~ S 0
O E G
O E G
E
G
D I R
F / C O S C
P C L K
R E S
R D Y 1
R D Y 2
C S Y N C
T A N K
X 1 X 2
C L K
R E S E T
R E D A Y
A E N 2
M N / M X
L O C K
N M I
I N T R
H I G H
R E A D Y
R E S E T
C L K
Q S 1
Q S 0
T E S T
R Q / G T 1
R Q / G T 0
Q S 1
Q S 0
B U S Y
R Q / G T 0 I N T
R Q / G T 1
B H E
D M A W A I T
A E N B R D
D M A
应 答 电 路
A E N 1
1 4, 3 1 8 1 8
M H Z
+ 5 V
+ 5 V
S 2 ~ S 0
A E N
A E N
C L K
C E N
D T / R
D E N
A L E
I N T C
A I O W C
I O R C
A M W C
M R D C
A 1 9 ~ A 1 2
A 1 1 ~ A 8
A 7 ~ A 0
D 7 ~ D 0
A L E
I O W
I O R
I N T C
M E M W
M E M R
L O C K
O S C
P C L K
C L K 8 8
R E S E T
( 来 自 电 源 箱 ）
P W R G O O D
D M A W A I T
R D Y / W A I T
（ 来 自 等 待 信
号 产 生 电 路 ）
+ 5 V
L O C K
S 1
S 1
F I R Q D M A
+ 5 V
图 5, 7 最 大 模 式 的 8 0 8 8 系 统
系 统 总 线
信 号
退 出
知 识 概 述
? 基本概念：指令周期，总线周期，时钟周
期,CPU的三大总线
? 重点：总线的缓冲与分离，系统总线控制
权的切换
? 难点,CPU控制总线引脚的含义
退 出
封 装 技 术
从 CPU诞生的那一天起，其封装技术就经历了多种变化。直到
Pentium时代，封装形式才基本上稳定下来。 80X86系列的 CPU从
8088开始经历了 DIP,PQFP,PFP,PGA,BGA等多种在集成电路
芯片中使用过的封装技术，其技术性能越来越强，适应的工作频率越
来越高，而且耐热性能也越来越好，芯片面积与封装面积之比越来越
接近于 1∶ 1。了解 CPU的封装形式，可以增加对 CPU的进一步认识。
封装形式的概念
封装类型,
双列直插式封装
塑料方型扁平式封装和 PFP（ Plastic Flat Package）塑料扁平组件 式封装
插针网格阵列封装
球栅阵列封装
芯片尺寸封装
多芯片组件
退 出
封装形式的概念
所谓封装形式就是指安装半导体集成电路芯片用的外壳。它不仅
起着安装、固定、密封、保护芯片及增强电热性能等方面的作用，而
且还通过芯片上的接点用导线连接到封装外壳的引脚上，这些引脚又
通过印刷电路板上的导线与其他器件相连接。
一般来说，出现一代新的 CPU，就伴随着一种新的封装形式。封
装时主要考虑的因素：
①芯片面积与封装面积之比为提高封装效率，尽量接近 1,1。
②引脚要尽量短以减少延迟，引脚间的距离尽量远，以保证互不
干扰，提高性能。
③基于散热的要求，封装越薄越好。
退 出
双列直插式封装
双列直插式封装（ Dual In-line Package,DIP）是指采用双列直
插形式封装的集成电路芯片，绝大多数中小规模集成电路均采用这种 封装形式，其引脚数一般不超过 100。 DIP封装的 CPU芯片有两排引
脚，需要插入到具有 DIP结构的芯片插座上。当然，也可以直接插在
有相同焊孔数和几何排列的电路板上进行焊接。 DIP封装的芯片在从
芯片插座上插拔时应特别小心，以免损坏管脚。
DIP封装具有以下特点：
①适合 PCB(印刷电路板 )上穿孔焊接，操作方便。
②芯片面积与封装面积比值较大。
Intel系列 CPU中 8088就采用这种封装形式，许多 Cache和早期的
内存芯片也是这种封装形式。
退 出
塑料方型扁平式封装和 PFP（ Plastic Flat Package）
塑料扁平组件式封装
塑料方型扁平式封装（ Plastic Quad Flat Package,PQFP）的芯片引脚
之间距离很小，管脚很细，一般大规模或超大规模集成电路采用这种封装形
式，其引脚数一般都在 100以上。用这种形式封装的芯片必须采用表面安装设
备技术（ Surface Mount Device,SMD）将芯片与主板焊接起来。采用 SMD
安装的芯片不必在主板上打孔，一般在主板表面上有设计好的相应管脚的焊
盘。将芯片各脚对准相应的焊盘，即可实现与主板的焊接。用这种方法焊上
去的芯片，如果不用专用工具是很难拆卸下来的。
塑料扁平组件式封装（ Plastic Flat Package,PFP）的芯片与 PQFP方
式基本相同。唯一的区别是 PQFP一般为正方形，而 PFP既可以是正方形，也
可以是长方形。
PQFP封装具有以下特点：
①适用于 SMD表面安装技术在 PCB上安装布线。
②适合高频使用。
③操作方便，可靠性高。
④芯片面积与封装面积比值较小。
Intel系列 CPU中 80286,80386和某些 486采用这种封装形式。
退 出
插针网格阵列封装
插针网格阵列封装（ Pin Grid Array Package,PGA）的芯片，
在芯片的内外有多个方阵形的插针，每个方阵形插针沿芯片的四周间 隔一定距离排列，根据管脚数目的多少，可以围成 2～ 5圈。安装时，
将芯片插入专门的 PGA插座。为了使得 CPU能够更方便的安装和拆卸，
从 486芯片开始，出现了一种零插拔力（ Zero Insertion Force Socket，
ZIF）的 CPU插座，专门用来满足 PGA封装的 CPU在安装和拆卸上的
要求。
ZIF是指把这种插座上的搬手轻轻抬起,CPU可以很容易、轻松
地插入插座中，然后将搬手压回原处，利用插座本身的特殊结构产生
的挤压力，将 CPU的管脚与插座牢牢的接触，绝对不会存在接触不良
的问题。而拆卸 CPU芯片只需将插座的搬手轻轻抬起，则压力解除，
CPU芯片即可轻松取出。
PGA封装具有以下特点：
①插拔操作更方便，可靠性高。
②可适应更高的频率。
Intel系列 CPU中 80486和 Pentium,Pentium Pro采用这种封装形
式。
退 出
球栅阵列封装
随着集成电路技术的进步，对集成电路的封装要求更加严格，出
现了球栅阵列封装（ Ball Grid Array Package, BGA）技术。 BGA一
出现便成为 CPU、主板南、北桥芯片等高密度、高性能、多引脚封装
的最佳选择。但 BGA封装占用基板的面积比较大。
BGA封装具有以下特点：
① I/O引脚数虽然增多，但引脚之间的距离远大于 QFP，从而提
高了组装成品率。
②虽然它的功耗增加，但其采用了可控塌陷芯片法焊接，从而可
以改善它的电热性能。
③信号传输延迟小，适应频率大大提高。
④组装可用共面焊接，可靠性大大提高。
Intel系列 CPU中 Pentium Pro,PentiumⅡ, PentiumⅢ 采用了陶
瓷球栅阵列封装。
退 出
芯片尺寸封装
为了减少芯片封装外形的尺寸，做到裸芯片尺寸有多大，封装尺
寸就有多大，从而出现了芯片尺寸封装（ Chip Size Package,CSP）
形式。
CSP封装具有以下特点：
①满足了芯片 I/O引脚不断增加的需要。
②芯片面积与封装面积比值很小。
极大地缩短了延迟时间。
退 出
多芯片组件
为了解决单一的芯片集成度和功能不够完善的问题，把多个高集
成度、高性能、高可靠性的芯片，在高密度多层互联基板上用 SMD技
术组成多种多样电子组件系统，从而出现了多芯片组件 （ Multi Chip
Model,MCM）系统。
MCM具有以下特点：
①封装延迟时间缩小，易于实现组件高速化。
②缩小整机 /组件封装尺寸和重量。
③系统可靠性大大提高。
总之，随着 CPU和其它超大规模集成电路的进步，集成电路的封
装形式也将得到相应的变化，而且封装形式的进步又将反过来促进芯
片技术向前发展。
退 出
