第六章 内存储器接口（ 6学时）
第四节 16位,32位及 64位机存 储器系统
退 出
第一节 内存储器件 (2学时 )
?知 识 概 述 ?
第二节 地址译码 (2学时 )
第三节 内存储器扩展技术 (2学时 )
第一节 内存储器件
6.1.1 内存储器概述
退 出
1.存储器有两种基本操作 — 读和写。
2,所有的存储芯片都设有地址引脚、数据引脚、读、写
控制脚及片选脚。
6.1.2 内存储器的分类
退 出
内存储器
ROM 双极 RAMMOS型 RAM
掩模式 ROM
可编程的 ROM
可擦除 PROM
RAM
SRAM
DRAM
EPROM
EEROM
6.1.2
一、随机存取存储器 RAM
1,双极型 RAM
双极型 RAM的主要特点：
存取时间短，通常为几纳秒到几十纳秒；
其集成度低、功耗大，而且价格也较高。
2,MOS型 RAM
用 MOS器件构成的 RAM又可分为 SRAM和 DRAM。
退 出
6.1.2
二、只读存储器 ROM
1,掩模式只读存储器
这种芯片存储的信息稳定，成本最低。适用于存放一
些可批量生产的固定不变的程序或数据。
2,可编程 ROM
用户可以读出其内容，但再也无法改变它的内容。
3,可擦除的 PROM
可擦除的 PROM芯片因其擦除的方式不同可分为两类。
（ 1）一是通过是紫外线照射来擦除，这种用紫外线擦除
的 PROM称为 EPROM
（ 2）另外一种是通过电的方法来擦除，这种 PROM称为
EEPROM芯片内容擦除后仍可以重新对它进行编程，写
入新的内容。擦除和重新编程都可以多次进行。
退 出
6.1.3 存储器芯片的主要技术指标
1,存储容量
存储器芯片的存储容量用“存储单元个数 × 每存储单
元的位数”来表示。当计算机的内存确定后，选用容量大
的芯片则可以少用几片，这样不仅使电路连接简单，而且
功耗也可以降低。
2,存取时间和存取周期
存取时间又称存储器访问时间，即启动一次存储器操
作（读或写）到完成该操作所需要的时间。 CPU在读写存
储器时，其读写时间必须大于存储器芯片的额定存取时间。
如果不能满足这一点，微型机则无法正常工作。
存取周期是连续启动两次独立的存储器操作所需间隔
的最小时间。若令存取时间为 tA，存取周期为 TC，则二
者的关系为 TC≥tA。
退 出
6.1.3
3,可靠性
目前所用的半导体存储器芯片的平均故障间隔时间约
为 5× l06～ l× 108小时左右。
4,功耗
使用功耗低的存储器芯片构成存储系统，不仅可以减
少对电源容量的要求，而且还可以提高存储系统的可靠性。
退 出
6.1.4 随机存取存储器的存储元及外部特性
一、静态存储器
1,SRAM的存储元
静态 RAM的基本存储电路（即存储元）一般是由 6个
MOS管组成的双稳态电路，如 图 6.1所示。
2,SRAM的外部特性
6264芯片是一个 8K× 8bit的 CMOS SRAM芯片，其引
脚如 图 6.2所示。
A0～ Al2:13根地址信号线。一个存储芯片上地址线的
多少决定了该芯片有多少个存储单元。通常 这 13根地址线
通常接到系统地址总线的低 13位 上，以便 CPU能够寻址
芯片上的各个单元。
退 出
6.1.4
D0～ D7:8根双向数据线。对 SRAM芯片来讲，数据线
的根数决定了芯片上每个存储单元的二进制位数。使用时，
这 8根数据线与系统的数据总线相连。
CS1, CS2：片选信号线。
OE：输出允许信号。只有当为低电平时,CPU才能
够从芯片中读出数据，通常与系统总线的 MEMW相连。
WE：写允许信号。当 WE为低电平时，允许数据写入
芯片，通常与系统总线的 MEMW相连。
其它引脚,Vcc为 +5V电源,GND是接地端,NC表示
空端。
退 出
6.1.4
二、动态存储器
1,DRAM的存储元
单管动态存储元电路如 图 6.3所示。
2,DRAM的外部特性
图 6.4所示为 2164A的引脚图，其引脚功能如下：
A0～ A7：地址输入线。 DRAM芯片在构造上的特点是
芯片上的地址引脚是复用的。两次送到芯片上去的地址分
别称为行地址和列地址。在相应的锁存信号控制下，它们
被锁存到芯片内部的行地址锁存器和列地址锁存器中。
DIN和 DOUT：芯片的数据输入、输出线。
RAS：行地址锁存信号。
CAS：列地址锁存信号。
WE：写允许信号。当它为低电平时，允许将数据写入。
反之，当 WE=l时，可以从芯片读出数据。
退 出
6.1.5 只读存储器的存储元及外部特性
一,EPROM
1,EPROM的存储元
它的基本存储单元的结构和工作原理如 图 6.5所示。
2,EPROM的外部特性
27256的外部引脚如 图 6.6所示，这是一块 32K× 8bit
的 EPROM芯片,27256各引脚如下：
A0～ Al4,l5根地址输入线。
D0～ D7,8根双向数据线。
CE,选片信号，低电平有效。
OE,输出允许信号，低电平有效。当 OE=0时，芯片
中的数据可由 D0～ D7端输出。
Vpp：编程电压输入端。编程时应在该端加上编程高
电压，不同的芯片对 VPP的值要求的不一样，可以是
+12.5V,+15V,+21V,+25V等。
退 出
6.1.5
二,EEPROM
1,EEPROM的存储元
E2PROM存储元的结构示意图如 图 6.7所示。
2,EEPROM的外部特性
NMC98C64A为 8K× 8位的 EEPROM，其引脚如 图
6.8所示。其中：
A0～ A12,13根地址线。
D0～ D7,8条数据线。
CE：选片信号，低电平有效。
OE,输出允许信号，低电平有效。
WE：写允许信号，低电平有效。
READY/BUSY：状态输出端。 98C64A正在执行编程
写入时，此管脚为低电平。写完后，此管脚变为高电平。
因为正在写入当前数据时,98C64A不接收 CPU送来的下
一个数据，所以 CPU可以通过检查此管脚的状态来判断写
操作是否结束。
退 出
第二节 地址译码
CPU输出的地址引脚如何与存储芯片的地址连接呢？
通常将 CPU的地址引脚与同名的存储芯片的地址引脚直接
相连,CPU剩余的地址引脚，也即高位地址通过译码连接
存储芯片的片选端。
退 出
6.2.1 地址译码方式
存储器的地址译码方式可以分为两种，一种称为全地
址译码，另一种称为部分地址译码。
一、全地址译码方式
所谓全地址译码，就是构成存储器时要使用全部地址
总线信号，即所有的高位地址信号用来作为译码器的输入，
低位地址信号接存储芯片的地址输入线，从而使得存储器
芯片上的每一个单元在整个内存空间中具有唯一的一个地
址。
如 图 6.9所示。这是一片 SRAM 6264与 8086/8088系
统的连接图。可以看出，只要 A19～ A13为以下二进制位
时，就可访问 6264存储单元，具体哪一个存储单元由低
13位（ A12～ A0）决定。
退 出
6.2.1
0111 101? ???? ???? ????
该片 6264的地址范围为：
0111 1010 0000 0000 0000=3E000H
? 到
0011 1111 1111 1111 1111=3FFFFH
若将图 6.9中的“与非”门改为“或”门，如 图 6.10所
示，则 6264的地址范围就变成 84000H～ 85FFFH。
二、部分地址译码方式
顾名思义，部分地址译码就是仅把地址总线的一部分
地址信号线与存储器连接，通常是用高位地址信号的一部
分（而不是全部）作为片选译码信号,图 6.11就是一个部
分地址译码的例子。
退 出
6.2.1
从图 6.11可以看出,A19～ A0为以下二进制位时，就
可访问 6264存储单元。
1111 1??? ???? ???? ????
低 13位可取 0 0000 0000 0000~1 1111 1111 1111，
所以该片的地址范围为：
1111 1??0 0000 0000 0000~1111 1??1 1111 1111 1111
当 A14 A13=00,1111 1000 0000 0000 0000=F8000H
? 到
1111 1001 1111 1111 1111=F9FFFH
当 A14 A13=01,FA000H～ FBFFFH
当 A14 A13=10,FC000H～ FDFFFH
当 A14 A13=11,FE000H～ FFFFFH
按这种地址译码方式，芯片占用的这 4个 8KB的区域决
不可再分配给其它芯片。否则，会造成总线竞争而使微机
无法正常工作。
退 出
6.2.2 常用的译码器件
一,3-8线译码器
集成电路器件中有不少专用译码器，其中 74LS138经
常作为存储器的译码器件，其引脚图如 图 6.12所示。
它的真值表如 表 6.1所示。
例如，以 8088为 CPU的微型计算机系统，其 RAM系统由 8
片 6264组成，要求存储范围为 50000H~5FFFFH。利用
74LS138作为译码器件，采用全译码，其连接图如 图 6.13
所示。
退 出
6.2.2
二,PROM地址译码
图 6.14描述了用 82S147 PROM（ 512?8）代替图
6.14的 74LS138译码器。
表 6.2描述了编程到每个 PROM单元的二进制值。由
于一块新的 PROM单元都为逻辑 1，所以 256个单元中只需
写入 8个单元。
三,PAL可编程译码器
图 6.15描述了用 PAL16L8代替图 6.14PROM译码。
其编程程序如下：
退 出
6.2.2
CHIP DECODER PAL16L8;pins 1 2 3 4 5 6 7 8 9 10
A19 A18 A17 A16 A15 A14 A13 NC NC GND;pins 11 12 13 14 15 16 17 18 19 20
NC O8 O7 O6 O5 O4 O3 O2 O1 VCC
EQUATIONS
/O1=/A19*A18*/A17*A16*/A15*/A14*/A13
/O2=/A19*A18*/A17*A16*/A15*/A14*A13
/O3=/A19*A18*/A17*A16*/A15*A14*/A13
/O4=/A19*A18*/A17*A16*A15*/A14*/A13
/O5=/A19*A18*/A17*A16*/A15*A14*A13
/O6=/A19*A18*/A17*A16*A15*/A14*A13
/O7=/A19*A18*/A17*A16*A15*A14*/A13
/O8=/A19*A18*/A17*A16*A15*A14*A13
退 出
第三节 内存储器扩展技术
6.3.1 存储容量的位扩展
单个存储芯片字长就不能满足要求，这时就需要进行
位扩展，以满足字长的要求。
位扩展的电路连接方法是,将每个存储芯片的地址线
和控制线（包括选片信号线、读 /写信号线等）全部同名接
在一起，而将它们的数据线分别引出连接至数据总线的不
同位上。 其连接方法如 图 6.16所示。
退 出
6.3.2 存储容量的字扩展
字扩展是对存储器容量的扩展。
字扩展的电路连接方法是,将每个芯片的地址信号、
数据信号和读 /写信号等控制信号线同名全部接在一起，
只将选片端分别引出到地址译码器的不同输出端，即用片
选信号来区别各个芯片的地址。其连接示意图如 图 6.17所
示。
退 出
6.3.3 存储容量的字位扩展
在构成一个实际的存储器时，往往需要同时进行位扩
展和字扩展才能满足存储容量的需求。扩展时需要的芯片
数量可以这样计算：要构成一个容量为 M?N位的存储器，
若使用 p?k位的芯片（ p<M,k<N），则构成这个存储器需
要 (M/p） ?(N/k)个这样的存储器芯片。
例 6-1 用 Intel 2164构成容量为 128KB的内存。
分析,由于 2164是 64K× 1的芯片，所以首先要进行位扩
展。用 8片 2164组成 64KB的内存模块，然后再用两组这样
的模块进行字扩展。所需的芯片数为（ 128/64） × （ 8/1）
=16片。
连接示意图如 图 6.18所示。
退 出
6.3.3
综上所述，存储器容量的扩展可以分为 3步：
第一，选择合适的芯片；
第二，根据要求将芯片“多片并连”进行位扩展，设
计出满足字长要求的存储模块；
第三，将多组串联，对存储模块进行字扩展，构成符
合要求的存储器系统。
退 出
第四节 16位,32位及 64位机
存储器系统
6.4.1 16位机的存储系统
存储系统分为两个存储体，如 图 6.19所示。
对于 16位的 CPU为此也都设置了用于存储体选择的两个
控制 信号和。 表 6.3描述了这两个引脚和所选择的存储体。
在 Intel系列的 CPU通过产生独立的写信号来选择每个存
储体的写操作，如 图 6.20所示。
图 6.21描述了一个 8086存储系统的连接图。
退 出
6.4.2 32位机的存储系统
对于 32位机的存储系统分为 4个存储体，如 图 6.22所示。
32位的 CPU都设置了用于选择存储体的信号、、和。
每个存储体的独立的写信号如 图 6.23所示。
退 出
6.4.3 64位机的存储系统
对于 64位机的存储系统分为 8个存储体，如 图 6.24所
示。
64位的 CPU都设置了用于选择存储体的信
号、、、、、、和。每个存储体的独立的写信号如 图 6.25
所示。
退 出
图 6.1 静态 RAM的存储电路
退 出
X 地 址 选 择 线
V c c
T 1
T 2
T 3 T 4T 5 T 6
T 7 T 8
I / O
I / O
Y 地 址 选 择 线
图 6, 1 静 态 R A M 的 存 储 电 路
所 有 存 储 元 共 用 此 电 路
图 6.2 SRAM 6264外部脚图
退 出
图 6.3 单管动态存储元的电路
退 出
字 选 线 （ 地 址 选 择 线 ）
位 线 D
（ 数 据 线 ）
分 布 电 容
C
D
存 储 电 容
C
图 6, 3 单 管 动 态 存 储 元 的 电 路
图 6.4 2164A外部引脚图
退 出
图 6.4 2164A外部引脚图
图 6.5 EPROM存储单元示意图
退 出
+ 5 V
D
S
A 1
S
i
O
2
浮 空 多
晶 硅 栅
P
+
P
+
N 基 体
字 线
E P R O M
位 线
( a ) ( b )
图 6, 5 E P R O M 存 储 单 元 示 意 图
图 6.6 EPROM 27256引脚图
退 出
图 6.7 E2PROM存储元结构示意图
退 出
n
+
n
+
场 氧 化 物
门 氧 化 物
基 体
P
第 一 级 多 晶 硅
（ 浮 空 栅 ）
第 二 级 多 晶 硅
隧 道 氧 化 硅
+ V
G
+ V
D
图 6, 7 E
2
P R O M 存 储 元 结 构 示 意 图
图 6.8 NMC98C64A引脚图
退 出
图 6.9 6.10
退 出
D B 0
A 0
A 1 2
M E M R
A 1 9
A 1 8
A 1 7
A 1 6
A 1 5
M E M W
D B 7
A 0
A 1 2
W E
C S
2
O E
C S
1
&
+ 5 V
8 0 8 8 系 统
B U S
S R A M 6 2 6 4
A 1 4
A 1 3
A 1 9
A 1 8
A 1 7
A 1 6
A 1 5
A 1 4
A 1 3
≥ 1
C S
1
图 6, 9 6 2 6 4 的 全 地 址 译 码 连 接
图 6, 1 0 或 门 译 码
~
D 7
~
D 0
~ ~
:
图 6.9 6.10
退 出
D B 0
A 0
A 1 2
M E M R
A 1 9
A 1 8
A 1 7
A 1 6
A 1 5
M E M W
D B 7
A 0
A 1 2
W E
C S
2
O E
C S
1
&
+ 5 V
8 0 8 8 系 统
B U S
S R A M 6 2 6 4
A 1 4
A 1 3
A 1 9
A 1 8
A 1 7
A 1 6
A 1 5
A 1 4
A 1 3
≥ 1
C S
1
图 6, 9 6 2 6 4 的 全 地 址 译 码 连 接
图 6, 1 0 或 门 译 码
~
D 7
~
D 0
~ ~
:
图 6.11 部分地址译码连接图
退 出
D B 0
~
D 7
A 0
A 1 2
M E M R
A 1 9
A 1 8
A 1 7
A 1 6
A 1 5
M E M W
D 0
D B 7
A 0
A 1 2
W E
C S
2
O E
C S
1
&
+ 5 V
8 0 8 8 系 统
B U S
S R A M 6 2 6 4
图 6, 1 1 部 分 地 址 译 码 连 接 图
~
~ ~
图 6.12 74LS138引脚图
退 出
表 6.1 74 LS138真值表
退 出
G2
INPUTS
OUTPUTS
ENABLE SELECT
G1 C B A Y0 Y1 Y2 Y3 Y4 Y5 Y6 Y7
? H ? ? ? H H H H H H H H
L ? ? ? ? H H H H H H H H
H L L L L L H H H H H H H
H L L L H H L H H H H H H
H L L H L H H L H H H H H
H L L H H H H H L H H H H
H L H L L H H H H L H H H
H L H L H H H H H H L H H
H L H H L H H H H H H L H
H L H H H H H H H H H H L
*G2=G2A+G2B
H=high level,L=low level,X=irrelevant
退 出
A
0
A
0
A
1 2
A
1 2
W E
C S
2
O E
M E M W
M E M R
C S
1
C S
1
C S
1
C S
1
C S
1
C S
1
C S
1
C S
1
+ 5 V
A
1 3
A
1 4
A
1 5
A
1 9
A
1 7
A
1 8
A
1 6
A
B
C
G
2 A
G
2 B
G
1
&
0
0
0
8 0 8 8
系 统 总 线
S R A M 6 2 6 4
7 4 L S 1 3 8
D B
0
~
D B
7
D
0
~
D
7
~ ~
图 6, 1 3 7 4 L S 1 3 8 作 为 译 码 器 件 的 存 储 器 连 接 图
1
#
,5 0 0 0 0 H ~ 5 1 F F F H
2
#
,5 2 0 0 0 H ~ 5 3 F F F H
3
#
,5 4 0 0 0 H ~ 5 5 F F F H
4
#
,5 6 0 0 0 H ~ 5 7 F F F H
5
#
,5 8 0 0 0 H ~ 5 9 F F F H
6
#
,5 A 0 0 0 H ~ 5 B F F F H
7
#
,5 C 0 0 0 H ~ 5 D F F F H
8
#
,5 E 0 0 0 H ~ 5 F F F F H
图 6.13 74LS138 作为译码器件的存储器连接图
图 6.14 用 PRAM译码的存储器连接图
退 出
A
0
A
0
A
1 2
A
1 2
W E
C S
2
O E
M E M W
M E M R
C S
1
C S
1
C S
1
C S
1
C S
1
C S
1
C S
1
C S
1
+ 5 V
A
1 3
A
1 4
A
1 5
A
1 6
A
1 7
A
1 8
A
1 9
8 0 8 8
系 统 总 线
S R A M 6 2 6 4
A
0
A
1
A
2
A
3
A
4
A
5
A
6
A
7
A
8
C E
O
0
O
1
O
2
O
3
O
4
O
5
O
6
O
7
8 2 S 1 4 7
P R O M
D
0
~
D
7
D
0
~
D
7
图 6, 1 4 用 P R O M 译 码 的 存 储 器 连 接 图
1
#
,5 0 0 0 0 H ~ 5 1 F F F H
2
#
,5 2 0 0 0 H ~ 5 3 F F F H
3
#
,5 4 0 0 0 H ~ 5 5 F F F H
4
#
,5 6 0 0 0 H ~ 5 7 F F F H
5
#
,5 8 0 0 0 H ~ 5 9 F F F H
6
#
,5 A 0 0 0 H ~ 5 B F F F H
7
#
,5 C 0 0 0 H ~ 5 D F F F H
8
#
,5 E 0 0 0 H ~ 5 F F F F H
表 6.2 图 6.14中 82S147 PROM单元的
应写入的二进制位
退 出
OE
输入 输出
A8 A7 A6 A5 A4 A3 A2 A1 A0 O7 O6 O5 O4 O3 O2 O1 O0
0 0 0 0 1 0 1 0 0 0 1 1 1 1 1 1 1 0
0 0 0 0 1 0 1 0 0 1 1 1 1 1 1 1 0 1
0 0 0 0 1 0 1 0 1 0 1 1 1 1 1 0 1 1
0 0 0 0 1 0 1 0 1 1 1 1 1 1 0 1 1 1
0 0 0 0 1 0 1 1 0 0 1 1 1 0 1 1 1 1
0 0 0 0 1 0 1 1 0 1 1 1 0 1 1 1 1 1
0 0 0 0 1 0 1 1 1 0 1 0 1 1 1 1 1 1
0 0 0 0 1 0 1 1 1 1 0 1 1 1 1 1 1 1
所有其它组合 1 1 1 1 1 1 1 1
图 6.15 用 PAL16L8期间译码的存储器连接图
退 出
A
0
A
0
A
1 2
A
1 2
W E
C S
2
O E
M E M W
M E M R
C S
1
C S
1
C S
1
C S
1
C S
1
C S
1
C S
1
C S
1
+ 5 V
A
1 9
A
1 8
A
1 7
A
1 6
A
1 5
A
1 4
A
1 3
8 0 8 8
系 统 总 线
S R A M 6 2 6 4
I
1
I
2
I
3
I
4
I
5
I
6
I
7
I
8
I
9
I
1 0
O
1
O
2
O
3
O
8
O
4
O
5
O
6
O
7
P A L 1 6 L 8
D
0
~
D
7
D
0
~
D
7
图 6, 1 5 用 P A L 1 6 L 8 器 件 译 码 的 存 储 器 连 接 图
图 6.16 位扩展连接方法
退 出
数 据 总 线 D B
地 址 总 线 A B
A 7 - A 0
6 4 K × 1
D 7
W E
R A S
C A S
A 7 - A 0
6 4 K × 1
D 0
W E
R A S
C A S
W E
R A S
C A S
A 7 - A 0
6 4 K × 1
D 6
R A S
C A S
W E
D 5
D 1
M E M W
行 选
列 选
图 6, 1 6 位 扩 展 连 接 方 法
6 4 K B
A 7 - A 0 A 1 5 - A 8
图 6.17 字扩展连接方法
退 出
A 1 0 ~ A 0 A 1 0 ~ A 0
A 1 0 ~ A 0
2 K × 8
S R A M
地 址 总 线 A B
D 7 ~ D 0
A 1 0 ~ A 0
2 K × 8
S R A M
D 7 ~ D 0
译
码
电
路
4 K B 存 储 模 块读 / 写 信 号
D 7 ~ D 0 D 7 ~ D 0
数 据 总 线 D B
R / WR / W
C SC S
Y 0
Y 1
图 6, 1 7 字 扩 展 连 接 示 意 图
A 1 1
A 1 9
~
图 6.18 字位扩展应用举例示意图
退 出
6 4 K b × 8
6 4 K b × 8
译
码
器
电
路
A 1 6
A 1 7
A 1 8
A 1 9
D B 0
图 6, 1 8 字 位 扩 展 应 用 举 例 示 意 图
~
D B 7
~
A 1 5
A 0
图 6.19 16位机的存储系统
退 出
B H E B L E
F F F F F
F F F F D
F F F F B
0 0 0 0 5
0 0 0 0 3
0 0 0 0 1
F F F F E
F F F F C
F F F F A
0 0 0 0 4
0 0 0 0 2
0 0 0 0 0
高 位 存 储 体
奇 存 储 体
低 位 存 储 体
偶 存 储 体
图 6, 1 9 1 6 位 机 的 存 储 系 统
表 6.3 使用 BHE和 BLE（ A0）选择存储体
退 出
BLE [A0] 功能 所用数据引脚
0 0 允许 2个存储体进行 16位数据传
送（偶地址）
AD15 ~ AD0
0 1 允许高位存储体进行 8位数据传
送（奇地址）
AD15 ~ AD8
1 0 允许高位存储体进行 8位数据传
送（偶地址）
AD7 ~ AD0
1 1 两个存储体都未选中 --
图 6.20 存储体写选择控制信号
退 出
>
1
>
1
B H E
W R
A
0
H W R
L W R
图 6, 2 0 存 储 体 写 选 择 控 制 信 号
图 6.21 包含 1MB的一个 8086存储系统
退 出
A
B
C
G
2 A
G
2 B
G
1
7 4 L S 1 3 8
A
B
C
G
2 A
G
2 B
G
1
7 4 L S 1 3 8
D
0
~ D
7
A
0
~ A
1 5
A
0
~ A
1 5
D
0
~ D
7
&
0
0
D
8
~ D
1 5
D
0
~ D
7
A
1
~ A
1 6
A
1 7
A
1 8
A
1 9
M E M R
M E M W
B H E
1
2
3
6
4
5
1
2
3
6
4
5
B L E ( A
0
)
高 位 存 储 体
低 位 存 储 体
6 4 K × 8
6 4 K × 8
C S
C S
C S
C S
C S
C S
C S
C S
C S
C S
C S
C S
C S
C S
C S
C S
图 6, 2 1 包 含 1 M B 的 一 个 8 0 8 6 存 储 系 统
图 6.22 32位机的存储系统
退 出
B E 2
F F F F F F F E
F F F F F F F A
F F F F F F F 6
0 0 0 0 0 0 0 A
0 0 0 0 0 0 0 6
0 0 0 0 0 0 0 2
图 6, 2 2 3 2 位 机 的 存 储 系 统
B E 0
F F F F F F F C
F F F F F F F 8
F F F F F F F 4
0 0 0 0 0 0 0 8
0 0 0 0 0 0 0 4
0 0 0 0 0 0 0 0
B E 3
F F F F F F F F
F F F F F F F B
F F F F F F F 7
0 0 0 0 0 0 0 B
0 0 0 0 0 0 0 7
0 0 0 0 0 0 0 3
B E 1
F F F F F F F D
F F F F F F F 9
F F F F F F F 5
0 0 0 0 0 0 0 9
0 0 0 0 0 0 0 5
0 0 0 0 0 0 0 1
D 2 4D 3 1 D 1 6D 2 3 D 8D 1 5 D 0D 7
图 6.23 存储体写选择输入信号
退 出
W R 3
W R 2
W R 1
W R 0
M E M W
B E 0
B E 1
B E 2
B E 3
图 6, 2 3 存 储 体 写 选 择 输 入 信 号
>
1
>
1
>
1
>
1
图 6.24 64位机的存储系统
退 出
B E 2
F F F F F F F A
F F F F F F F 2
F F F F F F E A
0 0 0 0 0 0 1 2
0 0 0 0 0 0 0 A
0 0 0 0 0 0 0 2
B E 0
F F F F F F F 8
F F F F F F F 0
F F F F F F E 8
0 0 0 0 0 0 1 0
0 0 0 0 0 0 0 8
0 0 0 0 0 0 0 0
B E 3
F F F F F F F B
F F F F F F F 3
F F F F F F E B
0 0 0 0 0 0 1 3
0 0 0 0 0 0 0 B
0 0 0 0 0 0 0 3
B E 1
F F F F F F F 9
F F F F F F F 1
F F F F F F E 9
0 0 0 0 0 0 1 1
0 0 0 0 0 0 0 9
0 0 0 0 0 0 0 1
D 2 4D 3 1 D 1 6D 2 3 D 8D 1 5 D 0D 7
B E 6
F F F F F F F E
F F F F F F F 6
F F F F F F E E
0 0 0 0 0 0 1 6
0 0 0 0 0 0 0 E
0 0 0 0 0 0 0 6
B E 4
F F F F F F F C
F F F F F F F 4
F F F F F F E C
0 0 0 0 0 0 1 4
0 0 0 0 0 0 0 C
0 0 0 0 0 0 0 4
B E 7
F F F F F F F F
F F F F F F F 7
F F F F F F E F
0 0 0 0 0 0 1 7
0 0 0 0 0 0 0 F
0 0 0 0 0 0 0 7
B E 5
F F F F F F F D
F F F F F F F 5
F F F F F F E D
0 0 0 0 0 0 1 5
0 0 0 0 0 0 0 D
0 0 0 0 0 0 0 5
D 5 6D 6 3 D 4 8D 5 5 D 4 0D 4 7 D 3 2D 3 9
图 6, 2 4 6 4 位 机 的 存 储 系 统
图 6.25 存储体写选择输入信号
退 出
B E 7
B E 5
B E 4
B E 3
图 6, 2 5 存 储 体 写 选 择 输 入 信 号
M E M W
B E 6
B E 1
B E 0
B E 2
W R 7
W R 6
W R 5
W R 4
W R 3
W R 2
W R 1
W R 0
>
1
>
1
>
1
>
1
>
1
>
1
>
1
>
1
知 识 概 述
? 基本概念,SRAM,DRAM,EPROM，
EEPROM，全地址译码，部分地址译码
? 重点：内存储器分类，各类内存储器特点及使用
场合，地址译码，内存储器的扩展技术
? 难点,DRAM的扩展技术
退 出
第四节 16位,32位及 64位机存 储器系统
退 出
第一节 内存储器件 (2学时 )
?知 识 概 述 ?
第二节 地址译码 (2学时 )
第三节 内存储器扩展技术 (2学时 )
第一节 内存储器件
6.1.1 内存储器概述
退 出
1.存储器有两种基本操作 — 读和写。
2,所有的存储芯片都设有地址引脚、数据引脚、读、写
控制脚及片选脚。
6.1.2 内存储器的分类
退 出
内存储器
ROM 双极 RAMMOS型 RAM
掩模式 ROM
可编程的 ROM
可擦除 PROM
RAM
SRAM
DRAM
EPROM
EEROM
6.1.2
一、随机存取存储器 RAM
1,双极型 RAM
双极型 RAM的主要特点：
存取时间短，通常为几纳秒到几十纳秒；
其集成度低、功耗大，而且价格也较高。
2,MOS型 RAM
用 MOS器件构成的 RAM又可分为 SRAM和 DRAM。
退 出
6.1.2
二、只读存储器 ROM
1,掩模式只读存储器
这种芯片存储的信息稳定，成本最低。适用于存放一
些可批量生产的固定不变的程序或数据。
2,可编程 ROM
用户可以读出其内容，但再也无法改变它的内容。
3,可擦除的 PROM
可擦除的 PROM芯片因其擦除的方式不同可分为两类。
（ 1）一是通过是紫外线照射来擦除，这种用紫外线擦除
的 PROM称为 EPROM
（ 2）另外一种是通过电的方法来擦除，这种 PROM称为
EEPROM芯片内容擦除后仍可以重新对它进行编程，写
入新的内容。擦除和重新编程都可以多次进行。
退 出
6.1.3 存储器芯片的主要技术指标
1,存储容量
存储器芯片的存储容量用“存储单元个数 × 每存储单
元的位数”来表示。当计算机的内存确定后，选用容量大
的芯片则可以少用几片，这样不仅使电路连接简单，而且
功耗也可以降低。
2,存取时间和存取周期
存取时间又称存储器访问时间，即启动一次存储器操
作（读或写）到完成该操作所需要的时间。 CPU在读写存
储器时，其读写时间必须大于存储器芯片的额定存取时间。
如果不能满足这一点，微型机则无法正常工作。
存取周期是连续启动两次独立的存储器操作所需间隔
的最小时间。若令存取时间为 tA，存取周期为 TC，则二
者的关系为 TC≥tA。
退 出
6.1.3
3,可靠性
目前所用的半导体存储器芯片的平均故障间隔时间约
为 5× l06～ l× 108小时左右。
4,功耗
使用功耗低的存储器芯片构成存储系统，不仅可以减
少对电源容量的要求，而且还可以提高存储系统的可靠性。
退 出
6.1.4 随机存取存储器的存储元及外部特性
一、静态存储器
1,SRAM的存储元
静态 RAM的基本存储电路（即存储元）一般是由 6个
MOS管组成的双稳态电路，如 图 6.1所示。
2,SRAM的外部特性
6264芯片是一个 8K× 8bit的 CMOS SRAM芯片，其引
脚如 图 6.2所示。
A0～ Al2:13根地址信号线。一个存储芯片上地址线的
多少决定了该芯片有多少个存储单元。通常 这 13根地址线
通常接到系统地址总线的低 13位 上，以便 CPU能够寻址
芯片上的各个单元。
退 出
6.1.4
D0～ D7:8根双向数据线。对 SRAM芯片来讲，数据线
的根数决定了芯片上每个存储单元的二进制位数。使用时，
这 8根数据线与系统的数据总线相连。
CS1, CS2：片选信号线。
OE：输出允许信号。只有当为低电平时,CPU才能
够从芯片中读出数据，通常与系统总线的 MEMW相连。
WE：写允许信号。当 WE为低电平时，允许数据写入
芯片，通常与系统总线的 MEMW相连。
其它引脚,Vcc为 +5V电源,GND是接地端,NC表示
空端。
退 出
6.1.4
二、动态存储器
1,DRAM的存储元
单管动态存储元电路如 图 6.3所示。
2,DRAM的外部特性
图 6.4所示为 2164A的引脚图，其引脚功能如下：
A0～ A7：地址输入线。 DRAM芯片在构造上的特点是
芯片上的地址引脚是复用的。两次送到芯片上去的地址分
别称为行地址和列地址。在相应的锁存信号控制下，它们
被锁存到芯片内部的行地址锁存器和列地址锁存器中。
DIN和 DOUT：芯片的数据输入、输出线。
RAS：行地址锁存信号。
CAS：列地址锁存信号。
WE：写允许信号。当它为低电平时，允许将数据写入。
反之，当 WE=l时，可以从芯片读出数据。
退 出
6.1.5 只读存储器的存储元及外部特性
一,EPROM
1,EPROM的存储元
它的基本存储单元的结构和工作原理如 图 6.5所示。
2,EPROM的外部特性
27256的外部引脚如 图 6.6所示，这是一块 32K× 8bit
的 EPROM芯片,27256各引脚如下：
A0～ Al4,l5根地址输入线。
D0～ D7,8根双向数据线。
CE,选片信号，低电平有效。
OE,输出允许信号，低电平有效。当 OE=0时，芯片
中的数据可由 D0～ D7端输出。
Vpp：编程电压输入端。编程时应在该端加上编程高
电压，不同的芯片对 VPP的值要求的不一样，可以是
+12.5V,+15V,+21V,+25V等。
退 出
6.1.5
二,EEPROM
1,EEPROM的存储元
E2PROM存储元的结构示意图如 图 6.7所示。
2,EEPROM的外部特性
NMC98C64A为 8K× 8位的 EEPROM，其引脚如 图
6.8所示。其中：
A0～ A12,13根地址线。
D0～ D7,8条数据线。
CE：选片信号，低电平有效。
OE,输出允许信号，低电平有效。
WE：写允许信号，低电平有效。
READY/BUSY：状态输出端。 98C64A正在执行编程
写入时，此管脚为低电平。写完后，此管脚变为高电平。
因为正在写入当前数据时,98C64A不接收 CPU送来的下
一个数据，所以 CPU可以通过检查此管脚的状态来判断写
操作是否结束。
退 出
第二节 地址译码
CPU输出的地址引脚如何与存储芯片的地址连接呢？
通常将 CPU的地址引脚与同名的存储芯片的地址引脚直接
相连,CPU剩余的地址引脚，也即高位地址通过译码连接
存储芯片的片选端。
退 出
6.2.1 地址译码方式
存储器的地址译码方式可以分为两种，一种称为全地
址译码，另一种称为部分地址译码。
一、全地址译码方式
所谓全地址译码，就是构成存储器时要使用全部地址
总线信号，即所有的高位地址信号用来作为译码器的输入，
低位地址信号接存储芯片的地址输入线，从而使得存储器
芯片上的每一个单元在整个内存空间中具有唯一的一个地
址。
如 图 6.9所示。这是一片 SRAM 6264与 8086/8088系
统的连接图。可以看出，只要 A19～ A13为以下二进制位
时，就可访问 6264存储单元，具体哪一个存储单元由低
13位（ A12～ A0）决定。
退 出
6.2.1
0111 101? ???? ???? ????
该片 6264的地址范围为：
0111 1010 0000 0000 0000=3E000H
? 到
0011 1111 1111 1111 1111=3FFFFH
若将图 6.9中的“与非”门改为“或”门，如 图 6.10所
示，则 6264的地址范围就变成 84000H～ 85FFFH。
二、部分地址译码方式
顾名思义，部分地址译码就是仅把地址总线的一部分
地址信号线与存储器连接，通常是用高位地址信号的一部
分（而不是全部）作为片选译码信号,图 6.11就是一个部
分地址译码的例子。
退 出
6.2.1
从图 6.11可以看出,A19～ A0为以下二进制位时，就
可访问 6264存储单元。
1111 1??? ???? ???? ????
低 13位可取 0 0000 0000 0000~1 1111 1111 1111，
所以该片的地址范围为：
1111 1??0 0000 0000 0000~1111 1??1 1111 1111 1111
当 A14 A13=00,1111 1000 0000 0000 0000=F8000H
? 到
1111 1001 1111 1111 1111=F9FFFH
当 A14 A13=01,FA000H～ FBFFFH
当 A14 A13=10,FC000H～ FDFFFH
当 A14 A13=11,FE000H～ FFFFFH
按这种地址译码方式，芯片占用的这 4个 8KB的区域决
不可再分配给其它芯片。否则，会造成总线竞争而使微机
无法正常工作。
退 出
6.2.2 常用的译码器件
一,3-8线译码器
集成电路器件中有不少专用译码器，其中 74LS138经
常作为存储器的译码器件，其引脚图如 图 6.12所示。
它的真值表如 表 6.1所示。
例如，以 8088为 CPU的微型计算机系统，其 RAM系统由 8
片 6264组成，要求存储范围为 50000H~5FFFFH。利用
74LS138作为译码器件，采用全译码，其连接图如 图 6.13
所示。
退 出
6.2.2
二,PROM地址译码
图 6.14描述了用 82S147 PROM（ 512?8）代替图
6.14的 74LS138译码器。
表 6.2描述了编程到每个 PROM单元的二进制值。由
于一块新的 PROM单元都为逻辑 1，所以 256个单元中只需
写入 8个单元。
三,PAL可编程译码器
图 6.15描述了用 PAL16L8代替图 6.14PROM译码。
其编程程序如下：
退 出
6.2.2
CHIP DECODER PAL16L8;pins 1 2 3 4 5 6 7 8 9 10
A19 A18 A17 A16 A15 A14 A13 NC NC GND;pins 11 12 13 14 15 16 17 18 19 20
NC O8 O7 O6 O5 O4 O3 O2 O1 VCC
EQUATIONS
/O1=/A19*A18*/A17*A16*/A15*/A14*/A13
/O2=/A19*A18*/A17*A16*/A15*/A14*A13
/O3=/A19*A18*/A17*A16*/A15*A14*/A13
/O4=/A19*A18*/A17*A16*A15*/A14*/A13
/O5=/A19*A18*/A17*A16*/A15*A14*A13
/O6=/A19*A18*/A17*A16*A15*/A14*A13
/O7=/A19*A18*/A17*A16*A15*A14*/A13
/O8=/A19*A18*/A17*A16*A15*A14*A13
退 出
第三节 内存储器扩展技术
6.3.1 存储容量的位扩展
单个存储芯片字长就不能满足要求，这时就需要进行
位扩展，以满足字长的要求。
位扩展的电路连接方法是,将每个存储芯片的地址线
和控制线（包括选片信号线、读 /写信号线等）全部同名接
在一起，而将它们的数据线分别引出连接至数据总线的不
同位上。 其连接方法如 图 6.16所示。
退 出
6.3.2 存储容量的字扩展
字扩展是对存储器容量的扩展。
字扩展的电路连接方法是,将每个芯片的地址信号、
数据信号和读 /写信号等控制信号线同名全部接在一起，
只将选片端分别引出到地址译码器的不同输出端，即用片
选信号来区别各个芯片的地址。其连接示意图如 图 6.17所
示。
退 出
6.3.3 存储容量的字位扩展
在构成一个实际的存储器时，往往需要同时进行位扩
展和字扩展才能满足存储容量的需求。扩展时需要的芯片
数量可以这样计算：要构成一个容量为 M?N位的存储器，
若使用 p?k位的芯片（ p<M,k<N），则构成这个存储器需
要 (M/p） ?(N/k)个这样的存储器芯片。
例 6-1 用 Intel 2164构成容量为 128KB的内存。
分析,由于 2164是 64K× 1的芯片，所以首先要进行位扩
展。用 8片 2164组成 64KB的内存模块，然后再用两组这样
的模块进行字扩展。所需的芯片数为（ 128/64） × （ 8/1）
=16片。
连接示意图如 图 6.18所示。
退 出
6.3.3
综上所述，存储器容量的扩展可以分为 3步：
第一，选择合适的芯片；
第二，根据要求将芯片“多片并连”进行位扩展，设
计出满足字长要求的存储模块；
第三，将多组串联，对存储模块进行字扩展，构成符
合要求的存储器系统。
退 出
第四节 16位,32位及 64位机
存储器系统
6.4.1 16位机的存储系统
存储系统分为两个存储体，如 图 6.19所示。
对于 16位的 CPU为此也都设置了用于存储体选择的两个
控制 信号和。 表 6.3描述了这两个引脚和所选择的存储体。
在 Intel系列的 CPU通过产生独立的写信号来选择每个存
储体的写操作，如 图 6.20所示。
图 6.21描述了一个 8086存储系统的连接图。
退 出
6.4.2 32位机的存储系统
对于 32位机的存储系统分为 4个存储体，如 图 6.22所示。
32位的 CPU都设置了用于选择存储体的信号、、和。
每个存储体的独立的写信号如 图 6.23所示。
退 出
6.4.3 64位机的存储系统
对于 64位机的存储系统分为 8个存储体，如 图 6.24所
示。
64位的 CPU都设置了用于选择存储体的信
号、、、、、、和。每个存储体的独立的写信号如 图 6.25
所示。
退 出
图 6.1 静态 RAM的存储电路
退 出
X 地 址 选 择 线
V c c
T 1
T 2
T 3 T 4T 5 T 6
T 7 T 8
I / O
I / O
Y 地 址 选 择 线
图 6, 1 静 态 R A M 的 存 储 电 路
所 有 存 储 元 共 用 此 电 路
图 6.2 SRAM 6264外部脚图
退 出
图 6.3 单管动态存储元的电路
退 出
字 选 线 （ 地 址 选 择 线 ）
位 线 D
（ 数 据 线 ）
分 布 电 容
C
D
存 储 电 容
C
图 6, 3 单 管 动 态 存 储 元 的 电 路
图 6.4 2164A外部引脚图
退 出
图 6.4 2164A外部引脚图
图 6.5 EPROM存储单元示意图
退 出
+ 5 V
D
S
A 1
S
i
O
2
浮 空 多
晶 硅 栅
P
+
P
+
N 基 体
字 线
E P R O M
位 线
( a ) ( b )
图 6, 5 E P R O M 存 储 单 元 示 意 图
图 6.6 EPROM 27256引脚图
退 出
图 6.7 E2PROM存储元结构示意图
退 出
n
+
n
+
场 氧 化 物
门 氧 化 物
基 体
P
第 一 级 多 晶 硅
（ 浮 空 栅 ）
第 二 级 多 晶 硅
隧 道 氧 化 硅
+ V
G
+ V
D
图 6, 7 E
2
P R O M 存 储 元 结 构 示 意 图
图 6.8 NMC98C64A引脚图
退 出
图 6.9 6.10
退 出
D B 0
A 0
A 1 2
M E M R
A 1 9
A 1 8
A 1 7
A 1 6
A 1 5
M E M W
D B 7
A 0
A 1 2
W E
C S
2
O E
C S
1
&
+ 5 V
8 0 8 8 系 统
B U S
S R A M 6 2 6 4
A 1 4
A 1 3
A 1 9
A 1 8
A 1 7
A 1 6
A 1 5
A 1 4
A 1 3
≥ 1
C S
1
图 6, 9 6 2 6 4 的 全 地 址 译 码 连 接
图 6, 1 0 或 门 译 码
~
D 7
~
D 0
~ ~
:
图 6.9 6.10
退 出
D B 0
A 0
A 1 2
M E M R
A 1 9
A 1 8
A 1 7
A 1 6
A 1 5
M E M W
D B 7
A 0
A 1 2
W E
C S
2
O E
C S
1
&
+ 5 V
8 0 8 8 系 统
B U S
S R A M 6 2 6 4
A 1 4
A 1 3
A 1 9
A 1 8
A 1 7
A 1 6
A 1 5
A 1 4
A 1 3
≥ 1
C S
1
图 6, 9 6 2 6 4 的 全 地 址 译 码 连 接
图 6, 1 0 或 门 译 码
~
D 7
~
D 0
~ ~
:
图 6.11 部分地址译码连接图
退 出
D B 0
~
D 7
A 0
A 1 2
M E M R
A 1 9
A 1 8
A 1 7
A 1 6
A 1 5
M E M W
D 0
D B 7
A 0
A 1 2
W E
C S
2
O E
C S
1
&
+ 5 V
8 0 8 8 系 统
B U S
S R A M 6 2 6 4
图 6, 1 1 部 分 地 址 译 码 连 接 图
~
~ ~
图 6.12 74LS138引脚图
退 出
表 6.1 74 LS138真值表
退 出
G2
INPUTS
OUTPUTS
ENABLE SELECT
G1 C B A Y0 Y1 Y2 Y3 Y4 Y5 Y6 Y7
? H ? ? ? H H H H H H H H
L ? ? ? ? H H H H H H H H
H L L L L L H H H H H H H
H L L L H H L H H H H H H
H L L H L H H L H H H H H
H L L H H H H H L H H H H
H L H L L H H H H L H H H
H L H L H H H H H H L H H
H L H H L H H H H H H L H
H L H H H H H H H H H H L
*G2=G2A+G2B
H=high level,L=low level,X=irrelevant
退 出
A
0
A
0
A
1 2
A
1 2
W E
C S
2
O E
M E M W
M E M R
C S
1
C S
1
C S
1
C S
1
C S
1
C S
1
C S
1
C S
1
+ 5 V
A
1 3
A
1 4
A
1 5
A
1 9
A
1 7
A
1 8
A
1 6
A
B
C
G
2 A
G
2 B
G
1
&
0
0
0
8 0 8 8
系 统 总 线
S R A M 6 2 6 4
7 4 L S 1 3 8
D B
0
~
D B
7
D
0
~
D
7
~ ~
图 6, 1 3 7 4 L S 1 3 8 作 为 译 码 器 件 的 存 储 器 连 接 图
1
#
,5 0 0 0 0 H ~ 5 1 F F F H
2
#
,5 2 0 0 0 H ~ 5 3 F F F H
3
#
,5 4 0 0 0 H ~ 5 5 F F F H
4
#
,5 6 0 0 0 H ~ 5 7 F F F H
5
#
,5 8 0 0 0 H ~ 5 9 F F F H
6
#
,5 A 0 0 0 H ~ 5 B F F F H
7
#
,5 C 0 0 0 H ~ 5 D F F F H
8
#
,5 E 0 0 0 H ~ 5 F F F F H
图 6.13 74LS138 作为译码器件的存储器连接图
图 6.14 用 PRAM译码的存储器连接图
退 出
A
0
A
0
A
1 2
A
1 2
W E
C S
2
O E
M E M W
M E M R
C S
1
C S
1
C S
1
C S
1
C S
1
C S
1
C S
1
C S
1
+ 5 V
A
1 3
A
1 4
A
1 5
A
1 6
A
1 7
A
1 8
A
1 9
8 0 8 8
系 统 总 线
S R A M 6 2 6 4
A
0
A
1
A
2
A
3
A
4
A
5
A
6
A
7
A
8
C E
O
0
O
1
O
2
O
3
O
4
O
5
O
6
O
7
8 2 S 1 4 7
P R O M
D
0
~
D
7
D
0
~
D
7
图 6, 1 4 用 P R O M 译 码 的 存 储 器 连 接 图
1
#
,5 0 0 0 0 H ~ 5 1 F F F H
2
#
,5 2 0 0 0 H ~ 5 3 F F F H
3
#
,5 4 0 0 0 H ~ 5 5 F F F H
4
#
,5 6 0 0 0 H ~ 5 7 F F F H
5
#
,5 8 0 0 0 H ~ 5 9 F F F H
6
#
,5 A 0 0 0 H ~ 5 B F F F H
7
#
,5 C 0 0 0 H ~ 5 D F F F H
8
#
,5 E 0 0 0 H ~ 5 F F F F H
表 6.2 图 6.14中 82S147 PROM单元的
应写入的二进制位
退 出
OE
输入 输出
A8 A7 A6 A5 A4 A3 A2 A1 A0 O7 O6 O5 O4 O3 O2 O1 O0
0 0 0 0 1 0 1 0 0 0 1 1 1 1 1 1 1 0
0 0 0 0 1 0 1 0 0 1 1 1 1 1 1 1 0 1
0 0 0 0 1 0 1 0 1 0 1 1 1 1 1 0 1 1
0 0 0 0 1 0 1 0 1 1 1 1 1 1 0 1 1 1
0 0 0 0 1 0 1 1 0 0 1 1 1 0 1 1 1 1
0 0 0 0 1 0 1 1 0 1 1 1 0 1 1 1 1 1
0 0 0 0 1 0 1 1 1 0 1 0 1 1 1 1 1 1
0 0 0 0 1 0 1 1 1 1 0 1 1 1 1 1 1 1
所有其它组合 1 1 1 1 1 1 1 1
图 6.15 用 PAL16L8期间译码的存储器连接图
退 出
A
0
A
0
A
1 2
A
1 2
W E
C S
2
O E
M E M W
M E M R
C S
1
C S
1
C S
1
C S
1
C S
1
C S
1
C S
1
C S
1
+ 5 V
A
1 9
A
1 8
A
1 7
A
1 6
A
1 5
A
1 4
A
1 3
8 0 8 8
系 统 总 线
S R A M 6 2 6 4
I
1
I
2
I
3
I
4
I
5
I
6
I
7
I
8
I
9
I
1 0
O
1
O
2
O
3
O
8
O
4
O
5
O
6
O
7
P A L 1 6 L 8
D
0
~
D
7
D
0
~
D
7
图 6, 1 5 用 P A L 1 6 L 8 器 件 译 码 的 存 储 器 连 接 图
图 6.16 位扩展连接方法
退 出
数 据 总 线 D B
地 址 总 线 A B
A 7 - A 0
6 4 K × 1
D 7
W E
R A S
C A S
A 7 - A 0
6 4 K × 1
D 0
W E
R A S
C A S
W E
R A S
C A S
A 7 - A 0
6 4 K × 1
D 6
R A S
C A S
W E
D 5
D 1
M E M W
行 选
列 选
图 6, 1 6 位 扩 展 连 接 方 法
6 4 K B
A 7 - A 0 A 1 5 - A 8
图 6.17 字扩展连接方法
退 出
A 1 0 ~ A 0 A 1 0 ~ A 0
A 1 0 ~ A 0
2 K × 8
S R A M
地 址 总 线 A B
D 7 ~ D 0
A 1 0 ~ A 0
2 K × 8
S R A M
D 7 ~ D 0
译
码
电
路
4 K B 存 储 模 块读 / 写 信 号
D 7 ~ D 0 D 7 ~ D 0
数 据 总 线 D B
R / WR / W
C SC S
Y 0
Y 1
图 6, 1 7 字 扩 展 连 接 示 意 图
A 1 1
A 1 9
~
图 6.18 字位扩展应用举例示意图
退 出
6 4 K b × 8
6 4 K b × 8
译
码
器
电
路
A 1 6
A 1 7
A 1 8
A 1 9
D B 0
图 6, 1 8 字 位 扩 展 应 用 举 例 示 意 图
~
D B 7
~
A 1 5
A 0
图 6.19 16位机的存储系统
退 出
B H E B L E
F F F F F
F F F F D
F F F F B
0 0 0 0 5
0 0 0 0 3
0 0 0 0 1
F F F F E
F F F F C
F F F F A
0 0 0 0 4
0 0 0 0 2
0 0 0 0 0
高 位 存 储 体
奇 存 储 体
低 位 存 储 体
偶 存 储 体
图 6, 1 9 1 6 位 机 的 存 储 系 统
表 6.3 使用 BHE和 BLE（ A0）选择存储体
退 出
BLE [A0] 功能 所用数据引脚
0 0 允许 2个存储体进行 16位数据传
送（偶地址）
AD15 ~ AD0
0 1 允许高位存储体进行 8位数据传
送（奇地址）
AD15 ~ AD8
1 0 允许高位存储体进行 8位数据传
送（偶地址）
AD7 ~ AD0
1 1 两个存储体都未选中 --
图 6.20 存储体写选择控制信号
退 出
>
1
>
1
B H E
W R
A
0
H W R
L W R
图 6, 2 0 存 储 体 写 选 择 控 制 信 号
图 6.21 包含 1MB的一个 8086存储系统
退 出
A
B
C
G
2 A
G
2 B
G
1
7 4 L S 1 3 8
A
B
C
G
2 A
G
2 B
G
1
7 4 L S 1 3 8
D
0
~ D
7
A
0
~ A
1 5
A
0
~ A
1 5
D
0
~ D
7
&
0
0
D
8
~ D
1 5
D
0
~ D
7
A
1
~ A
1 6
A
1 7
A
1 8
A
1 9
M E M R
M E M W
B H E
1
2
3
6
4
5
1
2
3
6
4
5
B L E ( A
0
)
高 位 存 储 体
低 位 存 储 体
6 4 K × 8
6 4 K × 8
C S
C S
C S
C S
C S
C S
C S
C S
C S
C S
C S
C S
C S
C S
C S
C S
图 6, 2 1 包 含 1 M B 的 一 个 8 0 8 6 存 储 系 统
图 6.22 32位机的存储系统
退 出
B E 2
F F F F F F F E
F F F F F F F A
F F F F F F F 6
0 0 0 0 0 0 0 A
0 0 0 0 0 0 0 6
0 0 0 0 0 0 0 2
图 6, 2 2 3 2 位 机 的 存 储 系 统
B E 0
F F F F F F F C
F F F F F F F 8
F F F F F F F 4
0 0 0 0 0 0 0 8
0 0 0 0 0 0 0 4
0 0 0 0 0 0 0 0
B E 3
F F F F F F F F
F F F F F F F B
F F F F F F F 7
0 0 0 0 0 0 0 B
0 0 0 0 0 0 0 7
0 0 0 0 0 0 0 3
B E 1
F F F F F F F D
F F F F F F F 9
F F F F F F F 5
0 0 0 0 0 0 0 9
0 0 0 0 0 0 0 5
0 0 0 0 0 0 0 1
D 2 4D 3 1 D 1 6D 2 3 D 8D 1 5 D 0D 7
图 6.23 存储体写选择输入信号
退 出
W R 3
W R 2
W R 1
W R 0
M E M W
B E 0
B E 1
B E 2
B E 3
图 6, 2 3 存 储 体 写 选 择 输 入 信 号
>
1
>
1
>
1
>
1
图 6.24 64位机的存储系统
退 出
B E 2
F F F F F F F A
F F F F F F F 2
F F F F F F E A
0 0 0 0 0 0 1 2
0 0 0 0 0 0 0 A
0 0 0 0 0 0 0 2
B E 0
F F F F F F F 8
F F F F F F F 0
F F F F F F E 8
0 0 0 0 0 0 1 0
0 0 0 0 0 0 0 8
0 0 0 0 0 0 0 0
B E 3
F F F F F F F B
F F F F F F F 3
F F F F F F E B
0 0 0 0 0 0 1 3
0 0 0 0 0 0 0 B
0 0 0 0 0 0 0 3
B E 1
F F F F F F F 9
F F F F F F F 1
F F F F F F E 9
0 0 0 0 0 0 1 1
0 0 0 0 0 0 0 9
0 0 0 0 0 0 0 1
D 2 4D 3 1 D 1 6D 2 3 D 8D 1 5 D 0D 7
B E 6
F F F F F F F E
F F F F F F F 6
F F F F F F E E
0 0 0 0 0 0 1 6
0 0 0 0 0 0 0 E
0 0 0 0 0 0 0 6
B E 4
F F F F F F F C
F F F F F F F 4
F F F F F F E C
0 0 0 0 0 0 1 4
0 0 0 0 0 0 0 C
0 0 0 0 0 0 0 4
B E 7
F F F F F F F F
F F F F F F F 7
F F F F F F E F
0 0 0 0 0 0 1 7
0 0 0 0 0 0 0 F
0 0 0 0 0 0 0 7
B E 5
F F F F F F F D
F F F F F F F 5
F F F F F F E D
0 0 0 0 0 0 1 5
0 0 0 0 0 0 0 D
0 0 0 0 0 0 0 5
D 5 6D 6 3 D 4 8D 5 5 D 4 0D 4 7 D 3 2D 3 9
图 6, 2 4 6 4 位 机 的 存 储 系 统
图 6.25 存储体写选择输入信号
退 出
B E 7
B E 5
B E 4
B E 3
图 6, 2 5 存 储 体 写 选 择 输 入 信 号
M E M W
B E 6
B E 1
B E 0
B E 2
W R 7
W R 6
W R 5
W R 4
W R 3
W R 2
W R 1
W R 0
>
1
>
1
>
1
>
1
>
1
>
1
>
1
>
1
知 识 概 述
? 基本概念,SRAM,DRAM,EPROM，
EEPROM，全地址译码，部分地址译码
? 重点：内存储器分类，各类内存储器特点及使用
场合，地址译码，内存储器的扩展技术
? 难点,DRAM的扩展技术
退 出
