第 7章 组合逻辑电路
学习要点
?掌握组合逻辑电路的分析方法与设计
方法
?掌握利用二进制译码器和数据选择器
进行逻辑设计的方法
?理解加法器, 编码器, 译码器等中规
模集成电路的工作原理和逻辑功能
?了解加法器, 编码器, 译码器等中规
模集成电路的使用方法
第 7章 组合逻辑电路
?7.1 组合逻辑电路的分析与设计
?7.2 加法器与数值比较器
?7.3 编码器
?7.4 译码器
?7.5 数据选择器与数据分配器
组合逻辑电路,输出仅由输
入决定，与电路当前状态无
关；电路结构中 无 反馈环路
（无记忆）。
7.1 组合逻辑电路的分
析与设计
A
B
C
F
&
&
& &
7.1.1 组合逻辑电路的分析
逻辑图
逻辑表
达式
1
1
最简与或
表达式
化
简 2
ABX ?
BCY ?
CAZ ?
X
Y
Z
F
2
CABCABF ???
从
输
入
到
输
出
逐
级
写
出
ACBCABX Y ZF ??
A B C F
0 0 0
0 0 1
0 1 0
0 1 1
1 0 0
1 0 1
1 1 0
1 1 1
0
0
0
1
0
1
1
1
最简与或
表达式
3
真值表
CABCABF ???
3
4
电路的逻
辑功能
当输入 A,B、
C中有 2个或 3
个为 1时，输
出 F为 1，否则
输出 F为 0。所
以这个电路实
际上是一种 3
人表决用的组
合电路：只要
有 2票或 3票同
意，表决就通
过。
4
Z
≥ 1
≥ 1
1
1
A
B
C F
X
Y
≥ 1逻辑图
BBACBABYXZF
BYXZ
BAY
CBAX
??????????
?
?
?
?
?
?
?
???
??
???逻辑表
达式
例：
BABBABBACBAF ???????
最简与或
表达式
真值表
A B C F
0 0 0
0 0 1
0 1 0
0 1 1
1 0 0
1 0 1
1 1 0
1 1 1
1
1
1
1
1
1
0
0
A
B
C
Y
&
用与非门实现
电路的输出 F只与输入 A,B
有关，而与输入 C无关。 F和 A、
B的逻辑关系为,A,B中只要一
个为 0,F=1； A,B全为 1时，
F=0。所以 F和 A,B的逻辑关系
为与非运算的关系。
电路的逻辑功能
ABBAF ???
A
B
C F
X
Y
Z
&
&
& ≥ 1
&
逻辑图
逻辑表
达式
例：
最简与或
表达式
A B CCA B CBA B CAZYXF
A B CCZ
A B CBY
A B CAX
?????????
??
??
??
A B CCBACBACBAF ??????? ))((
真值表 电路的逻辑功能
A B C F
0 0 0
0 0 1
0 1 0
0 1 1
1 0 0
1 0 1
1 1 0
1 1 1
1
0
0
0
0
0
0
1
由真值表可知，当 3个
输入变量 A,B,C取
值一致时，输出 F=1，
否则输出 F=0 。所以
这个电路可以判断 3个
输入变量的取值是否
一致，故称为判一致
电路。
逻辑图
逻辑表
达式
例：
最简与或
表达式
Y
&
&
&
&
A
&
F
1
F
2
B
C
BCBCAF
BCAF
???
??
2
1
BCABCBCAF
BCAF
?????
??
2
1
真值表 电路的逻辑功能
A B C F
1
F
2
0 0 0
0 0 1
0 1 0
0 1 1
1 0 0
1 0 1
1 1 0
1 1 1
1 0
1 0
1 0
1 1
0 1
0 1
0 1
1 1
由真值表可知，当 3个输入
变量 A,B,C表示的二进制
数小于或等于 2时,F1=1；
当这个二进制数在 4和 6之间
时,F2=1 ；而当这个二进
制数等于 3或等于 7时 F1和 F2
都为 1。因此，这个逻辑电
路可以用来判别输入的 3位
二进制数数值的范围。
7.1.2 组合逻辑电路的设计
真值表
电路功
能描述
例, 设计一个楼上、楼下开关的控制逻辑电路
来控制楼梯上的路灯，使之在上楼前，用楼下
开关打开电灯，上楼后，用楼上开关关灭电灯；
或者在下楼前，用楼上开关打开电灯，下楼后，
用楼下开关关灭电灯。
设楼上开关为 A，楼下开关为 B，灯泡为 F。并设开
关 A,B掷向上方时为 1，掷向下方时为 0；灯亮时 F
为 1，灯灭时 F为 0。根据逻辑要求列出真值表。
1
穷
举
法
1
BA
～ 220V
F
实际电路图：
A B F
0 0
0 1
1 0
1 1
1
0
0
1
2
逻辑表达式
或卡诺图
最简与或
表达式
化
简 3
2
ABBAF ??
已为最简与
或表达式
4
逻辑变换
5
逻辑电路图 A
B
F=1
用与非门实现
BAY ??
用同或
门实现
A
B
F
&
&1
&
1
真值表
电路功
能描述
例, 用与非门设计一个交通报警控制电路。交通信
号灯有红、绿、黄 3种,3种灯分别单独工作或黄、
绿灯同时工作时属正常情况，其他情况均属故障，
出现故障时输出报警信号。
设红、绿、黄灯分别用 A,B,C表示，灯亮时其值
为 1，灯灭时其值为 0；输出报警信号用 F表示，灯
正常工作时其值为 0，灯出现故障时其值为 1。根
据逻辑要求列出真值表。
1
穷
举
法
1
A B C F A B C F
0 0 0
0 0 1
0 1 0
0 1 1
1
0
0
0
1 0 0
1 0 1
1 1 0
1 1 1
0
1
1
1
2
逻辑表达式
最简与或
表达式
化
简 3
2
4
逻辑变换
A B CCABCBACBAF ????
3
ACABCBA
BBACCCABCBA
CBAA B CCABA B CCBAF
???
?????
?????
)()(
4
ACABCBAF ?
5
逻辑电路图
ACABCBAF ?
5
A
B
C
F
&
&
& &
1
1
1
真值表
电路功
能描述
例, 用与非门设计一个举重裁判表决电路。设举重
比赛有 3个裁判，一个主裁判和两个副裁判。杠铃完
全举上的裁决由每一个裁判按一下自己面前的按钮
来确定。只有当两个或两个以上裁判判明成功，并
且其中有一个为主裁判时，表明成功的灯才亮。
设主裁判为变量 A，副裁判分别为 B和 C；表示
成功与否的灯为 F，根据逻辑要求列出真值表。1
穷
举
法
1
A B C F A B C F
0 0 0
0 0 1
0 1 0
0 1 1
0
0
0
0
1 0 0
1 0 1
1 1 0
1 1 1
0
1
1
1
2
ABCCABCBAF ???
2
逻辑表达式
A
B
C
F
&
&
&
3
最简与或
表达式
化
简
4
5
逻辑变换
逻辑电
路图
3 化简
4
5
ACABF ??
ACAB
BBACCCAB
CBAABCCABABC
ABCCABCBAF
??
????
????
???
)()(
例 旅客列车按发车的优先级别依次分为特快、
直快和普客 3种，若有多列列车同时发出发车的
请求，则只允许其中优先级别最高的列车发车。
试设计一个优先发车的排队逻辑电路。
真值表
电路功
能描述
1
穷
举
法
1
设输入变量为 A,B,C，分别代表特快、直快和普
客 3种列车，有发车请求时其值为 1，无发车请求时
其值为 0。输出发车信号分别用 F1,F2,F3表示，
F1=1表示允许特快列车发车,F2=1表示允许直快
列车发车,F3=1表示允许普客列车发车。根据 3种
列车发车的优先级别，可列出该优先发车的排队逻
辑电路的真值表。
A B C F
1
F
2
F
3
0 0 0
0 0 1
0 1 0
0 1 1
1 0 0
1 0 1
1 1 0
1 1 1
0 0 0
0 0 1
0 1 0
0 1 0
1 0 0
1 0 0
1 0 0
1 0 0
2
逻辑表达式
及化简
2
CBAF
BABCACBAF
AABCCABCBACBAF
?
???
?????
3
2
1
3
画逻辑图
3
F
3
A
F
2
&
&
1
1
F
1
B
C
CBAF
BAF
AF
?
?
?
3
2
1
例 使用与非门设计一个 3输入,3输出的组合逻
辑电路。输出 F1,F2,F3为 3个工作台，由 3个输
入信号 A,B,C控制，每个工作台必须接收到两
个信号才能工作：当 A,B有信号时 F1工作,B、
C有信号时 F2工作,C,A有信号时 F3工作。
真值表
电路功
能描述
1
穷
举
法 1
设 A,B,C有信号时其值为 1，无信号时其值为
0； F1,F2,F3工作时其值为 1，不工作时其值
为 0。根据要求，可列出该问题的真值表。
A B C F
1
F
2
F
3
0 0 0
0 0 1
0 1 0
0 1 1
1 0 0
1 0 1
1 1 0
1 1 1
0 0 0
0 0 0
0 0 0
0 1 0
0 0 0
0 0 1
1 0 0
1 1 1
2
逻辑表达式
及化简
2
CAABCCBAF
BCABCBCAF
ABABCCABF
???
???
???
3
2
1
3
画逻辑图
3
CAF
BCF
ABF
?
?
?
3
2
1
F
3
A
F
2
& 1
F
1
B
C
& 1
& 1
1、
半
加
器
7.2.1 加法器
能对两个 1位二进制数进行相加而求得和及进位的逻辑
电路称为 半加器 。
半加器真值表
A
i
B
i
S
i
C
i
0 0
0 1
1 0
1 1
0 0
1 0
1 0
0 1
iii
iiiiiii
BAC
BABABAS
?
????
=1
&
A
i
B
i
S
i
C
i
A
i
B
i
S
i
C
i
∑
CO
半加器符号
半加器电路图
加数
本位
的和
向高
位的
进位
7.2 加法器与数值比较器
2、全加器
能对两个 1位二进制数进行相加并考虑低位来的进位，即相当
于 3个 1位二进制数相加，求得和及进位的逻辑电路称为 全加器 。
A
i
B
i
C
i- 1
S
i
C
i
0 0 0
0 0 1
0 1 0
0 1 1
1 0 0
1 0 1
1 1 0
1 1 1
0 0
1 0
1 0
0 1
1 0
0 1
0 1
1 1
Ai,Bi：加数,Ci-1,低位
来的进位,Si：本位的和，
Ci：向高位的进位。
iiiii
iiiiii
iiiiiiiii
BACBA
BACBABA
BACBACBAC
???
???
???
?
?
??
1
1
11
)(
)(
1
11
1111
1111
)()(
)()(
?
??
????
????
???
????
????
????
iii
iiiiii
iiiiiiiiii
iiiiiiiiiiiii
CBA
CBACBA
CBCBACBCBA
CBACBACBACBAS
iiiiii BACBAC ??? ? 1)(
全加器的逻辑图和逻辑符号 =1
&
&
A
i
B
i
C
i -1
S
i
C
i
逻辑图
图 2-2 -3 全加器的逻辑图和符号
&
=1
1???? iiii CBAS
A i
B i
C i -1
S i
C iC I C O
∑
逻辑符号
图 2- 2- 3 全
实现多位二进制数相加的电路称为 加法器 。
串行进位加法器
构成,把 n位全加器串联起来，低位全加器的进位输出连接
到相邻的高位全加器的进位输入。 C
3
S
3
C
2
S
2
C
1
S
1
C
0
S
0
C
0 - 1A
3
B
3
A
2
B
2
A
1
B
1
A
0
B
0
∑ CO
CI
CO
CI
∑ ∑ ∑CO
CI
CO
CI
CI
CI
CI
CI
CI
CI
CI
CI
特点,进位信号是由低位向高位逐级传递的，速度不高。
为了提高运算速度，在逻辑设计上采用超前进位的方法，即每
一位的进位根据各位的输入同时预先形成，而不需要等到低位
的进位送来后才形成，这种结构的多位数加法器称为超前进位
加法器。
7.2.2 数值比较器
用来完成两个二进制数的大小比较的逻辑电路称为 数值比较器 。
设 A＞ B时 L1＝ 1； A＜ B时 L2＝ 1； A＝ B时 L3＝ 1。
得 1位数值比较器的真值表。 A B L
1
( A > B ) L
2
( A < B ) L
3
( A = B )
0 0
0 1
1 0
1 1
0 0 1
0 1 0
1 0 0
0 0 1
1位数值比较器
?
?
?
??
?
?
????
?
?
BABAABBAL
BAL
BAL
3
2
1
A
B
1
1
≥ 1
L 2 ( A > B )
L 3 ( A = B )
L 1 ( A < B )
&
&
逻
辑
表
达
式
逻
辑
图
7.3.1 二进制编码器
实现编码操作的电路称为 编码器 。
输入
输 出
Y
2
Y
1
Y
0
I
0
I
1
I
2
I
3
I
4
I
5
I
6
I
7
0 0 0
0 0 1
0 1 0
0 1 1
1 0 0
1 0 1
1 0 0
1 1 1
3
位
二
进
制
编
码
器
输
入
8
个
互
斥
的
信
号
输
出
3
位
二
进
制
代
码
真
值
表
7.3 编码器
753175310
763276321
765476542
IIIIIIIIY
IIIIIIIIY
IIIIIIIIY
?????
?????
?????
I
7
I
6
I
5
I
4
I
3
I
2
I
1
Y
2
Y
1
Y
0
由或门构成
≥ 1 ≥ 1≥ 1
逻
辑
表
达
式
逻
辑
图
I
7
I
6
I
5
I
4
I
3
I
2
I
1
Y
2
Y
1
Y
0
& &&
由与非门构成
1 1 1 1 1 1 1
75310
76321
76542
IIIIY
IIIIY
IIIIY
?
?
?
输 入
I
输 出
Y
3
Y
2
Y
1
Y
0
0( I
0
)
1( I
1
)
2( I
2
)
3( I
3
)
4( I
4
)
5( I
5
)
6( I
6
)
7( I
7
)
8( I
8
)
9( I
9
)
0 0 0 0
0 0 0 1
0 0 1 0
0 0 1 1
0 1 0 0
0 1 0 1
0 1 1 0
0 1 1 1
1 0 0 0
1 0 0 1
输
入
10
个
互
斥
的
数
码
输
出
4
位
二
进
制
代
码
真
值
表
7.3.2 二－十进制编码器
97531975310
763276321
765476542
98983
IIIIIIIIIIY
IIIIIIIIY
IIIIIIIIY
IIIIY
??????
?????
?????
???
逻
辑
表
达
式
I
9
I
8
I
7
I
6
I
5
I
4
I
3
I
2
I
1
I
0
Y
3
Y
2
Y
1
Y
0
由或门构成
≥ 1≥ 1 ≥ 1≥ 1
逻
辑
图
975310
76321
76542
983
IIIIIY
IIIIY
IIIIY
IIY
?
?
?
?
I
9
I
8
I
7
I
6
I
5
I
4
I
3
I
2
I
1
Y
3
Y
2
Y
1
Y
0
1 1 1 1 1 1 11 1
& &&&
在优先编码器中优先级别高的信号排斥级别低的，即具有单方面
排斥的特性。设 I7的优先级别最高,I6次之，依此类推,I0最低。
输 入
I
7
I
6
I
5
I
4
I
3
I
2
I
1
I
0
输 出
Y
2
Y
1
Y
0
1 × × × × × × ×
0 1 × × × × × ×
0 0 1 × × × × ×
0 0 0 1 × × × ×
0 0 0 0 1 × × ×
0 0 0 0 0 1 × ×
0 0 0 0 0 0 1 ×
0 0 0 0 0 0 0 1
1 1 1
1 1 0
1 0 1
1 0 0
0 1 1
0 1 0
0 0 1
0 0 0
真
值
表
7.3.3 优先编码器
?
?
?
?
?
?
?
?
?
?
?
????
????
????
????
????
????
1246346567
12345673456756770
24534567
234567345676771
4567
45675676772
IIIIIIIIII
IIIIIIIIIIIIIIIIY
IIIIIIII
IIIIIIIIIIIIIIY
IIII
IIIIIIIIIIY
逻辑表达式
逻辑图
1 1 1 1
≥ 1 ≥ 1
&
≥ 1
&
Y
2
Y
1
Y
0
I
7
I
6
I
5
I
4
I
3
I
2
I
1
I
0
8
线
-3
线
优
先
编
码
器
如果要求输出、输入均为反变量，则只要在图中
的每一个输出端和输入端都加上反相器就可以了。
7.4.1 二进制译码器
译码器就是把一种代码转换为另一种代码的电路。
把代码状态的特定含义翻译出来的过程称为译码，实
现译码操作的电路称为 译码器 。
设二进制译码器的输入端为 n个，则输出端为 2n个，
且对应于输入代码的每一种状态,2n个输出中只有一
个为 1（或为 0），其余全为 0（或为 1）。
二进制译码器可以译出输入变量的全部状态，故又
称为 变量译码器 。
7.4 译码器
3位二进制译码器
A
2
A
1
A
0
Y
0
Y
1
Y
2
Y
3
Y
4
Y
5
Y
6
Y
7
0 0 0
0 0 1
0 1 0
0 1 1
1 0 0
1 0 1
1 1 0
1 1 1
1 0 0 0 0 0 0 0
0 1 0 0 0 0 0 0
0 0 1 0 0 0 0 0
0 0 0 1 0 0 0 0
0 0 0 0 1 0 0 0
0 0 0 0 0 1 0 0
0 0 0 0 0 0 1 0
0 0 0 0 0 0 0 1
真值表
输 入, 3位二进制代码
输 出, 8个互斥的信号
?
?
?
?
?
?
?
?
?
?
?
?
?
?
?
?
?
?
?
?
?
?
?
0127
0126
0125
0124
0123
0122
0121
0120
AAAY
AAAY
AAAY
AAAY
AAAY
AAAY
AAAY
AAAY
& & & & & && &
1 1 1
A
2
A
1
A
0
Y
7
Y
6
Y
5
Y
4
Y
3
Y
2
Y
1
Y
0
逻辑表达式 逻辑图
电路特点,与门组成的阵列
3 线 -8 线译码器
集成二进制译码器 74LS138
16 15 1 4 1 3 1 2 11 1 0 9
74L S 138
1 2 3 4 5 6 7 8
V
CC
Y
0
Y
1
Y
2
Y
3
Y
4
Y
5
Y
6
A
0
A
1
A
2
S
2
S
3
S
1
Y
7
G ND
74L S 138
Y
0
Y
1
Y
2
Y
3
Y
4
Y
5
Y
6
Y
7
A
0
A
1
A
2
S
2
S
3
S
1
(a ) 引脚排列图 (b) 逻辑功能示意图
A 2, A 1, A 0 为二进制译码输入端,07 ~ YY 为译码
输出端 （低电平有效）,S 1, 2S, 3S 为选通控制端。
当 11 ?S, 032 ?? SS 时，译码器处于译码状态；当
01 ?S, 1
32 ?? SS 时，译码器处于禁止状态。
输 入
使 能 选 择
输 出
S
1
32
SS ?
A
2
A
1
A
0
01234567
YYYYYYYY
× 1
0 ×
1 0
1 0
1 0
1 0
1 0
1 0
1 0
1 0
× × ×
× × ×
0 0 0
0 0 1
0 1 0
0 1 1
1 0 0
1 0 1
1 1 0
1 1 1
1 1 1 1 1 1 1 1
1 1 1 1 1 1 1 1
1 1 1 1 1 1 1 0
1 1 1 1 1 1 0 1
1 1 1 1 1 0 1 1
1 1 1 1 0 1 1 1
1 1 1 0 1 1 1 1
1 1 0 1 1 1 1 1
1 0 1 1 1 1 1 1
0 1 1 1 1 1 1 1
输 入,自然二进制码 输 出,低电平有效
74LS138的真值表
例 用 3/8线译码器 74LS138和两个与非门实现全加器。
解 全加器的函数表达式为：
1111
111
????
???
????
????
iiiiiiiiiiiii
iiiiiiiiiiiii
CBACBACBACBAC
CBACBACBACBAS
将输入变量 Ai,Bi、分别对应地接到译码器的输入端 A2,A1,A0，
由上述逻辑表达式及 74LS138的真值表可得：
17
1615
1413
1211
?
??
??
??
?
??
??
??
iii
iiiiii
iiiiii
iiiiii
CBAY
CBAYCBAY
CBAYCBAY
CBAYCBAY
因此得出：
74217421 YYYYYYYYS i ?????
76537653 YYYYYYYYC i ?????
接线图：
&
&
A
i
B
i
C
i -1
1
S
i
C
i
A
2
Y
0
A
1
Y
1
A
1
Y
2
Y
3
Y
4
S
1
Y
5
S
2
Y
6
S
3
Y
7
7 4 L S 1 3 8
二 -十进制译码器的输入是十进制数的 4
位二进制编码（ BCD码），分别用 A3,A2、
A1,A0表示；输出的是与 10个十进制数字相
对应的 10个信号，用 Y9～ Y0表示。由于二 -十
进制译码器有 4根输入线,10根输出线，所
以又称为 4线 -10线译码器 。
把二 -十进制代码翻译成 10个十进制数
字信号的电路, 称为 二 -十进制译码器 。
7.4.2 二 -十进制译码器
A
3
A
2
A
1
A
0
Y
9
Y
8
Y
7
Y
6
Y
5
Y
4
Y
3
Y
2
Y
1
Y
0
0 0 0 0
0 0 0 1
0 0 1 0
0 0 1 1
0 1 0 0
0 1 0 1
0 1 1 0
0 1 1 1
1 0 0 0
1 0 0 1
0 0 0 0 0 0 0 0 0 1
0 0 0 0 0 0 0 0 1 0
0 0 0 0 0 0 0 1 0 0
0 0 0 0 0 0 1 0 0 0
0 0 0 0 0 1 0 0 0 0
0 0 0 0 1 0 0 0 0 0
0 0 0 1 0 0 0 0 0 0
0 0 1 0 0 0 0 0 0 0
0 1 0 0 0 0 0 0 0 0
1 0 0 0 0 0 0 0 0 0
真值表
0123901238
01237012360123501234
01233012320123101230
AAAA YAAAAY
AAAA YAAAAYAAAA YAAAAY
AAAA YAAAAYAAAA YAAAAY
??
????
????
A
0
A
1
A
2
A
3
Y
0
Y
1
Y
2
Y
3
Y
4
Y
5
Y
6
Y
7
Y
8
Y
9
11 1 1
& & & & & && & &&
逻辑表达式
逻辑图
a
b
c
d
e
f
g
h
a b c d
a
f b
e f g h
g
e c
d
(a ) 外形图 (b ) 共阴极 (c ) 共阳极
+ V
CC
a
b
c
d
e
f
g
h
数
码
显
示
器
用来驱动各种显示器件, 从而将用二进制代码表示
的数字, 文字, 符号翻译成人们习惯的形式直观地显示
出来的电路, 称为 显示译码器 。
7.4.3 显示译码器
b=c=f=g=1，
a=d=e=0时
c=d=e=f=g=1，
a=b=0时
共阴极
显示译码器真值表
真值表仅适用于共阴极 LED
输 入 输 出
A
3
A
2
A
1
A
0
a b c d e f g
显示字形
0 0 0 0
0 0 0 1
0 0 1 0
0 0 1 1
0 1 0 0
0 1 0 1
0 1 1 0
0 1 1 1
1 0 0 0
1 0 0 1
1 1 1 1 1 1 0
0 1 1 0 0 0 0
1 1 0 1 1 0 1
1 1 1 1 0 0 1
0 1 1 0 0 1 1
1 0 1 1 0 1 1
0 0 1 1 1 1 1
1 1 1 0 0 0 0
1 1 1 1 1 1 1
1 1 1 0 0 1 1
8.5.1 数据选择器
输 入
D A
1
A
0
输 出
Y
D
0
0 0
D
1
0 1
D
2
1 0
D
3
1 1
D
0
D
1
D
2
D
3
013012011010 AADAADAADAADY ????
真值表
逻辑表达式
地
址
变
量
输
入
数
据
由地址码决
定从４路输
入中选择哪
１路输出。
7.5 数据选择器和数据分配器
4选 1数据选择器
逻辑图
11
11
D
0
D
1
D
2
D
3
A
1
A
0
& & & &
≥ 1
Y
16 15 1 4 1 3 1 2 11 1 0 9
74L S 153
1 2 3 4 5 6 7 8
V
CC
2 S
A
0
2 D
3
2 D
2
2 D
1
2 D
0
2 Y
1 S A
1
1 D
3
1 D
2
1 D
1
1D
0
1 Y G ND
集成双 4选 1数据选择器 74LS153
输 入 输 出
S D A
1
A
0
Y
1 × × ×
0 D
0
0 0
0 D
1
0 1
0 D
2
1 0
0 D
3
1 1
0
D
0
D
1
D
2
D
3
选通控制端 S为低电平有效，即 S=0时芯片被选
中，处于工作状态； S=1时芯片被禁止,Y≡0。
集成 8选 1数据选择器 74LS151
16 15 1 4 1 3 1 2 11 1 0 9
7 4 L S 1 5 1
1 2 3 4 5 6 7 8
V
C C
D
4
D
5
D
6
D
7
A
0
A
1
A
2
D
3
D
2
D
1
D
0
Y Y
S G N D
输 入 输 出
D A
2
A
1
A
0
S
Y Y
× × × × 1
D
0
0 0 0 0
D
1
0 0 1 0
D
2
0 1 0 0
D
3
0 1 1 0
D
4
1 0 0 0
D
5
1 0 1 0
D
6
1 1 0 0
D
7
1 1 1 0
0 1
D
0
0D
D
1
1
D
D
2
2
D
D
3
3
D
D
4
4
D
D
5
5
D
D
6
6
D
D
7
7
D
例 分别用 8选 1数据选择器 74LS151和 4选 1数据选择器 74LS153
实现逻辑函数：
ABCBACBAY ???
解 （ 1） 用 8选 1数据选择器 74LS151实现 。
列出函数的真值表 。 将输入变量 A,B,C分别对应地接到 8选
1数据选择器 74LS151的 3个地址输入端 A2,A1,A0。 对照函数
的真值表和 74LS151的真值表可知, 将数据输入端 D0,D3、
D4,D5接高电平 1,D1,D2,D6,D7接低电平 0即可 。A
B
C
Y
74L S 151
1
D
0
D
1
D
2
D
3
D
4
D
5
D
6
D
7
S
A
2
A
1
A
0
C 1
74L S 153
Y
2
1
1
A
B
A
1
A
0
D
0
D
1
D
2
D
3
S
输 入 输 出
A
1
A
0
Y
0 0
0 1
1 0
1 1
C
C
0
1
（ 2） 用 4选 1数据选择器 74LS153实现 。
以 A,B为变量列出函数的真值表 。
将输入变量 A,B分别对应地接到 74LS153的 2个地址输入端 A1、
A0。 对照函数的真值表和 74LS153的真值表可知, 将数据输
入端 D0接 C,D1接 C,D2接低电平 0,D3接高电平 1即可 。
7.5.2 数据分配器
由地址码决
定将输入数
据Ｄ送给哪
１路输出。
输 入 输出
A
1
A
0
Y
0
Y
1
Y
2
Y
3
D
0 0
0 1
1 0
1 1
D 0 0 0
0 D 0 0
0 0 D 0
0 0 0 D
真值表
逻辑表达式
地
址
变
量
输
入
数
据
013012
011010
ADAYADAY
AADYAADY
??
??
1路 -4路数据分配器
逻辑图
1 1
D
A
1
A
0
Y
0
Y
1
Y
2
Y
3
& & & &
013012
011010
ADAYADAY
AADYAADY
??
??
学习要点
?掌握组合逻辑电路的分析方法与设计
方法
?掌握利用二进制译码器和数据选择器
进行逻辑设计的方法
?理解加法器, 编码器, 译码器等中规
模集成电路的工作原理和逻辑功能
?了解加法器, 编码器, 译码器等中规
模集成电路的使用方法
第 7章 组合逻辑电路
?7.1 组合逻辑电路的分析与设计
?7.2 加法器与数值比较器
?7.3 编码器
?7.4 译码器
?7.5 数据选择器与数据分配器
组合逻辑电路,输出仅由输
入决定，与电路当前状态无
关；电路结构中 无 反馈环路
（无记忆）。
7.1 组合逻辑电路的分
析与设计
A
B
C
F
&
&
& &
7.1.1 组合逻辑电路的分析
逻辑图
逻辑表
达式
1
1
最简与或
表达式
化
简 2
ABX ?
BCY ?
CAZ ?
X
Y
Z
F
2
CABCABF ???
从
输
入
到
输
出
逐
级
写
出
ACBCABX Y ZF ??
A B C F
0 0 0
0 0 1
0 1 0
0 1 1
1 0 0
1 0 1
1 1 0
1 1 1
0
0
0
1
0
1
1
1
最简与或
表达式
3
真值表
CABCABF ???
3
4
电路的逻
辑功能
当输入 A,B、
C中有 2个或 3
个为 1时，输
出 F为 1，否则
输出 F为 0。所
以这个电路实
际上是一种 3
人表决用的组
合电路：只要
有 2票或 3票同
意，表决就通
过。
4
Z
≥ 1
≥ 1
1
1
A
B
C F
X
Y
≥ 1逻辑图
BBACBABYXZF
BYXZ
BAY
CBAX
??????????
?
?
?
?
?
?
?
???
??
???逻辑表
达式
例：
BABBABBACBAF ???????
最简与或
表达式
真值表
A B C F
0 0 0
0 0 1
0 1 0
0 1 1
1 0 0
1 0 1
1 1 0
1 1 1
1
1
1
1
1
1
0
0
A
B
C
Y
&
用与非门实现
电路的输出 F只与输入 A,B
有关，而与输入 C无关。 F和 A、
B的逻辑关系为,A,B中只要一
个为 0,F=1； A,B全为 1时，
F=0。所以 F和 A,B的逻辑关系
为与非运算的关系。
电路的逻辑功能
ABBAF ???
A
B
C F
X
Y
Z
&
&
& ≥ 1
&
逻辑图
逻辑表
达式
例：
最简与或
表达式
A B CCA B CBA B CAZYXF
A B CCZ
A B CBY
A B CAX
?????????
??
??
??
A B CCBACBACBAF ??????? ))((
真值表 电路的逻辑功能
A B C F
0 0 0
0 0 1
0 1 0
0 1 1
1 0 0
1 0 1
1 1 0
1 1 1
1
0
0
0
0
0
0
1
由真值表可知，当 3个
输入变量 A,B,C取
值一致时，输出 F=1，
否则输出 F=0 。所以
这个电路可以判断 3个
输入变量的取值是否
一致，故称为判一致
电路。
逻辑图
逻辑表
达式
例：
最简与或
表达式
Y
&
&
&
&
A
&
F
1
F
2
B
C
BCBCAF
BCAF
???
??
2
1
BCABCBCAF
BCAF
?????
??
2
1
真值表 电路的逻辑功能
A B C F
1
F
2
0 0 0
0 0 1
0 1 0
0 1 1
1 0 0
1 0 1
1 1 0
1 1 1
1 0
1 0
1 0
1 1
0 1
0 1
0 1
1 1
由真值表可知，当 3个输入
变量 A,B,C表示的二进制
数小于或等于 2时,F1=1；
当这个二进制数在 4和 6之间
时,F2=1 ；而当这个二进
制数等于 3或等于 7时 F1和 F2
都为 1。因此，这个逻辑电
路可以用来判别输入的 3位
二进制数数值的范围。
7.1.2 组合逻辑电路的设计
真值表
电路功
能描述
例, 设计一个楼上、楼下开关的控制逻辑电路
来控制楼梯上的路灯，使之在上楼前，用楼下
开关打开电灯，上楼后，用楼上开关关灭电灯；
或者在下楼前，用楼上开关打开电灯，下楼后，
用楼下开关关灭电灯。
设楼上开关为 A，楼下开关为 B，灯泡为 F。并设开
关 A,B掷向上方时为 1，掷向下方时为 0；灯亮时 F
为 1，灯灭时 F为 0。根据逻辑要求列出真值表。
1
穷
举
法
1
BA
～ 220V
F
实际电路图：
A B F
0 0
0 1
1 0
1 1
1
0
0
1
2
逻辑表达式
或卡诺图
最简与或
表达式
化
简 3
2
ABBAF ??
已为最简与
或表达式
4
逻辑变换
5
逻辑电路图 A
B
F=1
用与非门实现
BAY ??
用同或
门实现
A
B
F
&
&1
&
1
真值表
电路功
能描述
例, 用与非门设计一个交通报警控制电路。交通信
号灯有红、绿、黄 3种,3种灯分别单独工作或黄、
绿灯同时工作时属正常情况，其他情况均属故障，
出现故障时输出报警信号。
设红、绿、黄灯分别用 A,B,C表示，灯亮时其值
为 1，灯灭时其值为 0；输出报警信号用 F表示，灯
正常工作时其值为 0，灯出现故障时其值为 1。根
据逻辑要求列出真值表。
1
穷
举
法
1
A B C F A B C F
0 0 0
0 0 1
0 1 0
0 1 1
1
0
0
0
1 0 0
1 0 1
1 1 0
1 1 1
0
1
1
1
2
逻辑表达式
最简与或
表达式
化
简 3
2
4
逻辑变换
A B CCABCBACBAF ????
3
ACABCBA
BBACCCABCBA
CBAA B CCABA B CCBAF
???
?????
?????
)()(
4
ACABCBAF ?
5
逻辑电路图
ACABCBAF ?
5
A
B
C
F
&
&
& &
1
1
1
真值表
电路功
能描述
例, 用与非门设计一个举重裁判表决电路。设举重
比赛有 3个裁判，一个主裁判和两个副裁判。杠铃完
全举上的裁决由每一个裁判按一下自己面前的按钮
来确定。只有当两个或两个以上裁判判明成功，并
且其中有一个为主裁判时，表明成功的灯才亮。
设主裁判为变量 A，副裁判分别为 B和 C；表示
成功与否的灯为 F，根据逻辑要求列出真值表。1
穷
举
法
1
A B C F A B C F
0 0 0
0 0 1
0 1 0
0 1 1
0
0
0
0
1 0 0
1 0 1
1 1 0
1 1 1
0
1
1
1
2
ABCCABCBAF ???
2
逻辑表达式
A
B
C
F
&
&
&
3
最简与或
表达式
化
简
4
5
逻辑变换
逻辑电
路图
3 化简
4
5
ACABF ??
ACAB
BBACCCAB
CBAABCCABABC
ABCCABCBAF
??
????
????
???
)()(
例 旅客列车按发车的优先级别依次分为特快、
直快和普客 3种，若有多列列车同时发出发车的
请求，则只允许其中优先级别最高的列车发车。
试设计一个优先发车的排队逻辑电路。
真值表
电路功
能描述
1
穷
举
法
1
设输入变量为 A,B,C，分别代表特快、直快和普
客 3种列车，有发车请求时其值为 1，无发车请求时
其值为 0。输出发车信号分别用 F1,F2,F3表示，
F1=1表示允许特快列车发车,F2=1表示允许直快
列车发车,F3=1表示允许普客列车发车。根据 3种
列车发车的优先级别，可列出该优先发车的排队逻
辑电路的真值表。
A B C F
1
F
2
F
3
0 0 0
0 0 1
0 1 0
0 1 1
1 0 0
1 0 1
1 1 0
1 1 1
0 0 0
0 0 1
0 1 0
0 1 0
1 0 0
1 0 0
1 0 0
1 0 0
2
逻辑表达式
及化简
2
CBAF
BABCACBAF
AABCCABCBACBAF
?
???
?????
3
2
1
3
画逻辑图
3
F
3
A
F
2
&
&
1
1
F
1
B
C
CBAF
BAF
AF
?
?
?
3
2
1
例 使用与非门设计一个 3输入,3输出的组合逻
辑电路。输出 F1,F2,F3为 3个工作台，由 3个输
入信号 A,B,C控制，每个工作台必须接收到两
个信号才能工作：当 A,B有信号时 F1工作,B、
C有信号时 F2工作,C,A有信号时 F3工作。
真值表
电路功
能描述
1
穷
举
法 1
设 A,B,C有信号时其值为 1，无信号时其值为
0； F1,F2,F3工作时其值为 1，不工作时其值
为 0。根据要求，可列出该问题的真值表。
A B C F
1
F
2
F
3
0 0 0
0 0 1
0 1 0
0 1 1
1 0 0
1 0 1
1 1 0
1 1 1
0 0 0
0 0 0
0 0 0
0 1 0
0 0 0
0 0 1
1 0 0
1 1 1
2
逻辑表达式
及化简
2
CAABCCBAF
BCABCBCAF
ABABCCABF
???
???
???
3
2
1
3
画逻辑图
3
CAF
BCF
ABF
?
?
?
3
2
1
F
3
A
F
2
& 1
F
1
B
C
& 1
& 1
1、
半
加
器
7.2.1 加法器
能对两个 1位二进制数进行相加而求得和及进位的逻辑
电路称为 半加器 。
半加器真值表
A
i
B
i
S
i
C
i
0 0
0 1
1 0
1 1
0 0
1 0
1 0
0 1
iii
iiiiiii
BAC
BABABAS
?
????
=1
&
A
i
B
i
S
i
C
i
A
i
B
i
S
i
C
i
∑
CO
半加器符号
半加器电路图
加数
本位
的和
向高
位的
进位
7.2 加法器与数值比较器
2、全加器
能对两个 1位二进制数进行相加并考虑低位来的进位，即相当
于 3个 1位二进制数相加，求得和及进位的逻辑电路称为 全加器 。
A
i
B
i
C
i- 1
S
i
C
i
0 0 0
0 0 1
0 1 0
0 1 1
1 0 0
1 0 1
1 1 0
1 1 1
0 0
1 0
1 0
0 1
1 0
0 1
0 1
1 1
Ai,Bi：加数,Ci-1,低位
来的进位,Si：本位的和，
Ci：向高位的进位。
iiiii
iiiiii
iiiiiiiii
BACBA
BACBABA
BACBACBAC
???
???
???
?
?
??
1
1
11
)(
)(
1
11
1111
1111
)()(
)()(
?
??
????
????
???
????
????
????
iii
iiiiii
iiiiiiiiii
iiiiiiiiiiiii
CBA
CBACBA
CBCBACBCBA
CBACBACBACBAS
iiiiii BACBAC ??? ? 1)(
全加器的逻辑图和逻辑符号 =1
&
&
A
i
B
i
C
i -1
S
i
C
i
逻辑图
图 2-2 -3 全加器的逻辑图和符号
&
=1
1???? iiii CBAS
A i
B i
C i -1
S i
C iC I C O
∑
逻辑符号
图 2- 2- 3 全
实现多位二进制数相加的电路称为 加法器 。
串行进位加法器
构成,把 n位全加器串联起来，低位全加器的进位输出连接
到相邻的高位全加器的进位输入。 C
3
S
3
C
2
S
2
C
1
S
1
C
0
S
0
C
0 - 1A
3
B
3
A
2
B
2
A
1
B
1
A
0
B
0
∑ CO
CI
CO
CI
∑ ∑ ∑CO
CI
CO
CI
CI
CI
CI
CI
CI
CI
CI
CI
特点,进位信号是由低位向高位逐级传递的，速度不高。
为了提高运算速度，在逻辑设计上采用超前进位的方法，即每
一位的进位根据各位的输入同时预先形成，而不需要等到低位
的进位送来后才形成，这种结构的多位数加法器称为超前进位
加法器。
7.2.2 数值比较器
用来完成两个二进制数的大小比较的逻辑电路称为 数值比较器 。
设 A＞ B时 L1＝ 1； A＜ B时 L2＝ 1； A＝ B时 L3＝ 1。
得 1位数值比较器的真值表。 A B L
1
( A > B ) L
2
( A < B ) L
3
( A = B )
0 0
0 1
1 0
1 1
0 0 1
0 1 0
1 0 0
0 0 1
1位数值比较器
?
?
?
??
?
?
????
?
?
BABAABBAL
BAL
BAL
3
2
1
A
B
1
1
≥ 1
L 2 ( A > B )
L 3 ( A = B )
L 1 ( A < B )
&
&
逻
辑
表
达
式
逻
辑
图
7.3.1 二进制编码器
实现编码操作的电路称为 编码器 。
输入
输 出
Y
2
Y
1
Y
0
I
0
I
1
I
2
I
3
I
4
I
5
I
6
I
7
0 0 0
0 0 1
0 1 0
0 1 1
1 0 0
1 0 1
1 0 0
1 1 1
3
位
二
进
制
编
码
器
输
入
8
个
互
斥
的
信
号
输
出
3
位
二
进
制
代
码
真
值
表
7.3 编码器
753175310
763276321
765476542
IIIIIIIIY
IIIIIIIIY
IIIIIIIIY
?????
?????
?????
I
7
I
6
I
5
I
4
I
3
I
2
I
1
Y
2
Y
1
Y
0
由或门构成
≥ 1 ≥ 1≥ 1
逻
辑
表
达
式
逻
辑
图
I
7
I
6
I
5
I
4
I
3
I
2
I
1
Y
2
Y
1
Y
0
& &&
由与非门构成
1 1 1 1 1 1 1
75310
76321
76542
IIIIY
IIIIY
IIIIY
?
?
?
输 入
I
输 出
Y
3
Y
2
Y
1
Y
0
0( I
0
)
1( I
1
)
2( I
2
)
3( I
3
)
4( I
4
)
5( I
5
)
6( I
6
)
7( I
7
)
8( I
8
)
9( I
9
)
0 0 0 0
0 0 0 1
0 0 1 0
0 0 1 1
0 1 0 0
0 1 0 1
0 1 1 0
0 1 1 1
1 0 0 0
1 0 0 1
输
入
10
个
互
斥
的
数
码
输
出
4
位
二
进
制
代
码
真
值
表
7.3.2 二－十进制编码器
97531975310
763276321
765476542
98983
IIIIIIIIIIY
IIIIIIIIY
IIIIIIIIY
IIIIY
??????
?????
?????
???
逻
辑
表
达
式
I
9
I
8
I
7
I
6
I
5
I
4
I
3
I
2
I
1
I
0
Y
3
Y
2
Y
1
Y
0
由或门构成
≥ 1≥ 1 ≥ 1≥ 1
逻
辑
图
975310
76321
76542
983
IIIIIY
IIIIY
IIIIY
IIY
?
?
?
?
I
9
I
8
I
7
I
6
I
5
I
4
I
3
I
2
I
1
Y
3
Y
2
Y
1
Y
0
1 1 1 1 1 1 11 1
& &&&
在优先编码器中优先级别高的信号排斥级别低的，即具有单方面
排斥的特性。设 I7的优先级别最高,I6次之，依此类推,I0最低。
输 入
I
7
I
6
I
5
I
4
I
3
I
2
I
1
I
0
输 出
Y
2
Y
1
Y
0
1 × × × × × × ×
0 1 × × × × × ×
0 0 1 × × × × ×
0 0 0 1 × × × ×
0 0 0 0 1 × × ×
0 0 0 0 0 1 × ×
0 0 0 0 0 0 1 ×
0 0 0 0 0 0 0 1
1 1 1
1 1 0
1 0 1
1 0 0
0 1 1
0 1 0
0 0 1
0 0 0
真
值
表
7.3.3 优先编码器
?
?
?
?
?
?
?
?
?
?
?
????
????
????
????
????
????
1246346567
12345673456756770
24534567
234567345676771
4567
45675676772
IIIIIIIIII
IIIIIIIIIIIIIIIIY
IIIIIIII
IIIIIIIIIIIIIIY
IIII
IIIIIIIIIIY
逻辑表达式
逻辑图
1 1 1 1
≥ 1 ≥ 1
&
≥ 1
&
Y
2
Y
1
Y
0
I
7
I
6
I
5
I
4
I
3
I
2
I
1
I
0
8
线
-3
线
优
先
编
码
器
如果要求输出、输入均为反变量，则只要在图中
的每一个输出端和输入端都加上反相器就可以了。
7.4.1 二进制译码器
译码器就是把一种代码转换为另一种代码的电路。
把代码状态的特定含义翻译出来的过程称为译码，实
现译码操作的电路称为 译码器 。
设二进制译码器的输入端为 n个，则输出端为 2n个，
且对应于输入代码的每一种状态,2n个输出中只有一
个为 1（或为 0），其余全为 0（或为 1）。
二进制译码器可以译出输入变量的全部状态，故又
称为 变量译码器 。
7.4 译码器
3位二进制译码器
A
2
A
1
A
0
Y
0
Y
1
Y
2
Y
3
Y
4
Y
5
Y
6
Y
7
0 0 0
0 0 1
0 1 0
0 1 1
1 0 0
1 0 1
1 1 0
1 1 1
1 0 0 0 0 0 0 0
0 1 0 0 0 0 0 0
0 0 1 0 0 0 0 0
0 0 0 1 0 0 0 0
0 0 0 0 1 0 0 0
0 0 0 0 0 1 0 0
0 0 0 0 0 0 1 0
0 0 0 0 0 0 0 1
真值表
输 入, 3位二进制代码
输 出, 8个互斥的信号
?
?
?
?
?
?
?
?
?
?
?
?
?
?
?
?
?
?
?
?
?
?
?
0127
0126
0125
0124
0123
0122
0121
0120
AAAY
AAAY
AAAY
AAAY
AAAY
AAAY
AAAY
AAAY
& & & & & && &
1 1 1
A
2
A
1
A
0
Y
7
Y
6
Y
5
Y
4
Y
3
Y
2
Y
1
Y
0
逻辑表达式 逻辑图
电路特点,与门组成的阵列
3 线 -8 线译码器
集成二进制译码器 74LS138
16 15 1 4 1 3 1 2 11 1 0 9
74L S 138
1 2 3 4 5 6 7 8
V
CC
Y
0
Y
1
Y
2
Y
3
Y
4
Y
5
Y
6
A
0
A
1
A
2
S
2
S
3
S
1
Y
7
G ND
74L S 138
Y
0
Y
1
Y
2
Y
3
Y
4
Y
5
Y
6
Y
7
A
0
A
1
A
2
S
2
S
3
S
1
(a ) 引脚排列图 (b) 逻辑功能示意图
A 2, A 1, A 0 为二进制译码输入端,07 ~ YY 为译码
输出端 （低电平有效）,S 1, 2S, 3S 为选通控制端。
当 11 ?S, 032 ?? SS 时，译码器处于译码状态；当
01 ?S, 1
32 ?? SS 时，译码器处于禁止状态。
输 入
使 能 选 择
输 出
S
1
32
SS ?
A
2
A
1
A
0
01234567
YYYYYYYY
× 1
0 ×
1 0
1 0
1 0
1 0
1 0
1 0
1 0
1 0
× × ×
× × ×
0 0 0
0 0 1
0 1 0
0 1 1
1 0 0
1 0 1
1 1 0
1 1 1
1 1 1 1 1 1 1 1
1 1 1 1 1 1 1 1
1 1 1 1 1 1 1 0
1 1 1 1 1 1 0 1
1 1 1 1 1 0 1 1
1 1 1 1 0 1 1 1
1 1 1 0 1 1 1 1
1 1 0 1 1 1 1 1
1 0 1 1 1 1 1 1
0 1 1 1 1 1 1 1
输 入,自然二进制码 输 出,低电平有效
74LS138的真值表
例 用 3/8线译码器 74LS138和两个与非门实现全加器。
解 全加器的函数表达式为：
1111
111
????
???
????
????
iiiiiiiiiiiii
iiiiiiiiiiiii
CBACBACBACBAC
CBACBACBACBAS
将输入变量 Ai,Bi、分别对应地接到译码器的输入端 A2,A1,A0，
由上述逻辑表达式及 74LS138的真值表可得：
17
1615
1413
1211
?
??
??
??
?
??
??
??
iii
iiiiii
iiiiii
iiiiii
CBAY
CBAYCBAY
CBAYCBAY
CBAYCBAY
因此得出：
74217421 YYYYYYYYS i ?????
76537653 YYYYYYYYC i ?????
接线图：
&
&
A
i
B
i
C
i -1
1
S
i
C
i
A
2
Y
0
A
1
Y
1
A
1
Y
2
Y
3
Y
4
S
1
Y
5
S
2
Y
6
S
3
Y
7
7 4 L S 1 3 8
二 -十进制译码器的输入是十进制数的 4
位二进制编码（ BCD码），分别用 A3,A2、
A1,A0表示；输出的是与 10个十进制数字相
对应的 10个信号，用 Y9～ Y0表示。由于二 -十
进制译码器有 4根输入线,10根输出线，所
以又称为 4线 -10线译码器 。
把二 -十进制代码翻译成 10个十进制数
字信号的电路, 称为 二 -十进制译码器 。
7.4.2 二 -十进制译码器
A
3
A
2
A
1
A
0
Y
9
Y
8
Y
7
Y
6
Y
5
Y
4
Y
3
Y
2
Y
1
Y
0
0 0 0 0
0 0 0 1
0 0 1 0
0 0 1 1
0 1 0 0
0 1 0 1
0 1 1 0
0 1 1 1
1 0 0 0
1 0 0 1
0 0 0 0 0 0 0 0 0 1
0 0 0 0 0 0 0 0 1 0
0 0 0 0 0 0 0 1 0 0
0 0 0 0 0 0 1 0 0 0
0 0 0 0 0 1 0 0 0 0
0 0 0 0 1 0 0 0 0 0
0 0 0 1 0 0 0 0 0 0
0 0 1 0 0 0 0 0 0 0
0 1 0 0 0 0 0 0 0 0
1 0 0 0 0 0 0 0 0 0
真值表
0123901238
01237012360123501234
01233012320123101230
AAAA YAAAAY
AAAA YAAAAYAAAA YAAAAY
AAAA YAAAAYAAAA YAAAAY
??
????
????
A
0
A
1
A
2
A
3
Y
0
Y
1
Y
2
Y
3
Y
4
Y
5
Y
6
Y
7
Y
8
Y
9
11 1 1
& & & & & && & &&
逻辑表达式
逻辑图
a
b
c
d
e
f
g
h
a b c d
a
f b
e f g h
g
e c
d
(a ) 外形图 (b ) 共阴极 (c ) 共阳极
+ V
CC
a
b
c
d
e
f
g
h
数
码
显
示
器
用来驱动各种显示器件, 从而将用二进制代码表示
的数字, 文字, 符号翻译成人们习惯的形式直观地显示
出来的电路, 称为 显示译码器 。
7.4.3 显示译码器
b=c=f=g=1，
a=d=e=0时
c=d=e=f=g=1，
a=b=0时
共阴极
显示译码器真值表
真值表仅适用于共阴极 LED
输 入 输 出
A
3
A
2
A
1
A
0
a b c d e f g
显示字形
0 0 0 0
0 0 0 1
0 0 1 0
0 0 1 1
0 1 0 0
0 1 0 1
0 1 1 0
0 1 1 1
1 0 0 0
1 0 0 1
1 1 1 1 1 1 0
0 1 1 0 0 0 0
1 1 0 1 1 0 1
1 1 1 1 0 0 1
0 1 1 0 0 1 1
1 0 1 1 0 1 1
0 0 1 1 1 1 1
1 1 1 0 0 0 0
1 1 1 1 1 1 1
1 1 1 0 0 1 1
8.5.1 数据选择器
输 入
D A
1
A
0
输 出
Y
D
0
0 0
D
1
0 1
D
2
1 0
D
3
1 1
D
0
D
1
D
2
D
3
013012011010 AADAADAADAADY ????
真值表
逻辑表达式
地
址
变
量
输
入
数
据
由地址码决
定从４路输
入中选择哪
１路输出。
7.5 数据选择器和数据分配器
4选 1数据选择器
逻辑图
11
11
D
0
D
1
D
2
D
3
A
1
A
0
& & & &
≥ 1
Y
16 15 1 4 1 3 1 2 11 1 0 9
74L S 153
1 2 3 4 5 6 7 8
V
CC
2 S
A
0
2 D
3
2 D
2
2 D
1
2 D
0
2 Y
1 S A
1
1 D
3
1 D
2
1 D
1
1D
0
1 Y G ND
集成双 4选 1数据选择器 74LS153
输 入 输 出
S D A
1
A
0
Y
1 × × ×
0 D
0
0 0
0 D
1
0 1
0 D
2
1 0
0 D
3
1 1
0
D
0
D
1
D
2
D
3
选通控制端 S为低电平有效，即 S=0时芯片被选
中，处于工作状态； S=1时芯片被禁止,Y≡0。
集成 8选 1数据选择器 74LS151
16 15 1 4 1 3 1 2 11 1 0 9
7 4 L S 1 5 1
1 2 3 4 5 6 7 8
V
C C
D
4
D
5
D
6
D
7
A
0
A
1
A
2
D
3
D
2
D
1
D
0
Y Y
S G N D
输 入 输 出
D A
2
A
1
A
0
S
Y Y
× × × × 1
D
0
0 0 0 0
D
1
0 0 1 0
D
2
0 1 0 0
D
3
0 1 1 0
D
4
1 0 0 0
D
5
1 0 1 0
D
6
1 1 0 0
D
7
1 1 1 0
0 1
D
0
0D
D
1
1
D
D
2
2
D
D
3
3
D
D
4
4
D
D
5
5
D
D
6
6
D
D
7
7
D
例 分别用 8选 1数据选择器 74LS151和 4选 1数据选择器 74LS153
实现逻辑函数：
ABCBACBAY ???
解 （ 1） 用 8选 1数据选择器 74LS151实现 。
列出函数的真值表 。 将输入变量 A,B,C分别对应地接到 8选
1数据选择器 74LS151的 3个地址输入端 A2,A1,A0。 对照函数
的真值表和 74LS151的真值表可知, 将数据输入端 D0,D3、
D4,D5接高电平 1,D1,D2,D6,D7接低电平 0即可 。A
B
C
Y
74L S 151
1
D
0
D
1
D
2
D
3
D
4
D
5
D
6
D
7
S
A
2
A
1
A
0
C 1
74L S 153
Y
2
1
1
A
B
A
1
A
0
D
0
D
1
D
2
D
3
S
输 入 输 出
A
1
A
0
Y
0 0
0 1
1 0
1 1
C
C
0
1
（ 2） 用 4选 1数据选择器 74LS153实现 。
以 A,B为变量列出函数的真值表 。
将输入变量 A,B分别对应地接到 74LS153的 2个地址输入端 A1、
A0。 对照函数的真值表和 74LS153的真值表可知, 将数据输
入端 D0接 C,D1接 C,D2接低电平 0,D3接高电平 1即可 。
7.5.2 数据分配器
由地址码决
定将输入数
据Ｄ送给哪
１路输出。
输 入 输出
A
1
A
0
Y
0
Y
1
Y
2
Y
3
D
0 0
0 1
1 0
1 1
D 0 0 0
0 D 0 0
0 0 D 0
0 0 0 D
真值表
逻辑表达式
地
址
变
量
输
入
数
据
013012
011010
ADAYADAY
AADYAADY
??
??
1路 -4路数据分配器
逻辑图
1 1
D
A
1
A
0
Y
0
Y
1
Y
2
Y
3
& & & &
013012
011010
ADAYADAY
AADYAADY
??
??
