第三章 集成电路与触发器
集成电路是实现数字系统功能的物质基础，它将各种电路使用的元
件和线路集成到一个半导体晶片中，构成集成电路芯片。
3,1 集成电路分类
3,1,1 分类方法
按照半导体器件的不同 分类：
双极型集成电路（采用双极型半导体元件）
晶体管 –晶体管逻辑 TTL (Transistor Transistor Logic)
射极偶合逻辑 ECL (Emitter Coupled Logic)
集成注入逻辑 IIL (Integrated Injection Logic)
MOS 集成电路（采用金属氧化物元件）
P 沟道金属氧化物 PMOS (P-channel Metal-Oxide-Semiconductor)
N沟道金属氧化物 NMOS (N-channel Metal-Oxide-Semiconductor)
互补金属氧化物 CMOS (Complement Metal-Oxide-Semiconductor)
3,1,2 半导体器件特性
杂质半导体
N 型半导体：硅 (Silicon)+五价元素（如磷）。利用自由电子导电。
P 型半导体：硅 +三价元素（如硼），利用空穴导电。
-+ + +
+ + +
+
+ +
+
N型半导体 P型半导体
- - - - -
- - - -
正离子 负离子自由电子 空穴
-+ + +
+ + +
+
+ +
+
- - - - -
- - - -
N区 P区
-+ + +
+ + +
+
+ +
+
- - - - -
- - - -
N区 P区
平衡状态下的 PN结
耗尽层
3,1,2 半导体器件特性
PN 结的导电特性：
当 N 区接电源正极,P 区接电源负极时无电流产生，反之，当 N 区
接电源负极,P 区接电源正极时有电流产生
-+ + +
+ + +
+
+ +
+
- - - - -
- - - -
N区 P区
R+
+ +
+
+
+ + - - -
- - -
N区 P区
+
+
-
-
+
+
-
-
R
+
电流 I
3,2 半导体器件的开关特性
3,2,1 晶体二极管的开关特性
二极管的构成：
将金属线连接在 PN 结的两端，和 P 区连接的为阳极 (Anode)，和 N
区相连接的为阴极 (Cathode)。
1,静态特性
⑴ 正向特性
二极管正向特性中存在一个门槛 电压 UTH（ 锗管 0.1V，硅管 0.5V），
当正向电压 UF < UTH 时二极管截止，相当于断开，正向电流 IF = 0。当
正向电压 UF ≥ UTH 时二极管导通，相当于接通，产生正向电流 IF 。
阳极 阴极
二极管结构 二极管的符号
3,2,1 晶体二极管的开关特性
当 UF 超过一定值（ 锗管 0.3V，硅管 0.7V ）时，管子处于充分导
通状态,正向电流 IF 增加。
⑵ 反向特性
在反向电压作用下，二极管
截止，反向电流几乎为 0。
二极管具有单向导电性。当
正向电流过大时将烧坏二极管，
UBR -40 -20 1 2 Ｕ / V
I/ma
60
40
20
0
4
8
因此通常加接限流电阻。当反向电压过大时也会导致二极管击穿。
反向电压的极值为 UBR，不允许反向电压超过该极值。
2,动态特性
导通和截止状态间转换需要一定时间，转换的特性即为动态特性。
⑴ 反向恢复时间
二极管从正向导通到反向截止所需的时间为反向恢复时间。
3,2,1 晶体二极管的开关特性
二极管两端加上正向电压 UF 时
产生正向电流 IF,IF ≈ UF / R。当输
入电压突然转换为反向电压 UR 时，
瞬间产生反向电流 IR,IR ≈ UR / R。
该电流持续 ts时间，再经 tt 时间后逐
渐下降至 0.1 IR,接近反向饱和电流
IS，二极管进入截止状态。
二极管从导通到截止的过程称为
反向恢复过程，其中 ts 称为存储时
间,tt 称为渡越时间,tre = ts + tt 称
为 反向恢复时间 。
产生反向恢复时间的原因是由于
PN 结电子、空穴漂移 所致。 二极管的动态特性
UD
UI R
U
UF
0
UR
I
IF ts tt
0.1IR
t
t1
t
IR
0
3,2,1 晶体二极管的开关特性
⑵ 开通时间
二极管从截止转入正向导通所需时间称为开通时间。导通过程中正
向压降 UD 很小，正向电流 IF ≈ UF / R。加入正向电压后 IF 几乎立即达到
最大值，开通时间很短，对开关速度影响很小，可忽略不计。
3,2,2 晶体三极管的开关特性
三极管具有电流放大功能，被广泛的用于放大电路。
3,2,2 晶体三极管的开关特性
1,静态特性
三极管有三个极，基极、集电极和发射极，由集电结、发射结两个
PN 结构成。当基极电压高于某个阈值时，两个 PN 结导通，发射极和集
电极在电压的作用下产生电流。
三极管具有截止、放大和饱和三种工作状态。
⑴ 截止状态
条件,UBE < 0，两个 PN 结均反偏,iB≈0,iC≈0，三极管呈现高阻状
态，相当于开关断开，集电极输出高电平。
⑵ 放大状态
条件,UBE > 0，发射结正偏，集电结反偏,iC=βiB,用于放大器。
⑶ 饱和状态
条件,UBE > 0，两个 PN 结均为正偏,iB≥IBS（基极临界饱和电流）
iC = ICS（集电极饱和电流），相当于开关接通，集电极输出低电平。
3,2,2 晶体三极管的开关特性
在数字电路中，晶体管主要工作在饱和和截止两种工作状态 。
2,动态特性
⑴ 开通时间 ton
三极管由截止过渡到开始导通的时间称为 延迟 时间 td。经延迟后 iC
不断增大至最大值的 90% 所需时间为 上升时间 tr,ton = td + tr 。
UCC UCC
RC RC
C C
Rb Rb
B B
iB≈0 E iB≥IBS E
?
?
?
?
?
?
UCE ≈UCC UCE ≈0.3V截止状态 饱和状态
3,2,2 晶体三极管的开关特性
⑵ 关闭时间 toff
当输入电压由正变负时，基区存储电荷逐渐泻放，直至全部消散，
晶体管开始退出饱和状态,iC 开始下降，这段时间称为 存储时间 ts。集
电极电流不断减小，当 iC 由 0.9 ICS 下降至 0.1 ICS 所需时间为 下降时间
tf。 toff = ts + tf 。
开通时间 ton 和关闭时间 toff 是影响电路工作速度的主要因素。
3,2,3 MOS 管的开关特性
金属氧化物半导体场效应管 MOSFET（ Metal-Oxide Semiconductor
Field – Effect Transistor），简称 MOS。
MOS 管类型：
N 沟道 MOS 管 ——nMOS（增强型，耗尽型）,栅极为正导通。
电流从漏极流向源极，源极通常接地。
P 沟道 MOS 管 ——pMOS（增强型，耗尽型）,栅极为负导通。电
流从源极流向漏极，源极通常接电源。
3,2,3 MOS 管的开关特性
1,静态特性
MOS 管作为开关元件，工作在截止和导通两种状态。
⑴ UGS < UT（ NMOS 管开通电压）时,MOS 管截止，漏极电流 iDS
基本为 0,UDS≈ UDD,MOS 管处于断开状态。 U
DD
RD
ui
CL
uo
充电
放电
G S
D
⑵ UGS > UT 时,MOS 管导通,iDS = UDD /
（ RD + RDS）,其中 RDS 为漏源电阻。
输出电压 UDS≈ UDD× RDS /（ RD + RDS），
RDS 很小，因此 UDS≈ 0,MOS 管处于接通状态。
2,动态特性
导通和截止状态转换时间主要取决于杂散电容 CL 的充、放电时间，
而管子本身电荷积累和消散时间很短。
输入电压 Ui 由高变低时,UDD 通过 RD 向杂散电容 CL 充电，充电
时间常数 τ 1 = RD CL。输入电压 Ui 由低变高时,CL 通过 RDS 放电，放
电时间常数 τ 2 = RDS CL。 RDS < < RD,故截止到导通时间较短。
Y Y
&
A B A B
国内标注 国际标注
Y Y
≥ 1
A B A B
国内标注 国际标注
3,3 逻辑门电路
实现逻辑运算的逻辑器件称为逻辑门电路，
它们是组成数字电路的基本单元电路。
3,3,1 晶体管门电路
1,二极管门电路
二极管与 ( AND ) 门 二极管或 ( OR ) 门
Y = A∧ B 或 Y = A B Y = A∨ B 或 Y = A + B
一低必低，全高必高 一高必高，全低必低
?
≥ 1
3,3,1 晶体管门电路
2,三极管反相器
在三极管基础上增加适当元件可构
成反相器，又称为,非” 门。
当 VI 所加电压经 R1,R2 分压后使
Vb≥ 0.7V时三极管导通,Vo ≈ 0.3V，
输出为低电平；当 Vb < 0.7V时三极管
截止,Vo > 3.2V，输出为高电平。
由此可见，输出取决于输入，输出
与输入反向。
VI 1 Vo VI Vo
国内标识法 国际标识法
Vo = Vo =Vi Vi
3,3,1 晶体管门电路
3,反相器的负载能力
反相器输出端连接的电路称,负载”。分为,灌电流负载” 和
“拉电流负载”。灌电流表示负载电流 IL 从负载流入反相器，拉电流表
示负载电流 IL 从反相器流入负载。
T 饱和导通时，反相器
输出低电平,IL 流入集电极，
形成灌电流负载。
集电极电流 IC = IRC + IL
与负载成正比。 IC 加大后，
基极饱和电流 IBS 变大，三
极管饱和程度减轻。当 IL
继续增加导致 Ib > IBS 关系
被破坏时,T 将由饱和进入放大状态，输出电压 uo 随着管压降 uce 的上
升而变高，从而偏离标准低电平，影响反相器逻辑功能。
3,3,1 晶体管门电路
为了保证三极管饱和，前提条件是 Ib > IBS，因此应限制最大灌电流
ILmax,应保证 IL < ILmax,才能维持反相器逻辑功能。
当晶体管 T 截止时，反相器输出高电平，负载电流 IL 从反相器流
出，形成拉电流负载。输出电压 uo = VCC – IRC× RC，负载电流 IL 越大，
IRC 越大，导致输出电压 uo 下降。为此限定拉电流的最大值，即 ILmax <
IRC≈ （ VCC – 3.2V） / RC。
为使输出电压稳定在 3.2V，
增加钳位电源 VQ，实现分流，
使 IRC 部分电流流入 VQ。 VQ =
2.5V，二极管导通的管压降为
0.7V，这样可使晶体管截止时，
uo 输出电压恒定在 3.2V。
3,3,2 TTL 集成门电路
1,TTL 与非门
由双发射极晶体管 T1 实现逻辑
“与” 功能。中间级 T2 的集电极
和发射极分别控制 T3 和 T4，输出
级由 T3,T4 组成推拉式输出电路，
可提高电路的负载能力、抗干扰能
力和响应速度。
当输入 A,B 接高电平（ 3.2V ）
时,T1 集电极为高，使 T2 导通，
IC2 流经电阻 R2,R3，分压后使 T3、
T4基极均为高,T3,T4 导通,Vo 输出低电平。
当输入 A,B 中有一个或两个接低电平（ 0.3V）时,T1 集电极为
低，使 T2 截止，导致 T3 基极为高,T3 导通,T4 基极为低,T4 截止,Vo
输出高电平。
3,3,2 TTL 集成门电路
F
&
A B
与非门国内标注法 与非门国际标注法
逻辑函数式：,输入输出关系为,一低必高，全高必低 。
二输入端与非门 四输入端与非门
BAF ??
&
3,3,2 TTL 集成门电路
2,TTL 非门
当输入端 A 为低电平时,T1 集
电极为低，使 T2 截止，导致 T3 导通，
T4 截止,F 输出高电平。
当输入端 A 为高电平时,T1 集
电极为高，使 T2 导通,UCC 经 R2、
R3 分压后，使 T3,T4 基极均为高。
导致 T3,T4 导通,F 输出低电平。
逻辑关系为,F =
UCC
R4
R1 R2
T3
A T1 F
T4
R3
T2 D
A
1
国内标注 国际标注
3,3,2 TTL 集成门电路
3,TTL 或非门
当输入端 A,B 均为低电
平时,T1 集电极为低,T1 ’ 集
电极为低，使 T2, T2 ’ 同时截
止，导致 T4 导通,T3 截止，
VO 输出高电平。
输入端 A 为高电平时,T1
集电极为高，使 T2 导通。 +5V
流经 R2,R3 分压，使 T4,T3
基极为高，管子导通,VO 输
出低电平。 B 为高电平时,T1 ’
集电极为高，使 T2 ’ 导通，同
样可使 T4,T3 基极为高，管子
导通,VO 输出低电平。输入输出关系为,一高必低，全低必高 。
3,3,2 TTL 集成门电路
或非门逻辑关系为：
F F
≥ 1
A B A B
4,与或非门
和或非门不同的是单端输入改为两端输入，两个输入带有与的功能。
BAF ??
国 国
内 际
标 标
注 注
3,3,2 TTL 集成门电路
当输入端 A,B 中有一个以上为低电平且 C,D 中也有一个以上为
低电平时,T1,T1 ’ 集电极均为低，使 T2, T2 ’ 同时截止，导致 T4 导通，
T3 截止,VO 输出高电平。
当 A 与 B 都为高电平时,T1 集电极为高，使 T2 导通。 +5V 流经 R2、
R3 分压，使 T4,T3 基极为高,T4,T3 导通,VO 输出低电平。
当 C,D 都为高电平时,T1 ’ 集电极为高，使 T2 ’导通，同样可使 T4、
T3 导通,VO 输出低电平。
或非门逻辑关系为：
F F
≥ 1
& &
A B C D A B C D
DCBAF ????
≥ 1
3,3,2 TTL 集成门电路
5,集电极开路门
简称 OC 门，这种门的输出可以相
互连接。集电极开路的与非门和普通
与非门相比，去除了 T4 管,T3 管的集
电极开路。 OC 门在使用时需外接负载
电阻 RL 和电源 UCC’ 后才能正常工作 。
两个 OC 门的连接称为, 线与,，
用它可直接驱动发光二极管、干簧继
电 UCC
RL
A1 F1
B1 & F
C1 线与
A2 F2
B2 &
C2
器等。
6,三态输出门
简称 TS 门，它有高电平、低电平和
高阻抗三种输出状态。高阻抗状态下相当
于开路，表示与其他电路无关。
三态输出门常用于总线信号传输 。
EN
3,3,2 TTL 集成门电路
EN = 0 时，二极管 D 反偏，
TS 门和与非门功能相同。 EN = 1
时,T1 的一个输入端为低，导致
T2,T4 截止。由于二极管导通，
使 T3 基极为低,T3 管截止，使
得 VO 被悬空，处于高阻状态。
A
B & F
EN 为低时电路正常工作，
EN图中用负逻辑 表示，输入端带有,,。
右图中 G1,G2 构成双向总线。 EN = 1 时 G1
工作,G2 处于高阻状态，数据 D 被取反后送总
线。当 EN = 0 时,G2 工作,G1 处于高阻状态，
总线数据被取反后送 D,实现数据双向传送。 EN
G1 总线
&
EN
G2
D &
3,3,3 CMOS 集成门电路
以 MOS 管作为开关元件的门电路称为 MOS 门电路。 MOS 门电路
集成度高、功耗小、抗干扰能力强，但速度较低。 CMOS 电路同时使用
PMOS 和 NMOS，性能较优越，目前使用较多。
1,CMOS 反相器
右图反相器由 N 沟道增强型
MOS 管 Q1和 P 沟道增强型 MOS
管 Q2 组成。 NMOS 管栅极为高
时导通，为低时截止。 PMOS管
栅极为低时导通，为高时截止 。
当输入 VIN = 0 时,Q1 截止、
Q2 导通，输出 VOUT 为高。
当输入 VIN = 1 时,Q1 导通、
Q2 截止，输出 VOUT 为低。
3,3,3 CMOS 集成门电路
2,CMOS 与非门
由两个串联的 NMOS 管和两
个并联的 PMOS 管组成。输入端
A,B 均连接一个 NMOS 管和一
个 PMOS 管的栅极。
当 A,B 至少有一个为低电平
时，至少有一个 PMOS 管导通，
一个 NMOS 截止，输出高电平。
当 A,B 全为高时，两个
NMOS 管都导通，两个 PMOS 管
都截止，输出低电平。
3,CMOS 或 非门
由两个并联的 NMOS 管和两个串联的 PMOS 管组成。输入端 A,B
均连接一个 NMOS 管和一个 PMOS 管的栅极。
3,3,3 CMOS 集成门电路
当 A,B 中至少有一个为高时，
Q1 或 Q3 至少有一个导通,Q2 或
Q4 至少有一个截止，输出低电平。
当 A,B 同时为低时,Q2, Q4
导通,Q1,Q3 截止，输出高电平。
4,CMOS 三态门
当 EN = 0 时,B = 1,C = 1、
D = 0,Q2, Q1 截止，输出高阻。
当 EN = 1 时，若 A 为低，则
Q2 截止,Q1 导通，输出为低。若
A 为高，则 Q2 导通,Q1 截止，输
出为高。输出与输入同相位。
3,3,3 CMOS 集成门电路
5,CMOS 开路门
定义：若一个 CMOS门输出不包含 p –沟道晶体管，则称为漏极开
路输出（ open – drain output） 。
漏极开路输出有两种状态：低，开路（断开）。用图形表示时在门
符号上增添特殊标志, Ω, 。当输出为高电平时，需增加上拉电阻。
与非开路门图形表示
CMOS 开路门 开路门的应用
各种常见门电路
3,3,4 正逻辑与负逻辑
1．正逻辑和负逻辑的概念
正逻辑和负逻辑仅对输入而言 。正逻辑输入高电平为 1，低电平表
示 0，负逻辑输入高电平为 0，低电平为 1。
2．正逻辑和负逻辑的关系
假定某逻辑门电路输入、输出的关系如表 A，按正逻辑，可得真值
表 B，若按负逻辑，可得真值表 C。分析真值表，可知在正逻辑条件下
它表示,与” 门，在负逻辑条件下它表示,或非” 门。
A,输入输出电平关系 B,正逻辑真值表 C,负逻辑真值表
输 入
A B
输 出
F
L L
L H
H L
H H
L
L
L
H
输 入
A B
输 出
F
0 0
0 1
1 0
1 1
0
0
0
1
输 入
A B
输 出
F
1 1
1 0
0 1
0 0
0
0
0
1
BABABA ?????
BABABA ?????
BABA ???
BABA ???
3,3,4 正逻辑与负逻辑
在逻辑图上，负逻辑输入带,,。几种常用逻辑门符号变换为：
正逻辑表示 等效 负逻辑表示
& 正与 负或非 ≥ 1
≥ 1 正或 负与非 &
& 正与非 负或 ≥ 1
≥ 1 正或非 负与 &
使用负逻辑时，低电平为, 1”，高电平为, 0”。 当某个信号负电平
有效时，经常采用负逻辑表示，便于读图 。
MEMR
MEMW
实例
≥ 1 RAS
当存储器读
或存储器写 中任
何一个为低电平（负逻辑
1）有效时，负或门输出
RAS 高电平（正逻辑 1）
信号,RAS 与时序信号
结合产生行选信号 。
MEMR
MEMW
RAS
3,4 触发器
触发器是一种具有记忆功能的逻辑器件，具有如下特点：
⑴ 带有两个互补输出 Q 和
⑵ 有两种稳态,Q = 1,= 0 为, 1, 态,Q = 0,= 1 为, 0,
态。
⑶ 在一定信号作用下，可改变稳态
3,4,1 基本 R – S 触发器
Q
直接复位（ Reset）和置位（ Set）
触发器简称 R – S 触发器。
1,与非门构成基本 R – S 触发器
⑴ 工作原理
Q
Q Q
Q QQ
G1 & & G2
R S
Q
R S
用两个与非门交叉偶合组成 R – S 触发器，该 电路输入低电平有效 。
R = S = 1 时触发器状态不变。假设原状态为 Q = 0,= 1,Q 反馈
到与非门 G1 输入端，使 保持为 1。 反馈到与非门 G2 输入端，与 S
相与后使 Q 保持为 0，状态得以保持。
Q Q
3,4,1 基本 R – S 触发器
若 R = 1,S = 0，则触发器处于置位状态，触发器被置为 1，经反馈
该状态被保持。
若 R = 0,S = 1，则触发器处于复位状态，触发器被置为 0，经反馈
该状态被保持。
不允许出现 R = S = 0 状态，因为在该状态下触发器输出互补的逻辑
状态被破坏。并且同时撤消两个输入为 0 的信号，输出也无法确定。
⑵ 逻辑功能及其描述
基本 R – S 触发器状态表
将次态 Q(n+1) 表示成现态 Q 和 R,S 的函数，,因 R、
S 不能同时为 0，满足约束条件的约束方程为,R + S = 1。
R S Q (n+1) 功能说明
0 0
0 1
1 0
1 1
d
0
1
Q
不定
置 0
置 1
不变
现态
Q
次态 Q (n+1)
RS = 00 RS = 01 RS = 11 RS = 10
0
1
d
d
0
0
0
1
1
1
基本 R – S 触发器功能表
RQSQ 1n ??? )(
Q Q
≥ 1 ≥ 1
S R
3,4,1 基本 R – S 触发器
2,用或非门构成基本 R – S 触发器
用两个或非门交叉偶合组成 R – S 触发器，
该 电路输入高电平有效 。
若 R = S = 0，则触发器状态不变。
若 R = 0,S = 1，则触发器处于置位状态，
触发器被置为 1，经反馈该状态被保持。
若 R = 1,S = 0，则触发器处于复位状态，
触发器被置为 0，经反馈该状态被保持。
其次态方程和约束方程为：
Q(n+1) = （次态方程）
Q Q
S R
QRS?
0SR ?? （约束方程,R,S 不能同时为 1）
R – S 触发器结构简单，可直接置位、复位，通常作为记忆单元使用，
由多个触发器可构成寄存器。
3,4,2 常用时钟控制触发器
1,时钟控制 R – S 触发器
由 4 个与非门构成。上两个与非门构成基
本 R – S 触发器，下两个与非门组成控制门。
当脉冲未到来时,C = 0,G3,G4 被封锁，
控制门输出为高，触发器状态不变。脉冲到
来时,C = 1，打开控制门，触发器状态取决
于 R,S 信号。
Q
G1 & & G2
G3 & & G4
R C S
Q
R = 0,S = 0,G3,G4 输出为 1，触发器状态不变。
R = 0,S = 1,G3,G4 输出为 1,0，置 1 触发器。
R = 1,S = 0,G3,G4 输出为 0,1，置 0 触发器。
R = 1,S = 1,G3,G4 输出均为 0，触发器状态不定。
由时钟信号 C 和 R,S 信号决定触发器的状态，称为时钟控制 R – S
触发器。
时钟控制 R – S 触发器功能表和状态表如下：
R
C
S Q
Q
3,4,2 常用时钟控制触发器
时钟信号是一种固定的时间基准，不作为输入信号列于表中。对触
发器功能进行描述时，只考虑时钟作用（ C = 1）情况。
根据状态表，可画出时钟控制 R – S 触发器状态图和次态卡诺图。
触发器次态方程为：,约束条件为,RS = 0。
R – S 触发器对输入信号有约束条件，并且存在,空翻” 问题 。
R S Q (n+1) 功能说明
0 0
0 1
1 0
1 1
Q
1
0
d
不变
置 1
置 0
不定
现态
Q
次态 Q (n+1)
RS = 00 RS = 01 RS = 11 RS = 10
0
1
0
1
1
1
d
d
0
0
0100,10 00,01
0 1
10
0 1 d 0
1 1 d 0
RS
Q
0
1
00 01 11 10
QRSQ 1n ??? )(
3,4,2 常用时钟控制触发器
1,D 触发器
对 R – S 触发器进行改造推出 D 触发器。
D 触发器在脉冲作用期间将输入信号 D 转换
成互补信号送基本 R – S 触发器输入端，使触
发器两个输入信号为 10 或 01，消除了不稳定
现象，解决对输入的约束条件。
D 触发器工作原理为：
⑴ 时钟脉冲无效时,C = 0,D 被屏蔽，
触发器状态保持不变。
⑵ 脉冲有效时,C = 1，若 D = 0，则 G4
输出为 1,G3 输出为 0，触发器被置 0；若
Q Q
C D
D = 1，则 G4 输出为 0,G3 输出为 1，触发器被置 1。
D 触发器状态的变化仅取决于输入信号 D，与现态无关，其次态方
程为,Q(n+1) = D。
Q
G1 & & G2
G3 & & G4
C D
Q
3,4,2 常用时钟控制触发器
脉冲作用期间，信号 D 的变化将引起输出变化，产生, 空翻, 现
象。,空翻” 是指在同一个脉冲作用期间，触发器状态发生两次或两次
以上变化 。为此要求时钟控制触发器在脉冲作用期间输入信号保持不变。
为解决空翻问题，
改造 D 触发器，推出
维持阻塞 D 触发器。
当 D = 1 时，在
时钟脉冲上升沿将信
息打入触发器，使 Q
= 1,= 0。由于置 1
维持线和置 0 阻塞线
为低，即使 D 变为 0，
触发器的状态也不会
改变。
Q
3,4,2 常用时钟控制触发器
当 D = 0 时，在脉冲作用下 Q = 0,= 1。由于置 0 维持线和置 1 阻
塞线为低，即使 D 变为 1，触发器的状态也不会改变。
该触发器中还加入直接置 0 端 R 和直接置 1 端 S，可通过这两个控
制端直接强行对触发器置 0 或置 1。
维持阻塞 D 触发器不存在对输入的约束，克服了空翻现象，在脉冲
维持时间具有维持、阻塞作用，抗干扰能力强，因此广泛使用。
Q
2,J – K 触发器
使用双输入端，并将输出交叉反馈
到输入端，利用输出信号互补的特点，
解决了在时钟脉冲有效期间两个输入信
号为 1 而导致输出不稳定的问题。将原
S,R 输入端改为 J,K 输入端，称为 J
–K 触发器。
J – K 触发器工作原理：
3,4,2 常用时钟控制触发器
⑴ 时钟脉冲无效（ C = 0）时，无论 J,K 如何变化,G3,G4 输出
为高，触发器保持原状态。
⑵ C = 1 时，分为 4 种情况：
J = 0,K = 0,G3,G4 输出为高，触发器保持原状态。 结论, 输入
JK = 00 时，触发器状态不变 。
J = 0,K = 1，若原为 0 态，则 G3,G4 输出为 1，触发器保持 0 态。
若原为 1 态，则 G3 输出为 0,G4 输出为 1，触发器被置为 0。 结论, 输
入 JK = 01 时，触发器次态为 0。
J = 1,K = 0，若原为 0 态，则 G3 输出为 1,G4 输出为 0，触发器
被置为 1；若原为 1 态，则 G3,G4 输出为 1，触发器保持 1 态。 结论,
输入 JK = 10 时，触发器次态为 1。
J = 1,K = 1，若原为 0 态，则 G3 输出为 1,G4 输出为 0，触发器
被置为 1；若原为 1 态，则 G3 输出为 0,G4 输出为 1，触发器被置为 0。
结论, 输入 JK = 11 时，触发器次态与现态相反 。
3,4,2 常用时钟控制触发器
J – K 触发器功能表 J – K 触发器状态表
J – K 触发器次态方程为：
Q (n+1) =
J K Q (n+1) 功能说明
0 0
0 1
1 0
1 1
Q
0
1
不变
置 0
置 1
翻转
现态
Q
次态 Q (n+1)
JK = 00 JK = 01 JK = 11 JK = 10
0
1
0
1
0
0
1
0
1
1Q
QKQJ ? 0 0 1 1
1 0 0 1
JK
Q
0
1
00 01 11 10
J – K 触发器结构简单，
但未解决空翻问题，对时钟
脉冲宽度要求苛刻，且要求时钟脉冲作用期间输入信号不产生跳变。为
防止空翻，在实际电路中采用主从结构，称为主从 J – K 触发器。
主从 J – K 触发器工作原理：
当时钟脉冲未到来时，主触发器被封锁，从触发器状态由主触发器
状态决定，两者状态相同。
J Q
C
K Q
3,4,2 常用时钟控制触发器
当时钟脉冲到来时，在
脉冲上升沿（前沿）接收信
号，暂存入主触发器。时钟
脉冲经反相后，封锁从触发
器，从触发器状态不变。
在脉冲下降沿（后沿），
主触发器状态传送到从触发
器。此时主触发器被封锁，
触发器不受输入信号影响。
主从 J – K 触发器采用
“前沿采样，后沿定局”，
对 J,K 信号无约束，整个触
发器状态更新在后沿完成，
解决了空翻问题 。
3,4,2 常用时钟控制触发器
3,T 触发器
将 J – K 触发器的两个输入端 J,K 连接，用 T 表示，就构成 T 触发
器。 T 触发器具有计数功能，其次态方程为,Q (n+1) =
T 触发器功能表
T 触发器状态表
当 T = 1 时，脉冲到达时触发器翻转 。 T 触发器也存在空翻现象，
因此实际使用的 T 触发器采用主从结构，并增加 R,S 控制端。
QTQT ?
T Q (n+1) 功能说明
0
1
Q 不变
翻转Q
Q Q
(n+1)
T = 0 T = 1
0
1
0
1
1
0
3,4,3 不同类型时钟控制触发器的相互转换
在不同类型的时钟控制触发器上，根据次态方程的不同，增加某些
逻辑电路后，可相互转换。
1,J – K 触发器转换成 D,T,R – S 触发器
⑴ J – K 触发器转换成 D 触发器
J – K 触发器 次态方程为：
Q(n+1) =
D 触发器 次态方程为：
Q(n+1) =
比较两个次态方程可得,J = D,K =,据此可画出逻辑转换图。
⑵ J – K 触发器转换成 T 触发器
T 触发器 次态方程为,Q(n+1) =
比较两个次态方程可得：
J = T,K = T，据此可画出逻辑转换图。
QKQJ ?
DQQDQQDD ???? )(
D
QTQT ?
3,4,3 不同类型时钟控制触发器的相互转换
⑶ J – K 触发器转换成 R – S 触发器
R – S 触发器 次态方程为,Q(n+1) =, 约束条件：
Q(n+1) =
其中去除 SRQ 是由约束条件使然 。
比较两个次态方程可得,J = S,K = R
2,D 触发器转换成 J – K,T,R – S 触发器。
⑴ D 触发器转换成 J – K 触发器
D 触发器 次态方程为,Q(n+1) = D
J – K 触发器 次态方程为：
Q(n+1) =
比较两个次态方程可得：
D =
QRS? 0??SR
)()( RRSQQRQSQRSQQSQRQQS ?????????
QRQSQRSQRQSS R QQRSQRQS ?????????
QKQJ ?
QKQJQKQJ ???
3,4,3 不同类型时钟控制触发器的相互转换
⑵ D 触发器转换成 T 触发器
T 触发器 次态方程为,Q(n+1) =,
比较两个次态方程可得：
⑶ D 触发器转换成 R – S 触发器
R – S 触发器 次态方程为,Q(n+1) =
比较两个次态方程可得：
QTQT ?
QRS?
QTQTQTD ????
)( QRSQRSD ?????
最有实际意义的转换是把 J – K
触发器转换成 D,T,R – S 触发器
以及将 D 触发器转换成 T 触发器。
主要原因是 J – K 触发器和 D 触发器最为常见，转换逻辑也较简单。
3,4,4 触发器主要参数
⑴ 输出 高电平 VOH 和输出低电平 VOL
触发器 Q 端和 端输出高电平时对地电压为 VOH，输出低电平时对
地电压为 VOL。
⑵ 最高时钟频率 fmax
触发器在计数状态下的最高工作频率。
⑶ 对时钟信号的延迟时间 tCPLH 和 tCPHL
从时钟脉冲的触发沿到触发器输出端由 0 状态变成 1 状态的延迟时
间为 tCPLH，从时钟脉冲的触发沿到触发器输出端由 1 状态变成 0 状态的
延迟时间为 tCPHL。
⑷ 直接置 0 置 1 延迟 tRLH,tRHL 或 tSLH,tSHL
从置 0 脉冲触发沿到输出由 0 变为 1 的延迟时间为 tRLH，到输出由
1 变为 0 的延迟时间为 tRHL。
从置 1 脉冲触发沿到输出由 0 变为 1 的延迟时间为 tSLH，到输出由
1 变为 0 的延迟时间为 tSHL。
Q
集成电路是实现数字系统功能的物质基础，它将各种电路使用的元
件和线路集成到一个半导体晶片中，构成集成电路芯片。
3,1 集成电路分类
3,1,1 分类方法
按照半导体器件的不同 分类：
双极型集成电路（采用双极型半导体元件）
晶体管 –晶体管逻辑 TTL (Transistor Transistor Logic)
射极偶合逻辑 ECL (Emitter Coupled Logic)
集成注入逻辑 IIL (Integrated Injection Logic)
MOS 集成电路（采用金属氧化物元件）
P 沟道金属氧化物 PMOS (P-channel Metal-Oxide-Semiconductor)
N沟道金属氧化物 NMOS (N-channel Metal-Oxide-Semiconductor)
互补金属氧化物 CMOS (Complement Metal-Oxide-Semiconductor)
3,1,2 半导体器件特性
杂质半导体
N 型半导体：硅 (Silicon)+五价元素（如磷）。利用自由电子导电。
P 型半导体：硅 +三价元素（如硼），利用空穴导电。
-+ + +
+ + +
+
+ +
+
N型半导体 P型半导体
- - - - -
- - - -
正离子 负离子自由电子 空穴
-+ + +
+ + +
+
+ +
+
- - - - -
- - - -
N区 P区
-+ + +
+ + +
+
+ +
+
- - - - -
- - - -
N区 P区
平衡状态下的 PN结
耗尽层
3,1,2 半导体器件特性
PN 结的导电特性：
当 N 区接电源正极,P 区接电源负极时无电流产生，反之，当 N 区
接电源负极,P 区接电源正极时有电流产生
-+ + +
+ + +
+
+ +
+
- - - - -
- - - -
N区 P区
R+
+ +
+
+
+ + - - -
- - -
N区 P区
+
+
-
-
+
+
-
-
R
+
电流 I
3,2 半导体器件的开关特性
3,2,1 晶体二极管的开关特性
二极管的构成：
将金属线连接在 PN 结的两端，和 P 区连接的为阳极 (Anode)，和 N
区相连接的为阴极 (Cathode)。
1,静态特性
⑴ 正向特性
二极管正向特性中存在一个门槛 电压 UTH（ 锗管 0.1V，硅管 0.5V），
当正向电压 UF < UTH 时二极管截止，相当于断开，正向电流 IF = 0。当
正向电压 UF ≥ UTH 时二极管导通，相当于接通，产生正向电流 IF 。
阳极 阴极
二极管结构 二极管的符号
3,2,1 晶体二极管的开关特性
当 UF 超过一定值（ 锗管 0.3V，硅管 0.7V ）时，管子处于充分导
通状态,正向电流 IF 增加。
⑵ 反向特性
在反向电压作用下，二极管
截止，反向电流几乎为 0。
二极管具有单向导电性。当
正向电流过大时将烧坏二极管，
UBR -40 -20 1 2 Ｕ / V
I/ma
60
40
20
0
4
8
因此通常加接限流电阻。当反向电压过大时也会导致二极管击穿。
反向电压的极值为 UBR，不允许反向电压超过该极值。
2,动态特性
导通和截止状态间转换需要一定时间，转换的特性即为动态特性。
⑴ 反向恢复时间
二极管从正向导通到反向截止所需的时间为反向恢复时间。
3,2,1 晶体二极管的开关特性
二极管两端加上正向电压 UF 时
产生正向电流 IF,IF ≈ UF / R。当输
入电压突然转换为反向电压 UR 时，
瞬间产生反向电流 IR,IR ≈ UR / R。
该电流持续 ts时间，再经 tt 时间后逐
渐下降至 0.1 IR,接近反向饱和电流
IS，二极管进入截止状态。
二极管从导通到截止的过程称为
反向恢复过程，其中 ts 称为存储时
间,tt 称为渡越时间,tre = ts + tt 称
为 反向恢复时间 。
产生反向恢复时间的原因是由于
PN 结电子、空穴漂移 所致。 二极管的动态特性
UD
UI R
U
UF
0
UR
I
IF ts tt
0.1IR
t
t1
t
IR
0
3,2,1 晶体二极管的开关特性
⑵ 开通时间
二极管从截止转入正向导通所需时间称为开通时间。导通过程中正
向压降 UD 很小，正向电流 IF ≈ UF / R。加入正向电压后 IF 几乎立即达到
最大值，开通时间很短，对开关速度影响很小，可忽略不计。
3,2,2 晶体三极管的开关特性
三极管具有电流放大功能，被广泛的用于放大电路。
3,2,2 晶体三极管的开关特性
1,静态特性
三极管有三个极，基极、集电极和发射极，由集电结、发射结两个
PN 结构成。当基极电压高于某个阈值时，两个 PN 结导通，发射极和集
电极在电压的作用下产生电流。
三极管具有截止、放大和饱和三种工作状态。
⑴ 截止状态
条件,UBE < 0，两个 PN 结均反偏,iB≈0,iC≈0，三极管呈现高阻状
态，相当于开关断开，集电极输出高电平。
⑵ 放大状态
条件,UBE > 0，发射结正偏，集电结反偏,iC=βiB,用于放大器。
⑶ 饱和状态
条件,UBE > 0，两个 PN 结均为正偏,iB≥IBS（基极临界饱和电流）
iC = ICS（集电极饱和电流），相当于开关接通，集电极输出低电平。
3,2,2 晶体三极管的开关特性
在数字电路中，晶体管主要工作在饱和和截止两种工作状态 。
2,动态特性
⑴ 开通时间 ton
三极管由截止过渡到开始导通的时间称为 延迟 时间 td。经延迟后 iC
不断增大至最大值的 90% 所需时间为 上升时间 tr,ton = td + tr 。
UCC UCC
RC RC
C C
Rb Rb
B B
iB≈0 E iB≥IBS E
?
?
?
?
?
?
UCE ≈UCC UCE ≈0.3V截止状态 饱和状态
3,2,2 晶体三极管的开关特性
⑵ 关闭时间 toff
当输入电压由正变负时，基区存储电荷逐渐泻放，直至全部消散，
晶体管开始退出饱和状态,iC 开始下降，这段时间称为 存储时间 ts。集
电极电流不断减小，当 iC 由 0.9 ICS 下降至 0.1 ICS 所需时间为 下降时间
tf。 toff = ts + tf 。
开通时间 ton 和关闭时间 toff 是影响电路工作速度的主要因素。
3,2,3 MOS 管的开关特性
金属氧化物半导体场效应管 MOSFET（ Metal-Oxide Semiconductor
Field – Effect Transistor），简称 MOS。
MOS 管类型：
N 沟道 MOS 管 ——nMOS（增强型，耗尽型）,栅极为正导通。
电流从漏极流向源极，源极通常接地。
P 沟道 MOS 管 ——pMOS（增强型，耗尽型）,栅极为负导通。电
流从源极流向漏极，源极通常接电源。
3,2,3 MOS 管的开关特性
1,静态特性
MOS 管作为开关元件，工作在截止和导通两种状态。
⑴ UGS < UT（ NMOS 管开通电压）时,MOS 管截止，漏极电流 iDS
基本为 0,UDS≈ UDD,MOS 管处于断开状态。 U
DD
RD
ui
CL
uo
充电
放电
G S
D
⑵ UGS > UT 时,MOS 管导通,iDS = UDD /
（ RD + RDS）,其中 RDS 为漏源电阻。
输出电压 UDS≈ UDD× RDS /（ RD + RDS），
RDS 很小，因此 UDS≈ 0,MOS 管处于接通状态。
2,动态特性
导通和截止状态转换时间主要取决于杂散电容 CL 的充、放电时间，
而管子本身电荷积累和消散时间很短。
输入电压 Ui 由高变低时,UDD 通过 RD 向杂散电容 CL 充电，充电
时间常数 τ 1 = RD CL。输入电压 Ui 由低变高时,CL 通过 RDS 放电，放
电时间常数 τ 2 = RDS CL。 RDS < < RD,故截止到导通时间较短。
Y Y
&
A B A B
国内标注 国际标注
Y Y
≥ 1
A B A B
国内标注 国际标注
3,3 逻辑门电路
实现逻辑运算的逻辑器件称为逻辑门电路，
它们是组成数字电路的基本单元电路。
3,3,1 晶体管门电路
1,二极管门电路
二极管与 ( AND ) 门 二极管或 ( OR ) 门
Y = A∧ B 或 Y = A B Y = A∨ B 或 Y = A + B
一低必低，全高必高 一高必高，全低必低
?
≥ 1
3,3,1 晶体管门电路
2,三极管反相器
在三极管基础上增加适当元件可构
成反相器，又称为,非” 门。
当 VI 所加电压经 R1,R2 分压后使
Vb≥ 0.7V时三极管导通,Vo ≈ 0.3V，
输出为低电平；当 Vb < 0.7V时三极管
截止,Vo > 3.2V，输出为高电平。
由此可见，输出取决于输入，输出
与输入反向。
VI 1 Vo VI Vo
国内标识法 国际标识法
Vo = Vo =Vi Vi
3,3,1 晶体管门电路
3,反相器的负载能力
反相器输出端连接的电路称,负载”。分为,灌电流负载” 和
“拉电流负载”。灌电流表示负载电流 IL 从负载流入反相器，拉电流表
示负载电流 IL 从反相器流入负载。
T 饱和导通时，反相器
输出低电平,IL 流入集电极，
形成灌电流负载。
集电极电流 IC = IRC + IL
与负载成正比。 IC 加大后，
基极饱和电流 IBS 变大，三
极管饱和程度减轻。当 IL
继续增加导致 Ib > IBS 关系
被破坏时,T 将由饱和进入放大状态，输出电压 uo 随着管压降 uce 的上
升而变高，从而偏离标准低电平，影响反相器逻辑功能。
3,3,1 晶体管门电路
为了保证三极管饱和，前提条件是 Ib > IBS，因此应限制最大灌电流
ILmax,应保证 IL < ILmax,才能维持反相器逻辑功能。
当晶体管 T 截止时，反相器输出高电平，负载电流 IL 从反相器流
出，形成拉电流负载。输出电压 uo = VCC – IRC× RC，负载电流 IL 越大，
IRC 越大，导致输出电压 uo 下降。为此限定拉电流的最大值，即 ILmax <
IRC≈ （ VCC – 3.2V） / RC。
为使输出电压稳定在 3.2V，
增加钳位电源 VQ，实现分流，
使 IRC 部分电流流入 VQ。 VQ =
2.5V，二极管导通的管压降为
0.7V，这样可使晶体管截止时，
uo 输出电压恒定在 3.2V。
3,3,2 TTL 集成门电路
1,TTL 与非门
由双发射极晶体管 T1 实现逻辑
“与” 功能。中间级 T2 的集电极
和发射极分别控制 T3 和 T4，输出
级由 T3,T4 组成推拉式输出电路，
可提高电路的负载能力、抗干扰能
力和响应速度。
当输入 A,B 接高电平（ 3.2V ）
时,T1 集电极为高，使 T2 导通，
IC2 流经电阻 R2,R3，分压后使 T3、
T4基极均为高,T3,T4 导通,Vo 输出低电平。
当输入 A,B 中有一个或两个接低电平（ 0.3V）时,T1 集电极为
低，使 T2 截止，导致 T3 基极为高,T3 导通,T4 基极为低,T4 截止,Vo
输出高电平。
3,3,2 TTL 集成门电路
F
&
A B
与非门国内标注法 与非门国际标注法
逻辑函数式：,输入输出关系为,一低必高，全高必低 。
二输入端与非门 四输入端与非门
BAF ??
&
3,3,2 TTL 集成门电路
2,TTL 非门
当输入端 A 为低电平时,T1 集
电极为低，使 T2 截止，导致 T3 导通，
T4 截止,F 输出高电平。
当输入端 A 为高电平时,T1 集
电极为高，使 T2 导通,UCC 经 R2、
R3 分压后，使 T3,T4 基极均为高。
导致 T3,T4 导通,F 输出低电平。
逻辑关系为,F =
UCC
R4
R1 R2
T3
A T1 F
T4
R3
T2 D
A
1
国内标注 国际标注
3,3,2 TTL 集成门电路
3,TTL 或非门
当输入端 A,B 均为低电
平时,T1 集电极为低,T1 ’ 集
电极为低，使 T2, T2 ’ 同时截
止，导致 T4 导通,T3 截止，
VO 输出高电平。
输入端 A 为高电平时,T1
集电极为高，使 T2 导通。 +5V
流经 R2,R3 分压，使 T4,T3
基极为高，管子导通,VO 输
出低电平。 B 为高电平时,T1 ’
集电极为高，使 T2 ’ 导通，同
样可使 T4,T3 基极为高，管子
导通,VO 输出低电平。输入输出关系为,一高必低，全低必高 。
3,3,2 TTL 集成门电路
或非门逻辑关系为：
F F
≥ 1
A B A B
4,与或非门
和或非门不同的是单端输入改为两端输入，两个输入带有与的功能。
BAF ??
国 国
内 际
标 标
注 注
3,3,2 TTL 集成门电路
当输入端 A,B 中有一个以上为低电平且 C,D 中也有一个以上为
低电平时,T1,T1 ’ 集电极均为低，使 T2, T2 ’ 同时截止，导致 T4 导通，
T3 截止,VO 输出高电平。
当 A 与 B 都为高电平时,T1 集电极为高，使 T2 导通。 +5V 流经 R2、
R3 分压，使 T4,T3 基极为高,T4,T3 导通,VO 输出低电平。
当 C,D 都为高电平时,T1 ’ 集电极为高，使 T2 ’导通，同样可使 T4、
T3 导通,VO 输出低电平。
或非门逻辑关系为：
F F
≥ 1
& &
A B C D A B C D
DCBAF ????
≥ 1
3,3,2 TTL 集成门电路
5,集电极开路门
简称 OC 门，这种门的输出可以相
互连接。集电极开路的与非门和普通
与非门相比，去除了 T4 管,T3 管的集
电极开路。 OC 门在使用时需外接负载
电阻 RL 和电源 UCC’ 后才能正常工作 。
两个 OC 门的连接称为, 线与,，
用它可直接驱动发光二极管、干簧继
电 UCC
RL
A1 F1
B1 & F
C1 线与
A2 F2
B2 &
C2
器等。
6,三态输出门
简称 TS 门，它有高电平、低电平和
高阻抗三种输出状态。高阻抗状态下相当
于开路，表示与其他电路无关。
三态输出门常用于总线信号传输 。
EN
3,3,2 TTL 集成门电路
EN = 0 时，二极管 D 反偏，
TS 门和与非门功能相同。 EN = 1
时,T1 的一个输入端为低，导致
T2,T4 截止。由于二极管导通，
使 T3 基极为低,T3 管截止，使
得 VO 被悬空，处于高阻状态。
A
B & F
EN 为低时电路正常工作，
EN图中用负逻辑 表示，输入端带有,,。
右图中 G1,G2 构成双向总线。 EN = 1 时 G1
工作,G2 处于高阻状态，数据 D 被取反后送总
线。当 EN = 0 时,G2 工作,G1 处于高阻状态，
总线数据被取反后送 D,实现数据双向传送。 EN
G1 总线
&
EN
G2
D &
3,3,3 CMOS 集成门电路
以 MOS 管作为开关元件的门电路称为 MOS 门电路。 MOS 门电路
集成度高、功耗小、抗干扰能力强，但速度较低。 CMOS 电路同时使用
PMOS 和 NMOS，性能较优越，目前使用较多。
1,CMOS 反相器
右图反相器由 N 沟道增强型
MOS 管 Q1和 P 沟道增强型 MOS
管 Q2 组成。 NMOS 管栅极为高
时导通，为低时截止。 PMOS管
栅极为低时导通，为高时截止 。
当输入 VIN = 0 时,Q1 截止、
Q2 导通，输出 VOUT 为高。
当输入 VIN = 1 时,Q1 导通、
Q2 截止，输出 VOUT 为低。
3,3,3 CMOS 集成门电路
2,CMOS 与非门
由两个串联的 NMOS 管和两
个并联的 PMOS 管组成。输入端
A,B 均连接一个 NMOS 管和一
个 PMOS 管的栅极。
当 A,B 至少有一个为低电平
时，至少有一个 PMOS 管导通，
一个 NMOS 截止，输出高电平。
当 A,B 全为高时，两个
NMOS 管都导通，两个 PMOS 管
都截止，输出低电平。
3,CMOS 或 非门
由两个并联的 NMOS 管和两个串联的 PMOS 管组成。输入端 A,B
均连接一个 NMOS 管和一个 PMOS 管的栅极。
3,3,3 CMOS 集成门电路
当 A,B 中至少有一个为高时，
Q1 或 Q3 至少有一个导通,Q2 或
Q4 至少有一个截止，输出低电平。
当 A,B 同时为低时,Q2, Q4
导通,Q1,Q3 截止，输出高电平。
4,CMOS 三态门
当 EN = 0 时,B = 1,C = 1、
D = 0,Q2, Q1 截止，输出高阻。
当 EN = 1 时，若 A 为低，则
Q2 截止,Q1 导通，输出为低。若
A 为高，则 Q2 导通,Q1 截止，输
出为高。输出与输入同相位。
3,3,3 CMOS 集成门电路
5,CMOS 开路门
定义：若一个 CMOS门输出不包含 p –沟道晶体管，则称为漏极开
路输出（ open – drain output） 。
漏极开路输出有两种状态：低，开路（断开）。用图形表示时在门
符号上增添特殊标志, Ω, 。当输出为高电平时，需增加上拉电阻。
与非开路门图形表示
CMOS 开路门 开路门的应用
各种常见门电路
3,3,4 正逻辑与负逻辑
1．正逻辑和负逻辑的概念
正逻辑和负逻辑仅对输入而言 。正逻辑输入高电平为 1，低电平表
示 0，负逻辑输入高电平为 0，低电平为 1。
2．正逻辑和负逻辑的关系
假定某逻辑门电路输入、输出的关系如表 A，按正逻辑，可得真值
表 B，若按负逻辑，可得真值表 C。分析真值表，可知在正逻辑条件下
它表示,与” 门，在负逻辑条件下它表示,或非” 门。
A,输入输出电平关系 B,正逻辑真值表 C,负逻辑真值表
输 入
A B
输 出
F
L L
L H
H L
H H
L
L
L
H
输 入
A B
输 出
F
0 0
0 1
1 0
1 1
0
0
0
1
输 入
A B
输 出
F
1 1
1 0
0 1
0 0
0
0
0
1
BABABA ?????
BABABA ?????
BABA ???
BABA ???
3,3,4 正逻辑与负逻辑
在逻辑图上，负逻辑输入带,,。几种常用逻辑门符号变换为：
正逻辑表示 等效 负逻辑表示
& 正与 负或非 ≥ 1
≥ 1 正或 负与非 &
& 正与非 负或 ≥ 1
≥ 1 正或非 负与 &
使用负逻辑时，低电平为, 1”，高电平为, 0”。 当某个信号负电平
有效时，经常采用负逻辑表示，便于读图 。
MEMR
MEMW
实例
≥ 1 RAS
当存储器读
或存储器写 中任
何一个为低电平（负逻辑
1）有效时，负或门输出
RAS 高电平（正逻辑 1）
信号,RAS 与时序信号
结合产生行选信号 。
MEMR
MEMW
RAS
3,4 触发器
触发器是一种具有记忆功能的逻辑器件，具有如下特点：
⑴ 带有两个互补输出 Q 和
⑵ 有两种稳态,Q = 1,= 0 为, 1, 态,Q = 0,= 1 为, 0,
态。
⑶ 在一定信号作用下，可改变稳态
3,4,1 基本 R – S 触发器
Q
直接复位（ Reset）和置位（ Set）
触发器简称 R – S 触发器。
1,与非门构成基本 R – S 触发器
⑴ 工作原理
Q
Q Q
Q QQ
G1 & & G2
R S
Q
R S
用两个与非门交叉偶合组成 R – S 触发器，该 电路输入低电平有效 。
R = S = 1 时触发器状态不变。假设原状态为 Q = 0,= 1,Q 反馈
到与非门 G1 输入端，使 保持为 1。 反馈到与非门 G2 输入端，与 S
相与后使 Q 保持为 0，状态得以保持。
Q Q
3,4,1 基本 R – S 触发器
若 R = 1,S = 0，则触发器处于置位状态，触发器被置为 1，经反馈
该状态被保持。
若 R = 0,S = 1，则触发器处于复位状态，触发器被置为 0，经反馈
该状态被保持。
不允许出现 R = S = 0 状态，因为在该状态下触发器输出互补的逻辑
状态被破坏。并且同时撤消两个输入为 0 的信号，输出也无法确定。
⑵ 逻辑功能及其描述
基本 R – S 触发器状态表
将次态 Q(n+1) 表示成现态 Q 和 R,S 的函数，,因 R、
S 不能同时为 0，满足约束条件的约束方程为,R + S = 1。
R S Q (n+1) 功能说明
0 0
0 1
1 0
1 1
d
0
1
Q
不定
置 0
置 1
不变
现态
Q
次态 Q (n+1)
RS = 00 RS = 01 RS = 11 RS = 10
0
1
d
d
0
0
0
1
1
1
基本 R – S 触发器功能表
RQSQ 1n ??? )(
Q Q
≥ 1 ≥ 1
S R
3,4,1 基本 R – S 触发器
2,用或非门构成基本 R – S 触发器
用两个或非门交叉偶合组成 R – S 触发器，
该 电路输入高电平有效 。
若 R = S = 0，则触发器状态不变。
若 R = 0,S = 1，则触发器处于置位状态，
触发器被置为 1，经反馈该状态被保持。
若 R = 1,S = 0，则触发器处于复位状态，
触发器被置为 0，经反馈该状态被保持。
其次态方程和约束方程为：
Q(n+1) = （次态方程）
Q Q
S R
QRS?
0SR ?? （约束方程,R,S 不能同时为 1）
R – S 触发器结构简单，可直接置位、复位，通常作为记忆单元使用，
由多个触发器可构成寄存器。
3,4,2 常用时钟控制触发器
1,时钟控制 R – S 触发器
由 4 个与非门构成。上两个与非门构成基
本 R – S 触发器，下两个与非门组成控制门。
当脉冲未到来时,C = 0,G3,G4 被封锁，
控制门输出为高，触发器状态不变。脉冲到
来时,C = 1，打开控制门，触发器状态取决
于 R,S 信号。
Q
G1 & & G2
G3 & & G4
R C S
Q
R = 0,S = 0,G3,G4 输出为 1，触发器状态不变。
R = 0,S = 1,G3,G4 输出为 1,0，置 1 触发器。
R = 1,S = 0,G3,G4 输出为 0,1，置 0 触发器。
R = 1,S = 1,G3,G4 输出均为 0，触发器状态不定。
由时钟信号 C 和 R,S 信号决定触发器的状态，称为时钟控制 R – S
触发器。
时钟控制 R – S 触发器功能表和状态表如下：
R
C
S Q
Q
3,4,2 常用时钟控制触发器
时钟信号是一种固定的时间基准，不作为输入信号列于表中。对触
发器功能进行描述时，只考虑时钟作用（ C = 1）情况。
根据状态表，可画出时钟控制 R – S 触发器状态图和次态卡诺图。
触发器次态方程为：,约束条件为,RS = 0。
R – S 触发器对输入信号有约束条件，并且存在,空翻” 问题 。
R S Q (n+1) 功能说明
0 0
0 1
1 0
1 1
Q
1
0
d
不变
置 1
置 0
不定
现态
Q
次态 Q (n+1)
RS = 00 RS = 01 RS = 11 RS = 10
0
1
0
1
1
1
d
d
0
0
0100,10 00,01
0 1
10
0 1 d 0
1 1 d 0
RS
Q
0
1
00 01 11 10
QRSQ 1n ??? )(
3,4,2 常用时钟控制触发器
1,D 触发器
对 R – S 触发器进行改造推出 D 触发器。
D 触发器在脉冲作用期间将输入信号 D 转换
成互补信号送基本 R – S 触发器输入端，使触
发器两个输入信号为 10 或 01，消除了不稳定
现象，解决对输入的约束条件。
D 触发器工作原理为：
⑴ 时钟脉冲无效时,C = 0,D 被屏蔽，
触发器状态保持不变。
⑵ 脉冲有效时,C = 1，若 D = 0，则 G4
输出为 1,G3 输出为 0，触发器被置 0；若
Q Q
C D
D = 1，则 G4 输出为 0,G3 输出为 1，触发器被置 1。
D 触发器状态的变化仅取决于输入信号 D，与现态无关，其次态方
程为,Q(n+1) = D。
Q
G1 & & G2
G3 & & G4
C D
Q
3,4,2 常用时钟控制触发器
脉冲作用期间，信号 D 的变化将引起输出变化，产生, 空翻, 现
象。,空翻” 是指在同一个脉冲作用期间，触发器状态发生两次或两次
以上变化 。为此要求时钟控制触发器在脉冲作用期间输入信号保持不变。
为解决空翻问题，
改造 D 触发器，推出
维持阻塞 D 触发器。
当 D = 1 时，在
时钟脉冲上升沿将信
息打入触发器，使 Q
= 1,= 0。由于置 1
维持线和置 0 阻塞线
为低，即使 D 变为 0，
触发器的状态也不会
改变。
Q
3,4,2 常用时钟控制触发器
当 D = 0 时，在脉冲作用下 Q = 0,= 1。由于置 0 维持线和置 1 阻
塞线为低，即使 D 变为 1，触发器的状态也不会改变。
该触发器中还加入直接置 0 端 R 和直接置 1 端 S，可通过这两个控
制端直接强行对触发器置 0 或置 1。
维持阻塞 D 触发器不存在对输入的约束，克服了空翻现象，在脉冲
维持时间具有维持、阻塞作用，抗干扰能力强，因此广泛使用。
Q
2,J – K 触发器
使用双输入端，并将输出交叉反馈
到输入端，利用输出信号互补的特点，
解决了在时钟脉冲有效期间两个输入信
号为 1 而导致输出不稳定的问题。将原
S,R 输入端改为 J,K 输入端，称为 J
–K 触发器。
J – K 触发器工作原理：
3,4,2 常用时钟控制触发器
⑴ 时钟脉冲无效（ C = 0）时，无论 J,K 如何变化,G3,G4 输出
为高，触发器保持原状态。
⑵ C = 1 时，分为 4 种情况：
J = 0,K = 0,G3,G4 输出为高，触发器保持原状态。 结论, 输入
JK = 00 时，触发器状态不变 。
J = 0,K = 1，若原为 0 态，则 G3,G4 输出为 1，触发器保持 0 态。
若原为 1 态，则 G3 输出为 0,G4 输出为 1，触发器被置为 0。 结论, 输
入 JK = 01 时，触发器次态为 0。
J = 1,K = 0，若原为 0 态，则 G3 输出为 1,G4 输出为 0，触发器
被置为 1；若原为 1 态，则 G3,G4 输出为 1，触发器保持 1 态。 结论,
输入 JK = 10 时，触发器次态为 1。
J = 1,K = 1，若原为 0 态，则 G3 输出为 1,G4 输出为 0，触发器
被置为 1；若原为 1 态，则 G3 输出为 0,G4 输出为 1，触发器被置为 0。
结论, 输入 JK = 11 时，触发器次态与现态相反 。
3,4,2 常用时钟控制触发器
J – K 触发器功能表 J – K 触发器状态表
J – K 触发器次态方程为：
Q (n+1) =
J K Q (n+1) 功能说明
0 0
0 1
1 0
1 1
Q
0
1
不变
置 0
置 1
翻转
现态
Q
次态 Q (n+1)
JK = 00 JK = 01 JK = 11 JK = 10
0
1
0
1
0
0
1
0
1
1Q
QKQJ ? 0 0 1 1
1 0 0 1
JK
Q
0
1
00 01 11 10
J – K 触发器结构简单，
但未解决空翻问题，对时钟
脉冲宽度要求苛刻，且要求时钟脉冲作用期间输入信号不产生跳变。为
防止空翻，在实际电路中采用主从结构，称为主从 J – K 触发器。
主从 J – K 触发器工作原理：
当时钟脉冲未到来时，主触发器被封锁，从触发器状态由主触发器
状态决定，两者状态相同。
J Q
C
K Q
3,4,2 常用时钟控制触发器
当时钟脉冲到来时，在
脉冲上升沿（前沿）接收信
号，暂存入主触发器。时钟
脉冲经反相后，封锁从触发
器，从触发器状态不变。
在脉冲下降沿（后沿），
主触发器状态传送到从触发
器。此时主触发器被封锁，
触发器不受输入信号影响。
主从 J – K 触发器采用
“前沿采样，后沿定局”，
对 J,K 信号无约束，整个触
发器状态更新在后沿完成，
解决了空翻问题 。
3,4,2 常用时钟控制触发器
3,T 触发器
将 J – K 触发器的两个输入端 J,K 连接，用 T 表示，就构成 T 触发
器。 T 触发器具有计数功能，其次态方程为,Q (n+1) =
T 触发器功能表
T 触发器状态表
当 T = 1 时，脉冲到达时触发器翻转 。 T 触发器也存在空翻现象，
因此实际使用的 T 触发器采用主从结构，并增加 R,S 控制端。
QTQT ?
T Q (n+1) 功能说明
0
1
Q 不变
翻转Q
Q Q
(n+1)
T = 0 T = 1
0
1
0
1
1
0
3,4,3 不同类型时钟控制触发器的相互转换
在不同类型的时钟控制触发器上，根据次态方程的不同，增加某些
逻辑电路后，可相互转换。
1,J – K 触发器转换成 D,T,R – S 触发器
⑴ J – K 触发器转换成 D 触发器
J – K 触发器 次态方程为：
Q(n+1) =
D 触发器 次态方程为：
Q(n+1) =
比较两个次态方程可得,J = D,K =,据此可画出逻辑转换图。
⑵ J – K 触发器转换成 T 触发器
T 触发器 次态方程为,Q(n+1) =
比较两个次态方程可得：
J = T,K = T，据此可画出逻辑转换图。
QKQJ ?
DQQDQQDD ???? )(
D
QTQT ?
3,4,3 不同类型时钟控制触发器的相互转换
⑶ J – K 触发器转换成 R – S 触发器
R – S 触发器 次态方程为,Q(n+1) =, 约束条件：
Q(n+1) =
其中去除 SRQ 是由约束条件使然 。
比较两个次态方程可得,J = S,K = R
2,D 触发器转换成 J – K,T,R – S 触发器。
⑴ D 触发器转换成 J – K 触发器
D 触发器 次态方程为,Q(n+1) = D
J – K 触发器 次态方程为：
Q(n+1) =
比较两个次态方程可得：
D =
QRS? 0??SR
)()( RRSQQRQSQRSQQSQRQQS ?????????
QRQSQRSQRQSS R QQRSQRQS ?????????
QKQJ ?
QKQJQKQJ ???
3,4,3 不同类型时钟控制触发器的相互转换
⑵ D 触发器转换成 T 触发器
T 触发器 次态方程为,Q(n+1) =,
比较两个次态方程可得：
⑶ D 触发器转换成 R – S 触发器
R – S 触发器 次态方程为,Q(n+1) =
比较两个次态方程可得：
QTQT ?
QRS?
QTQTQTD ????
)( QRSQRSD ?????
最有实际意义的转换是把 J – K
触发器转换成 D,T,R – S 触发器
以及将 D 触发器转换成 T 触发器。
主要原因是 J – K 触发器和 D 触发器最为常见，转换逻辑也较简单。
3,4,4 触发器主要参数
⑴ 输出 高电平 VOH 和输出低电平 VOL
触发器 Q 端和 端输出高电平时对地电压为 VOH，输出低电平时对
地电压为 VOL。
⑵ 最高时钟频率 fmax
触发器在计数状态下的最高工作频率。
⑶ 对时钟信号的延迟时间 tCPLH 和 tCPHL
从时钟脉冲的触发沿到触发器输出端由 0 状态变成 1 状态的延迟时
间为 tCPLH，从时钟脉冲的触发沿到触发器输出端由 1 状态变成 0 状态的
延迟时间为 tCPHL。
⑷ 直接置 0 置 1 延迟 tRLH,tRHL 或 tSLH,tSHL
从置 0 脉冲触发沿到输出由 0 变为 1 的延迟时间为 tRLH，到输出由
1 变为 0 的延迟时间为 tRHL。
从置 1 脉冲触发沿到输出由 0 变为 1 的延迟时间为 tSLH，到输出由
1 变为 0 的延迟时间为 tSHL。
Q
