— 计算机控制系统 — 燕山大学自动化系
2013-3-3 第二章 计算机总线技术 1
第二章
微机总线及系统扩展
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2013-3-3 第二章 计算机总线技术 2
本章主要内容
? 计算机总线的一般概述
? 计算机总线的体系结构
? 系统的扩展
? 地址译码
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2013-3-3 第二章 计算机总线技术 3
第一节 Unit 1
微机总线及总线构成
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2013-3-3 第二章 计算机总线技术 4
本节主要内容
? 总线的分类
? 总线的模板化结构
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2013-3-3 第二章 计算机总线技术 5
2-1-1 总线结构连接（ 1）
? 总线结构连接示意图
总线
1 #
总线接
口
2 # 3 #
4 # 5 # 6 #
总线与总线
接口一起便
称之为总线
结构
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2013-3-3 第二章 计算机总线技术 6
2-1-1 总线结构连接（ 2）
? 总线结构连接的优点
– 结构由面向 CPU变为面向总线
– 硬件、软件模块化设计与生产
– 结构清晰,便于灵活组态、扩充、改进与升级
– 符合同一总线标准的产品兼容性强
– 满足用户不同的需要,容易构成各种用途的计算
机应用系统
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2013-3-3 第二章 计算机总线技术 7
2-1-2 总线的分类（ 1）
? 按相对于 CPU位置划分，总线有
– 内部总线（ Internal Bus)
? 用于计算机内部模块（板）之间通信
– 外部总线（ External Bus)：又称通讯总线
? 用于计算机之间或计算机与设备之间通信
? 根据总线的层次结构划分，总线可分为
– CPU总线
– 存储总线
– 系统总线
– 外部总线
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2013-3-3 第二章 计算机总线技术 8
2-1-2 总线的分类（ 2）
? 按功能或信号类型划分
? 数据总线 D：用于传递数据信息
? 地址总线 A：用于传递地址信息
? 控制总线 C：包括控制、时序和中断信号线，
用于传递各种控制信息，决定了总线的性能好
坏
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2013-3-3 第二章 计算机总线技术 9
2-1-2 总线的分类（ 3）
……
CPU
总线
母板
RAM
ROM
A/D
D/A
外部总线
接口
数据总线 D
地址总线 A
控制总线 C
电源总线 P
? 总线系统的信号类型
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2013-3-3 第二章 计算机总线技术 10
第二节 Unit 2
CPU总线及标准微机总线的生成
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2013-3-3 第二章 计算机总线技术 11
本节主要内容
? 8088的标准总线形成
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2013-3-3 第二章 计算机总线技术 12
8088的引脚图
1
2
3
4
5
6
7
8
9
10
11
12
13
14
15
16
17
18
19
20
40
39
38
37
36
35
34
33
32
31
30
29
28
27
26
25
24
23
22
21
GND
A14
A13
A12
A11
A10
A9
A8
AD7
AD6
AD5
AD4
AD3
AD2
AD1
AD0
NMI
INTR
CLK
GND
VCC
AD15
AD16 / S3
AD17 / S4
AD18 / S5
AD19 / S6
SS0* (HIGH)
MN / MX*
RD*
HOLD (RQ)*/ GT0*)
HLDA (RQ1* /GT1*)
WR* (LOCK*)
M / IO ( S2* )
DT / R* ( S1* )
DEN ( S0 )
ALE
INTA
TEST*
READY
RESET
8088
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2013-3-3 第二章 计算机总线技术 13
2.1.1 最小组态的引脚信号
1,数据和地址引脚
2,读写控制引脚
3,中断请求和响应引脚
4,总线请求和响应引脚
5,其它引脚
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2013-3-3 第二章 计算机总线技术 14
1,数据和地址引脚
AD7～ AD0（ Address/Data）
? 地址 /数据 分时复用 引脚，双向、三态
? 在访问存储器或外设的总线操作周期中，
这些引脚在第一个时钟周期输出存储器或
I/O端口的低 8位地址 A7～ A0
? 其他时间用于传送 8位数据 D7～ D0
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2013-3-3 第二章 计算机总线技术 15
1,数据和地址引脚 （续 1）
A15～ A8（ Address）
? 中间 8位 地址引脚,输出、三态
? 这些引脚在访问存储器或外设时，提供全
部 20位地址中的中间 8位地址 A15～ A8
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2013-3-3 第二章 计算机总线技术 16
1,数据和地址引脚 （续 2）
A19/S6～ A16/S3（ Address/Status）
? 地址 /状态 分时复用引脚，输出、三态
? 这些引脚在访问存储器的第一个时钟周期
输出高 4位地址 A19～ A16
? 在访问外设的第一个时钟周期全部输出低
电平无效
? 其他时间输出状态信号 S6～ S3
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2013-3-3 第二章 计算机总线技术 17
2,读写控制引脚
ALE（ Address Latch Enable）
? 地址锁存允许,输出、三态、高电平有效
? ALE引脚高有效时，表示复用引脚：
AD7～ AD0和 A19/S6～ A16/S3正在传送地址
信息
? 由于地址信息在这些复用引脚上出现的时
间很短暂，所以系统可以利用 ALE引脚将
地址锁存起来
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2013-3-3 第二章 计算机总线技术 18
2,读写控制引脚 （续 1）
IO/M*（ Input and Output/Memory）
? I/O或存储器访问,输出、三态
? 该引脚输出高电平时，表示 CPU将访问
I/O端口，这时地址总线 A15～ A0提供 16位
I/O口地址
? 该引脚输出低电平时，表示 CPU将访问存
储器，这时地址总线 A19～ A0提供 20位存
储器地址
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2013-3-3 第二章 计算机总线技术 19
2,读写控制引脚 （续 2）
WR*（ Write）
? 写控制,输出、三态、低电平有效
? 有效时，表示 CPU正在写出数据给存储器
或 I/O端口
RD*（ Read）
? 读控制,输出、三态、低电平有效
? 有效时，表示 CPU正在从存储器或 I/O端
口读入数据
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2013-3-3 第二章 计算机总线技术 20
2,读写控制引脚 （续 3）
? IO/M*,WR*和 RD*是最基本的控制信号
? 组合 后，控制 4种基本的总线周期
总线周期 IO/M* WR* RD*
存储器读 低 高 低
存储器写 低 低 高
I/O读 高 高 低
I/O写 高 低 高
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2013-3-3 第二章 计算机总线技术 21
2,读写控制引脚 （续 4）
READY
? 存储器或 I/O口就绪,输入、高电平有效
? 在总线操作周期中,8088 CPU会在第 3个时钟周
期的前沿测试该引脚
– 如果测到高有效,CPU直接进入第 4个时钟周期
– 如果测到无效,CPU将插入等待周期 Tw
? CPU在等待周期中仍然要监测 READY信号，有
效则进入第 4个时钟周期，否则继续插入等待周
期 Tw。
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2013-3-3 第二章 计算机总线技术 22
2,读写控制引脚 （续 5）
DEN*（ Data Enable）
? 数据允许,输出、三态、低电平有效
? 有效时，表示当前数据总线上正在传送数据，
可利用他来控制对数据总线的驱动
DT/R*（ Data Transmit/Receive）
? 数据发送 /接收,输出、三态
? 该信号表明当前总线上数据的流向
? 高电平时数据自 CPU输出（发送）
? 低电平时数据输入 CPU（接收）
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2013-3-3 第二章 计算机总线技术 23
2,读写控制引脚 （续 6）
SS0*（ System Status 0）
? 最小组态模式下的 状态输出 信号
? 它与 IO/M*和 DT/R*一道，通过编码指示
CPU在最小组态下的 8种工作状态,
1,取指 5,中断响应
2,存储器读 6,I/O读
3,存储器写 7,I/O写
4,过渡状态 8,暂停
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2013-3-3 第二章 计算机总线技术 24
3,中断请求和响应引脚
INTR（ Interrupt Request）
? 可屏蔽中断请求,输入、高电平有效
? 有效时，表示请求设备向 CPU申请可屏蔽
中断
? 该请求的优先级别较低，并可通过关中断
指令 CLI清除标志寄存器中的 IF标志、从
而对中断请求进行屏蔽
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2013-3-3 第二章 计算机总线技术 25
3,中断请求和响应引脚 （续 1）
INTA*（ Interrupt Acknowledge）
? 可屏蔽中断响应,输出、低电平有效
? 有效时，表示来自 INTR引脚的中断请求
已被 CPU响应,CPU进入中断响应周期
? 中断响应周期是连续的两个，每个都发出
有效响应信号，以便通知外设他们的中断
请求已被响应、并令有关设备将中断向量
号送到数据总线
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2013-3-3 第二章 计算机总线技术 26
3,中断请求和响应引脚 （续 2）
NMI（ Non-Maskable Interrupt）
? 不可屏蔽中断请求,输入、上升沿有效
? 有效时，表示外界向 CPU申请不可屏蔽中断
? 该请求的优先级别高于 INTR，并且不能在 CPU内被
屏蔽
? 当系统发生紧急情况时，可通过他向 CPU申请不可
屏蔽中断服务
主机与外设进行数据交换通常采用可屏蔽中断
不可屏蔽中断通常用于处理掉电等系统故障
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2013-3-3 第二章 计算机总线技术 27
4,总线请求和响应引脚
HOLD
? 总线保持 （即总线请求），输入、高电平有效
? 有效时，表示总线请求设备向 CPU申请占有总
线
? 该信号从有效回到无效时，表示总线请求设备
对总线的使用已经结束，通知 CPU收回对总线
的控制权
DMA控制器等主控设备通过 HOLD申请
占用系统总线 （ 通常由 CPU控制 ）
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2013-3-3 第二章 计算机总线技术 28
4,总线请求和响应引脚 （续 1）
HLDA（ HOLD Acknowledge）
? 总线保持响应 （即总线响应），输出、高电平
有效
? 有效时，表示 CPU已响应总线请求并已将总线
释放
? 此时 CPU的 地址总线, 数据总线 及 具有三态输
出能力的控制总线 将全面呈现高阻，使总线请
求设备可以顺利接管总线
? 待到总线请求信号 HOLD无效，总线响应信号
HLDA也转为无效,CPU重新获得总线控制权
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2013-3-3 第二章 计算机总线技术 29
5,其它引脚
RESET
? 复位请求,输入、高电平有效
? 该信号有效，将使 CPU回到其初始状态；
当他再度返回无效时,CPU将重新开始
工作
? 8088复位后 CS＝ FFFFH,IP＝ 0000H，
所以程序入口在物理地址 FFFF0H
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2013-3-3 第二章 计算机总线技术 30
5,其它引脚 （续 1）
CLK（ Clock）
? 时钟输入
? 系统通过该引脚给 CPU提供内部定时信号。
8088的标准工作时钟为 5MHz
? IBM PC/XT机的 8088采用了 4.77MHz的时
钟，其周期约为 210ns
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2013-3-3 第二章 计算机总线技术 31
5,其它引脚 （续 2）
Vcc
? 电源输入,向 CPU提供＋ 5V电源
GND
? 接地,向 CPU提供参考地电平
MN/MX*（ Minimum/Maximum）
? 组态选择,输入
? 接高电平时,8088引脚工作在最小组态；
反之,8088工作在最大组态
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2013-3-3 第二章 计算机总线技术 32
5,其它引脚 （续 3）
TEST*
? 测试,输入、低电平有效
? 该引脚与 WAIT指令配合使用
? 当 CPU执行 WAIT指令时，他将在每个时钟周期
对该引脚进行测试：如果无效，则程序踏步并
继续测试；如果有效，则程序恢复运行
? 也就是说,WAIT指令使 CPU产生等待，直到引
脚有效为止
? 在使用协处理器 8087时，通过引脚和 WAIT指令，
可使 8088与 8087的操作保持同步
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2013-3-3 第二章 计算机总线技术 33
―引脚”小结
CPU引脚是系统总线的基本信号
可以分成三类信号,
? 8位数据线,D0～ D7
? 20位地址线,A0～ A19
? 控制线,
– ALE,IO/M*,WR*,RD*,READY
– INTR,INTA*,NMI,HOLD,HLDA
– RESET,CLK,Vcc,GND
有问题！
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2013-3-3 第二章 计算机总线技术 34
2.1.2 最小组态的总线形成
AD7～ AD0
A15～ A8
A19/S6～ A16/S3
+5V
8088
ALE
8282
STB
系统总线信号
A19～ A16
A15～ A8
A7～ A0
D7～ D0
IO/M*
RD*
WR*
8282
STB
8282
STB
8286 T
OE*
MN/MX*
IO/M*
RD*
WR*
DT/R*
DEN*
OE*
OE*
OE*
（ 1） 20位地址总线 ——
采用 3个三态透明锁存器 8282进行锁存和驱动
（ 2） 8位数据总线 ——
采用数据收发器 8286进行驱动
（ 3）系统控制信号 ——
由 8088引脚直接提供
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2013-3-3 第二章 计算机总线技术 35
2.1.2 最小组态的总线形成
AD7～ AD0
A15～ A8
A19/S6～ A16/S3
+5V
8088
ALE
8282
STB
系统总线信号
A19～ A16
A15～ A8
A7～ A0
D7～ D0
IO/M*
RD*
WR*
8282
STB
8282
STB
8286 T
OE*
MN/MX*
IO/M*
RD*
WR*
DT/R*
DEN*
OE*
OE*
OE*
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2013-3-3 第二章 计算机总线技术 36
（ 1） 20位地址总线的形成
? 采用 3个 8282进行锁存和驱动
? Intel 8282是三态透明锁存器，类似有 Intel
8283和通用数字集成电路芯片 373
? 三态输出,
– 输出控制信号有效时，允许数据输出；
– 无效时，不允许数据输出，呈高阻状态
? 透明：锁存器的输出能够跟随输入变化
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2013-3-3 第二章 计算机总线技术 37
（ 2） 8位数据总线的形成
? 采用数据收发器 8286进行双向驱动
? Intel 8286是 8位三态双向缓冲器，类
似功能的器件还有 Intel 8287、通用数
字集成电路 245等
? 另外，接口电路中也经常使用三态单
向缓冲器，例如通用数字集成电路 244
就是一个常用的双 4位三态单向缓冲器
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2013-3-3 第二章 计算机总线技术 38
（ 3） 系统控制信号的形成
? 由 8088引脚直接提供
? 因为基本的控制信号 8088引脚中都含有
? 例如,IO/M*,WR*,RD*等
? 其它信号的情况看 详图
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2013-3-3 第二章 计算机总线技术 39
2.1.3 最大组态的引脚定义
? 8088的数据 /地址等引脚在最大组态与最小组态时
相同
? 有些控制信号不相同，主要是用于输出操作编码信
号，由总线控制器 8288译码产生系统控制信号,
– S2*,S1*,S0*——3个状态信号
– LOCK*——总线封锁信号
– QS1,QS0——指令队列状态信号
– RQ*/GT0*,RQ*/GT1*——2个总线请求 /同意信号
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2013-3-3 第二章 计算机总线技术 40
2.1.4 最大组态的总线形成 系统总线信号
MEMR*
MEMW*
IOR*
IOW*
INTA*
DMA
应答电路
AENBRD
AEN’*
AEN*
CEN
A19～ A12
A11～ A8
A7～ A0
D7～ D0
AD7～ AD0
A11～ A8
A19/S6～ A16/S3
A15～ A12
74LS245
74LS373
74LS373
G
G
G*
DIR
74LS244
8088
OE*
8288
DT/R*
DEN
ALE
S2*～ S0* S2*～ S0*
MN/MX*
OE*
E*
MRDC*
AMTW*
IORC*
AIOWC*
INTA*
⑴ 系统地址总线
采用三态透明锁存器 74LS373和三态单向缓冲器
74LS244
⑵ 系统数据总线
通过三态双向缓冲器 74LS245形成和驱动
⑶ 系统控制总线
主要由总线控制器 8288形成
MEMR*,MEMW*,IOR*,IOW*,INTA*
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2013-3-3 第二章 计算机总线技术 41
第三节 Unit 3
内部总线
Internal Bus
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2013-3-3 第二章 计算机总线技术 42
本节主要内容
? STD总线
? PC系列总线
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2013-3-3 第二章 计算机总线技术 43
2-3-1 STD总线（ 1）
? STD总线的特点,
56根并行总线，采用小模板结构,尺寸为 165× 114mm
– 模块化的总体设计布局
– 开放式的系统结构
– 拥有丰富的 I/O功能
– 模板的小尺寸设计,减少冲击和震动的影
响
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2013-3-3 第二章 计算机总线技术 44
2-3-1 STD总线（ 2）
? STD总线的信号分配
56根并行总线都有明确的定义，按功能可分为五大类
(1)逻辑电源线 6根 (引线 1～ 6)
(2)数据总线 8根 (引线 7～ 14)
(3)地址总线 16根 (引线 15～ 30)
(4)控制总线 22根 (引线 31～ 52)
(5)辅助电源线 4根 (引线 53～ 56)
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2013-3-3 第二章 计算机总线技术 45
2-3-1 STD总线（ 3）
? STD总线与存储器和 I/O的连接
– 与存储器的连接方法
? 总线低位地址 A0～ A12直接连接到各存储器芯片,
高位地址 A13～ A15用来选片 （ 可选 64K基本存储
器, 通过扩展, 可增至 128K）
– 与 I/O的连接
? 地址码的低位字节连接到总线译码器,形成选板
信号和选口信号,选通 I/O端口工作 （ 可选 128个
口, 扩展后可增至 256个口 ）
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2013-3-3 第二章 计算机总线技术 46
2-3-2 PC系列总线（ 1）
? IPC机的优点
– (1)IPC机与 PC机的软件完全兼容；
– (2)开放性的结构和软硬件标准的公开；
– (3)各类高性能 I/O模板成熟,性能价格比提高；
– (4) IPC机本身的性能指标不断提高,已能适应
工业环境的基本要求；
– (5)通信与网络技术的引入，便于通过网络连
接,组成可靠性高、灵活性强的多级系统体系。
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2013-3-3 第二章 计算机总线技术 47
2-3-2 PC系列总线（ 2）
? PC系列总线
– ISA总线
– MCA：微通道体系结构
– EISA总线
– PCI局部总线
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2013-3-3 第二章 计算机总线技术 48
第 八节 Unit 8
地址译码
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2013-3-3 第二章 计算机总线技术 49
本节主要内容
? 地址译码器
? 译码器的使用
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2013-3-3 第二章 计算机总线技术 50
地址重复
? 一个存储单元具有多个存储地址的现象
? 原因：有些高位地址线没有用、可任意
? 使用地址：出现地址重复时，常选取其
中既好用、又不冲突的一个,可用地址,
? 例如,00000H～ 07FFFH
? 选取的原则：高位地址全为 0的地址
高位地址译码才更好
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2013-3-3 第二章 计算机总线技术 51
⑴ 译码和译码器
? 译码：将某个特定的“编码输入”
翻译为唯一“有效输出”的过程
? 译码电路可以使用 门电路组合逻辑
? 译码电路更多的是采用集成 译码器
– 常用的 2:4译码器,74LS139
– 常用的 3:8译码器,74LS138
– 常用的 4:16译码器,74LS154
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2013-3-3 第二章 计算机总线技术 56
⑵ 全译码
? 所有的系统地址线均参与对存储单元
的译码寻址
? 包括低位地址线对芯片内各存储单元
的译码寻址（片内译码），高位地址
线对存储芯片的译码寻址（片选译码）
? 采用全译码,每个存储单元的地址都
是唯一的,不存在地址重复
? 译码电路可能比较复杂、连线也较多
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2013-3-3 第二章 计算机总线技术 57
全译码示例
A15
A14
A13
A16
C
B
A
E3 138
2764 A
19
A18
A17
A12～ A0
CE Y6
E2
E1
IO/M
1C000H
1DFFFH
全 0
全 1
0 0 0 1 1 1 0
0 0 0 1 1 1 0
地址范围 A12～ A0 A19A18A17A16A15A14 A13
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2013-3-3 第二章 计算机总线技术 58
⑶ 部分译码
? 只有部分（高位）地址线参与对存
储芯片的译码
? 每个存储单元将对应多个地址 （地
址重复），需要选取一个可用地址
? 可简化译码电路的设计
? 但系统的部分地址空间将被浪费
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2013-3-3 第二章 计算机总线技术 59
部分译码示例
138
A17
A16
A11～ A0
A14
A13
A12 (4) (3) (2) (1)
2732 2732 2732 2732
C
B
A
E3
E2
E1 IO/M
CE CE CE CE
Y0
Y1
Y2
Y3
A19～ A15 A14～ A12 A11～ A0 一个可用地址
1
2
3
4
×× 10×
×× 10×
×× 10×
×× 10×
000
001
010
011
全 0～全 1
全 0～全 1
全 0～全 1
全 0～全 1
20000H～ 20FFFH
21000H～ 21FFFH
22000H～ 22FFFH
23000H～ 23FFFH
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2013-3-3 第二章 计算机总线技术 60
⑷ 线选译码
? 只用少数几根高位地址线进行芯片
的译码，且每根负责选中一个芯片
（组）
? 虽构成简单，但地址空间严重浪费
? 必然会出现地址重复
? 一个存储地址会对应多个存储单元
? 多个存储单元共用的存储地址不应
使用
— 计算机控制系统 — 燕山大学自动化系
2013-3-3 第二章 计算机总线技术 61
线选译码示例
A14
A12～ A0
A13
(1)
2764
(2)
2764
CE CE
A19～ 15 A14 A13 A12～ A0 一个可用地址
1
2
×××××
×××××
1 0
0 1
全 0～全 1
全 0～全 1
04000H～ 05FFFH
02000H～ 03FFFH
切记,A14 A13＝ 00的情况不能出现
00000H～ 01FFFH的地址不可使用
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2013-3-3 第二章 计算机总线技术 62
本章小结
? 总线的分类
? 8088总线的形成
? 地址译码
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2013-3-3 第二章 计算机总线技术 63
第二章 结束
THE End
2013-3-3 第二章 计算机总线技术 1
第二章
微机总线及系统扩展
— 计算机控制系统 — 燕山大学自动化系
— 计算机控制系统 — 燕山大学自动化系
2013-3-3 第二章 计算机总线技术 2
本章主要内容
? 计算机总线的一般概述
? 计算机总线的体系结构
? 系统的扩展
? 地址译码
— 计算机控制系统 — 燕山大学自动化系
2013-3-3 第二章 计算机总线技术 3
第一节 Unit 1
微机总线及总线构成
— 计算机控制系统 — 燕山大学自动化系
2013-3-3 第二章 计算机总线技术 4
本节主要内容
? 总线的分类
? 总线的模板化结构
— 计算机控制系统 — 燕山大学自动化系
2013-3-3 第二章 计算机总线技术 5
2-1-1 总线结构连接（ 1）
? 总线结构连接示意图
总线
1 #
总线接
口
2 # 3 #
4 # 5 # 6 #
总线与总线
接口一起便
称之为总线
结构
— 计算机控制系统 — 燕山大学自动化系
2013-3-3 第二章 计算机总线技术 6
2-1-1 总线结构连接（ 2）
? 总线结构连接的优点
– 结构由面向 CPU变为面向总线
– 硬件、软件模块化设计与生产
– 结构清晰,便于灵活组态、扩充、改进与升级
– 符合同一总线标准的产品兼容性强
– 满足用户不同的需要,容易构成各种用途的计算
机应用系统
— 计算机控制系统 — 燕山大学自动化系
2013-3-3 第二章 计算机总线技术 7
2-1-2 总线的分类（ 1）
? 按相对于 CPU位置划分，总线有
– 内部总线（ Internal Bus)
? 用于计算机内部模块（板）之间通信
– 外部总线（ External Bus)：又称通讯总线
? 用于计算机之间或计算机与设备之间通信
? 根据总线的层次结构划分，总线可分为
– CPU总线
– 存储总线
– 系统总线
– 外部总线
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2013-3-3 第二章 计算机总线技术 8
2-1-2 总线的分类（ 2）
? 按功能或信号类型划分
? 数据总线 D：用于传递数据信息
? 地址总线 A：用于传递地址信息
? 控制总线 C：包括控制、时序和中断信号线，
用于传递各种控制信息，决定了总线的性能好
坏
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2013-3-3 第二章 计算机总线技术 9
2-1-2 总线的分类（ 3）
……
CPU
总线
母板
RAM
ROM
A/D
D/A
外部总线
接口
数据总线 D
地址总线 A
控制总线 C
电源总线 P
? 总线系统的信号类型
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2013-3-3 第二章 计算机总线技术 10
第二节 Unit 2
CPU总线及标准微机总线的生成
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2013-3-3 第二章 计算机总线技术 11
本节主要内容
? 8088的标准总线形成
— 计算机控制系统 — 燕山大学自动化系
2013-3-3 第二章 计算机总线技术 12
8088的引脚图
1
2
3
4
5
6
7
8
9
10
11
12
13
14
15
16
17
18
19
20
40
39
38
37
36
35
34
33
32
31
30
29
28
27
26
25
24
23
22
21
GND
A14
A13
A12
A11
A10
A9
A8
AD7
AD6
AD5
AD4
AD3
AD2
AD1
AD0
NMI
INTR
CLK
GND
VCC
AD15
AD16 / S3
AD17 / S4
AD18 / S5
AD19 / S6
SS0* (HIGH)
MN / MX*
RD*
HOLD (RQ)*/ GT0*)
HLDA (RQ1* /GT1*)
WR* (LOCK*)
M / IO ( S2* )
DT / R* ( S1* )
DEN ( S0 )
ALE
INTA
TEST*
READY
RESET
8088
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2013-3-3 第二章 计算机总线技术 13
2.1.1 最小组态的引脚信号
1,数据和地址引脚
2,读写控制引脚
3,中断请求和响应引脚
4,总线请求和响应引脚
5,其它引脚
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2013-3-3 第二章 计算机总线技术 14
1,数据和地址引脚
AD7～ AD0（ Address/Data）
? 地址 /数据 分时复用 引脚，双向、三态
? 在访问存储器或外设的总线操作周期中，
这些引脚在第一个时钟周期输出存储器或
I/O端口的低 8位地址 A7～ A0
? 其他时间用于传送 8位数据 D7～ D0
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2013-3-3 第二章 计算机总线技术 15
1,数据和地址引脚 （续 1）
A15～ A8（ Address）
? 中间 8位 地址引脚,输出、三态
? 这些引脚在访问存储器或外设时，提供全
部 20位地址中的中间 8位地址 A15～ A8
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2013-3-3 第二章 计算机总线技术 16
1,数据和地址引脚 （续 2）
A19/S6～ A16/S3（ Address/Status）
? 地址 /状态 分时复用引脚，输出、三态
? 这些引脚在访问存储器的第一个时钟周期
输出高 4位地址 A19～ A16
? 在访问外设的第一个时钟周期全部输出低
电平无效
? 其他时间输出状态信号 S6～ S3
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2013-3-3 第二章 计算机总线技术 17
2,读写控制引脚
ALE（ Address Latch Enable）
? 地址锁存允许,输出、三态、高电平有效
? ALE引脚高有效时，表示复用引脚：
AD7～ AD0和 A19/S6～ A16/S3正在传送地址
信息
? 由于地址信息在这些复用引脚上出现的时
间很短暂，所以系统可以利用 ALE引脚将
地址锁存起来
— 计算机控制系统 — 燕山大学自动化系
2013-3-3 第二章 计算机总线技术 18
2,读写控制引脚 （续 1）
IO/M*（ Input and Output/Memory）
? I/O或存储器访问,输出、三态
? 该引脚输出高电平时，表示 CPU将访问
I/O端口，这时地址总线 A15～ A0提供 16位
I/O口地址
? 该引脚输出低电平时，表示 CPU将访问存
储器，这时地址总线 A19～ A0提供 20位存
储器地址
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2013-3-3 第二章 计算机总线技术 19
2,读写控制引脚 （续 2）
WR*（ Write）
? 写控制,输出、三态、低电平有效
? 有效时，表示 CPU正在写出数据给存储器
或 I/O端口
RD*（ Read）
? 读控制,输出、三态、低电平有效
? 有效时，表示 CPU正在从存储器或 I/O端
口读入数据
— 计算机控制系统 — 燕山大学自动化系
2013-3-3 第二章 计算机总线技术 20
2,读写控制引脚 （续 3）
? IO/M*,WR*和 RD*是最基本的控制信号
? 组合 后，控制 4种基本的总线周期
总线周期 IO/M* WR* RD*
存储器读 低 高 低
存储器写 低 低 高
I/O读 高 高 低
I/O写 高 低 高
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2013-3-3 第二章 计算机总线技术 21
2,读写控制引脚 （续 4）
READY
? 存储器或 I/O口就绪,输入、高电平有效
? 在总线操作周期中,8088 CPU会在第 3个时钟周
期的前沿测试该引脚
– 如果测到高有效,CPU直接进入第 4个时钟周期
– 如果测到无效,CPU将插入等待周期 Tw
? CPU在等待周期中仍然要监测 READY信号，有
效则进入第 4个时钟周期，否则继续插入等待周
期 Tw。
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2013-3-3 第二章 计算机总线技术 22
2,读写控制引脚 （续 5）
DEN*（ Data Enable）
? 数据允许,输出、三态、低电平有效
? 有效时，表示当前数据总线上正在传送数据，
可利用他来控制对数据总线的驱动
DT/R*（ Data Transmit/Receive）
? 数据发送 /接收,输出、三态
? 该信号表明当前总线上数据的流向
? 高电平时数据自 CPU输出（发送）
? 低电平时数据输入 CPU（接收）
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2013-3-3 第二章 计算机总线技术 23
2,读写控制引脚 （续 6）
SS0*（ System Status 0）
? 最小组态模式下的 状态输出 信号
? 它与 IO/M*和 DT/R*一道，通过编码指示
CPU在最小组态下的 8种工作状态,
1,取指 5,中断响应
2,存储器读 6,I/O读
3,存储器写 7,I/O写
4,过渡状态 8,暂停
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2013-3-3 第二章 计算机总线技术 24
3,中断请求和响应引脚
INTR（ Interrupt Request）
? 可屏蔽中断请求,输入、高电平有效
? 有效时，表示请求设备向 CPU申请可屏蔽
中断
? 该请求的优先级别较低，并可通过关中断
指令 CLI清除标志寄存器中的 IF标志、从
而对中断请求进行屏蔽
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2013-3-3 第二章 计算机总线技术 25
3,中断请求和响应引脚 （续 1）
INTA*（ Interrupt Acknowledge）
? 可屏蔽中断响应,输出、低电平有效
? 有效时，表示来自 INTR引脚的中断请求
已被 CPU响应,CPU进入中断响应周期
? 中断响应周期是连续的两个，每个都发出
有效响应信号，以便通知外设他们的中断
请求已被响应、并令有关设备将中断向量
号送到数据总线
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2013-3-3 第二章 计算机总线技术 26
3,中断请求和响应引脚 （续 2）
NMI（ Non-Maskable Interrupt）
? 不可屏蔽中断请求,输入、上升沿有效
? 有效时，表示外界向 CPU申请不可屏蔽中断
? 该请求的优先级别高于 INTR，并且不能在 CPU内被
屏蔽
? 当系统发生紧急情况时，可通过他向 CPU申请不可
屏蔽中断服务
主机与外设进行数据交换通常采用可屏蔽中断
不可屏蔽中断通常用于处理掉电等系统故障
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2013-3-3 第二章 计算机总线技术 27
4,总线请求和响应引脚
HOLD
? 总线保持 （即总线请求），输入、高电平有效
? 有效时，表示总线请求设备向 CPU申请占有总
线
? 该信号从有效回到无效时，表示总线请求设备
对总线的使用已经结束，通知 CPU收回对总线
的控制权
DMA控制器等主控设备通过 HOLD申请
占用系统总线 （ 通常由 CPU控制 ）
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2013-3-3 第二章 计算机总线技术 28
4,总线请求和响应引脚 （续 1）
HLDA（ HOLD Acknowledge）
? 总线保持响应 （即总线响应），输出、高电平
有效
? 有效时，表示 CPU已响应总线请求并已将总线
释放
? 此时 CPU的 地址总线, 数据总线 及 具有三态输
出能力的控制总线 将全面呈现高阻，使总线请
求设备可以顺利接管总线
? 待到总线请求信号 HOLD无效，总线响应信号
HLDA也转为无效,CPU重新获得总线控制权
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2013-3-3 第二章 计算机总线技术 29
5,其它引脚
RESET
? 复位请求,输入、高电平有效
? 该信号有效，将使 CPU回到其初始状态；
当他再度返回无效时,CPU将重新开始
工作
? 8088复位后 CS＝ FFFFH,IP＝ 0000H，
所以程序入口在物理地址 FFFF0H
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2013-3-3 第二章 计算机总线技术 30
5,其它引脚 （续 1）
CLK（ Clock）
? 时钟输入
? 系统通过该引脚给 CPU提供内部定时信号。
8088的标准工作时钟为 5MHz
? IBM PC/XT机的 8088采用了 4.77MHz的时
钟，其周期约为 210ns
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2013-3-3 第二章 计算机总线技术 31
5,其它引脚 （续 2）
Vcc
? 电源输入,向 CPU提供＋ 5V电源
GND
? 接地,向 CPU提供参考地电平
MN/MX*（ Minimum/Maximum）
? 组态选择,输入
? 接高电平时,8088引脚工作在最小组态；
反之,8088工作在最大组态
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2013-3-3 第二章 计算机总线技术 32
5,其它引脚 （续 3）
TEST*
? 测试,输入、低电平有效
? 该引脚与 WAIT指令配合使用
? 当 CPU执行 WAIT指令时，他将在每个时钟周期
对该引脚进行测试：如果无效，则程序踏步并
继续测试；如果有效，则程序恢复运行
? 也就是说,WAIT指令使 CPU产生等待，直到引
脚有效为止
? 在使用协处理器 8087时，通过引脚和 WAIT指令，
可使 8088与 8087的操作保持同步
— 计算机控制系统 — 燕山大学自动化系
2013-3-3 第二章 计算机总线技术 33
―引脚”小结
CPU引脚是系统总线的基本信号
可以分成三类信号,
? 8位数据线,D0～ D7
? 20位地址线,A0～ A19
? 控制线,
– ALE,IO/M*,WR*,RD*,READY
– INTR,INTA*,NMI,HOLD,HLDA
– RESET,CLK,Vcc,GND
有问题！
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2013-3-3 第二章 计算机总线技术 34
2.1.2 最小组态的总线形成
AD7～ AD0
A15～ A8
A19/S6～ A16/S3
+5V
8088
ALE
8282
STB
系统总线信号
A19～ A16
A15～ A8
A7～ A0
D7～ D0
IO/M*
RD*
WR*
8282
STB
8282
STB
8286 T
OE*
MN/MX*
IO/M*
RD*
WR*
DT/R*
DEN*
OE*
OE*
OE*
（ 1） 20位地址总线 ——
采用 3个三态透明锁存器 8282进行锁存和驱动
（ 2） 8位数据总线 ——
采用数据收发器 8286进行驱动
（ 3）系统控制信号 ——
由 8088引脚直接提供
— 计算机控制系统 — 燕山大学自动化系
2013-3-3 第二章 计算机总线技术 35
2.1.2 最小组态的总线形成
AD7～ AD0
A15～ A8
A19/S6～ A16/S3
+5V
8088
ALE
8282
STB
系统总线信号
A19～ A16
A15～ A8
A7～ A0
D7～ D0
IO/M*
RD*
WR*
8282
STB
8282
STB
8286 T
OE*
MN/MX*
IO/M*
RD*
WR*
DT/R*
DEN*
OE*
OE*
OE*
— 计算机控制系统 — 燕山大学自动化系
2013-3-3 第二章 计算机总线技术 36
（ 1） 20位地址总线的形成
? 采用 3个 8282进行锁存和驱动
? Intel 8282是三态透明锁存器，类似有 Intel
8283和通用数字集成电路芯片 373
? 三态输出,
– 输出控制信号有效时，允许数据输出；
– 无效时，不允许数据输出，呈高阻状态
? 透明：锁存器的输出能够跟随输入变化
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2013-3-3 第二章 计算机总线技术 37
（ 2） 8位数据总线的形成
? 采用数据收发器 8286进行双向驱动
? Intel 8286是 8位三态双向缓冲器，类
似功能的器件还有 Intel 8287、通用数
字集成电路 245等
? 另外，接口电路中也经常使用三态单
向缓冲器，例如通用数字集成电路 244
就是一个常用的双 4位三态单向缓冲器
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2013-3-3 第二章 计算机总线技术 38
（ 3） 系统控制信号的形成
? 由 8088引脚直接提供
? 因为基本的控制信号 8088引脚中都含有
? 例如,IO/M*,WR*,RD*等
? 其它信号的情况看 详图
— 计算机控制系统 — 燕山大学自动化系
2013-3-3 第二章 计算机总线技术 39
2.1.3 最大组态的引脚定义
? 8088的数据 /地址等引脚在最大组态与最小组态时
相同
? 有些控制信号不相同，主要是用于输出操作编码信
号，由总线控制器 8288译码产生系统控制信号,
– S2*,S1*,S0*——3个状态信号
– LOCK*——总线封锁信号
– QS1,QS0——指令队列状态信号
– RQ*/GT0*,RQ*/GT1*——2个总线请求 /同意信号
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2013-3-3 第二章 计算机总线技术 40
2.1.4 最大组态的总线形成 系统总线信号
MEMR*
MEMW*
IOR*
IOW*
INTA*
DMA
应答电路
AENBRD
AEN’*
AEN*
CEN
A19～ A12
A11～ A8
A7～ A0
D7～ D0
AD7～ AD0
A11～ A8
A19/S6～ A16/S3
A15～ A12
74LS245
74LS373
74LS373
G
G
G*
DIR
74LS244
8088
OE*
8288
DT/R*
DEN
ALE
S2*～ S0* S2*～ S0*
MN/MX*
OE*
E*
MRDC*
AMTW*
IORC*
AIOWC*
INTA*
⑴ 系统地址总线
采用三态透明锁存器 74LS373和三态单向缓冲器
74LS244
⑵ 系统数据总线
通过三态双向缓冲器 74LS245形成和驱动
⑶ 系统控制总线
主要由总线控制器 8288形成
MEMR*,MEMW*,IOR*,IOW*,INTA*
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2013-3-3 第二章 计算机总线技术 41
第三节 Unit 3
内部总线
Internal Bus
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2013-3-3 第二章 计算机总线技术 42
本节主要内容
? STD总线
? PC系列总线
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2013-3-3 第二章 计算机总线技术 43
2-3-1 STD总线（ 1）
? STD总线的特点,
56根并行总线，采用小模板结构,尺寸为 165× 114mm
– 模块化的总体设计布局
– 开放式的系统结构
– 拥有丰富的 I/O功能
– 模板的小尺寸设计,减少冲击和震动的影
响
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2013-3-3 第二章 计算机总线技术 44
2-3-1 STD总线（ 2）
? STD总线的信号分配
56根并行总线都有明确的定义，按功能可分为五大类
(1)逻辑电源线 6根 (引线 1～ 6)
(2)数据总线 8根 (引线 7～ 14)
(3)地址总线 16根 (引线 15～ 30)
(4)控制总线 22根 (引线 31～ 52)
(5)辅助电源线 4根 (引线 53～ 56)
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2013-3-3 第二章 计算机总线技术 45
2-3-1 STD总线（ 3）
? STD总线与存储器和 I/O的连接
– 与存储器的连接方法
? 总线低位地址 A0～ A12直接连接到各存储器芯片,
高位地址 A13～ A15用来选片 （ 可选 64K基本存储
器, 通过扩展, 可增至 128K）
– 与 I/O的连接
? 地址码的低位字节连接到总线译码器,形成选板
信号和选口信号,选通 I/O端口工作 （ 可选 128个
口, 扩展后可增至 256个口 ）
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2013-3-3 第二章 计算机总线技术 46
2-3-2 PC系列总线（ 1）
? IPC机的优点
– (1)IPC机与 PC机的软件完全兼容；
– (2)开放性的结构和软硬件标准的公开；
– (3)各类高性能 I/O模板成熟,性能价格比提高；
– (4) IPC机本身的性能指标不断提高,已能适应
工业环境的基本要求；
– (5)通信与网络技术的引入，便于通过网络连
接,组成可靠性高、灵活性强的多级系统体系。
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2013-3-3 第二章 计算机总线技术 47
2-3-2 PC系列总线（ 2）
? PC系列总线
– ISA总线
– MCA：微通道体系结构
– EISA总线
– PCI局部总线
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2013-3-3 第二章 计算机总线技术 48
第 八节 Unit 8
地址译码
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2013-3-3 第二章 计算机总线技术 49
本节主要内容
? 地址译码器
? 译码器的使用
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2013-3-3 第二章 计算机总线技术 50
地址重复
? 一个存储单元具有多个存储地址的现象
? 原因：有些高位地址线没有用、可任意
? 使用地址：出现地址重复时，常选取其
中既好用、又不冲突的一个,可用地址,
? 例如,00000H～ 07FFFH
? 选取的原则：高位地址全为 0的地址
高位地址译码才更好
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2013-3-3 第二章 计算机总线技术 51
⑴ 译码和译码器
? 译码：将某个特定的“编码输入”
翻译为唯一“有效输出”的过程
? 译码电路可以使用 门电路组合逻辑
? 译码电路更多的是采用集成 译码器
– 常用的 2:4译码器,74LS139
– 常用的 3:8译码器,74LS138
– 常用的 4:16译码器,74LS154
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2013-3-3 第二章 计算机总线技术 56
⑵ 全译码
? 所有的系统地址线均参与对存储单元
的译码寻址
? 包括低位地址线对芯片内各存储单元
的译码寻址（片内译码），高位地址
线对存储芯片的译码寻址（片选译码）
? 采用全译码,每个存储单元的地址都
是唯一的,不存在地址重复
? 译码电路可能比较复杂、连线也较多
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2013-3-3 第二章 计算机总线技术 57
全译码示例
A15
A14
A13
A16
C
B
A
E3 138
2764 A
19
A18
A17
A12～ A0
CE Y6
E2
E1
IO/M
1C000H
1DFFFH
全 0
全 1
0 0 0 1 1 1 0
0 0 0 1 1 1 0
地址范围 A12～ A0 A19A18A17A16A15A14 A13
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2013-3-3 第二章 计算机总线技术 58
⑶ 部分译码
? 只有部分（高位）地址线参与对存
储芯片的译码
? 每个存储单元将对应多个地址 （地
址重复），需要选取一个可用地址
? 可简化译码电路的设计
? 但系统的部分地址空间将被浪费
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2013-3-3 第二章 计算机总线技术 59
部分译码示例
138
A17
A16
A11～ A0
A14
A13
A12 (4) (3) (2) (1)
2732 2732 2732 2732
C
B
A
E3
E2
E1 IO/M
CE CE CE CE
Y0
Y1
Y2
Y3
A19～ A15 A14～ A12 A11～ A0 一个可用地址
1
2
3
4
×× 10×
×× 10×
×× 10×
×× 10×
000
001
010
011
全 0～全 1
全 0～全 1
全 0～全 1
全 0～全 1
20000H～ 20FFFH
21000H～ 21FFFH
22000H～ 22FFFH
23000H～ 23FFFH
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2013-3-3 第二章 计算机总线技术 60
⑷ 线选译码
? 只用少数几根高位地址线进行芯片
的译码，且每根负责选中一个芯片
（组）
? 虽构成简单，但地址空间严重浪费
? 必然会出现地址重复
? 一个存储地址会对应多个存储单元
? 多个存储单元共用的存储地址不应
使用
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2013-3-3 第二章 计算机总线技术 61
线选译码示例
A14
A12～ A0
A13
(1)
2764
(2)
2764
CE CE
A19～ 15 A14 A13 A12～ A0 一个可用地址
1
2
×××××
×××××
1 0
0 1
全 0～全 1
全 0～全 1
04000H～ 05FFFH
02000H～ 03FFFH
切记,A14 A13＝ 00的情况不能出现
00000H～ 01FFFH的地址不可使用
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2013-3-3 第二章 计算机总线技术 62
本章小结
? 总线的分类
? 8088总线的形成
? 地址译码
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2013-3-3 第二章 计算机总线技术 63
第二章 结束
THE End
