第 4章 时序逻辑电路引论
4.1 时序逻辑电路的基本概念时序逻辑电路的 特点,电路在任何时候的 输出稳定值,不仅与该时刻的 输入信号 有关,而且与该时刻以前的 电路状态有关 ;电路结构具有 反馈回路,
4.1.1 时序逻辑电路的结构模型
X Z
Q W
组合电路存储电路外部输入信号 外部输出信号驱动信号状态信号其中 X,Z,W,Q均可以是多变量,描述时序逻辑电路的三个方程,
输出方程,Z(tn)=F[X(tn),Q (tn)]
驱动方程,W(tn)=G[X(tn),Q (tn)]
状态方程,Q(tn+1)=H[W(tn),Q (tn)]
4.1.2 状态表和状态图描述时序电路的其它两种方法,① 状态表输入 原状态 新状态 输出
X Qn Qn+1 Z
输入原状态
Qn Qn+1/Z
X
新状态 / 输出
② 状态图
Qn
Qn+1X/Z
原状态新状态输入 / 输出例,一时序电路有一个输入变量 x,二个状态变量 q1和 q2,
一个输出变量 z,
两个状态变量的四种不同取值可定义电四种状态,
[q1,q2]=[0,0]≡A [q1,q2]=[0,1]≡B
[q1,q2]=[1,0]≡C [q1,q2]=[1,1]≡D
x Qn Qn+1 z
0 A D 0
1 A C 1
0 B B 1
1 B A 0
0 C C 1
1 C D 0
0 D A 0
1 D B 1
A C
B D
1/1
0/1
1/00/0
0/01/0
1/10/1
假设电路的状态表和状态图如下图所示,
当 x 信号按 0→1→1 →0 →1 →0 →1 →1 →0 →0的顺序输入电路时,电路的输出及状态变换如下,(设电路初态为 A)
时间 0 1 2 3 4 5 6 7 8 9 10
原态 A D B A D B B A C C C
输入 0 1 1 0 1 0 1 1 0 0
新态 D B A D B B A C C C
输出 0 1 0 0 1 1 0 1 1 1
4.2 存储器件存储电路由 存储器件 组成,能存储一位二值信号的器件称为 存储单元电路,存储单元电路大多是 双稳态 电路,
双稳态电路 特点,
① 具有两个稳定状态,用 0 和 1表示,在无外信号作用时,
电路长期处于某个稳定状态，这两个稳定状态可用来表示一位二进制代码。
② 它有一个或多个输入端，在 外加信号激励下，可使电路从一个状态转换成另一个状态。
两类存储单元电路,
(1) 锁存器 (2) 触发器锁存器,直接由激励信号控制电路状态的存储单元,
触发器,除激励信号外,还包含一个称为时钟的控制信号输入端,激励信号和时钟一起控制电路的状态,
锁存器和触发器工作波形示意图,
Reset
Set
Q
Set
Reset
Clock
Q
S
R
Q
Q
S
R
Q
Q
C
4.3 锁存器
(1) 电路结构及逻辑符号
≥1
≥1
SD
RD Q
Q S
R
Q
Q
S
R
Q
Q
或
SD,置位端 (置 1端 );
RD,复位端 (置 0端 );
两个输入端 (激励端 ):
定义,Q=0,Q=1 为 0状态 ; Q=1,Q=0 为 1状态,
4.3.1 RS锁存器
(2) 逻辑功能分析设,电路的原状态表示为 Qn,新状态表示为 Qn+1.
① SD=0; RD=0 (无激励信号 ),有下列两种情况,
≥1
≥1
0
0 Q
Q
0
1
1
0
≥1
≥1
0
0 Q
Q0
10
1
结论,Qn+1=Qn
② SD=0; RD=1 (置 0信号有效 ):
≥1
≥1
0
1 Q
Q
0
1
1
0
结论,Qn+1=0
③ SD=1; RD=0 (置 1信号有效 ):
≥1
≥1
1
0 Q
Q
1
0
0
1
结论,Qn+1=1
④ SD=1; RD=1 (置 0,置 1同时信号有效 ):
≥1
≥1
1
1 Q
Q
0
0
0
0
作用时
≥1
≥1
0
0 Q
Q
0
1
1
0
≥1
≥1
0
0 Q
Q0
10
1
激励信号 同时 消失后一般情况下,SD=RD=1应 禁止 使用。
RS锁存器的约束条件,SDRD=0 。
由与非门构成的 RS锁存器：
&
&
SD
RD Q
Q S
R
Q
Q
S
R
Q
Q
或
(3) RS锁存器的功能描述
SD RD Qn Qn+1
0 0 0 0
0 0 1 1
0 1 0 0
0 1 1 0
1 0 0 1
1 0 1 1
1 1 0 ×
1 1 1 ×
} 保持
} 置 0
} 置 1
} 禁止
① 特性表
② 特性方程
Qn+1=SD+RDQn
SDRD=0
③ 状态图 SD=1R
D=0
SD=0
RD=1
SD=×
RD=0SD=0R
D=×
0 1
RS锁存器工作波形图（初态假设为 0）
SD RD Qn Qn+1
0 0 0 0
0 0 1 1
0 1 0 0
0 1 1 0
1 0 0 1
1 0 1 1
1 1 0 ×
1 1 1 ×
0
0 0 0 0 0 0
0000
0 0 0 0
0000
1 1 1
11
1 1 1
111
×
×
SD
RD
Q
Q
4.3.2 门控 RS锁存器在 RS锁存器的基础上,加控制信号,使锁存器状态转换的 时间,受控制信号的控制,
≥1
≥1
&
&
RD
SD
R
S
C
Q
Q
1S
C1
1R
Q
Q
RD=R·C SD=S·C
当 C=1时,门控 RS锁存器功能和 RS锁存器完全相同 ;
当 C=0时,RD=SD=0,锁存器状态保持不变,
门控 RS锁存器特性方程,
Qn+1=S+RQn
SR=0{ C=1时成立
4.3.3 D锁存器能将呈现在激励输入端的 单路数据 D存入交叉耦合结构的锁存器单元中,
D锁存器原理图,
&&
&
RD
SDD
C
Q
Q&
1 电路功能分析,
(1)当 C=0时,RD=SD=1,
电路处于保持状态 ;
(2) 当 C=1时,RD=D,SD=D
电路的新状态为 D.
D锁存器特性表,
D Qn Qn+1
0 0 0
0 1 0
1 0 1
1 1 1
D锁存器特性方程,
Qn+1=D
D=1
D=0
D=0 D=1
0 1
状态图
1D
C1
Q
Q
逻辑符号
D锁存器工作波形图,(假设初态为 0)
D
C
Q
锁存 Q跟随 D 锁存 Q跟随 D 锁存
4.4 触发器利用一个称为,时钟,的特殊 定时控制信号 去限制存储单元状态的 改变时间,具有这种特点的存储单元电路称为 触发器,
4.4.1 主从触发器
1,主从 RS 触发器
(1)在 CP=0时,主 锁存器 F1的控制门打开,处于 工作状态,主锁存器按 S,R的值改变 中间状态 Qm;从 锁存器 F2的控制门关闭,处于 保持状态 ;
一,电路结构二,工作原理
(2)在 CP=1时,主 锁存器 F1的控制门关闭,进入 保持状态 ;
从 锁存器 F2的控制门打开,处于 工作状态,电路根据
Qm的状态改变 输出状态 ;
1S
C1
1R
Q
Q
1S
C1
1R
Q
Q
11
Q
Q
S
R
CP
主 锁存器 从 锁存器
F1 F2
Qm
Qm
三,电路特点
(1) CP脉冲不论在低电平或高电平期间,电路的输出状态最多只 改变一次 ;(常把控制信号有效期间,输出状态发生 多次变化 的现象称为 空翻 )
(2) 将主从 RS触发器用于时序电路中,不会因 不稳定 而产生 振荡,
四,电路符号 1S
C1
1R
Q
Q
,”称为延迟符号,表示该触发器在 CP=0时接收
R,S的数据,而在 CP的上升沿时,输出改变状态五,特性表和特性方程主从 RS触发器的特性表和特性方程和 RS锁存器基本相同,只是在列特性表时,
要加上 CP脉冲标志,
SD RD Qn Qn+1
0 0 0 0
0 0 1 1
0 1 0 0
0 1 1 0
1 0 0 1
1 0 1 1
1 1 0 ×
1 1 1 ×
× × × Qn
CP
×
主从 RS触发器的特性表特性方程
Qn+1=S+RQn
SR=0{
六,主从 RS 触发器定时波形
CP
主 选通 保持 选通 保持 选通 保持 选通 保持从 保持 选通 保持 选通 保持 选通 保持 选通
S
R
Qm
Q
2,主从 D 触发器
1D
C1
Q
Q
1D
C1
Q
Q
11
Q
Q
D
CP
主 锁存器 从 锁存器
F1 F2
Qm
Qm
1D
C1
Q
Q
工作原理,
(1) 当 CP=0时,主锁存器被选通,Qm=D,从锁存器保持原态 ;
(2) 当 CP=1时,主锁存器保持原态,从锁存器被选通,Q=Qm;
特性方程,Qn+1=D
定时波形图
CP
D
Qm
Q
3,主从 JK 触发器为去除主从 RS触发器的约束条件,RS=0,设计出主从 JK触发器,
主从 JK触发器的一种结构,
1J
C1
1K
Q
Q
1D
C1
Q
Q
&
≥1
&
1
1
K
J
CP
KQn
JQn
(1) 电路以 D触发器为核心,故不存在约束条件 ;
(2) D=JQn+KQn,所以,Qn+1=D= JQn+KQn
(3) 由电路可见,CP是经一个非门送入 D触发器,所以这种结构的 JK触发器为 CP下降沿 到达时改变状态,
(4) 根据特性方程 Qn+1= JQn+KQn,容易求得特性表,
CP J K Qn Qn+1 CP J K Qn Qn+1
× × × × Qn 1 0 0 1
0 0 0 0 1 0 1 1
0 0 1 1 1 1 0 1
0 1 0 0 1 1 1 0
0 1 1 0
保持置
,0”
置
,1”
翻转
}
}
}
}
(5) 状态图
J=1
K=x
J=x
K=1
J=x
K=00 1
状态图
J=0
K=x
(6) 带异步清零、置 1端并具有多驱动输入的 JK触发器。
1J
C1
1K
Q
Q
&
&
S
R
SD
RD
J1
J2
K1
K2
J=J1·J 2
K=K1·K 2
SD,异步置 1 端；
RD,异步清零端。
(7) 主从 JK触发器定时波形
CP
RD
J
K
Q
× 异步置 0 置 1 保持 置 0 翻转 翻转 保持主从触发器 抗干扰能力不强,若对 上升沿翻转 的主从 RS
触发器,
CP
S
R
Qm
Q
干扰
1S
C1
1R
Q
Q
4.4.2 边沿触发器边沿触发器的特点,在时钟为稳定的 0或 1期间,输入信号都不能进入触发器,触发器的新状态 仅 决定于时钟脉冲有效边沿 到达前一瞬间以及到达后极短一段时间内 的输入信号,边沿触发器具有较好的 抗干扰性能,
1,维持阻塞 D触发器
(1) 电路结构与符号
& &
&&& &
CP D
RD R
D
RD
SD
SD
Q Q
1D
C1
Q
Q
S
R
SD
RD
D
CP
(2) 工作原理
& &
&&& &
CP D
RD R
D
RD
SD
SD
Q Q
① 异步清零
② 异步置 1
a,CP=0
b,CP=1
0 0
0
1
1
11
1
1
0
11
1 1
1
0
0
0
0
1
1
0
1
10
1
1
0
& &
&&& &
CP D
RD R
D
RD
SD
SD
Q Q
1 1
1
1
1 1
0
0
1
0
1
1
11 1
M N
Qn=1的情况
& &
&&& &
CP D
RD R
D
RD
SD
SD
Q Q
1 1
1
1
1 1
1
1
0
0
1
0
11 1
M N
Qn=0的情况注意：在该时刻,D的改变不会使输出状态变化。
③ 如 SD =RD=1,并 CP=0：由于 M=N=1，所以输出 Q保持不变
④ 在 CP=1前一瞬间
（ CP=0），如加入信号
D=0，则有：
由于 M=N=1，所以输出 Q保持不变。
& &
&&& &
CP D
RD R
D
RD
SD
SD
Q Q
1 1
1
1
1 1
0
1
11 1
M N
0
11
10
0
⑤ CP由 0变为 1，在这一短时间内,D=0保持不变，则有：
& &
&&& &
CP D
RD R
D
RD
SD
SD
Q Q
1 1
1
1
1 1
0
0
01 1
M N
0
11
10
0
1
10
Qn+1=D=0
⑥ 在上面的情况下，如 D发生变化，即由 0变为 1
& &
&&& &
CP D
RD R
D
RD
SD
SD
Q Q
1 1
1
1
1 1
0
01 1
M N
0 1
11
10
0
1
10
由于图中 红线 的作用，电路输出状态 保持不变 。
⑦ 在 CP=1前一瞬间
（ CP=0），如加入信号 D=1，则有：
由于 M=N=1，所以输出 Q保持不变。
& &
&&& &
CP D
RD R
D
RD
SD
SD
Q Q
1 1
1
1
1 1
0
1
11 1
M N
1
00
01
1
⑧ CP由 0变为 1，在这一短时间内,D=1保持不变，
则有：
Qn+1=D=1
& &
&&& &
CP D
RD R
D
RD
SD
SD
Q Q
1 1
1
1
1 0
0
1
10 0
M N
1
00
01
1
1
1 0
⑨ 在上面的情况下，如 D发生变化，即由 1变为 0
由于和 M端连接的 蓝线 的作用，使输出保持不变
Qn+1=D=1
& &
&&& &
CP D
RD R
D
RD
SD
SD
Q Q
1 1
1
1
1 0
1
1
0 0
M N
1
11
11
1
1
1 0
0
(3) 维持阻塞 D触发器特性表和工作波形图
CP SD RD D Qn Qn+1
× 0 1 × × 1
× 1 0 × × 0
↑ 1 1 0 0 0
↑ 1 1 0 1 0
↑ 1 1 1 0 1
↑ 1 1 1 1 1
↑表示上升沿触发,
CP
RD
D
Q
当 SD=1时波形图,
3.CMOS边沿 D触发器
CMOS边沿 D触发器由 CMOS
传输门构成，
属主从结构但具有边沿触发器的特点。
(1)电路结构
TG3TG1
TG2
1 1
TG4
1 1
D
CP
CP
CP
CP
CP
CP CPCP
Q’
Q’
Q
Q主锁存器 从锁存器
1 1CP CP
CP
由图可知，当 CP=0时,TG1和 TG4
导通,TG2和 TG3截止；当 CP=1时，
TG1和 TG4截止,TG2和 TG3导通。
(2) 工作原理
① 当 CP=0时,TG1和 TG4导通,TG2和 TG3截止,
Q’=D ; Q经 TG4回路保持原态,
TG3TG1
TG2
1 1
TG4
1 1
D
CP
CP
CP
CP
CP
CP CPCP
Q’
Q’
Q
Q
② 当 CP由 0变成 1时,TG2和 TG3导通,TG1和 TG4截止,
Q’经 TG2保持 CP上升沿到来前一瞬间时的 D信号 ;
TG3TG1
TG2
1 1
TG4
1 1
D
CP
CP
CP
CP
CP
CP CPCP
Q’
Q’
Q
Q
D经 TG3再经非门送到输出 Q端,
TG3TG1
TG2
1 1
TG4
1 1
D
CP
CP
CP
CP
CP
CP CPCP
Q’
Q’
Q
Q
D
Q
Q
D D
D
D
可见，这种形式的触发器属于 上升边沿 触发的
D触发器。
4.5 触发器逻辑功能的转换触发器逻辑功能转换示意图,
转换电路已有触发器
A
B
X
Y
Q
Q
CP
将已有触发器转换为所需触发器的功能,实际上是求 转换电路,即求转换电路的 函数表达式,
X=f1(A,B,Qn)
Y=f2(A,B,Qn)
4.5.1 代数法通过 比较 已有触发器和待求触发器的特性方程,求转换电路的函数表达式,
例,把 JK触发器转换为 D触发器,
解,已有 JK触发器的特性方程为,Qn+1=JQn+KQn
待求 D触发器的特性方程为,Qn+1=D
为求出转换电路的函数表达式,可将 D触发器的特性方程转换为,
Qn+1=D=D(Qn+Qn)=DQn+DQn
比较 JK触发器的特性方程,可得,
J=D K=D
1J
C1
1K
Q
Q
1
CP
D
例,将 JK触发器转换为 T触发器,
T Qn Qn+1
0 0 0
0 1 1
1 0 1
1 1 0
T触发器特性表
1T
C1
Q
Q
T
CP
逻辑符号
T触发器的特性归纳为,
T=0 保持
T=1 翻转
T触发器的特性方程,Qn+1=TQn+TQn
将上式和 JK触发器特性方程 Qn+1=JQn+KQn 比较,可得
J=K=T
1J
C1
1K
Q
Q
CP
T
注意,在这个电路中，由于采用的是 下降边沿 JK触发器，
所以得到的 T触发器也是 下降边沿 的。
4.5.2 图表法例,把 RS触发器转换为 JK触发器,
① 首先列出 JK触发器的特性表 ; J K Qn Qn+10 0 0 0
0 0 1 1
0 1 0 0
0 1 1 0
1 0 0 1
1 0 1 1
1 1 0 1
1 1 1 0
② 根据 RS触发器的特性,列出当满足 JK触发器特性时
S,R端应加的信号 ;
S R
0 ×
× 0
0 ×
0 1
1 0
× 0
1 0
0 1
③ 写出下列两个表达式,
S=f1（ J,K,Qn）
R=f2（ J,K,Qn）
KQn
J 00 01 11 10
0
1
0 × 0 0
1 × 0 1
KQn
J 00 01 11 10
0
1
S=JQn
× 0 1 ×
0 0 1 0
R=KQn
转换电路图例：试用 D触发器和四选一 MUX构成一个多功能触 发器，
其功能如下表所示。表中 L,T为控制变量,N为数据输入变量。
1S
C1
1R
Q
Q
&
&
J
K
Q
Q
CP
S=JQn
R=KQn
L T N Qn+1
0 0 × Qn
0 1 × Qn
1 0 N N
1 1 N N
解,① 列表；
② 设 L,T为 MUX的地址 变量，
求 MUX 的数据 端输入信号；
③ 画逻辑图。
1D
C1
Q
QCP
0
1
2
3
0
1}G
0
3
N
L
T
N
L T N Qn+1
0 0 × Qn
0 1 × Qn
1 0 N N
1 1 N N
D
Qn
Qn
N
N
LT N
00
01
11
10
0 1
Qn Qn
QnQn
1
0
0
1
D0=Qn
D1=Qn
D3=N
D2=N
4.6 触发器应用举例
(1) 消颤开关
S
R
Y
Vcc
&
&
Vcc
R
R
Y
R
S
(2)单脉冲发生器
CP
d
Q1
Q2
Y
tw
Tc
1D
C1
Q
Q
d
CP
1D
C1
Q
Q
&
Q1
Q2
Y
4.1 时序逻辑电路的基本概念时序逻辑电路的 特点,电路在任何时候的 输出稳定值,不仅与该时刻的 输入信号 有关,而且与该时刻以前的 电路状态有关 ;电路结构具有 反馈回路,
4.1.1 时序逻辑电路的结构模型
X Z
Q W
组合电路存储电路外部输入信号 外部输出信号驱动信号状态信号其中 X,Z,W,Q均可以是多变量,描述时序逻辑电路的三个方程,
输出方程,Z(tn)=F[X(tn),Q (tn)]
驱动方程,W(tn)=G[X(tn),Q (tn)]
状态方程,Q(tn+1)=H[W(tn),Q (tn)]
4.1.2 状态表和状态图描述时序电路的其它两种方法,① 状态表输入 原状态 新状态 输出
X Qn Qn+1 Z
输入原状态
Qn Qn+1/Z
X
新状态 / 输出
② 状态图
Qn
Qn+1X/Z
原状态新状态输入 / 输出例,一时序电路有一个输入变量 x,二个状态变量 q1和 q2,
一个输出变量 z,
两个状态变量的四种不同取值可定义电四种状态,
[q1,q2]=[0,0]≡A [q1,q2]=[0,1]≡B
[q1,q2]=[1,0]≡C [q1,q2]=[1,1]≡D
x Qn Qn+1 z
0 A D 0
1 A C 1
0 B B 1
1 B A 0
0 C C 1
1 C D 0
0 D A 0
1 D B 1
A C
B D
1/1
0/1
1/00/0
0/01/0
1/10/1
假设电路的状态表和状态图如下图所示,
当 x 信号按 0→1→1 →0 →1 →0 →1 →1 →0 →0的顺序输入电路时,电路的输出及状态变换如下,(设电路初态为 A)
时间 0 1 2 3 4 5 6 7 8 9 10
原态 A D B A D B B A C C C
输入 0 1 1 0 1 0 1 1 0 0
新态 D B A D B B A C C C
输出 0 1 0 0 1 1 0 1 1 1
4.2 存储器件存储电路由 存储器件 组成,能存储一位二值信号的器件称为 存储单元电路,存储单元电路大多是 双稳态 电路,
双稳态电路 特点,
① 具有两个稳定状态,用 0 和 1表示,在无外信号作用时,
电路长期处于某个稳定状态，这两个稳定状态可用来表示一位二进制代码。
② 它有一个或多个输入端，在 外加信号激励下，可使电路从一个状态转换成另一个状态。
两类存储单元电路,
(1) 锁存器 (2) 触发器锁存器,直接由激励信号控制电路状态的存储单元,
触发器,除激励信号外,还包含一个称为时钟的控制信号输入端,激励信号和时钟一起控制电路的状态,
锁存器和触发器工作波形示意图,
Reset
Set
Q
Set
Reset
Clock
Q
S
R
Q
Q
S
R
Q
Q
C
4.3 锁存器
(1) 电路结构及逻辑符号
≥1
≥1
SD
RD Q
Q S
R
Q
Q
S
R
Q
Q
或
SD,置位端 (置 1端 );
RD,复位端 (置 0端 );
两个输入端 (激励端 ):
定义,Q=0,Q=1 为 0状态 ; Q=1,Q=0 为 1状态,
4.3.1 RS锁存器
(2) 逻辑功能分析设,电路的原状态表示为 Qn,新状态表示为 Qn+1.
① SD=0; RD=0 (无激励信号 ),有下列两种情况,
≥1
≥1
0
0 Q
Q
0
1
1
0
≥1
≥1
0
0 Q
Q0
10
1
结论,Qn+1=Qn
② SD=0; RD=1 (置 0信号有效 ):
≥1
≥1
0
1 Q
Q
0
1
1
0
结论,Qn+1=0
③ SD=1; RD=0 (置 1信号有效 ):
≥1
≥1
1
0 Q
Q
1
0
0
1
结论,Qn+1=1
④ SD=1; RD=1 (置 0,置 1同时信号有效 ):
≥1
≥1
1
1 Q
Q
0
0
0
0
作用时
≥1
≥1
0
0 Q
Q
0
1
1
0
≥1
≥1
0
0 Q
Q0
10
1
激励信号 同时 消失后一般情况下,SD=RD=1应 禁止 使用。
RS锁存器的约束条件,SDRD=0 。
由与非门构成的 RS锁存器：
&
&
SD
RD Q
Q S
R
Q
Q
S
R
Q
Q
或
(3) RS锁存器的功能描述
SD RD Qn Qn+1
0 0 0 0
0 0 1 1
0 1 0 0
0 1 1 0
1 0 0 1
1 0 1 1
1 1 0 ×
1 1 1 ×
} 保持
} 置 0
} 置 1
} 禁止
① 特性表
② 特性方程
Qn+1=SD+RDQn
SDRD=0
③ 状态图 SD=1R
D=0
SD=0
RD=1
SD=×
RD=0SD=0R
D=×
0 1
RS锁存器工作波形图（初态假设为 0）
SD RD Qn Qn+1
0 0 0 0
0 0 1 1
0 1 0 0
0 1 1 0
1 0 0 1
1 0 1 1
1 1 0 ×
1 1 1 ×
0
0 0 0 0 0 0
0000
0 0 0 0
0000
1 1 1
11
1 1 1
111
×
×
SD
RD
Q
Q
4.3.2 门控 RS锁存器在 RS锁存器的基础上,加控制信号,使锁存器状态转换的 时间,受控制信号的控制,
≥1
≥1
&
&
RD
SD
R
S
C
Q
Q
1S
C1
1R
Q
Q
RD=R·C SD=S·C
当 C=1时,门控 RS锁存器功能和 RS锁存器完全相同 ;
当 C=0时,RD=SD=0,锁存器状态保持不变,
门控 RS锁存器特性方程,
Qn+1=S+RQn
SR=0{ C=1时成立
4.3.3 D锁存器能将呈现在激励输入端的 单路数据 D存入交叉耦合结构的锁存器单元中,
D锁存器原理图,
&&
&
RD
SDD
C
Q
Q&
1 电路功能分析,
(1)当 C=0时,RD=SD=1,
电路处于保持状态 ;
(2) 当 C=1时,RD=D,SD=D
电路的新状态为 D.
D锁存器特性表,
D Qn Qn+1
0 0 0
0 1 0
1 0 1
1 1 1
D锁存器特性方程,
Qn+1=D
D=1
D=0
D=0 D=1
0 1
状态图
1D
C1
Q
Q
逻辑符号
D锁存器工作波形图,(假设初态为 0)
D
C
Q
锁存 Q跟随 D 锁存 Q跟随 D 锁存
4.4 触发器利用一个称为,时钟,的特殊 定时控制信号 去限制存储单元状态的 改变时间,具有这种特点的存储单元电路称为 触发器,
4.4.1 主从触发器
1,主从 RS 触发器
(1)在 CP=0时,主 锁存器 F1的控制门打开,处于 工作状态,主锁存器按 S,R的值改变 中间状态 Qm;从 锁存器 F2的控制门关闭,处于 保持状态 ;
一,电路结构二,工作原理
(2)在 CP=1时,主 锁存器 F1的控制门关闭,进入 保持状态 ;
从 锁存器 F2的控制门打开,处于 工作状态,电路根据
Qm的状态改变 输出状态 ;
1S
C1
1R
Q
Q
1S
C1
1R
Q
Q
11
Q
Q
S
R
CP
主 锁存器 从 锁存器
F1 F2
Qm
Qm
三,电路特点
(1) CP脉冲不论在低电平或高电平期间,电路的输出状态最多只 改变一次 ;(常把控制信号有效期间,输出状态发生 多次变化 的现象称为 空翻 )
(2) 将主从 RS触发器用于时序电路中,不会因 不稳定 而产生 振荡,
四,电路符号 1S
C1
1R
Q
Q
,”称为延迟符号,表示该触发器在 CP=0时接收
R,S的数据,而在 CP的上升沿时,输出改变状态五,特性表和特性方程主从 RS触发器的特性表和特性方程和 RS锁存器基本相同,只是在列特性表时,
要加上 CP脉冲标志,
SD RD Qn Qn+1
0 0 0 0
0 0 1 1
0 1 0 0
0 1 1 0
1 0 0 1
1 0 1 1
1 1 0 ×
1 1 1 ×
× × × Qn
CP
×
主从 RS触发器的特性表特性方程
Qn+1=S+RQn
SR=0{
六,主从 RS 触发器定时波形
CP
主 选通 保持 选通 保持 选通 保持 选通 保持从 保持 选通 保持 选通 保持 选通 保持 选通
S
R
Qm
Q
2,主从 D 触发器
1D
C1
Q
Q
1D
C1
Q
Q
11
Q
Q
D
CP
主 锁存器 从 锁存器
F1 F2
Qm
Qm
1D
C1
Q
Q
工作原理,
(1) 当 CP=0时,主锁存器被选通,Qm=D,从锁存器保持原态 ;
(2) 当 CP=1时,主锁存器保持原态,从锁存器被选通,Q=Qm;
特性方程,Qn+1=D
定时波形图
CP
D
Qm
Q
3,主从 JK 触发器为去除主从 RS触发器的约束条件,RS=0,设计出主从 JK触发器,
主从 JK触发器的一种结构,
1J
C1
1K
Q
Q
1D
C1
Q
Q
&
≥1
&
1
1
K
J
CP
KQn
JQn
(1) 电路以 D触发器为核心,故不存在约束条件 ;
(2) D=JQn+KQn,所以,Qn+1=D= JQn+KQn
(3) 由电路可见,CP是经一个非门送入 D触发器,所以这种结构的 JK触发器为 CP下降沿 到达时改变状态,
(4) 根据特性方程 Qn+1= JQn+KQn,容易求得特性表,
CP J K Qn Qn+1 CP J K Qn Qn+1
× × × × Qn 1 0 0 1
0 0 0 0 1 0 1 1
0 0 1 1 1 1 0 1
0 1 0 0 1 1 1 0
0 1 1 0
保持置
,0”
置
,1”
翻转
}
}
}
}
(5) 状态图
J=1
K=x
J=x
K=1
J=x
K=00 1
状态图
J=0
K=x
(6) 带异步清零、置 1端并具有多驱动输入的 JK触发器。
1J
C1
1K
Q
Q
&
&
S
R
SD
RD
J1
J2
K1
K2
J=J1·J 2
K=K1·K 2
SD,异步置 1 端；
RD,异步清零端。
(7) 主从 JK触发器定时波形
CP
RD
J
K
Q
× 异步置 0 置 1 保持 置 0 翻转 翻转 保持主从触发器 抗干扰能力不强,若对 上升沿翻转 的主从 RS
触发器,
CP
S
R
Qm
Q
干扰
1S
C1
1R
Q
Q
4.4.2 边沿触发器边沿触发器的特点,在时钟为稳定的 0或 1期间,输入信号都不能进入触发器,触发器的新状态 仅 决定于时钟脉冲有效边沿 到达前一瞬间以及到达后极短一段时间内 的输入信号,边沿触发器具有较好的 抗干扰性能,
1,维持阻塞 D触发器
(1) 电路结构与符号
& &
&&& &
CP D
RD R
D
RD
SD
SD
Q Q
1D
C1
Q
Q
S
R
SD
RD
D
CP
(2) 工作原理
& &
&&& &
CP D
RD R
D
RD
SD
SD
Q Q
① 异步清零
② 异步置 1
a,CP=0
b,CP=1
0 0
0
1
1
11
1
1
0
11
1 1
1
0
0
0
0
1
1
0
1
10
1
1
0
& &
&&& &
CP D
RD R
D
RD
SD
SD
Q Q
1 1
1
1
1 1
0
0
1
0
1
1
11 1
M N
Qn=1的情况
& &
&&& &
CP D
RD R
D
RD
SD
SD
Q Q
1 1
1
1
1 1
1
1
0
0
1
0
11 1
M N
Qn=0的情况注意：在该时刻,D的改变不会使输出状态变化。
③ 如 SD =RD=1,并 CP=0：由于 M=N=1，所以输出 Q保持不变
④ 在 CP=1前一瞬间
（ CP=0），如加入信号
D=0，则有：
由于 M=N=1，所以输出 Q保持不变。
& &
&&& &
CP D
RD R
D
RD
SD
SD
Q Q
1 1
1
1
1 1
0
1
11 1
M N
0
11
10
0
⑤ CP由 0变为 1，在这一短时间内,D=0保持不变，则有：
& &
&&& &
CP D
RD R
D
RD
SD
SD
Q Q
1 1
1
1
1 1
0
0
01 1
M N
0
11
10
0
1
10
Qn+1=D=0
⑥ 在上面的情况下，如 D发生变化，即由 0变为 1
& &
&&& &
CP D
RD R
D
RD
SD
SD
Q Q
1 1
1
1
1 1
0
01 1
M N
0 1
11
10
0
1
10
由于图中 红线 的作用，电路输出状态 保持不变 。
⑦ 在 CP=1前一瞬间
（ CP=0），如加入信号 D=1，则有：
由于 M=N=1，所以输出 Q保持不变。
& &
&&& &
CP D
RD R
D
RD
SD
SD
Q Q
1 1
1
1
1 1
0
1
11 1
M N
1
00
01
1
⑧ CP由 0变为 1，在这一短时间内,D=1保持不变，
则有：
Qn+1=D=1
& &
&&& &
CP D
RD R
D
RD
SD
SD
Q Q
1 1
1
1
1 0
0
1
10 0
M N
1
00
01
1
1
1 0
⑨ 在上面的情况下，如 D发生变化，即由 1变为 0
由于和 M端连接的 蓝线 的作用，使输出保持不变
Qn+1=D=1
& &
&&& &
CP D
RD R
D
RD
SD
SD
Q Q
1 1
1
1
1 0
1
1
0 0
M N
1
11
11
1
1
1 0
0
(3) 维持阻塞 D触发器特性表和工作波形图
CP SD RD D Qn Qn+1
× 0 1 × × 1
× 1 0 × × 0
↑ 1 1 0 0 0
↑ 1 1 0 1 0
↑ 1 1 1 0 1
↑ 1 1 1 1 1
↑表示上升沿触发,
CP
RD
D
Q
当 SD=1时波形图,
3.CMOS边沿 D触发器
CMOS边沿 D触发器由 CMOS
传输门构成，
属主从结构但具有边沿触发器的特点。
(1)电路结构
TG3TG1
TG2
1 1
TG4
1 1
D
CP
CP
CP
CP
CP
CP CPCP
Q’
Q’
Q
Q主锁存器 从锁存器
1 1CP CP
CP
由图可知，当 CP=0时,TG1和 TG4
导通,TG2和 TG3截止；当 CP=1时，
TG1和 TG4截止,TG2和 TG3导通。
(2) 工作原理
① 当 CP=0时,TG1和 TG4导通,TG2和 TG3截止,
Q’=D ; Q经 TG4回路保持原态,
TG3TG1
TG2
1 1
TG4
1 1
D
CP
CP
CP
CP
CP
CP CPCP
Q’
Q’
Q
Q
② 当 CP由 0变成 1时,TG2和 TG3导通,TG1和 TG4截止,
Q’经 TG2保持 CP上升沿到来前一瞬间时的 D信号 ;
TG3TG1
TG2
1 1
TG4
1 1
D
CP
CP
CP
CP
CP
CP CPCP
Q’
Q’
Q
Q
D经 TG3再经非门送到输出 Q端,
TG3TG1
TG2
1 1
TG4
1 1
D
CP
CP
CP
CP
CP
CP CPCP
Q’
Q’
Q
Q
D
Q
Q
D D
D
D
可见，这种形式的触发器属于 上升边沿 触发的
D触发器。
4.5 触发器逻辑功能的转换触发器逻辑功能转换示意图,
转换电路已有触发器
A
B
X
Y
Q
Q
CP
将已有触发器转换为所需触发器的功能,实际上是求 转换电路,即求转换电路的 函数表达式,
X=f1(A,B,Qn)
Y=f2(A,B,Qn)
4.5.1 代数法通过 比较 已有触发器和待求触发器的特性方程,求转换电路的函数表达式,
例,把 JK触发器转换为 D触发器,
解,已有 JK触发器的特性方程为,Qn+1=JQn+KQn
待求 D触发器的特性方程为,Qn+1=D
为求出转换电路的函数表达式,可将 D触发器的特性方程转换为,
Qn+1=D=D(Qn+Qn)=DQn+DQn
比较 JK触发器的特性方程,可得,
J=D K=D
1J
C1
1K
Q
Q
1
CP
D
例,将 JK触发器转换为 T触发器,
T Qn Qn+1
0 0 0
0 1 1
1 0 1
1 1 0
T触发器特性表
1T
C1
Q
Q
T
CP
逻辑符号
T触发器的特性归纳为,
T=0 保持
T=1 翻转
T触发器的特性方程,Qn+1=TQn+TQn
将上式和 JK触发器特性方程 Qn+1=JQn+KQn 比较,可得
J=K=T
1J
C1
1K
Q
Q
CP
T
注意,在这个电路中，由于采用的是 下降边沿 JK触发器，
所以得到的 T触发器也是 下降边沿 的。
4.5.2 图表法例,把 RS触发器转换为 JK触发器,
① 首先列出 JK触发器的特性表 ; J K Qn Qn+10 0 0 0
0 0 1 1
0 1 0 0
0 1 1 0
1 0 0 1
1 0 1 1
1 1 0 1
1 1 1 0
② 根据 RS触发器的特性,列出当满足 JK触发器特性时
S,R端应加的信号 ;
S R
0 ×
× 0
0 ×
0 1
1 0
× 0
1 0
0 1
③ 写出下列两个表达式,
S=f1（ J,K,Qn）
R=f2（ J,K,Qn）
KQn
J 00 01 11 10
0
1
0 × 0 0
1 × 0 1
KQn
J 00 01 11 10
0
1
S=JQn
× 0 1 ×
0 0 1 0
R=KQn
转换电路图例：试用 D触发器和四选一 MUX构成一个多功能触 发器，
其功能如下表所示。表中 L,T为控制变量,N为数据输入变量。
1S
C1
1R
Q
Q
&
&
J
K
Q
Q
CP
S=JQn
R=KQn
L T N Qn+1
0 0 × Qn
0 1 × Qn
1 0 N N
1 1 N N
解,① 列表；
② 设 L,T为 MUX的地址 变量，
求 MUX 的数据 端输入信号；
③ 画逻辑图。
1D
C1
Q
QCP
0
1
2
3
0
1}G
0
3
N
L
T
N
L T N Qn+1
0 0 × Qn
0 1 × Qn
1 0 N N
1 1 N N
D
Qn
Qn
N
N
LT N
00
01
11
10
0 1
Qn Qn
QnQn
1
0
0
1
D0=Qn
D1=Qn
D3=N
D2=N
4.6 触发器应用举例
(1) 消颤开关
S
R
Y
Vcc
&
&
Vcc
R
R
Y
R
S
(2)单脉冲发生器
CP
d
Q1
Q2
Y
tw
Tc
1D
C1
Q
Q
d
CP
1D
C1
Q
Q
&
Q1
Q2
Y
